半導体記憶装置
【課題】記憶素子の加工が容易であり、かつ、記憶素子が安定した特性を有するメモリを提供する。
【解決手段】本実施形態によるメモリは、半導体基板を備える。複数のアクティブエリア列は、半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であり、第１の方向に対して直交する第２の方向に隣接するアクティブエリアは互いに半ピッチずつずれて配置されている。複数のセルトランジスタは、アクティブエリアのそれぞれに対応して設けられている。複数の記憶素子は、複数のセルトランジスタの一端に電気的に接続されている。上部電極は、複数のアクティブエリア列のうち第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の記憶素子に交互に接続されている。ビット線は、第１および第２のアクティブエリア列に含まれる複数のセルトランジスタの他端に電気的に接続されている。
【解決手段】本実施形態によるメモリは、半導体基板を備える。複数のアクティブエリア列は、半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であり、第１の方向に対して直交する第２の方向に隣接するアクティブエリアは互いに半ピッチずつずれて配置されている。複数のセルトランジスタは、アクティブエリアのそれぞれに対応して設けられている。複数の記憶素子は、複数のセルトランジスタの一端に電気的に接続されている。上部電極は、複数のアクティブエリア列のうち第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の記憶素子に交互に接続されている。ビット線は、第１および第２のアクティブエリア列に含まれる複数のセルトランジスタの他端に電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が非平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【０００４】
スピン注入書込み方式のＭＲＡＭでは、ＭＴＪ素子の２つの強磁性層間の短絡を防止するために、ＭＴＪ素子の加工時に斜め方向からエッチングすることがある。しかし、ＭＴＪ素子の密度が平面レイアウトにおいて均等でない場合、斜め方向からのエッチングにおいて、一部のＭＴＪ素子の側面が他のＭＴＪ素子によって陰になる場合がある。この場合、その一部のＭＴＪ素子の２つの強磁性層が短絡する可能性がある。また、ＭＴＪ素子の密度が平面レイアウトにおいて均等でない場合、ＭＴＪ素子のサイズや形状がばらつく。このため、ＭＴＪ素子の特性もばらつく。
【０００５】
このように、斜め方向からのエッチングをより有効に用いるには、ＭＴＪ素子はメモリ領域において等間隔で均等に配置されていることが望ましい。しかし、従来のＭＲＡＭでは、ＭＴＪ素子が均等に配置されておらず、ＭＴＪ素子の加工が難しく、かつ、ＭＴＪ素子の特性がばらつくという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１０３３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
記憶素子の加工が容易であり、かつ、記憶素子が安定した特性を有する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板を備える。複数のアクティブエリア列は、半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であって、第１の方向に対して直交する第２の方向に隣接するアクティブエリアは互いに半ピッチずつずれて配置されている。複数のセルトランジスタは、アクティブエリアのそれぞれに対応して設けられている。複数の記憶素子は、複数のセルトランジスタの一端に電気的に接続されている。上部電極は、複数のアクティブエリア列のうち第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の記憶素子に交互に接続されている。ビット線は、第１および第２のアクティブエリア列に含まれる複数のセルトランジスタの他端に電気的に接続されている。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に従ったＭＡＲＭの構成を示すブロック図。
【図２】メモリセルＭＣの書込み動作を示す説明図。
【図３】本実施形態によるＭＲＡＭのメモリセルアレイの平面図。
【図４】図３の４−４線に沿った断面図。
【図５】本実施形態によるＭＲＡＭの製造方法を示す平面図および断面図。
【図６】図５に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【図７】図６に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【図８】図７に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【図９】図８に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【図１０】図９に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類のメモリに用いることができる。以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、スピン注入方式でよい。スピン注入方式は、磁化の向きが片方に偏極した電子をＭＴＪ素子に流すことによって、ＭＴＪ素子の磁化を直接書き換える方式である。
【００１２】
図１は、本発明による実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタＣＴを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタＣＴは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
【００１３】
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
【００１４】
メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
【００１５】
メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
【００１６】
センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１７】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
【００１８】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００１９】
図２は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（絶縁薄膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００２０】
例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネルバリア層Ｂ、記録層（Ｆｒｅｅ層）Ｆを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２１】
書込み時に矢印Ａ１の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２２】
図３は、本実施形態によるＭＲＡＭのメモリセルアレイの平面図である。図４は、図３の４−４線に沿った断面図である。図３に示すように、本実施形態によるＭＲＡＭは、アクティブエリアＡＡと、ワード線ＷＬ（ゲート電極ＧＣ）と、ビット線ＢＬと、上部電極ＵＥと、ＭＴＪ素子と、セルトランジスタＣＴと、ビアコンタクトＶ１とを備えている。
【００２３】
複数のアクティブエリアＡＡは、半導体基板１０に形成された素子分離領域ＳＴＩ（Shallow Trench Isolation）によって分離されている。アクティブエリアＡＡは、第１の方向としてのカラム方向に長辺を有する長方形に形成されており、カラム方向に配列されている。カラム方向に配列された複数のアクティブエリアＡＡは、アクティブエリア列ＣＡＡを構成する。複数のアクティブエリア列ＣＡＡは、第１の方向に対して直交する第２の方向としてのロウ方向に配列されストライプ状に形成されている。ロウ方向に隣接する２つのアクティブエリアＡＡは、カラム方向に互いに半ピッチずつずれて配置されている。１つのアクティブエリアＡＡのカラム方向のピッチは、アクティブエリアＡＡの長辺の長さと、カラム方向に隣接するアクティブエリアＡＡ間の間隔（アクティブエリアＡＡ間のＳＴＩの幅）との和である。
【００２４】
また、アクティブエリアＡＡは、カラム方向に等間隔で配置され、並びに、ロウ方向にも等間隔で配置されている。従って、アクティブエリアＡＡは、半導体基板１０の表面上において千鳥状にレイアウトされている。
【００２５】
ワード線ＷＬは、半導体基板１０の表面上方から見たときに、アクティブエリアＡＡの中間、または、カラム方向に隣接するアクティブエリアＡＡ間の素子分離領域ＳＴＩを通過するように、ロウ方向に延伸している。ワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣとして機能する。あるいは、ワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣに接続されている。
【００２６】
ビット線ＢＬは、ワード線ＷＬと直交するようにカラム方向に延伸している。ビット線ＢＬは、ロウ方向に隣接する２つのアクティブエリア列ＣＡＡに対応して設けられており、この２つのアクティブエリア列ＣＡＡの上方に設けられている。即ち、ビット線ＢＬは、半導体基板１０の表面上方から見たときに、この２つのアクティブエリア列ＣＡＡに重複している。
【００２７】
ビット線ＢＬは、ロウ方向に隣接する第１および第２のアクティブエリア列ＣＡＡ１、ＣＡＡ２に含まれる複数のセルトランジスタＣＴの一方の拡散層（ソースまたはドレイン）にビット線ビアコンタクトＶ１を介して電気的に接続されている。ビット線ＢＬは、第１および第２のアクティブエリア列ＣＡＡ１、ＣＡＡ２に共有されている。
【００２８】
セルトランジスタＣＴは、ワード線ＷＬとアクティブエリアＡＡとの交点部分に対応して設けられており、各アクティブエリアＡＡに１つずつ対応して設けられている。
【００２９】
記憶素子としてのＭＴＪ素子は、セルトランジスタＣＴの一端に電気的に接続されている。半導体基板１０の表面上方から見たときに、ＭＴＪ素子は、アクティブエリアＡＡの一端に重複するように設けられている。アクティブエリアＡＡは、カラム方向に等間隔で配置され、ロウ方向にも等間隔で配置されている。尚且つ、ロウ方向に隣接する２つのアクティブエリアＡＡはカラム方向に互いに半ピッチずつずれて配置されている。従って、ＭＴＪ素子は、半導体基板１０の面内において均等に配置される。
【００３０】
カラム方向に隣接する任意の２つのＭＴＪ素子の間隔はＤ１である。ロウ方向に隣接する任意の２つのＭＴＪ素子の間隔はＤ１である。即ち、カラム方向およびロウ方向において隣接する２つのＭＴＪ素子の間隔は等しい。さらに、ロウ方向に隣接する２つのアクティブエリア列ＣＡＡにおいて、カラム方向およびロウ方向に対して斜め方向に隣接する任意の２つのＭＴＪ素子の間隔はＤ２である。
【００３１】
このように、本実施形態では、ＭＴＪ素子は、半導体基板１０の面内のいずれの箇所においても同一の密度で配置されている。
【００３２】
上部電極ＵＥは、半導体基板１０の表面上方から見たときに、カラム方向に延伸しており、第１のアクティブエリア列ＣＡＡ１と第２のアクティブエリア列ＣＡＡ２との間をジグザグ状に蛇行している。これにより、上部電極ＵＥは、第１のアクティブエリア列ＣＡＡ１および第２のアクティブエリア列ＣＡＡ２に対応するＭＴＪ素子の上端に交互に接続されている。
【００３３】
さらに、上部電極ＵＥは、カラム方向に連続して延伸しており、第２のビット線ＢＬ２として機能する。この場合、図３に示す上記ビット線ＢＬは、第１のビット線ＢＬ１として機能する。勿論、上部電極ＵＥを第１のビット線ＢＬ１とし、図３に示す上記ビット線ＢＬを第２のビット線ＢＬ２としてもよい。これにより、上部電極ＵＥとビット線ＢＬとの間に接続されたＭＴＪ素子に電流を流すことができる。
【００３４】
図４に示すように、セルトランジスタＣＴのゲート電極ＧＣは、アクティブエリアＡＡ上に設けられたゲート絶縁膜２５上に設けられている。セルトランジスタＣＴのソースまたはドレイン拡散層３０、３１は、ゲート電極ＧＣの両側のアクティブエリアＡＡに設けられている。
【００３５】
ＭＴＪ素子の下端は、コンタクトプラグＣＢ０を介してセルトランジスタＣＴの一方の拡散層３０に電気的に接続されている。ＭＴＪ素子の上端は、上部電極ＵＥに接続されている。
【００３６】
セルトランジスタＣＴの他方の拡散層３１は、コンタクトプラグＣＢ１を介してビアコンタクトＶ１に電気的に接続されており、さらに、ビアコンタクトＶ１は、ビット線ＢＬに接続されている。従って、ビット線ＢＬは、ビアコンタクトＶ１およびコンタクトプラグＣＢ１を介してセルトランジスタＣＴの拡散層３１に電気的に接続される。尚、コンタクトプラグＣＢ０、ＣＢ１は、ゲート電極ＧＣと電気的に絶縁されている。
【００３７】
このようにして、ＭＴＪ素子およびセルトランジスタＣＴは、上部電極ＵＥとビット線ＢＬとの間に直列に接続される。
【００３８】
本実施形態では、１つのＭＴＪ素子に対して１つのセルトランジスタＣＴが電流を流すように構成されている。例えば、図３に示すＭＴＪ素子ＭＴＪ０は、ＭＴＪ０に対応するセルトランジスタＣＴ０によって駆動される。セルトランジスタＣＴ０は、それぞれワード線ＷＬ０に対応している。これにより、ワード線ＷＬ０に電圧を印加することによって、セルトランジスタＣＴ０が導通状態となり、ＭＴＪ素子ＭＴＪ０がビット線ＢＬと上部電極ＵＥとの間に接続される。そして、ビット線ＢＬと上部電極ＵＥとの間に電圧差を印加することによって、ＭＴＪ素子ＭＴＪ０へ電流を流すことができる。
【００３９】
本実施形態によるＭＲＡＭでは、アクティブエリアＡＡはカラム方向およびロウ方向にそれぞれ等間隔で配置され、かつ、ロウ方向に隣接する２つのアクティブエリアＡＡはカラム方向に互いに半ピッチずつずれて配置されている。さらに、上部電極ＵＥは、ジグザグ状に蛇行するようにカラム方向に延伸しており、第１のアクティブエリア列ＣＡＡ１および第２のアクティブエリア列ＣＡＡ２に対応するＭＴＪ素子の上端に交互に接続されている。このような平面レイアウトによって、ＭＴＪ素子が均等に配置される。即ち、本実施形態では、ＭＴＪ素子は、半導体基板１０の面内のいずれの箇所においても同一の密度で配置されている。従って、ＭＴＪ素子の大きさおよび形状のプロセスばらつきが抑制され、各ＭＴＪ素子がほぼ等しい大きさかつほぼ等しい形状に形成され得る。その結果、ＭＴＪ素子の特性ばらつきが抑制され得る。つまり、本実施形態によるＭＲＡＭは、ＭＴＪ素子を均等に配置することによって、データ読出し時における信号差のばらつきを抑制することができ、かつ、データ書込み時における書込み不良を抑制することができる。
【００４０】
本実施形態による平面レイアウトは、図３に示すように、ユニットセルＵＣのサイズを８Ｆ２と小さくすることができる。ここで、Ｆ（Feature Size）は、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。
【００４１】
次に、図５から図１０を参照して、本実施形態によるＭＲＡＭの製造方法を説明する。
【００４２】
図５（Ａ）から図１０（Ｂ）は、本実施形態によるＭＲＡＭの製造方法を示す平面図および断面図である。図５から図１０のそれぞれの（Ａ）は平面図を示し、図５から図１０のそれぞれ（Ｂ）は、Ｂ−Ｂ線に沿った断面図を示す。
【００４３】
まず、図５（Ａ）および図５（Ｂ）に示すように、半導体基板１０（例えば、シリコン基板）に素子分離領域ＳＴＩおよびアクティブエリアＡＡを形成する。アクティブエリアＡＡは、図５（Ａ）に示すように、長方形を有する短冊状に形成され、カラム方向に長辺を有するように形成される。アクティブエリアＡＡは、上述の通り、カラム方向に等間隔で配置され、ロウ方向にも等間隔で配置され、かつ、ロウ方向に隣接する２つのアクティブエリアＡＡはカラム方向に互いに半ピッチずつずれて形成される。尚、カラム方向に配列された複数のアクティブエリアＡＡは、アクティブエリア列ＣＡＡを構成する。
【００４４】
次に、図６（Ａ）および図６（Ｂ）に示すように、ゲート絶縁膜２５およびゲート電極ＧＣ（ワード線ＷＬ）を形成する。ゲート絶縁膜２５は、アクティブエリアＡＡ上に形成される。ゲート絶縁膜２５は、例えば、シリコン酸化膜またはシリコン酸化膜よりも誘電率の高いＨｉｇｈ−ｋ膜でよい。ゲート電極ＧＣは、ゲート絶縁膜２５上に形成される。ゲート電極ＧＣは、例えば、ドープトポリシリコン、金属、シリサイド等でよい。
【００４５】
次に、不純物を導入して拡散層３０、３１を形成する。次に、ゲート電極ＧＣの側面を絶縁膜２７で被覆した後、図７（Ａ）および図７（Ｂ）に示すように、ゲート電極ＧＣ間にコンタクトプラグＣＢ０、ＣＢ１を埋め込む。コンタクトプラグＣＢ０、ＣＢ１は、例えば、銅、タングステン等の金属でよい。
【００４６】
次に、図８（Ａ）および図８（Ｂ）に示すように、コンタクトプラグＣＢ０上にＭＴＪ素子を形成する。尚、図８（Ａ）以降の平面図では、コンタクトプラグＣＢ０、ＣＢ１の図示を便宜的に省略している。
【００４７】
ＭＴＪ素子は、下部電極（図示せず）上に形成される。下部電極の材料は、例えば、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、窒化チタン、窒化タングステン、窒化タンタルあるいは、これらの材料の複合膜である。
【００４８】
下部電極ＬＥ上に、ＭＴＪ素子の材料を堆積する。例えば、下部電極ＬＥ上に、記録層Ｆの材料、トンネルバリア膜Ｂの材料および固定層Ｐの材料の順番に堆積する。記録層Ｆおよび固定層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性体材料である。トンネルバリア膜の材料は、例えば、酸化マグネシウムである。
【００４９】
ハードマスクを用いて、ＭＴＪ素子の材料をエッチング加工することによって、ＭＴＪ素子が形成される。このとき、ＭＴＪ素子は平面レイアウトにおいて均等に配置されているので、ハードマスクを形成するときのリソグラフィが容易である。また、ＭＴＪ素子の材料のエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）、１５０℃〜３００℃の高温ＲＩＥ、ＩＢＥ（Ion Beam Etching）を用いて斜め方向からエッチングする。斜め方向からのエッチングは、エッチング加工時における電界の方向に対して半導体基板１０を傾斜させ、かつ、その半導体基板１０を回転させながら行うエッチングである。斜め方向からのエッチングにより、ＭＴＪ素子の側面に導体である強磁性材料が付着することを防止できる。
【００５０】
ＭＴＪ素子の材料は、ＲＩＥ、高温ＲＩＥ、ＩＢＥのうち複数の方法を組み合わせてエッチングしてもよい。
【００５１】
本実施形態では、ＭＴＪ素子が平面レイアウトにおいて均等に等しい密度で配置されているので、各ＭＴＪ素子は、ほぼ等しい大きさかつほぼ等しい形状にエッチングされ得る。従って、各ＭＴＪ素子は、ほぼ等しい電気的特性を有することができる。
【００５２】
次に、ＭＴＪ素子上に層間絶縁膜ＩＬＤを堆積し、層間絶縁膜ＩＬＤを平坦化する。次に、図９（Ａ）および図９（Ｂ）に示すように、ＭＴＪ素子上に上部電極ＵＥを形成する。上部電極ＵＥは、上述のとおり、平面レイアウトにおいてジグザグ状に蛇行するように形成される。上部電極ＵＥは、例えば、下部電極の材料と同じ材料でよい。
【００５３】
次に、上部電極ＵＥ上に層間絶縁膜ＩＬＤをさらに堆積し、この層間絶縁膜ＩＬＤを平坦化する。その後、図１０（Ａ）および図１０（Ｂ）に示すように、コンタクトプラグＣＢ１上にビアコンタクトＶ１を形成する。さらに、ビアコンタクトＶ１上にビット線ＢＬを形成する。これにより、本実施形態によるＭＲＡＭが完成する。
【００５４】
本実施形態によれば、ＭＴＪ素子が平面レイアウトにおいて均等に等しい密度で配置されている。即ち、ＭＴＪ素子の密度は、平面レイアウトにおいて偏りがない。従って、斜め方向からのエッチングにおいて、一部のＭＴＪ素子だけが他のＭＴＪ素子の陰になってエッチングされないという事態を抑制することができる。即ち、全てのＭＴＪ素子が同様に（均等に）エッチングされる。これにより、各ＭＴＪ素子は、ほぼ等しい大きさかつほぼ等しい形状にエッチングされるので、各ＭＴＪ素子は、ほぼ等しい電気的特性を有することができる。また、一部のＭＴＪ素子のみの強磁性層が短絡するということも抑制できる。さらに、ＭＴＪ素子が平面レイアウトにおいて均等に配置されているので、ハードマスクの形成時のリソグラフィが容易になる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
ＭＣ・・・メモリセル、ＡＡ・・・アクティブエリア、ＣＡＡ・・・アクティブエリア列、ＧＣ・・・ゲート電極、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＵＥ・・・上部電極、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｖ１・・・ビアコンタクト、ＣＢ０、ＣＢ１・・・コンタクトプラグ、ＳＴＩ・・・素子分離領域、１０・・・半導体基板、３０、３１・・・拡散層
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が非平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【０００４】
スピン注入書込み方式のＭＲＡＭでは、ＭＴＪ素子の２つの強磁性層間の短絡を防止するために、ＭＴＪ素子の加工時に斜め方向からエッチングすることがある。しかし、ＭＴＪ素子の密度が平面レイアウトにおいて均等でない場合、斜め方向からのエッチングにおいて、一部のＭＴＪ素子の側面が他のＭＴＪ素子によって陰になる場合がある。この場合、その一部のＭＴＪ素子の２つの強磁性層が短絡する可能性がある。また、ＭＴＪ素子の密度が平面レイアウトにおいて均等でない場合、ＭＴＪ素子のサイズや形状がばらつく。このため、ＭＴＪ素子の特性もばらつく。
【０００５】
このように、斜め方向からのエッチングをより有効に用いるには、ＭＴＪ素子はメモリ領域において等間隔で均等に配置されていることが望ましい。しかし、従来のＭＲＡＭでは、ＭＴＪ素子が均等に配置されておらず、ＭＴＪ素子の加工が難しく、かつ、ＭＴＪ素子の特性がばらつくという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１０３３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
記憶素子の加工が容易であり、かつ、記憶素子が安定した特性を有する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板を備える。複数のアクティブエリア列は、半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であって、第１の方向に対して直交する第２の方向に隣接するアクティブエリアは互いに半ピッチずつずれて配置されている。複数のセルトランジスタは、アクティブエリアのそれぞれに対応して設けられている。複数の記憶素子は、複数のセルトランジスタの一端に電気的に接続されている。上部電極は、複数のアクティブエリア列のうち第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の記憶素子に交互に接続されている。ビット線は、第１および第２のアクティブエリア列に含まれる複数のセルトランジスタの他端に電気的に接続されている。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に従ったＭＡＲＭの構成を示すブロック図。
【図２】メモリセルＭＣの書込み動作を示す説明図。
【図３】本実施形態によるＭＲＡＭのメモリセルアレイの平面図。
【図４】図３の４−４線に沿った断面図。
【図５】本実施形態によるＭＲＡＭの製造方法を示す平面図および断面図。
【図６】図５に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【図７】図６に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【図８】図７に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【図９】図８に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【図１０】図９に続く、ＭＲＡＭの製造方法を示す平面図および断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
以下の実施形態は、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類のメモリに用いることができる。以下の実施形態では、ＭＲＡＭを抵抗変化型メモリの一例として説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶するメモリである。データの書き換えは、スピン注入方式でよい。スピン注入方式は、磁化の向きが片方に偏極した電子をＭＴＪ素子に流すことによって、ＭＴＪ素子の磁化を直接書き換える方式である。
【００１２】
図１は、本発明による実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタＣＴを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタＣＴは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
【００１３】
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
【００１４】
メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
【００１５】
メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
【００１６】
センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１７】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
【００１８】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００１９】
図２は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（絶縁薄膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００２０】
例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネルバリア層Ｂ、記録層（Ｆｒｅｅ層）Ｆを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２１】
書込み時に矢印Ａ１の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電極以上の電流を流すと、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２２】
図３は、本実施形態によるＭＲＡＭのメモリセルアレイの平面図である。図４は、図３の４−４線に沿った断面図である。図３に示すように、本実施形態によるＭＲＡＭは、アクティブエリアＡＡと、ワード線ＷＬ（ゲート電極ＧＣ）と、ビット線ＢＬと、上部電極ＵＥと、ＭＴＪ素子と、セルトランジスタＣＴと、ビアコンタクトＶ１とを備えている。
【００２３】
複数のアクティブエリアＡＡは、半導体基板１０に形成された素子分離領域ＳＴＩ（Shallow Trench Isolation）によって分離されている。アクティブエリアＡＡは、第１の方向としてのカラム方向に長辺を有する長方形に形成されており、カラム方向に配列されている。カラム方向に配列された複数のアクティブエリアＡＡは、アクティブエリア列ＣＡＡを構成する。複数のアクティブエリア列ＣＡＡは、第１の方向に対して直交する第２の方向としてのロウ方向に配列されストライプ状に形成されている。ロウ方向に隣接する２つのアクティブエリアＡＡは、カラム方向に互いに半ピッチずつずれて配置されている。１つのアクティブエリアＡＡのカラム方向のピッチは、アクティブエリアＡＡの長辺の長さと、カラム方向に隣接するアクティブエリアＡＡ間の間隔（アクティブエリアＡＡ間のＳＴＩの幅）との和である。
【００２４】
また、アクティブエリアＡＡは、カラム方向に等間隔で配置され、並びに、ロウ方向にも等間隔で配置されている。従って、アクティブエリアＡＡは、半導体基板１０の表面上において千鳥状にレイアウトされている。
【００２５】
ワード線ＷＬは、半導体基板１０の表面上方から見たときに、アクティブエリアＡＡの中間、または、カラム方向に隣接するアクティブエリアＡＡ間の素子分離領域ＳＴＩを通過するように、ロウ方向に延伸している。ワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣとして機能する。あるいは、ワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣに接続されている。
【００２６】
ビット線ＢＬは、ワード線ＷＬと直交するようにカラム方向に延伸している。ビット線ＢＬは、ロウ方向に隣接する２つのアクティブエリア列ＣＡＡに対応して設けられており、この２つのアクティブエリア列ＣＡＡの上方に設けられている。即ち、ビット線ＢＬは、半導体基板１０の表面上方から見たときに、この２つのアクティブエリア列ＣＡＡに重複している。
【００２７】
ビット線ＢＬは、ロウ方向に隣接する第１および第２のアクティブエリア列ＣＡＡ１、ＣＡＡ２に含まれる複数のセルトランジスタＣＴの一方の拡散層（ソースまたはドレイン）にビット線ビアコンタクトＶ１を介して電気的に接続されている。ビット線ＢＬは、第１および第２のアクティブエリア列ＣＡＡ１、ＣＡＡ２に共有されている。
【００２８】
セルトランジスタＣＴは、ワード線ＷＬとアクティブエリアＡＡとの交点部分に対応して設けられており、各アクティブエリアＡＡに１つずつ対応して設けられている。
【００２９】
記憶素子としてのＭＴＪ素子は、セルトランジスタＣＴの一端に電気的に接続されている。半導体基板１０の表面上方から見たときに、ＭＴＪ素子は、アクティブエリアＡＡの一端に重複するように設けられている。アクティブエリアＡＡは、カラム方向に等間隔で配置され、ロウ方向にも等間隔で配置されている。尚且つ、ロウ方向に隣接する２つのアクティブエリアＡＡはカラム方向に互いに半ピッチずつずれて配置されている。従って、ＭＴＪ素子は、半導体基板１０の面内において均等に配置される。
【００３０】
カラム方向に隣接する任意の２つのＭＴＪ素子の間隔はＤ１である。ロウ方向に隣接する任意の２つのＭＴＪ素子の間隔はＤ１である。即ち、カラム方向およびロウ方向において隣接する２つのＭＴＪ素子の間隔は等しい。さらに、ロウ方向に隣接する２つのアクティブエリア列ＣＡＡにおいて、カラム方向およびロウ方向に対して斜め方向に隣接する任意の２つのＭＴＪ素子の間隔はＤ２である。
【００３１】
このように、本実施形態では、ＭＴＪ素子は、半導体基板１０の面内のいずれの箇所においても同一の密度で配置されている。
【００３２】
上部電極ＵＥは、半導体基板１０の表面上方から見たときに、カラム方向に延伸しており、第１のアクティブエリア列ＣＡＡ１と第２のアクティブエリア列ＣＡＡ２との間をジグザグ状に蛇行している。これにより、上部電極ＵＥは、第１のアクティブエリア列ＣＡＡ１および第２のアクティブエリア列ＣＡＡ２に対応するＭＴＪ素子の上端に交互に接続されている。
【００３３】
さらに、上部電極ＵＥは、カラム方向に連続して延伸しており、第２のビット線ＢＬ２として機能する。この場合、図３に示す上記ビット線ＢＬは、第１のビット線ＢＬ１として機能する。勿論、上部電極ＵＥを第１のビット線ＢＬ１とし、図３に示す上記ビット線ＢＬを第２のビット線ＢＬ２としてもよい。これにより、上部電極ＵＥとビット線ＢＬとの間に接続されたＭＴＪ素子に電流を流すことができる。
【００３４】
図４に示すように、セルトランジスタＣＴのゲート電極ＧＣは、アクティブエリアＡＡ上に設けられたゲート絶縁膜２５上に設けられている。セルトランジスタＣＴのソースまたはドレイン拡散層３０、３１は、ゲート電極ＧＣの両側のアクティブエリアＡＡに設けられている。
【００３５】
ＭＴＪ素子の下端は、コンタクトプラグＣＢ０を介してセルトランジスタＣＴの一方の拡散層３０に電気的に接続されている。ＭＴＪ素子の上端は、上部電極ＵＥに接続されている。
【００３６】
セルトランジスタＣＴの他方の拡散層３１は、コンタクトプラグＣＢ１を介してビアコンタクトＶ１に電気的に接続されており、さらに、ビアコンタクトＶ１は、ビット線ＢＬに接続されている。従って、ビット線ＢＬは、ビアコンタクトＶ１およびコンタクトプラグＣＢ１を介してセルトランジスタＣＴの拡散層３１に電気的に接続される。尚、コンタクトプラグＣＢ０、ＣＢ１は、ゲート電極ＧＣと電気的に絶縁されている。
【００３７】
このようにして、ＭＴＪ素子およびセルトランジスタＣＴは、上部電極ＵＥとビット線ＢＬとの間に直列に接続される。
【００３８】
本実施形態では、１つのＭＴＪ素子に対して１つのセルトランジスタＣＴが電流を流すように構成されている。例えば、図３に示すＭＴＪ素子ＭＴＪ０は、ＭＴＪ０に対応するセルトランジスタＣＴ０によって駆動される。セルトランジスタＣＴ０は、それぞれワード線ＷＬ０に対応している。これにより、ワード線ＷＬ０に電圧を印加することによって、セルトランジスタＣＴ０が導通状態となり、ＭＴＪ素子ＭＴＪ０がビット線ＢＬと上部電極ＵＥとの間に接続される。そして、ビット線ＢＬと上部電極ＵＥとの間に電圧差を印加することによって、ＭＴＪ素子ＭＴＪ０へ電流を流すことができる。
【００３９】
本実施形態によるＭＲＡＭでは、アクティブエリアＡＡはカラム方向およびロウ方向にそれぞれ等間隔で配置され、かつ、ロウ方向に隣接する２つのアクティブエリアＡＡはカラム方向に互いに半ピッチずつずれて配置されている。さらに、上部電極ＵＥは、ジグザグ状に蛇行するようにカラム方向に延伸しており、第１のアクティブエリア列ＣＡＡ１および第２のアクティブエリア列ＣＡＡ２に対応するＭＴＪ素子の上端に交互に接続されている。このような平面レイアウトによって、ＭＴＪ素子が均等に配置される。即ち、本実施形態では、ＭＴＪ素子は、半導体基板１０の面内のいずれの箇所においても同一の密度で配置されている。従って、ＭＴＪ素子の大きさおよび形状のプロセスばらつきが抑制され、各ＭＴＪ素子がほぼ等しい大きさかつほぼ等しい形状に形成され得る。その結果、ＭＴＪ素子の特性ばらつきが抑制され得る。つまり、本実施形態によるＭＲＡＭは、ＭＴＪ素子を均等に配置することによって、データ読出し時における信号差のばらつきを抑制することができ、かつ、データ書込み時における書込み不良を抑制することができる。
【００４０】
本実施形態による平面レイアウトは、図３に示すように、ユニットセルＵＣのサイズを８Ｆ２と小さくすることができる。ここで、Ｆ（Feature Size）は、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。
【００４１】
次に、図５から図１０を参照して、本実施形態によるＭＲＡＭの製造方法を説明する。
【００４２】
図５（Ａ）から図１０（Ｂ）は、本実施形態によるＭＲＡＭの製造方法を示す平面図および断面図である。図５から図１０のそれぞれの（Ａ）は平面図を示し、図５から図１０のそれぞれ（Ｂ）は、Ｂ−Ｂ線に沿った断面図を示す。
【００４３】
まず、図５（Ａ）および図５（Ｂ）に示すように、半導体基板１０（例えば、シリコン基板）に素子分離領域ＳＴＩおよびアクティブエリアＡＡを形成する。アクティブエリアＡＡは、図５（Ａ）に示すように、長方形を有する短冊状に形成され、カラム方向に長辺を有するように形成される。アクティブエリアＡＡは、上述の通り、カラム方向に等間隔で配置され、ロウ方向にも等間隔で配置され、かつ、ロウ方向に隣接する２つのアクティブエリアＡＡはカラム方向に互いに半ピッチずつずれて形成される。尚、カラム方向に配列された複数のアクティブエリアＡＡは、アクティブエリア列ＣＡＡを構成する。
【００４４】
次に、図６（Ａ）および図６（Ｂ）に示すように、ゲート絶縁膜２５およびゲート電極ＧＣ（ワード線ＷＬ）を形成する。ゲート絶縁膜２５は、アクティブエリアＡＡ上に形成される。ゲート絶縁膜２５は、例えば、シリコン酸化膜またはシリコン酸化膜よりも誘電率の高いＨｉｇｈ−ｋ膜でよい。ゲート電極ＧＣは、ゲート絶縁膜２５上に形成される。ゲート電極ＧＣは、例えば、ドープトポリシリコン、金属、シリサイド等でよい。
【００４５】
次に、不純物を導入して拡散層３０、３１を形成する。次に、ゲート電極ＧＣの側面を絶縁膜２７で被覆した後、図７（Ａ）および図７（Ｂ）に示すように、ゲート電極ＧＣ間にコンタクトプラグＣＢ０、ＣＢ１を埋め込む。コンタクトプラグＣＢ０、ＣＢ１は、例えば、銅、タングステン等の金属でよい。
【００４６】
次に、図８（Ａ）および図８（Ｂ）に示すように、コンタクトプラグＣＢ０上にＭＴＪ素子を形成する。尚、図８（Ａ）以降の平面図では、コンタクトプラグＣＢ０、ＣＢ１の図示を便宜的に省略している。
【００４７】
ＭＴＪ素子は、下部電極（図示せず）上に形成される。下部電極の材料は、例えば、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、窒化チタン、窒化タングステン、窒化タンタルあるいは、これらの材料の複合膜である。
【００４８】
下部電極ＬＥ上に、ＭＴＪ素子の材料を堆積する。例えば、下部電極ＬＥ上に、記録層Ｆの材料、トンネルバリア膜Ｂの材料および固定層Ｐの材料の順番に堆積する。記録層Ｆおよび固定層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性体材料である。トンネルバリア膜の材料は、例えば、酸化マグネシウムである。
【００４９】
ハードマスクを用いて、ＭＴＪ素子の材料をエッチング加工することによって、ＭＴＪ素子が形成される。このとき、ＭＴＪ素子は平面レイアウトにおいて均等に配置されているので、ハードマスクを形成するときのリソグラフィが容易である。また、ＭＴＪ素子の材料のエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）、１５０℃〜３００℃の高温ＲＩＥ、ＩＢＥ（Ion Beam Etching）を用いて斜め方向からエッチングする。斜め方向からのエッチングは、エッチング加工時における電界の方向に対して半導体基板１０を傾斜させ、かつ、その半導体基板１０を回転させながら行うエッチングである。斜め方向からのエッチングにより、ＭＴＪ素子の側面に導体である強磁性材料が付着することを防止できる。
【００５０】
ＭＴＪ素子の材料は、ＲＩＥ、高温ＲＩＥ、ＩＢＥのうち複数の方法を組み合わせてエッチングしてもよい。
【００５１】
本実施形態では、ＭＴＪ素子が平面レイアウトにおいて均等に等しい密度で配置されているので、各ＭＴＪ素子は、ほぼ等しい大きさかつほぼ等しい形状にエッチングされ得る。従って、各ＭＴＪ素子は、ほぼ等しい電気的特性を有することができる。
【００５２】
次に、ＭＴＪ素子上に層間絶縁膜ＩＬＤを堆積し、層間絶縁膜ＩＬＤを平坦化する。次に、図９（Ａ）および図９（Ｂ）に示すように、ＭＴＪ素子上に上部電極ＵＥを形成する。上部電極ＵＥは、上述のとおり、平面レイアウトにおいてジグザグ状に蛇行するように形成される。上部電極ＵＥは、例えば、下部電極の材料と同じ材料でよい。
【００５３】
次に、上部電極ＵＥ上に層間絶縁膜ＩＬＤをさらに堆積し、この層間絶縁膜ＩＬＤを平坦化する。その後、図１０（Ａ）および図１０（Ｂ）に示すように、コンタクトプラグＣＢ１上にビアコンタクトＶ１を形成する。さらに、ビアコンタクトＶ１上にビット線ＢＬを形成する。これにより、本実施形態によるＭＲＡＭが完成する。
【００５４】
本実施形態によれば、ＭＴＪ素子が平面レイアウトにおいて均等に等しい密度で配置されている。即ち、ＭＴＪ素子の密度は、平面レイアウトにおいて偏りがない。従って、斜め方向からのエッチングにおいて、一部のＭＴＪ素子だけが他のＭＴＪ素子の陰になってエッチングされないという事態を抑制することができる。即ち、全てのＭＴＪ素子が同様に（均等に）エッチングされる。これにより、各ＭＴＪ素子は、ほぼ等しい大きさかつほぼ等しい形状にエッチングされるので、各ＭＴＪ素子は、ほぼ等しい電気的特性を有することができる。また、一部のＭＴＪ素子のみの強磁性層が短絡するということも抑制できる。さらに、ＭＴＪ素子が平面レイアウトにおいて均等に配置されているので、ハードマスクの形成時のリソグラフィが容易になる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
ＭＣ・・・メモリセル、ＡＡ・・・アクティブエリア、ＣＡＡ・・・アクティブエリア列、ＧＣ・・・ゲート電極、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＵＥ・・・上部電極、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｖ１・・・ビアコンタクト、ＣＢ０、ＣＢ１・・・コンタクトプラグ、ＳＴＩ・・・素子分離領域、１０・・・半導体基板、３０、３１・・・拡散層
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であって、前記第１の方向に対して直交する第２の方向に隣接する前記アクティブエリアは互いに半ピッチずつずれて配置されている複数のアクティブエリア列と、
前記アクティブエリアのそれぞれに対応して設けられた複数のセルトランジスタと、
複数の前記セルトランジスタの一端に電気的に接続された複数の記憶素子と、
複数の前記アクティブエリア列のうち前記第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の前記記憶素子に交互に接続されている上部電極と、
前記第１および前記第２のアクティブエリア列に含まれる複数の前記セルトランジスタの他端に電気的に接続されたビット線と、を備えた半導体記憶装置。
【請求項２】
前記半導体基板の表面上方から見たときに、前記上部電極は、前記第１の方向に延伸しており、前記第１のアクティブエリア列と前記第２のアクティブエリア列との間をジグザグ状に蛇行していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板の表面上方から見たときに、前記記憶素子は、前記アクティブエリアの一端に重複するように設けられており、前記半導体基板の面内において均等に配置されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ビット線は、前記第１および前記第２のアクティブエリア列に対して共有されており、前記第１の方向に延伸するように設けられていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第２の方向に延伸しており、前記半導体基板の表面上方から見たときに、前記アクティブエリアの中間、または、前記第１の方向に隣接する前記アクティブエリア間を通過して前記第２の方向に延伸していることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記上部電極と前記ビット線との間に電流を流すことによって前記記憶素子にデータを書き込むことを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に設けられ第１の方向に配列された複数のアクティブエリアをそれぞれが含む複数のアクティブエリア列であって、前記第１の方向に対して直交する第２の方向に隣接する前記アクティブエリアは互いに半ピッチずつずれて配置されている複数のアクティブエリア列と、
前記アクティブエリアのそれぞれに対応して設けられた複数のセルトランジスタと、
複数の前記セルトランジスタの一端に電気的に接続された複数の記憶素子と、
複数の前記アクティブエリア列のうち前記第２の方向に隣接する第１および第２のアクティブエリア列に対応する複数の前記記憶素子に交互に接続されている上部電極と、
前記第１および前記第２のアクティブエリア列に含まれる複数の前記セルトランジスタの他端に電気的に接続されたビット線と、を備えた半導体記憶装置。
【請求項２】
前記半導体基板の表面上方から見たときに、前記上部電極は、前記第１の方向に延伸しており、前記第１のアクティブエリア列と前記第２のアクティブエリア列との間をジグザグ状に蛇行していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板の表面上方から見たときに、前記記憶素子は、前記アクティブエリアの一端に重複するように設けられており、前記半導体基板の面内において均等に配置されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ビット線は、前記第１および前記第２のアクティブエリア列に対して共有されており、前記第１の方向に延伸するように設けられていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第２の方向に延伸しており、前記半導体基板の表面上方から見たときに、前記アクティブエリアの中間、または、前記第１の方向に隣接する前記アクティブエリア間を通過して前記第２の方向に延伸していることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記上部電極と前記ビット線との間に電流を流すことによって前記記憶素子にデータを書き込むことを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−５５１３４（Ｐ２０１３−５５１３４Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９０８７７（Ｐ２０１１−１９０８７７）
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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