薄膜磁性体記憶装置
【課題】高集積化に適したメモリセル配置、特に折り返し型ビット線構成に適したメモリセル配置を有する薄膜磁性体記憶装置を提供する。
【解決手段】メモリアレイにおいて、１個のメモリセルＭＣと対応する繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。隣接するメモリセル列間で、繰り返し単位１４０ａは、１／２ピッチ（ハーフピッチ）分だけずらして配置される。ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。選択されたリードワード線ＲＷＬに対応して、１本おきのビット線にメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【解決手段】メモリアレイにおいて、１個のメモリセルＭＣと対応する繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。隣接するメモリセル列間で、繰り返し単位１４０ａは、１／２ピッチ（ハーフピッチ）分だけずらして配置される。ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。選択されたリードワード線ＲＷＬに対応して、１本おきのビット線にメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【背景技術】
【０００２】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図６６は、磁気トンネル接合を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図６６を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて電気抵抗値が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、トンネル磁気抵抗素子ＴＭＲと接地電圧Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図６７は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図６７を参照して、トンネル磁気抵抗素子ＴＭＲは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗値は小さくなる。以下、本明細書においては、記憶データの“１”および“０”にそれぞれ対応するトンネル磁気抵抗素子素子の電気抵抗値をＲｈおよびＲｌでそれぞれ示すこととする。ただし、Ｒｈ＞Ｒｌであるものとする。
【００１０】
このように、トンネル磁気抵抗素子ＴＭＲは、外部から印加された磁界に応じてその電気抵抗値が変化する。したがって、トンネル磁気抵抗素子ＴＭＲの有する電気抵抗値の変化特性に基づいて、データ記憶を実行することができる。
【００１１】
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。
【００１２】
図６８は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図６８を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図６９は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図６９を参照して、横軸で示される磁界Ｈｘは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示すものとする。一方、縦軸に示される磁界Ｈｙは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示すものとする。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】ロイ・ショイアーライン（Roy Scheuerlein）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた１０ｎｓ読出・書込の不揮発メモリアレイ（A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９
【非特許文献２】ダーラム（M.Durlam）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Nonvolatile RAM based on Magnetic Tunnel Junction Elements）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、各ＭＴＪメモリセルを構成する磁性体層の磁化特性は、メモリセル特性に大きな影響を与える。特に、磁性体の端部効果等によって、データ記憶のための磁化方向の変化が現れ難くなったトンネル磁気抵抗素子ＴＭＲにおいては、データ書込に必要な印加磁界が大きくなって、データ書込電流の増加に伴う消費電力増大や磁気ノイズ増加といった悪影響が生じる。さらに、磁化方向の変化が現れ難くなると、記憶データレベルに応じた電気抵抗値の変化量も小さくなるので、データ読出における信号マージンの低下を招く。
【００２０】
また、トンネル磁気抵抗素子を用いたＭＲＡＭデバイスにおいては、その構造からメモリセルサイズの縮小が難しい。特に、データ読出時の信号マージンの向上に効果があり、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等に一般的に適用される折返し型ビット線構成の実現が難しくなる。
【００２１】
さらに、折返し型ビット線構成においては、ビット線対を構成する相補ビット線の一方および他方は、データ読出対象となるメモリセルおよび読出参照電圧とそれぞれ結合されて、相補ビット線間の電圧差を増幅することによって信号マージンの高いデータ読出が実行される。したがって、読出参照電圧は、トンネル磁気抵抗素子における上述の電気抵抗値ＲｈおよびＲｌを考慮して設定される必要がある。しかし、製造時ばらつきに対応して、読出参照電圧を正確に設定することは困難である。
【００２２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、一様な磁化特性を有するトンネル磁気抵抗素子を用いた各メモリセルが構成された薄膜磁性体記憶装置を提供することである。
【００２３】
この発明の他の目的は、高集積化に適したメモリセル配置、特に折り返し型ビット線構成に適したメモリセル配置を有する薄膜磁性体記憶装置を提供することである。
【００２４】
この発明のさらに他の目的は、製造時ばらつきに対応して、データ読出時における高い信号マージンを確保可能な薄膜磁性体記憶装置を提供することである。
【課題を解決するための手段】
【００２５】
請求項１記載の薄膜磁性体記憶装置は、半導体基板上に形成される薄膜磁性体記憶装置であって、データ記憶を実行するための複数のメモリセルを備え、各メモリセルは、導通時にデータ読出電流の経路を形成するためのアクセス素子と、アクセス素子と直列に結合されて、記憶データに応じて電気抵抗が変化する磁気記憶部とを含む。磁気記憶部は、半導体基板上に形成され、固定の磁化方向を有する第１の磁性体層と、半導体基板上に形成され、外部からの印加磁界に応じた方向に磁化される第２の磁性体層と、第１および第２の磁性体層の間に形成される絶縁膜とを含む。磁気記憶部は、第２の磁性体層の平面方向の一部の所定領域を用いて形成される。
【００２６】
請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、所定領域は、磁化容易軸方向の磁界が印加された場合における磁化特性を考慮して定められる。
【００２７】
請求項３記載の薄膜磁性体記憶装置は、請求項２記載の薄膜磁性体記憶装置であって、磁気記憶部に対応する領域においては、第１および第２の磁性体層の間の距離は、その他の領域よりも小さい。
【００２８】
請求項４記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、絶縁膜は、第１および第２の磁性体層の両方が高さ方向に重なって形成される領域の少なくとも一部に形成される。
【００２９】
請求項５記載の薄膜磁性体記憶装置は、請求項１から４のいずれか１項に記載の薄膜磁性体記憶装置であって、第１および第２の磁性体層の少なくとも一方は、複数個のメモリセルに対して共通に用いられる。
【００３０】
請求項６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、第２の磁性体層は、各メモリセルにおいて、磁化容易軸方向が印加磁界と一致するような平面形状を有する。
【００３１】
請求項７記載の薄膜磁性体記憶装置は、請求項１から６のいずれか１項に記載の薄膜磁性体記憶装置であって、アクセス素子は、半導体基板上に形成される電界効果型トランジスタである。
【００３２】
請求項８記載の薄膜磁性体記憶装置は、請求項１から６のいずれか１項に記載の薄膜磁性体記憶装置であって、アクセス素子は、半導体記憶基板上に形成されるダイオードである。
【００３３】
請求項９記載の薄膜磁性体記憶装置は、記憶データのレベルに応じて電気抵抗が変化するメモリセルと、読出参照電圧を生成するためのダミーメモリセルとを備え、ダミーメモリセルは、各々がメモリセル同様の構成を有する複数のセルユニットを含み、複数のセルユニットのうちの少なくとも１個ずつは、異なるレベルの記憶データを保持し、データ読出時において、複数のメモリセルのうちの選択された１個と接続される第１のデータ線と、ダミーメモリセルと接続される第２のデータ線と、第１および第２のデータ線の電圧差を検知するためのデータ読出回路とを備える。
【００３４】
請求項１０記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、ダミーメモリセルは、データ読出時において、第２のデータ線に対して並列に接続される２個のセルユニットを含み、２個のセルユニットは、異なるレベルの記憶データをそれぞれ保持する。
【００３５】
請求項１１記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、ダミーメモリセルは、データ読出時において、第２のデータ線に対して直列に接続される２個のセルユニットを含み、２個のセルユニットは、異なるレベルの記憶データをそれぞれ保持する。
【００３６】
請求項１２記載の薄膜磁性体記憶装置は、請求項１１記載の薄膜磁性体記憶装置であって、メモリセルおよびセルユニットの各々は、データ書込磁界の方向に応じたレベルの記憶データを書込まれ、同一方向に沿って配置される２本のビット線から構成されるビット線対をさらに備え、データ書込時において、２本のビット線は、互いに逆方向のデータ書込電流を流すために一端同士が結合され、２個のセルユニットは、２本のビット線をそれぞれ流れるデータ書込電流によって生じる、互いに反対方向のデータ書込磁界によって異なるレベルの記憶データが書込まれる。
【００３７】
請求項１３記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、複数のメモリセルは、メモリアレイ上に行列状に配置され、
ダミーメモリセルは、メモリアレイ上において、行方向に沿って余分に配置されたメモリセルをセルユニットとして用いることによって、メモリセルの各列に対応して配置される。
【００３８】
請求項１４記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、複数のメモリセルは、メモリアレイ上に行列状に配置され、
ダミーメモリセルは、メモリアレイ上において、列方向に沿って余分に配置されたメモリセルをセルユニットとして用いることによって、メモリセルの各行に対応して配置される。
【００３９】
請求項１５記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行において、第１および第２のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、メモリセル同士は、１／２ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に形成される。
【００４０】
請求項１６記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、メモリセル同士は、所定ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に形成される。
【００４１】
請求項１７記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、メモリセル同士は、１／２ピッチずつずらして配置される。
【００４２】
請求項１８記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、メモリセル同士は、１／４ピッチずつずらして配置される。
【００４３】
請求項１９記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、第１および第２のコンタクトは互いに反転するように配置され、各ライトワード線は、各ビット線よりも上層に配置される。
【００４４】
請求項２０記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、メモリセル同士は、１／２ピッチずつずらして配置される。
【００４５】
請求項２１記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗値が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、第１の電圧と結合される第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、磁気記憶部と結合される第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、第１および第２のコンタクトは互いに反転するように配置され、各ライトワード線は、各ビット線よりも上層に配置される。
【００４６】
請求項２２記載の薄膜磁性体記憶装置は、請求項１９または２１に記載の薄膜磁性体記憶装置であって、各ライトワード線は、同一のリードワード線と対応する複数の磁気記憶部を覆うように、各ビット線のよりも広い配線幅を確保して配置される。
【００４７】
請求項２３記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、第１および第２のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、メモリセル同士は、１／４ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に配置される。
【００４８】
請求項２４記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、第１のコンタクトは、１個の配置単位を構成する列方向に隣接する２個のメモリセルごとに共有され、各ライトワード線は、各ビット線よりも上層に配置される。
【００４９】
請求項２５記載の薄膜磁性体記憶装置は、請求項２４記載の薄膜磁性体記憶装置であって、各メモリセル列において、第１および第２のコンタクトの各々は、配置単位の区分にかかわらず一定間隔で配置される。
【００５０】
請求項２６記載の薄膜磁性体記憶装置は、請求項２４または２５記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、配置単位同士は、１／２ピッチずつずらして配置される。
【００５１】
請求項２７記載の薄膜磁性体記憶装置は、請求項２４または２５記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、配置単位同士は、１／４ピッチずつずらして配置される。
【００５２】
請求項２８記載の薄膜磁性体記憶装置は、請求項２４または２５記載の薄膜磁性体記憶装置であって、各ライトワード線は、各ビット線のよりも広い配線幅を確保して配置される。
【００５３】
請求項２９記載の薄膜磁性体記憶装置は、記憶データを保持するための複数のメモリセルを備える。各メモリセルは、データ読出時に選択的にオンするアクセスゲートと、アクセスゲートと直列に接続されて、記憶データに応じて第１および第２の電気抵抗の一方を有する磁気記憶部を含み、磁気記憶部は、固定された磁化方向を有する第１の磁気層と、書込まれる記憶データに応じて、第１の磁気層に対して、同一方向および反対方向のいずれかに磁化される第２の磁気層と、第１および第２の磁気層の間に形成される第１の絶縁膜とを有する。薄膜磁性体記憶装置は、さらに、データ読出時において、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルのターンオンしたアクセスゲートを介して、選択メモリセルの磁気記憶部と電気的に結合されるデータ線と、データ読出時において、データ線の電圧と比較するための読出参照電圧を伝達する参照データ線と、各々が、複数のメモリセルの一定区分ごとに配置され、読出参照電圧を生成するための複数のダミーメリセルとをさらに備える。各ダミーメモリセルは、ダミー磁気記憶部と、データ読出時に選択的にターンオンして、磁気記憶部と参照データ線とを電気的に結合するためのダミーアクセスゲートとを含む。ダミー磁気記憶部は、固定方向に磁化される第３の磁気層と、第３の磁気層と交差する方向に磁化される第４の磁気層と、第３および第４の磁気層の間に形成される第２の絶縁膜とを有する。
【００５４】
請求項３０記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置であって、第３および第４の磁気層は、互いに直交する方向に磁化される。
【００５５】
請求項３１記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置であって、第１および第３の磁気層の各々は、複数のメモリアレイおよび複数のダミーメモリセルが配置されるメモリアレイ上において、同一方向に沿って磁化される。
【００５６】
請求項３２記載の薄膜磁性体記憶装置は、請求項３１記載の薄膜磁性体記憶装置であって、磁気記憶部およびダミー磁気記憶部は同様の長方形状の平面形状を有し、ダミー磁気記憶部は、磁気記憶部と比較して９０度回転して配置される。
【００５７】
請求項３３記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置であって、ダミー磁気記憶部は、Ｋ個（Ｋ：２以上の整数）直列に接続されて配置され、Ｋ個のダミー磁気記憶部の各々は、磁気記憶部のＫ倍の面積を有する。
【００５８】
請求項３４記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置であって、磁気記憶部は長方形状の平面形状を有し、ダミー磁気記憶部は、磁気記憶部よりも正方形に近い平面形状を有するとともに、磁気記憶部と同様の面積を有する。
【００５９】
請求項３５記載の薄膜磁性体記憶装置は、記憶データを保持するための複数のメモリセルを備え、各メモリセルは、データ読出時に選択的にオンするアクセスゲートと、アクセスゲートと直列に接続されて、記憶データに応じて、第１の電気抵抗および第１の電気抵抗より大きい第２の電気抵抗の一方を有する磁気記憶部を含む。磁気記憶部は、固定された磁化方向を有する第１の磁気層と、書込まれる記憶データに応じて、第１の磁気層に対して同一方向および反対方向のいずれかに磁化される第２の磁気層と、第１および第２の磁気層の間に形成される第１の絶縁膜とを有する。薄膜磁性体記憶装置は、さらに、データ読出時において、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルのターンオンしたアクセスゲートを介して、選択メモリセルの磁気記憶部と電気的に結合されるデータ線と、データ読出時において、データ線の電圧と比較するための読出参照電圧を伝達する参照データ線と、各々が、複数のメモリセルの一定区分ごとに配置され、読出参照電圧を生成するための複数のダミーメリセルとをさらに備える。各ダミーメモリセルは、データ読出時に選択的にターンオンするダミーアクセスゲートと、ダミーアクセスゲートのターンオンに応答して、参照データ線と電気的に結合される複数のダミー記憶部とを含む。各ダミー磁気記憶部は、固定方向に磁化される第３の磁気層と、第３の磁気層と同一方向および反対方向のいずれかに磁化される第４の磁気層と、第３および第４の磁気層の間に形成される第２の絶縁膜とを有する。各ダミー磁気記憶部は、複数のダミー磁気記憶部のうちの他の少なくとも１つと直列に接続される。
【００６０】
請求項３６記載の薄膜磁性体記憶装置は、請求項３４記載の薄膜磁性体記憶装置であって、複数の磁気記憶部の合成抵抗は、第１の電気抵抗と同等であり、ダミーアクセスゲートのターンオン時における電気抵抗は、アクセスゲートのターンオン時における電気抵抗よりも、第１および第２の電気抵抗の中間値である第３の電気抵抗だけ大きい。
【００６１】
請求項３７記載の薄膜磁性体記憶装置は、請求項３６記載の薄膜磁性体記憶装置であって、ダミーアクセスゲートは、調整可能な制御電圧をゲートに受ける電界効果型トランジスタを有する。
【００６２】
請求項３８記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、複数の磁気記憶部の合成抵抗は、第１および第２の電気抵抗の中間値である第３の電気抵抗と同等であり、ダミーアクセスゲートのターンオン時における電気抵抗は、アクセスゲートのターンオン時における電気抵抗と同等である。
【００６３】
請求項３９記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、通常のデータ書込動作時において、複数のメモリセルのうちのデータ書込動作の対象に選択された選択メモリセル中の第２の磁気層と並列なタイミングで、少なくとも１つのダミー磁気記憶部中の第４の磁気層は磁化される。
【００６４】
請求項４０記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、通常動作とは別に実行される各ダミーメモリセルに所定データを書込むためのテストモードをさらに備える。各ダミー磁気記憶部中の第４の磁気層は、テストモードにおいて磁化される。
【００６５】
請求項４１記載の薄膜磁性体記憶装置は、各々が、印加磁界によって書込まれた記憶データを保持するための複数の磁気メモリセルと、データ読出時において、読出参照電圧を発生するためのダミーメモリセルとを備える。各磁気メモリセルおよびダミーメモリセルは、記憶データのレベルに応じて、第１の電気抵抗値および、第１の抵抗値よりも大きい第２の電気抵抗値のいずれかを有する磁気記憶部と、磁気記憶部と直列に接続される、選択時にターンオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、さらに、データ読出時において、複数の磁気メモリセルのうちの選択された磁気メモリセルと電気的に結合された状態で、データ読出電流を供給される第１のデータ線と、データ読出時において、ダミーメモリセルと電気的に結合された状態で、第１のデータ線と同等のデータ読出電流を供給される第２のデータ線と、第１および第２のデータ線の電圧に基いて、読出データを生成するデータ読出回路と、第１のデータ線に対して直列に、第１および第２の電気抵抗値の差分よりも小さい第３の電気抵抗を付加するための抵抗付加回路とをさらに備える。ダミーメモリセルに含まれる磁気記憶部は、第２の電気抵抗値に対応するレベルのデータを記憶する。
【００６６】
請求項４２記載の薄膜磁性体記憶装置は、請求項４１記載の薄膜磁性体記憶装置であって、抵抗付加回路は、可変の制御電圧をゲートに入力される電界効果型トランジスタを有する。
【発明の効果】
【００６７】
請求項１から５および７に記載の薄膜磁性体記憶装置は、各メモリセル中の磁気記憶部を磁化容易軸方向の磁界によって容易に磁化される領域に形成することができる。この結果、データ読出時の信号マージンを確保するとともに、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。
【００６８】
請求項６記載の薄膜磁性体記憶装置は、各磁気記憶部における磁化容易軸方向と、データ書込時に印加される磁界の方向とを一致させることができるので、磁界の発生に必要となる電流量を抑制できる。この結果、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電流および磁気ノイズをさらに抑制できる。
【００６９】
請求項８記載の薄膜磁性体記憶装置は、ダイオードによってアクセス素子を構成するので各メモリセルのサイズを縮小できる。請求項１から６に記載の薄膜磁性体記憶装置が奏する効果に加えて、小型化をさらに図ることができる。
【００７０】
請求項９、１３および１４に記載の薄膜磁性体記憶装置は、メモリセルと同様の構成を有するセルユニットに記憶されたデータに基づいて、読出参照電圧を生成できる。この結果、製造ばらつきを許容して読出参照電圧を適切なレベルに設定することによって、信号マージンの大きいデータ読出を実行できる。
【００７１】
請求項１０記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルを構成するセルユニットを、メモリセルと同一ピッチで配置できる。したがって、製造工程の複雑化を防ぐことができる。
【００７２】
請求項１１記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時における消費電流を抑制できる。
【００７３】
請求項１２記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルに対するデータ書込を高速化できる。
【００７４】
請求項１５記載の薄膜磁性体記憶装置は、各リードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。さらに、ピッチずらしを実行しない場合と比較して、磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。メモリセル間の行方向ピッチを容易に確保して、メモリアレイを高集積化することができる。
【００７５】
請求項１６および１７記載の薄膜磁性体記憶装置は、ピッチずらしを実行しない場合と比較して、磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。
【００７６】
請求項１８記載の薄膜磁性体記憶装置は、各リードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【００７７】
請求項１９記載の薄膜磁性体記憶装置は、磁気記憶部同士の間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。
【００７８】
請求項２０記載の薄膜磁性体記憶装置は、各リードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【００７９】
請求項２１記載の薄膜磁性体記憶装置は、セルサイズを増加させることなく、折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。
【００８０】
請求項２２記載の薄膜磁性体記憶装置は、請求項１９および２１記載の薄膜磁性体記憶装置が奏する効果に加えて、ライトワード線の電流密度を抑制して、信頼性向上を図ることができる。
【００８１】
請求項２３記載の薄膜磁性体記憶装置は、各リードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【００８２】
請求項２４記載の薄膜磁性体記憶装置は、アクセストランジスタのコンタクト数を削減して、メモリセルを配置することができる。
【００８３】
請求項２５記載の薄膜磁性体記憶装置は、請求項２４記載の薄膜磁性体記憶装置が奏する効果に加えて、メモリセルサイズの小型化を図ることができる。
【００８４】
請求項２６記載の薄膜磁性体記憶装置は、請求項２４および２５記載の薄膜磁性体記憶装置が奏する効果に加えて、折返し型ビット線構成に基づくデータ読出に適したメモリセル配置およびメモリセル間の行方向ピッチを確保することによる高集積化をそれぞれ図ることができる。
【００８５】
請求項２７記載の薄膜磁性体記憶装置は、請求項２４および２５記載の薄膜磁性体記憶装置が奏する効果に加えて、各磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。
【００８６】
請求項２８記載の薄膜磁性体記憶装置は、請求項２４および２５に記載の薄膜磁性体記憶装置が奏する効果に加えて、ライトワード線の電流密度を抑制して、信頼性向上を図ることができる。
【００８７】
請求項２９記載の薄膜磁性体記憶装置は、メモリセルの磁気記憶部と同様の構成を有するダミー磁気記憶部の電気抵抗を、記憶データに応じたメモリセルの２種類の電気抵抗の中間値に設定することが可能である。したがって、製造工程の複雑化を招くことなく、読出参照電圧を生成するためのダミーメモリセルを作製できる。
【００８８】
請求項３０記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミー磁気記憶部の電気抵抗を、記憶データに応じたメモリセルの２種類の電気抵抗の平均値に近づけることができる。
【００８９】
請求項３１記載の薄膜磁性体記憶装置は、チップ製造時において、メモリセル中の固定磁気層（第１の磁気層）と、ダミーメモリセル中の固定磁気層（第３の磁気層）とを、同時に一方向に磁化できるので、請求項２９記載の薄膜磁性体記憶装置が奏する効果に加えて、製造工程が簡易化される。
【００９０】
請求項３２記載の薄膜磁性体記憶装置は、請求項３１記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセル中の自由磁気層（第４の磁気層）を磁化容易軸方向に沿って容易に磁化できる。
【００９１】
請求項３３記載の薄膜磁性体記憶装置は、各ダミーメモリセル中のトンネルバリア（第２の絶縁層）に印加される電圧を低減できるので、請求項２９記載の薄膜磁性体記憶装置が奏する効果に加えて、選択される頻度が高いダミーメモリセルの信頼性を向上することができる。
【００９２】
請求項３４記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置が奏する効果に加えて、各ダミーメモリセル中の固定磁気層（第３の磁気層）および自由磁気層（第４の磁気層）の磁化状態を安定化できる。
【００９３】
請求項３５、３６および３８に記載の薄膜磁性体記憶装置は、メモリセルの磁気記憶部と同様の構成を有し、かつ同様に磁化されるダミー磁気記憶部を用いたダミーメモリセルによって、読出参照電圧を生成できる。したがって、製造工程の複雑化を招くことなく、ダミーメモリセルを作製できる。さらに、各ダミーメモリセル中のトンネルバリア（第２の絶縁層）に印加される電圧を低減できるので、選択される頻度が高いダミーメモリセルの信頼性を向上することができる。
【００９４】
請求項３７記載の薄膜磁性体記憶装置は、請求項３６記載の薄膜磁性体記憶装置が奏する効果に加えて、最大のデータ読出マージンを確保できるレベルに読出参照電圧を調整することができる。
【００９５】
請求項３９記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルに保持される記憶データを所定データにより確実に維持できる。
【００９６】
請求項４０記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置が奏する効果に加えて、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定のデータを書込ことができる。
【００９７】
請求項４１記載の薄膜磁性体記憶装置は、メモリセルとダミーメモリセルとの構成を同様にすることができる。したがって、製造ばらつきに追随させて、データ読出マージンを確保することができる。
【００９８】
請求項４２記載の薄膜磁性体記憶装置は、ダミー抵抗付加回路によってダミーメモリセルと直列に接続される電気抵抗を調整することができる。したがって、請求項４１記載の薄膜磁性体記憶装置が奏する効果に加えて、磁気記憶部（トンネル磁気抵抗素子）における、記憶データレベルの違いに対応する電気抵抗値の差分の製造ばらつきに追随させて、データ読出マージンを確保することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】図１に示されるメモリアレイの構成を示す概念図である。
【図３】図２に示されるトンネル磁気抵抗素子を示す断面図である。
【図４】図３に示される自由磁気層における磁化方向を示す概念図である。
【図５】磁化容易軸領域における磁化特性を示す概念図である。
【図６】磁化困難軸領域における磁化特性を示す概念図である。
【図７】実施の形態１に従うトンネル磁気抵抗素子の第１の構成例を示す概念図である。
【図８】図７に示すトンネル磁気抵抗素子の断面図である。
【図９】実施の形態１に従うトンネル磁気抵抗素子の第２の配置例を示す概念図である。
【図１０】実施の形態１に従うトンネル磁気抵抗素子の第３の配置例を示す概念図である。
【図１１】実施の形態１の変形例１に従うトンネル磁気抵抗素子の配置を示す概念図である。
【図１２】実施の形態１の変形例２に従うトンネル磁気抵抗素子の配置を示す概念図である。
【図１３】実施の形態１の変形例３に従うトンネル磁気抵抗素子の配置を示す概念図である。
【図１４】ダイオードをアクセス素子として用いたＭＴＪメモリセルの第１の構成例を示す回路図である。
【図１５】ダイオードをアクセス素子として用いたＭＴＪメモリセルの第２の構成例を示す回路図である。
【図１６】半導体基板上におけるＭＴＪメモリセルの第１の構成例を示す構造図である。
【図１７】半導体基板上におけるＭＴＪメモリセルの第２の構成例を示す構造図である。
【図１８】半導体基板上におけるＭＴＪメモリセルの第３の構成例を示す構造図である。
【図１９】実施の形態２に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図２０】実施の形態２に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【図２１】実施の形態２に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【図２２】実施の形態２に従うＭＴＪメモリセルの第４の配置例を示す概念図である。
【図２３】実施の形態２に従うＭＴＪメモリセルの第５の配置例を示す概念図である。
【図２４】実施の形態２の変形例１に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図２５】実施の形態２の変形例１に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【図２６】実施の形態２の変形例１に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【図２７】実施の形態２の変形例２に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図２８】実施の形態２の変形例２に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【図２９】実施の形態２の変形例２に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【図３０】実施の形態２の変形例２に従うＭＴＪメモリセルの第４の配置例を示す概念図である。
【図３１】実施の形態２の変形例２に従うＭＴＪメモリセルの第５の配置例を示す概念図である。
【図３２】実施の形態２の変形例３に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図３３】実施の形態２の変形例３に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【図３４】実施の形態２の変形例３に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【図３５】本発明の薄膜磁性体記憶装置における折返し型ビット線構成に基づくデータ読出を説明する概念図である。
【図３６】実施の形態３に従うダミーメモリセルの第１の構成例を示す回路図である。
【図３７】実施の形態３に従うダミーメモリセルの第２の構成例を示す回路図である。
【図３８】実施の形態３の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図３９】図３８に示される並列ダミーセルに対するデータ書込を説明する概念図である。
【図４０】実施の形態３の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４１】実施の形態３の変形例３に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４２】図４１に示される直列ダミーセルに対するデータ書込を説明する概念図である。
【図４３】実施の形態３の変形例４に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４４】実施の形態３の変形例５に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４５】図４４に示される並列ダミーセルに対するデータ書込を説明する概念図である。
【図４６】実施の形態３の変形例６に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４７】図４６に示される直列ダミーセルに対するデータ書込を説明する概念図である。
【図４８】実施の形態３の変形例７に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４９】図４８に示される並列ダミーセルに対するデータ書込を説明する概念図である。
【図５０】実施の形態４に従うダミーメモリセルの第１の構成例を説明する概念図である。
【図５１】実施の形態４に従う第２の構成例のダミーメモリセルの構成を示す構造図である。
【図５２】実施の形態４に従うダミーメモリセルの第３の構成例を示す概念図である。
【図５３】図５２に示されるトンネル磁気抵抗素子の構成を示す概念図である。
【図５４】実施の形態４に従うダミーメモリセルの第４の構成例を示す概念図である。
【図５５】実施の形態４の変形例１に従うダミーメモリセルの構成を示す概略図である。
【図５６】図５４に示されるダミーメモリセルの等価回路を示す回路図である。
【図５７】実施の形態４の変形例２に従うダミーメモリセルの構成を示す概略図である。
【図５８】実施の形態４の変形例２に従うダミーメモリセルの動作を説明するタイミングチャートである。
【図５９】実施の形態４の変形例３に従うダミーメモリセルの構成を示す概念図である。
【図６０】実施の形態４の変形例３に従うダミーメモリセルの動作を説明するタイミングチャートである。
【図６１】実施の形態４の変形例４に従うダミーメモリセルの構成を示す概念図である。
【図６２】図６１に示したトンネル磁気抵抗素子に対するデータ書込を説明する概念図である。
【図６３】実施の形態４の変形例５に従うダミーメモリセルの構成を説明する概念図である。
【図６４】図６３に示したダミーメモリセルに対するデータ書込を説明する概念図である。
【図６５】図６３に示した抵抗素子の他の構成例を示す図である。
【図６６】磁気トンネル接合を有するメモリセルの構成を示す概略図である。
【図６７】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図６８】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図６９】データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【発明を実施するための形態】
【０１００】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【０１０１】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【０１０２】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【０１０３】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。
【０１０４】
図２は、図１に示されるメモリアレイ１０の構成を示す概念図である。
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪメモリセルＭＣを含む。以下においては、ＭＴＪメモリセルを単に「メモリセル」とも称する。各メモリセルＭＣは、図６６と同様の構成を有し、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。半導体基板上に、メモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。
【０１０５】
各メモリセルＭＣに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。メモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、メモリセルの列にそれぞれ対応して複数のビット線ＢＬが配置される。したがって、行列状に配置されたｎ×ｍ個のメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが設けられる。
【０１０６】
再び図１を参照して、ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じてメモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流±Ｉｗおよびセンス電流Ｉｓを流すための読出／書込制御回路５０，６０とを備える。
【０１０７】
図３は、メモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、反強磁性体層１０１と、反強磁性体層１０１上に形成される、一定方向の固定磁界を有する固定磁気層１０２の一部領域と、印加磁界によって磁化される自由磁気層１０３と、固定磁気層１０２および自由磁気層１０３の間に形成される絶縁体膜であるトンネルバリア１０４と、コンタクト電極１０５とを含む。
【０１０８】
反強磁性体層１０１、固定磁気層１０２および自由磁気層１０３は、ＦｅＭｎ，ＮｉＦｅ等の適当な磁性材料によって形成される。トンネルバリア１０４は、Ａｌ2Ｏ3等によって形成される。
【０１０９】
トンネル磁気抵抗素子ＴＭＲは、必要に応じて配置される、金属配線と電気的に結合するための緩衝材であるバリアメタル１０６を介して上部配線と電気的に結合される。コンタクト電極１０５は、下部配線（図示せず）と電気的に結合される。たとえば、上部配線はビット線ＢＬに相当し、下部配線は、アクセストランジスタＡＴＲと結合される金属配線に相当する。
【０１１０】
このようにして、上部配線および下部配線の間に、磁気トンネル接合を有するトンネル磁気抵抗素子ＴＭＲを電気的に結合することができる。
【０１１１】
図４は、トンネル磁気抵抗素子中の自由磁気層における磁化方向を示す概念図である。図４には、一例として、トンネル磁気抵抗素子ＴＭＲが長方形形状で設けられた場合における自由磁気層１０３の平面図が示される。
【０１１２】
図４を参照して、長方形形状の自由磁気層１０３においては、長さ方向（図４における左右方向）に磁化容易軸（ＥＡ：Easy Axis）が形成され、幅方向（図４における上下方向）に磁化困難軸（ＨＡ：Hard Axis）が形成される。これに応じて、中央部付近の磁化容易軸領域１１０においては、磁化容易軸方向に印加された外部磁界に応答して、磁化方向が容易に反転する。一方、左右端の磁化困難軸領域１１２，１１４においては、磁化容易軸方向の外部磁界が印加されても、磁化方向は容易に反転しない。
【０１１３】
図５および図６には、磁化容易軸領域および磁化困難軸領域のそれぞれにおける磁化特性を説明するためのヒステリシス曲線が示される。
【０１１４】
図５を参照して、磁化容易軸領域１１０は、磁化容易軸方向の所定磁界＋Ｈｃよりも大きい＋方向の磁界が印加された場合に＋Ｍｃに磁化され、所定磁界−Ｈｃよりも大きい−方向の磁界が印加された場合に−Ｍｃに磁化される。したがって、−Ｈｃ〜＋Ｈｃの範囲の所定レベル以下の磁界が印加される場合には磁化方向が変化せず、メモリセルとして望ましい特性を有する。
【０１１５】
図６を参照して、磁化困難軸領域１１２，１１４は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、磁化困難軸領域は、磁化容易軸方向の磁界に応答して、磁化の方向および量が２値的に設定される磁化容易軸領域とは異なり、メモリセルとして望ましくない特性を有している。
【０１１６】
この結果、磁化困難軸領域のような特性を有する領域を自由磁気層１０３として有するメモリセルにおいては、データ読出時において、記憶データレベルに対応する電気抵抗値の変化量を十分確保できず信号マージンの確保が困難になる。また、データ書込時において、磁化方向を十分に反転させるために必要な印加磁界が増大し、データ書込電流の増加を招く。この結果、消費電流の増大および磁気ノイズの増加といった問題点が生じてしまう。
【０１１７】
図７は、実施の形態１に従うトンネル磁気抵抗素子の第１の構成例を示す概念図である。
【０１１８】
図７を参照して、固定磁気層１０２と積層された自由磁気層１０３において、磁化容易軸領域に相当する領域が、トンネル接合領域１１５として用いられる。すなわち、メモリセルとして望ましくない特性を有する磁化困難軸領域は、トンネル磁気抵抗素子ＴＭＲの構成部分としては、用いられない。
【０１１９】
この結果、トンネル接合領域１１５に相当する磁化容易軸領域を流れる電流のみがデータ読出に用いられるので、記憶データレベルに対応する電気抵抗値の変化量を十分確保して、データ読出時の信号マージンを確保できる。また、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。
【０１２０】
図８には、図７におけるＰ−Ｐ´断面図が示される。ここでは、図８を用いて、図７に示されるトンネル磁気抵抗素子ＴＭＲの作製について説明する。
【０１２１】
図８を参照して、半導体基板上に反強磁性体層１０１および固定磁気層１０２が所望のパターンに従って形成された後に、たとえばＳｉＯ2の層間膜１０７が形成される。図示しないが、反強磁性体層１０１は、所定の下層配線（図示せず）を介して、アクセストランジスタと電気的に結合される。また、下部配線と電気的に結合されるコンタクト電極１０５が、トンネル接合領域１１５に対応する領域をカバーするように配置される。
【０１２２】
層間膜１０７のトンネル接合部分に固定磁気層１０２に達する開口部を設けて、当該開口部にトンネルバリア１０４および自由磁気層１０３を所望の膜厚で形成し、さらに必要に応じてバリアメタル１０６を形成した後に、所望のパターンニングを実行する。
【０１２３】
また、このようにして、層間膜１０７の上層に形成された金属配線である上層配線１０８および下層配線（図示せず）との間に電気的に結合されるトンネル磁気抵抗素子ＴＭＲを作製することができる。
【０１２４】
なお、層間膜１０７に設けられた開口部にトンネルバリア１０４および自由磁気層１０３をパターンニングする代わりに、固定磁気層１０２上に形成された所定膜厚のトンネルバリア１０４および自由磁気層１０３について、トンネル接合以外の部分を化学的機械的研磨（ＣＭＰ：Chemical-Mechanical Polishing）等を用いて除去して作製することも可能である。
【０１２５】
図９および図１０は、実施の形態１に従うトンネル磁気抵抗素子の第２および第３の構成例をそれぞれ示す概念図である。
【０１２６】
図９および図１０に示されるように、磁化容易領域に相当する、長手方向（図９および図１０における左右方向）の一部領域全体を用いて、トンネル接合領域１１５を設ける構成とすることもできる。
【０１２７】
このような構成のうち、図１０においては固定磁気層１０２および自由磁気層１０３が同一方向に沿って配置される構成が示されており、図９においては固定磁気層１０２および自由磁気層１０３が互いに交差するにそれぞれ沿って配置される構成が示されている。
【０１２８】
［実施の形態１の変形例１］
図１１は、実施の形態１の変形例１に従うトンネル磁気抵抗素子の配置を示す概念図である。
【０１２９】
図１１を参照して、実施の形態１の変形例１においては、大面積の固定磁気層１０２上に、分割された複数の自由磁気層１０３が配置される。自由磁気層１０３は、各メモリセルごとに分割配置される。反対に、固定磁気層１０２は、複数のメモリセル間で共有されるように配置される。
【０１３０】
各自由磁気層１０３において、図７と同様に、磁化容易軸領域に対応してトンネル接合領域１１５が配置される。なお、図示しないコンタクト電極を、トンネル接合領域１１５と同等、もしくはそれよりも狭い領域に配置することによって、データ読出時において、固定磁気層１０２中を流れるセンス電流（データ読出電流）経路における広がり抵抗分を無視することができる。
【０１３１】
このような配置とすることにより、各メモリセル中のトンネル磁気抵抗素子ＴＭＲを磁化容易軸領域に形成して、データ読出時の信号マージンを確保するとともに、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。
【０１３２】
［実施の形態１の変形例２］
図１２は、実施の形態１の変形例２に従うトンネル磁気抵抗素子の配置を示す概念図である。
【０１３３】
図１２を参照して、実施の形態１の変形例２においては、複数のメモリセルに対して共通に、大面積の固定磁気層１０２および自由磁気層１０３が配置される。さらに、自由磁気層１０３中の磁化容易軸領域に相当する領域において、各メモリセルごとにトンネル接合領域１１５が設けられる。トンネル接合領域１１５にそれぞれ対応して、実施の形態１の変形例１と同様に、図示しないコンタクト電極が配置される。
【０１３４】
行方向に互いに隣接する、同一行に属するメモリセル群に対して共通に、ライトワード線ＷＷＬと、図示しないリードワード線ＲＷＬとが配置される。同様に、列方向に互いに隣接する、同一列に属するメモリセル群に対して共通に、ビット線ＢＬが配置される。図１２においては、第１行〜第３行および第１列〜第３列にそれぞれ対応するライトワード線ＷＷＬ１〜ＷＷＬ３およびビット線ＢＬ１〜ＢＬ３が代表的に示される。
【０１３５】
このような配置とすることにより、実施の形態１の変形例１と同様に、データ読出時における信号マージンを確保できる。
【０１３６】
また、自由磁気層１０３の形状は、十分な面積を確保すように設定されているので、自由磁気層１０３における磁化容易軸の方向が、形状からの幾何学的な制約を受けることがない。この結果、各メモリセルにおいて、ライトワード線ＷＷＬおよびビット線ＢＬを流れるデータ書込電流によってそれぞれ生じるデータ書込磁界の合成磁界の方向と、磁化容易軸の方向とを一致させることができる。固定磁気層１０２における磁化方向は、当該合成磁界の方向と合致するように予め形成される。
【０１３７】
したがって、自由磁気層１０３における磁化方向の変化、すなわち記憶データの書込に必要なデータ書込磁界を、より小さいデータ書込電流によって発生できる。この結果、実施の形態１の変形例１よりも、さらに消費電流および磁気ノイズを抑制できる。
【０１３８】
［実施の形態１の変形例３］
図１３は、実施の形態１の変形例３に従うトンネル磁気抵抗素子の配置を示す概念図である。
【０１３９】
図１３を参照して、実施の形態１の変形例３においては、各メモリセル行ごとに分割して自由磁気層１０３が配置される点が、図１２に示される実施の形態１の変形例２に従う配置と異なる。すなわち、複数のメモリセル行に対して共通に配置される大面積の固定磁気層１０２上に、メモリセル行にそれぞれ対応して設けられる帯状の複数の自由磁気層１０３が配置される。
【０１４０】
各自由磁気層１０３中の磁化容易軸領域に相当する領域において、各メモリセルごとにトンネル接合領域１１５が設けられる。トンネル接合領域１１５にそれぞれ対応して、実施の形態１の変形例１と同様に、図示しないコンタクト電極が配置される。
【０１４１】
このような配置とすることにより、各自由磁気層１０３における磁化容易軸の方向が幾何学的な制約を受けるため、データ書込電流は実施の形態１の変形例１と同様のレベルが必要となる一方で、各メモリセル行ごとに自由磁気層１０３を電気的に独立に設けることができる。したがって、自由磁気層１０３において、異なるメモリセル行に属するメモリセル同士が電気的に結合されている実施の形態１の変形例２に従う構成と比較して、データ書込およびデータ読出動作の安定化を図ることができる。
【０１４２】
［実施の形態１の変形例４］
実施の形態１およびその変形例１〜３においては、アクセストランジスタＡＴＲをアクセス素子として有するメモリセルの構成を示したが、アクセス素子としてダイオードを用いた高集積化に適したメモリセルを適用することも可能である。
【０１４３】
図１４は、ダイオードをアクセス素子として用いたＭＴＪメモリセルの第１の構成例を示す回路図である。
【０１４４】
図１４を参照して、ダイオードを用いたメモリセルＭＣＤＤは、トンネル磁気抵抗素子ＴＭＲと、アクセスダイオードＤＭとを備える。アクセスダイオードＤＭは、トンネル磁気抵抗素子ＴＭＲからワード線ＷＬに向かう方向を順方向として、両者の間に結合される。ビット線ＢＬは、ワード線ＷＬと交差する方向に設けられ、トンネル磁気抵抗素子ＴＭＲと結合される。
【０１４５】
メモリセルＭＣＤＤに対するデータ書込は、ワード線ＷＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。
【０１４６】
一方、データ読出時においては、選択されたメモリセルに対応するワード線ＷＬは、低電圧（たとえば接地電圧Ｖｓｓ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＭが順バイアスされて導通し、センス電流Ｉｓをトンネル磁気抵抗素子ＴＭＲに流すことができる。
【０１４７】
一方、非選択のメモリセルに対応するワード線ＷＬは、高電圧状態に設定されるので、対応するアクセスダイオードＤＭは、逆バイアスされて非導通状態を維持し、センス電流Ｉｓは流れない。
【０１４８】
このようにして、アクセスダイオードを用いたＭＴＪメモリセルにおいても、データ読出およびデータ書込を実行することができる。
【０１４９】
図１５は、ダイオードをアクセス素子として用いたＭＴＪメモリセルの第２の構成例を示す回路図である。
【０１５０】
図１５を参照して、ダイオードを用いたメモリセルＭＣＤは、図１４に示した構成と同様に、トンネル磁気抵抗素子ＴＭＲおよびアクセスダイオードＤＭを備える。ＭＴＪメモリセルＭＣＤにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとが分割して配置される点が、図１４に示したメモリセルＭＣＤＤの構成と異なる。ビット線ＢＬは、ライトワード線ＷＷＬおよびリードワード線ＲＷＬと交差する方向に配置され、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。
【０１５１】
アクセスダイオードＤＭは、磁気トンネル磁気抵抗素子ＴＭＲからリードワード線ＲＷＬに向かう方向を順方向として、両者の間に結合される。ライトワード線ＷＷＬは、他の配線と接続されることなく、トンネル磁気抵抗素子ＴＭＲと近接して設けられる。
【０１５２】
図１４に示したメモリセルＭＣＤＤにおいては、データ書込時において、ワード線ＷＬおよびビット線ＢＬにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線ＷＬおよびビット線ＢＬ上における電圧分布によっては、データ書込の対象となっていないメモリセルの一部において、アクセスダイオードＤＭのＰＮ接合がオンしてしまうおそれがある。この結果、予期しない電流がＭＴＪメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。
【０１５３】
しかし、図１５に示したメモリセルＭＣＤにおいては、データ書込時において、リードワード線ＲＷＬに電流を流す必要がないため、リードワード線ＲＷＬの電圧を安定的に高電圧状態（電源電圧Ｖｃｃ）に維持して、アクセスダイオードＤＭを確実に逆バイアスして非導通状態を維持できる。したがって、図１４に示されたＭＴＪメモリセルＭＣＤＤと比較して、データ書込動作の安定化を図ることができる。
【０１５４】
実施の形態１およびその変形例１〜３において、図１４および図１５に示される高集積化に適したメモリセルを用いても、同様の効果を享受することができる。
【０１５５】
［実施の形態２］
実施の形態２においては、メモリアレイを高集積化するためのメモリセル配置について説明する。
【０１５６】
図１６は、半導体基板上におけるＭＴＪメモリセルの第１の構成例を示す構造図である。
【０１５７】
図１６を参照して、半導体主基板１２０上のｐ型領域１２２にアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１２３，１２４とゲート１２５とを有する。ソース／ドレイン領域１２３および１２４にそれぞれ対応して、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄが設けられる。
【０１５８】
ソース側コンタクト１３０ｓは、第１の金属配線層Ｍ１に形成されたソース線ＳＬと結合される。ソース線ＳＬは、データ読出時にセンス電流（データ読出電流）経路を形成するための接地電圧Ｖｓｓを供給する。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【０１５９】
トンネル磁気抵抗素子ＴＭＲは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。ドレイン側コンタクト１３０ｄは、コンタクトホールに形成された金属膜１２８と、第１および第２の金属配線層Ｍ１およびＭ２と、必要に応じて設けられるバリアメタル１０６とを介して、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。
【０１６０】
ＭＴＪメモリセルにおいては、リードワード線ＲＷＬおよびライトワード線ＷＷＬは、それぞれ独立の配線として設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、アクセストランジスタＡＴＲのゲート１２５と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。
【０１６１】
一方、ライトワード線ＷＷＬおよびビット線ＢＬには、データ書込において、所定値以上の大きさの磁界を発生させるための比較的大きなデータ書込電流を流す必要があるため、金属配線を用いて形成される。
【０１６２】
図１７は、半導体基板上におけるＭＴＪメモリセルの第２の構成例を示す構造図である。
【０１６３】
図１７を参照して、第２の構成例は、図１６に示した第１の構成例と比較して、ソース側コンタクト１３０ｓに対応するソース／ドレイン領域１２３が直接接地電圧Ｖｓｓと結合される点で異なる。たとえば、同一のメモリセル行に対応するアクセストランジスタのソース／ドレイン領域１２３同士を電気的に結合して、これらに対して接地電圧Ｖｓｓを供給すればよい。
【０１６４】
これに伴って、図１６におけるソース線ＳＬは不要となり、ライトワード線ＷＷＬおよびビット線ＢＬは、第１の金属配線層Ｍ１および第２の金属配線層Ｍ２にそれぞれ設けられる。また、リードワード線ＲＷＬは、図１６と同様に、アクセストランジスタＡＴＲのゲート１２５と同一の配線層に形成される。
【０１６５】
図１８は、半導体基板上におけるＭＴＪメモリセルの第３の構成例を示す構造図である。
【０１６６】
図１８を参照して、第３の構成例においては、図１６に示した第１の構成例と比較して、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される点が異なる。たとえば、ライトワード線ＷＷＬおよびビット線ＢＬは、第３の金属配線層Ｍ３および第２の金属配線層Ｍ２にそれぞれ設けられる。アクセストランジスタＡＴＲ、ソース線ＳＬおよびリードワード線ＲＷＬの配置は、図１６と同様であるので詳細な説明は繰り返さない。
【０１６７】
このように、半導体基板上におけるＭＴＪメモリセル配置は、ビット線ＢＬがライトワード線ＷＷＬよりも上層に配置される場合（図１６および図１７）と、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される場合（図１８）とに分類される。
【０１６８】
図１９は、実施の形態２に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
図１９を参照して、符号１４０ａで示す繰り返し単位は、１個のメモリセルＭＣと対応する。メモリアレイ１０において、繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。メモリセルサイズは、設計基準を用いて８Ｆ2で表わされる。
【０１６９】
図１９には、第１行・第１列〜第２行・第２列までのメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１，ＷＷＬ２およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０１７０】
各メモリセルＭＣにおいて、ソース側コンタンクト１３０ｓの上層にトンネル磁気抵抗素子ＴＭＲが配置され、さらに、トンネル磁気抵抗素子ＴＭＲとビット線ＢＬとのコンタクト１３０ｂが配置される。また、図１６から図１８に示したように、トンネル磁気抵抗素子ＴＭＲは、ドレイン側コンタクト１３０ｄと結合されている。
【０１７１】
ライトワード線ＷＷＬは、ドレイン側コンタクト１３０ｄと重ならないので、トンネル磁気抵抗素子ＴＭＲと近接して、ビット線ＢＬの上層または下層のいずれにも配置することができる。
【０１７２】
図２０は、実施の形態２に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
図２０を参照して、同一行に属するメモリセルＭＣにおいては、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄは、同一側にそれぞれ配置される。一方、１行ごとに、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄは、反転して配置される。このような配置を「ロウ・ストライプ反転配置」とも称する。したがって、ロウ・ストライプ反転配置においては、列方向に隣接する２個のメモリセルによって、１個の繰り返し単位１４０ｂが構成される。メモリアレイ１０全体において、繰り返し単位１４０ｂが連続的に配置されて、メモリセルＭＣが行列状に配置される。メモリセルサイズは、図１９と同様に８Ｆ2で示される。
【０１７３】
図２０には、第１行・第１列〜第２行・第２列までのメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１，ＷＷＬ２およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０１７４】
各メモリセルＭＣにおける、トンネル磁気抵抗素子ＴＭＲ、ビット線ＢＬおよびコンタクト１３０ｂの配置は、図１９と同様であるので詳細な説明は繰り返さない。
【０１７５】
図２０の構成においても、ライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲと近接して、ビット線ＢＬの上層または下層のいずれにも配置することができる。
【０１７６】
図２１は、実施の形態２に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
図２１を参照して、実施の形態２に従う第３の配置例は、図１９に示される実施の形態２に従う第１の配置例において、隣接するメモリセル列間で繰り返し単位１４０ａを１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。
【０１７７】
図２１には、第１行〜第４行にそれぞれ対応するリードワード線ＲＷＬ１〜ＲＷＬ４およびライトワード線ＷＷＬ１〜ＷＷＬ４と、第１列および第２列にそれぞれ対応するおよびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０１７８】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【０１７９】
折返し型ビット線構成に基づくデータ読出においては、２本のビット線ごとに１対のビット線対が構成されて、同一のビット線対を構成する２本の相補ビット線のそれぞれは、メモリセルと接続および非接続とされる。たとえば、ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。
【０１８０】
さらに、ピッチずらしを実行しない図１９の場合と比較して各トンネル磁気抵抗素子ＴＭＲ同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０１８１】
ただし、１／２ピッチずらしを行なうことによって、ライトワード線ＷＷＬの配置領域は、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重なってしまう。したがって、第３の配置例を実現するには、図１８に示したような、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される構造であることが必要である。
【０１８２】
図２２は、実施の形態２に従うＭＴＪメモリセルの第４の配置例を示す概念図である。
図２２を参照して、実施の形態２に従う第４の配置例は、図２０に示される実施の形態２に従う第２の配置例において、隣接するメモリセル列間で繰り返し単位１４０ｂを１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。
【０１８３】
図２２には、第１行・第１列〜第２行・第２列までのメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１，ＷＷＬ２およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０１８４】
この結果、ピッチずらしを実行しない図２０の場合と比較して各トンネル磁気抵抗素子ＴＭＲ同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０１８５】
ただし、１／２ピッチずらしを行なうことによって、ライトワード線ＷＷＬの配置領域は、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重なってしまう。したがって、第４の配置例を実現するには、図１８に示したような、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される構造であることが必要である。
【０１８６】
図２３は、実施の形態２に従うＭＴＪメモリセルの第５の配置例を示す概念図である。
図２３を参照して、実施の形態２に従う第５の配置例は、図２０に示される実施の形態２に従う第２の配置例において、隣接するメモリセル列間で繰り返し単位１４０ｂを１／４ピッチ（クォーターピッチ）分だけずらした配置に相当する。
【０１８７】
図２３には、一部のメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ３およびビット線ＢＬ１〜ＢＬ４が代表的に示される。
【０１８８】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。また、ビット線ＢＬ３およびＢＬ４は同一のビット線対を構成し、ビット線ＢＬ４はデータ読出時において、ビット線ＢＬ３の相補線／ＢＬ３として動作する。
【０１８９】
［実施の形態２の変形例１］
図２４は、実施の形態２の変形例１に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【０１９０】
図２４を参照して、実施の形態２の変形例１に従う第１の構成例においては、列方向に隣接メモリセル間でソース側コンタクト１３０ｓが共有される。繰り返し単位１４０ｃは、２つのメモリセルＭＣに対応する。各繰返し単位１４０ｃごとに、コンタクト１個分の間隔が設けられるので、メモリセルサイズは、実施の形態２と同様に８Ｆ2で設計される。メモリアレイ１０において、繰り返し単位１４０ｃが連続的に配置されて、メモリセルＭＣが行列状に配置される。
【０１９１】
トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄは、各メモリセルごとに配置される。また、ドレイン側コンタクト１３０ｄの上層において、トンネル磁気抵抗素子ＴＭＲは、コンタクト１３０ｂによって対応するビット線ＢＬと接続される。したがって、図２４の配置を実現するには、図１８に示したような、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される構造であることが必要である。
【０１９２】
なお、図１６から１８に示されるように、ビット線ＢＬとトンネル磁気抵抗素子ＴＭＲとの間の距離は、ライトワード線ＷＷＬとトンネル磁気抵抗素子ＴＭＲとの距離よりも小さいので、同一の電流量を流した場合においても、ビット線ＢＬを流れるデータ書込電流によって生じる磁界の方が、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界よりも大きい。
【０１９３】
したがって、ほぼ同じ強度のデータ書込磁界をトンネル磁気抵抗素子ＴＭＲに与えるためには、ビット線ＢＬよりも大きなデータ書込電流をライトワード線ＷＷＬに対して流す必要がある。既に説明したように、ビット線ＢＬおよびライトワード線ＷＷＬは、電気抵抗値を小さくするために金属配線層に形成されるが、配線に流れる電流密度が過大となると、エレクトロマイグレーション現象に起因する断線や配線間短絡が発生して、動作の信頼性に支障をきたす場合がある。このため、データ書込電流が流れる配線の電流密度を抑制することが望ましい。
【０１９４】
したがって、図２４に示される配置とすることによって、ビット線ＢＬよりもトンネル磁気抵抗素子ＴＭＲから遠く、より大きなデータ書込電流を流す必要があるライトワード線ＷＷＬの配線幅を少なくともビット線ＢＬよりも広く確保して、その断面積を大きくできる。この結果、ライトワード線ＷＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性を向上させることができる。
【０１９５】
また、より大きなデータ書込電流を流す必要がある金属配線（実施の形態２においてはライトワード線ＷＷＬ）を、エレクトロマイグレーション耐性の高い材料によって形成することも、信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金（Ａｌ合金）で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅（Ｃｕ）によって形成すればよい。
【０１９６】
図２５は、実施の形態２の変形例１に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【０１９７】
図２５を参照して、実施の形態２の変形例１に従う第２の配置例は、図２４に示される配置において、隣接するメモリセル列間で繰り返し単位１４０ｃを１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。その他の配置は、図２４と同様であるので、詳細な説明は繰り返さない。
【０１９８】
図２５には、一部のメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１，ＷＷＬ２およびビット線ＢＬ，／ＢＬが代表的に示される。
【０１９９】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ２はビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。
【０２００】
図２６は、実施の形態２の変形例１に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【０２０１】
図２６を参照して、実施の形態２の変形例１に従う第３の配置例は、図２４に示される配置において、隣接するメモリセル列間で繰り返し単位１４０ｃを１／４ピッチ（クォーターピッチ）分だけずらした配置に相当する。
【０２０２】
ライトワード線ＷＷＬとリードワード線ＲＷＬは、図２３の構成と同様に、交互配置される。
【０２０３】
図２６には、一部のリードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ３およびビット線ＢＬ１〜ＢＬ４と、これらの信号線と対応するメモリセルとが代表的に示される。
【０２０４】
このような配置とすることによって、図２５の配置と同様に、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ３は１つのビット線対を構成し、ビット線ＢＬ３はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。同様に、ビット線ＢＬ２およびＢＬ４は他の１つのビット線対を構成し、ビット線ＢＬ４はデータ読出時において、ビット線ＢＬ２の相補線／ＢＬ２として動作する。
【０２０５】
さらに、ピッチずらしを実行しない図２４の配置と比較して、各トンネル磁気抵抗素子ＴＭＲ同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０２０６】
［実施の形態２の変形例２］
図２７は、実施の形態２の変形例２に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【０２０７】
図２７を参照して、同一列に属するメモリセルＭＣにおいては、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄは、同一側にそれぞれ配置される。一方、１列ごとすなわちビット線ごとに、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄは、互いに反転して配置される。したがって、行方向に隣接する２個のメモリセルによって、１個の繰り返し単位１４０ｄが構成される。メモリアレイ１０全体において、繰り返し単位１４０ｄが連続的に配置されて、メモリセルＭＣが行列状に配置される。メモリセルサイズは、図１９と同様に８Ｆ2で示される。
【０２０８】
各メモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、ソース側コンタクト１３０ｓの上層側において、コンタクト１３０ｂを介して対応するビット線ＢＬと接続される。各ライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重なる領域に配置されるので、図１８に示される構造のように、ライトワード線ＷＷＬはビット線ＢＬよりも上層に配置される必要がある。
【０２０９】
図２７には、リードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１〜４およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０２１０】
このような配置とすることによって、図１９、２０等の場合と比較して各トンネル磁気抵抗素子ＴＭＲ同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０２１１】
さらに、選択されたライトワード線ＷＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。
【０２１２】
折返し型ビット線構成に基づくデータ書込においては、２本のビット線ごとに１対のビット線対が構成されて、同一のビット線対を構成する２本の相補ビット線には、互いに逆方向のデータ書込電流が流される。２本の相補ビット線の一端同士を電気的に結合し、さらに、２本の相補ビット線の他端を異なる電圧とそれぞれ結合することによって、データ書込電流のシンク部分を特に設けることなく、データ書込電流を効率的に供給することができる。たとえば、ビット線ＢＬ１およびＢＬ２はビット線対を構成し、ビット線ＢＬ２はデータ書込時において、ビット線ＢＬ１（ＷＢＬ１）の相補線（／ＷＢＬ１）として動作する。
【０２１３】
図２８は、実施の形態２の変形例２に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【０２１４】
図２８を参照して、実施の形態２の変形例２に従う第２の配置例においては、折返し型ビット線構成に基づくデータ書込は実行されず、各ビット線ＢＬごとにデータ書込が実行される点が、図２７に示される第１の構成例の場合と異なる。その他の構成は、図２７と同様であるので、詳細な説明は繰り返さない。
【０２１５】
したがって、ライトワード線ＷＷＬは、図２４および図２５の場合と同様に、配線幅を確保して配置できる。この結果、ライトワード線ＷＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性を向上できる。
【０２１６】
図２９は、実施の形態２の変形例２に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【０２１７】
図２９を参照して、実施の形態２の変形例２に従う第３の配置例は、図２７に示される配置において、各繰り返し単位１４０ｄにおいてメモリセル列ごとの配置を１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。
【０２１８】
ライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重ならないので、ライトワード線ＷＷＬはビット線ＢＬの上層もしくは下層のいずれにも配置できる。その他の配置は、図２７と同様であるので、詳細な説明は繰り返さない。
【０２１９】
図２９には、リードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ３およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０２２０】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ２はビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。
【０２２１】
図３０は、実施の形態２の変形例２に従うＭＴＪメモリセルの第４の配置例を示す概念図である。
【０２２２】
図３０を参照して、実施の形態２の変形例２に従う第４の配置例においては、図２７に示される配置と、ロウ・ストライプ反転配置とが組合される。したがって、２行×２列分の隣接する４個のメモリセルによって、１個の繰り返し単位１４０ｅが構成される。メモリアレイ１０全体において、繰り返し単位１４０ｅが連続的に配置されて、メモリセルＭＣが行列状に配置される。メモリセルサイズは、図２７と同様に８Ｆ2で設計される。
【０２２３】
各ライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重なる領域に配置されるので、図１８に示される構造のように、ライトワード線ＷＷＬはビット線ＢＬよりも上層に配置される必要がある。
【０２２４】
図３０には、リードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１〜ＷＷＬ４およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０２２５】
このような配置としても、図２７に示す配置と同様に、セルサイズを増加させることなく、折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０２２６】
なお、図３０に示される配置においても、図２８の場合と同様に、折返し型ビット線構成に基づくデータ書込を実行せずに、ライトワード線ＷＷＬの配線幅を確保して配置することも可能である。
【０２２７】
図３１は、実施の形態２の変形例２に従うＭＴＪメモリセルの第５の配置例を示す概念図である。
【０２２８】
図３１を参照して、実施の形態２の変形例２に従う第５の配置例は、図３０に示される配置において、各繰り返し単位１４０ｅにおいてメモリセル列ごとの配置を１／４ピッチ（クォーターピッチ）分だけずらした配置に相当する。各ライトワード線ＷＷＬは、図３０と同様に、ビット線ＢＬよりも上層に配置される必要がある。
【０２２９】
図３１には、第１行・第１列〜第４行・第２列までのメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ４およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０２３０】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ２はビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。
【０２３１】
［実施の形態２の変形例３］
図３２は、実施の形態２の変形例３に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【０２３２】
図３２を参照して、実施の形態２の変形例３に従う第１の構成例においては、列方向に隣接メモリセル間でソース側コンタクト１３０ｓが共有される。さらに、繰り返し単位１
４０ｆにかかわらずソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄの各々は、等間隔で配置されるので、各メモリセルＭＣのメモリセルサイズは、６Ｆ2で設
計される。繰り返し単位１４０ｆは、同一のソース側コンタクト１３０ｓを共有する２個のメモリセルＭＣに対応する。メモリアレイ１０において、繰り返し単位１４０ｆが連続的に配置されて、メモリセルＭＣが行列状に配置される。
【０２３３】
この結果、折返し型ビット線構成に基づくデータ書込もしくはデータ読出を実行することはできないものの、メモリアレイをさらに高集積化してＭＲＡＭデバイスの小面積化を図ることができる。
【０２３４】
トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄは、各メモリセルごとに配置される。また、ドレイン側コンタクト１３０ｄの上層において、トンネル磁気抵抗素子ＴＭＲは、コンタクト１３０ｂによって対応するビット線ＢＬと接続される。したがって、図３２の配置を実現するには、図１８に示したような、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される構造であることが必要である。
【０２３５】
さらに、ビット線ＢＬよりもトンネル磁気抵抗素子ＴＭＲから遠く、より大きなデータ書込電流を流す必要があるライトワード線ＷＷＬの配線幅を確保して、その断面積を大きくできる。この結果、ライトワード線ＷＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性を向上させることができる。
【０２３６】
図３３は、実施の形態２の変形例３に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【０２３７】
図３３を参照して、実施の形態２の変形例３に従う第２の配置例は、図３２に示される配置において、隣接するメモリセル列間で繰り返し単位１４０ｆを１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。その他の配置については、図３２と同様であるので詳細な説明は繰り返さない。
【０２３８】
このような配置とすることにより、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できる。したがって、図３２に示される配置による効果に加えて、メモリセル間における行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０２３９】
図３４は、実施の形態２の変形例３に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【０２４０】
図３４を参照して、実施の形態２の変形例３に従う第３の配置例は、図３２に示される配置において、隣接するメモリセル列間で繰り返し単位１４０ｆを１／４ピッチ（クォーターピッチ）分だけずらした配置に相当する。
【０２４１】
その他の配置については、図３２と同様であるので詳細な説明は繰り返さない。この結果、図３２に示される配置による効果に加えて、ライトワード線ＷＷＬの電流密度をさらに抑制して、ＭＲＡＭデバイスの信頼性をさらに向上させることができる。
【０２４２】
［実施の形態３］
実施の形態３においては、データ読出において、読出参照電圧を正確に設定するための構成について説明する。
【０２４３】
図３５は、本発明の薄膜磁性体記憶装置におけるデータ読出を説明する概念図である。
図３５を参照して、メモリセルＭＣ１およびＭＣ２は、“０”および“１”の記憶データをそれぞれ保持しているものとする。メモリセルＭＣ１およびＭＣ２は、ビット線ＢＬに接続される。一方、ビット線ＢＬとビット線対を構成するビット線／ＢＬは、ダミーメモリセルＤＭＣと結合される。
【０２４４】
データ読出時において、データ読出回路５０ｒ中の電流供給回路５１によって、一定のセンス電流（データ読出電流）Ｉｓがこれらのメモリセルに対して供給される。同様に、ダミーメモリセルＤＭＣに対しても、たとえば共通のセンス電流Ｉｓが供給される。
【０２４５】
すでに説明したように、記憶データ“１”および“０”をそれぞれ保持するメモリセルにおけるトンネル磁気抵抗素子ＴＭＲの電気抵抗値は、ＲｈおよびＲｌでそれぞれ示される。ここで、ＲｈとＲｌとの差、すなわち記憶データのレベルの違いに応じてトンネル磁気抵抗素子ＴＭＲに生じる電気抵抗値の差をΔＲで示すこととする。一般的に、ΔＲは、Ｒｌの１０〜４０％程度に設計される。
【０２４６】
記憶データ“０”を保持するメモリセルＭＣ１がデータ読出の対象に選択された場合においては、リードワード線ＲＷＬａが活性化されて、メモリセルＭＣ１内のアクセストランジスタＡＴＲがオンする。この結果、トンネル磁気抵抗素子ＴＭＲを含むセンス電流Ｉｓの経路が、電流供給回路５１と接地電圧Ｖｓｓとの間に形成される。この結果、ビット線ＢＬによってデータ読出回路５０ｒに伝達される読出電圧は、ＶＬ＝Ｉｓ・Ｒに落ち着く。ここで、電気抵抗値Ｒには、メモリセルＭＣ１中のトンネル磁気抵抗素子ＴＭＲの電気抵抗値Ｒｌ、アクセストランジスタＡＴＲのチャネル抵抗およびビット線ＢＬ等の配線抵抗等が含まれる。
【０２４７】
一方、記憶データ“１”を保持するメモリセルＭＣ２がデータ読出の対象に選択された場合においては、リードワード線ＲＷＬｂが活性化されてメモリセルＭＣ２に対して同様にセンス電流Ｉｓの経路が形成される。この結果、読出電圧は、ＶＬよりも高いＶＨ＝Ｉｓ・（Ｒ＋ΔＲ）に落ち着く。
【０２４８】
メモリセルと接続されたビット線（図３５におけるＢＬ）と、ダミーメモリセルと接続されたビット線（図３５における／ＢＬ）との間の電圧差を検知・増幅することによって、データ読出は実行される。したがって、ダミーメモリセルを用いて生成される読出参照電圧Ｖｒｅｆを、読出電圧ＶＨおよびＶＬの中間値、すなわち（ＶＨ＋ＶＬ）／２の近傍に正確に設定する必要がある。
【０２４９】
たとえば、ダミーメモリセルＤＭＣを、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｈおよびＲｌを考慮した電気抵抗値Ｒｍ（たとえば、Ｒｍ＝（Ｒｈ＋Ｒｌ）／２）の抵抗素子で構成すれば、共通のセンス電流Ｉｓを流すことによって、適切な読出参照電圧Ｖｒｅｆを生成することができる。
【０２５０】
しかしながら、このような構成とすれば、読出参照電圧Ｖｒｅｆは、ダミーメモリセルにおける電気抵抗値Ｒｍの製造ばらつきに応じて変化してしまう。また、読出参照電圧Ｖｒｅｆの適正なレベルは、データ読出対象となるメモリセルＭＣの製造ばらつきによっても変化する。この結果、製造ばらつきを許容して、データ読出時の信号マージンを確保することが困難になるおそれがある。
【０２５１】
図３６は、実施の形態３に従うダミーメモリセルの第１の構成例を示す回路図である。
図３６を参照して、実施の形態３の第１の構成例に従うダミーメモリセルＤＣＰは、並列に配置された２個のセルユニットＣＵ０およびＣＵ１を備える。セルユニットＣＵ０およびＣＵ１の各々は、メモリセルＭＣと同様の構成を有し、ビット線ＢＬと接地電圧Ｖｓｓとの間に直列に結合された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。
【０２５２】
セルユニットＣＵ０およびＣＵ１にそれぞれ含まれるアクセストランジスタＡＴＲのゲートは、同時に活性化もしくは非活性化されるダミーリードワード線ＤＲＷＬおよびＤＲＷＬ´とそれぞれ接続される。
【０２５３】
セルユニットＣＵ０およびＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。
【０２５４】
ダミーメモリセルＤＣＰに対しては、データ読出時において、電流供給回路５２からメモリセルＭＣに供給されるセンス電流Ｉｓの２倍、すなわち２・Ｉｓの一定電流が供給される。ダミーリードワード線ＤＲＷＬ，ＤＲＷＬ´は、データ読出時において、共に活性化される。
【０２５５】
したがって、データ読出時において、記憶データ“０”および“１”をそれぞれ保持する２個のセルユニットＣＵ０およびＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。この結果、ダミーメモリセルＤＣＰによって生じる読出参照電圧Ｖｒｅｆは、下記のようになる。
【０２５６】
Ｖｒｅｆ＝２・Ｉｓ・１／（１／Ｒ＋１／（Ｒ＋ΔＲ））
＝２・Ｉｓ・（Ｒ＋ΔＲ）／（２＋ΔＲ／Ｒ）
≒（ＶＬ＋ＶＨ）／２ …（１）
同一のメモリアレイ上に同一の製造条件に基づいて作製される、メモリセルＭＣと、ダミーメモリセルＤＣＰを構成するセルユニットＣＵ０およびＣＵ１とのそれぞれにおいて、トンネル磁気抵抗素子ＴＭＲの特性は同様なものとなる可能性が高いので、ダミーメモリセルＤＣＰは、上記（１）式に示すように、読出参照電圧Ｖｒｅｆを読出電圧ＶＨおよびＶＬの間の値に、製造ばらつきを許容して確実に設定することができる。
【０２５７】
図３７は、実施の形態３に従うダミーメモリセルの第２の構成例を示す回路図である。
図３７を参照して、実施の形態３の第２の構成例に従うダミーメモリセルＤＣＳは、直列に配置された２個のセルユニットＣＵ０およびＣＵ１を備える。セルユニットＣＵ０およびＣＵ１の各々は、メモリセルＭＣと同様の構成を有する。
【０２５８】
セルユニットＣＵ０およびＣＵ１にそれぞれ含まれるアクセストランジスタＡＴＲのゲートは、共通のダミーリードワード線ＤＲＷＬと接続される。
【０２５９】
セルユニットＣＵ０およびＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。ダミーメモリセルに対するデータ書込は、並列ダミーセルＤＣＰの場合と同様に実行することができる。
【０２６０】
ダミーメモリセルＤＣＳに対しては、データ読出時において、電流供給回路５２からメモリセルＭＣに供給されるセンス電流Ｉｓの半分、すなわちＩｓ／２の一定電流が供給される。ダミーリードワード線ＤＲＷＬは、データ読出時において、活性化される。
【０２６１】
したがって、データ読出時において、記憶データ“０”および“１”をそれぞれ保持する２個のセルユニットＣＵ０およびＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に直列に接続される。この結果、ダミーメモリセルＤＣＳによって生じる読出参照電圧Ｖｒｅｆは、下記のようになる。
【０２６２】
Ｖｒｅｆ≒（Ｉｓ／２）・（Ｒ＋（Ｒ＋ΔＲ））
＝Ｉｓ・（Ｒ＋ΔＲ／２）＝（ＶＬ＋ＶＨ）／２ …（２）
既に説明したように、メモリセルＭＣと、ダミーメモリセルＤＣＳを構成するセルユニットＣＵ０およびＣＵ１とのそれぞれにおいて、トンネル磁気抵抗素子ＴＭＲの特性は同様になると期待されるので、上記（２）式に示すように、ダミーメモリセルＤＣＳは、読出参照電圧Ｖｒｅｆを、読出電圧ＶＨおよびＶＬの間の値に製造ばらつきを許容して確実に設定することができる。
【０２６３】
また、ダミーメモリセルＤＣＳは、図３６に示したダミーメモリセルＤＣＰと比較してデータ読出時における消費電流が小さい。
【０２６４】
なお、以下において、図３６に示したダミーメモリセルＤＣＰを「並列ダミーセルＤＣＰ」とも称し、図３７に示したダミーメモリセルＤＣＳを「直列ダミーセルＤＣＳ」とも称する。
【０２６５】
［実施の形態３の変形例１］
以下においては、実施の形態３に従うダミーメモリセルを配置したメモリアレイ構成のバリエーションについて説明する。
【０２６６】
図３８は、実施の形態３の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０２６７】
図３８を参照して、メモリアレイ１０には、行列状に配置される複数のメモリセルＭＣと、２つのダミー行を形成するように配置される複数のダミーメモリセルとが配置される。ダミーメモリセルとしては、図３６に示した並列ダミーセルＤＣＰが適用される。全てを図示しないが、メモリアレイ１０には、メモリセルＭＣがｎ行×ｍ列（ｎ，ｍ：自然数）に配列されるものとする。
【０２６８】
各並列ダミーセルＤＣＰは、並列に配置された２個のセルユニットＣＵを含む。各セルユニットの構成は、メモリセルＭＣと同様である。このように、並列ダミーセルＤＣＰは、メモリアレイ１０において行列状に配置されるメモリセルＭＣをセルユニットとして用いて構成することができる。したがって、メモリアレイ１０におけるメモリセルＭＣの行数を増やすだけで、製造工程の複雑化を招くことなくダミーメモリセルを容易に配置できる。
【０２６９】
メモリアレイ１０上において、メモリセルＭＣの行にそれぞれ対応して、リードワード線ＲＷＬおよびライトワード線ＷＷＬ（図示せず）が配置される。さらに、メモリセルＭＣの列にそれぞれ対応して、ビット線対ＢＬＰが配置される。各ビット線対ＢＬＰは、相補のビット線ＢＬおよび／ＢＬから構成される。全ての図示は省略するが、メモリアレイ１０全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ，ライトワード線ＷＷＬ１〜ＷＷＬｎ、ビット線対ＢＬＰ１〜ＢＬＰｍ、およびビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍが配置されている。
【０２７０】
図３８においては、メモリセルＭＣの第１および第２行にそれぞれ対応するリードワード線ＲＷＬ１およびＲＷＬ２と、第１および第２列にそれぞれ対応するビット線対ＢＬＰ１およびＢＬＰ２とが代表的に示される。ビット線対ＢＬＰ１は、ビット線ＢＬ１および／ＢＬ１から構成され、ビット線対ＢＬＰ２は、ビット線ＢＬ２および／ＢＬ２から構成されている。
【０２７１】
なお、以下においては、ライトワード線、リードワード線、ビット線およびビット線対を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１、ＢＬ１（／ＢＬ１）、ＢＬＰ１のように表記するものとする。
【０２７２】
メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと結合される。たとえば、第１列に属するメモリセルＭＣについて説明すれば、第１行目のメモリセルは、ビット線ＢＬ１と結合され、第２行目のメモリセルは、ビット線／ＢＬ１と結合される。以下同様に、メモリセルＭＣの各々は、奇数行においてビット線対の一方ずつＢＬ１〜ＢＬｍと接続され、偶数行においてビット線対の他方ずつの／ＢＬ１〜／ＢＬｍと接続される。
【０２７３】
この結果、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍのいずれかが、メモリセルＭＣと結合される。
【０２７４】
２行に渡って配置される複数の並列ダミーセルＤＣＰは、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍとそれぞれと結合される。各並列ダミーセルＤＣＰは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方によって選択される。ダミーリードワード線ＤＲＷＬ１によって選択される並列ダミーセルは、ビット線／ＢＬ１〜／ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２によって選択される残りの並列ダミーセルは、ビット線ＢＬ１〜ＢＬｍとそれぞれ結合される。
【０２７５】
ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２は、各ビット線対の一方ＢＬおよび各ビット線対の他方／ＢＬのうち、選択されたメモリセル行に属するメモリセルＭＣと非接続となった一方を並列ダミーセルＤＣＰとそれぞれ結合するように選択的に活性化される。
【０２７６】
この結果、各ビット線対の一方ずつＢＬ１〜ＢＬｍおよび各ビット線対の他方ずつ／ＢＬ１〜／ＢＬｍは、選択されたメモリセル行に対応する複数のメモリセルＭＣおよび複数の並列ダミーセルとの一方ずつとそれぞれ結合される。
【０２７７】
列デコーダ２５は、コラムアドレスＣＡのデコード結果に応じて、メモリセル列に対応してそれぞれ設けられるコラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【０２７８】
次に、読出／書込制御回路５０に含まれるコラム選択ゲートの構成について説明する。
コラム選択ゲートＣＳＧ１，ＣＳＧ２，…は、メモリセル列に対応してそれぞれ配置される。複数のコラム選択ゲートのうちのいずれか１個は、列デコーダ２５の列選択結果に応じてオン状態となり、データバス対ＤＢＰを構成するデータバスＤＢおよび／ＤＢを、対応するビット線ＢＬおよび／ＢＬとそれぞれ結合する。
【０２７９】
たとえば、コラム選択ゲートＣＳＧ１は、データバスＤＢとビット線ＢＬ１との間に結合されるトランジスタスイッチと、データバス／ＤＢとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、コラム選択線ＣＳＬ１の電圧レベルに応じてオン／オフする。すなわち、コラム選択線ＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、コラム選択ゲートＣＳＧ１は、データバスＤＢおよび／ＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるコラム選択ゲートも同様の構成を有する。
【０２８０】
読出／書込制御回路６０は、メモリアレイ１０を挟んでコラム選択ゲートＣＳＧ１〜ＣＳＧｍと反対側に配置される。
【０２８１】
読出／書込制御回路６０は、ビット線イコライズ信号ＢＬＥＱに応じてオン／オフされるビット線接続トランジスタ６２−１，６２−２，…を有する。ビット線接続トランジスタは、メモリセル列にそれぞれ対応して設けられる。たとえば、ビット線接続トランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ビット線イコライズ信号ＢＬＥＱの活性化（Ｈレベル）に応答して、ビット線ＢＬ１と／ＢＬ１とを電気的に結合する。
【０２８２】
その他のメモリセル列に対応してそれぞれ設けられるビット線接続トランジスタも同様に、ビット線イコライズ信号ＢＬＥＱの活性化に応答して、対応するメモリセル列において、ビット線対を構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。以下においては、ビット線接続トランジスタ６２−１〜６２−ｍを総称して、単にビット線接続トランジスタ６２とも表記する。
【０２８３】
ビット線イコライズ信号ＢＬＥＱは、コントロール回路５によって生成される。ビット線イコライズ信号ＢＬＥＱは、ＭＲＡＭデバイス１のスタンバイ期間、ＭＲＡＭデバイス１のアクティブ期間のうちメモリアレイ１０が非選択状態である場合およびアクティブ期間内でデータ書込動作時において、折返し型で設けられるビット線対を構成するビット線ＢＬおよび／ＢＬを各メモリセル列において接続するために、Ｈレベルに活性化される。
【０２８４】
一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ読出動作時においては、ビット線イコライズ信号ＢＬＥＱはＬレベルに非活性化される。これに応答して、各メモリセル列において、ビット線対を構成するビット線ＢＬおよび／ＢＬの間は非接続とされる。
【０２８５】
また、図示しないプリチャージ回路によって、データ読出前の所定タイミングにおいて、ビット線ＢＬ，／ＢＬの各々は、所定のプリチャージ電圧に設定される。
【０２８６】
図３９は、並列ダミーセルに対するデータ書込を説明する概念図である。
図３９には、ビット線対ＢＬＰ１に対応して設けられる２個の並列ダミーセルＤＣＰに対するデータ書込が代表的に示される。
【０２８７】
図３９を参照して、ビット線ＢＬ１と接続される並列ダミーセルＤＣＰは、セルユニットＣＵ１およびＣＵ２を含む。同様に、ビット線／ＢＬ１と接続される並列ダミーセルＤＣＰは、セルユニットＣＵ３およびＣＵ４を含む。
【０２８８】
ビット線ＢＬ，／ＢＬと交差する方向、すなわち行方向に沿って、ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２が配置される。ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２は、２行に渡って配置される複数の並列ダミーセルＤＣＰの各々において、セルユニットの一方ずつとそれぞれ対応付けられる。
【０２８９】
データ書込時においては、ビット線接続トランジスタ６２−１がオンするので、ビット線対ＢＬＰ１に供給されるデータ書込電流は、ビット線ＢＬ１および／ＢＬ１を往復電流として流れる。
【０２９０】
まず、図中に実線の矢印で表記するように、ダミーライトワード線ＤＷＷＬ１を活性化してデータ書込電流Ｉｐを流すとともに、ビット線対ＢＬＰ１にデータ書込電流＋Ｉｗを流す。これにより、セルユニットＣＵ１およびＣＵ３に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１に対して“１”、セルユニットＣＵ３に対して“０”が書込まれるものとする。
【０２９１】
次に、図中に点線の矢印で表記するように、ダミーライトワード線ＤＷＷＬ２を活性化してデータ書込電流Ｉｐを流すとともに、先程とは反対方向のデータ書込電流−Ｉｗをビット線対ＢＬＰ１に流す。これにより、セルユニットＣＵ２およびＣＵ４に対して、セルユニットＣＵ１およびＣＵ３とそれぞれ異なるレベルの記憶データを書込むことができる。すなわち、セルユニットＣＵ２に対して“０”、セルユニットＣＵ４に対して“１”が書込まれる。
【０２９２】
他のビット線対に対応する並列ダミーセルＤＣＰに対しても、同様のデータ書込が並列に実行される。この結果、２つの書込サイクルによって、各並列ダミーセルＤＣＰを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。
【０２９３】
ダミーメモリセルに対するデータ書込は、ＭＲＡＭデバイスの電源投入時における初期化シーケンスの一環として実行することも、ＭＲＡＭデバイスの動作中において周期的に行なうこともできる。たとえば、メモリアクセス毎に各サイクルにおいて、ダミーメモリセルに対するデータ書込を実行する構成としてもよい。
【０２９４】
再び図３８を参照して、データ読出回路５０ｒは、データ読出時において読出データＤＯＵＴを出力する。データ読出回路５０ｒは、電源電圧Ｖｃｃを受けて内部ノードＮｓ１およびＮｓ２に、一定電流Ｉｓおよび２・Ｉｓをそれぞれ供給するための電流供給回路５１および５２と、内部ノードＮｓ１およびＮｓ２の間の電圧差を増幅して読出データＤＯＵＴを出力する増幅器５３と、内部ノードＮｓ１およびＮｓ２の一方をデータバスＤＢと接続するためのスイッチ５４と、内部ノードＮｓ１およびＮｓ２の他方をデータバス／ＤＢと接続するためのスイッチ５５とを有する。
【０２９５】
スイッチ５４およびスイッチ５５は、行選択信号ＲＡ０に基づいて、互いに相補的な選択を実行する。行選択信号ＲＡ０は、選択されたメモリセル行が、奇数行および偶数行のいずれであるかを示す１ビットの信号である。具体的には、奇数行が選択された場合には、スイッチ５４は、内部ノードＮｓ１とデータバスＤＢとを接続し、スイッチ５５は、内部ノードＮｓ２とデータバス／ＤＢとを接続する。反対に、偶数行が選択された場合には、スイッチ５４は、内部ノードＮｓ２とデータバスＤＢとを接続し、スイッチ５５は、内部ノードＮｓ１とデータバス／ＤＢとを接続する。
【０２９６】
この結果、列選択結果に対応するビット線対において、メモリセルＭＣと接続されたビット線にはセンス電流Ｉｓが供給され、並列ダミーセルと接続されたビット線には、センス電流の２倍の２・Ｉｓが供給される。これにより、内部ノードＮｓ１には、選択されたメモリセルＭＣの記憶データに応じた読出電圧ＶＨもしくはＶＬが生成される。一方、内部ノードＮｓ２には、図３６で説明したように並列ダミーセルによって読出参照電圧Ｖｒｅｆが生成される。
【０２９７】
増幅器５３によって、内部ノードＮｓ１およびＮｓ２の電圧差、すなわち読出電圧ＶＨもしくはＶＬと読出参照電圧Ｖｒｅｆとの電圧差を検知・増幅することによって、選択されたメモリセルの記憶データに応じた読出データＤＯＵＴが生成される。
【０２９８】
このようにして、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、折返し型ビット線構成に基づいた信号マージンの大きいデータ読出を実行できる。
【０２９９】
［実施の形態３の変形例２］
実施の形態３の変形例２においては、開放型ビット線構成において、並列ダミーセルＤＣＰを適用したメモリアレイが示される。
【０３００】
図４０は、実施の形態３の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３０１】
図４０を参照して、メモリアレイは、行方向に沿って２つのメモリマットＭＴａおよびＭＴｂに分割される。メモリマットＭＴａおよびＭＴｂの各々において、メモリセルの行にそれぞれ対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬ（図示せず）が配置され、メモリセル列にそれぞれ対応してビット線が配置される。
【０３０２】
メモリマットＭＴａおよびＭＴｂの各々には、同数ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図４０においては、一方のメモリマットＭＴａに配置されるビット線をＢＬ１，ＢＬ２，…と表記し、他方のメモリマットＭＴｂに配置されるビット線を／ＢＬ１，／ＢＬ２，…と表記する。メモリセルＭＣは、各メモリセル行においてビット線ＢＬの各々と結合される。
【０３０３】
図４０においては、メモリセルＭＣの第１および第２行にそれぞれ対応するリードワード線ＲＷＬ１ａ，ＲＷＬ２ａおよびＲＷＬ１ｂ，ＲＷＬ２ｂと、第１および第２列にそれぞれ対応するビット線ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２とが代表的に示される。また、図示しないプリチャージ回路によって、データ読出前の所定タイミングにおいて、ビット線ＢＬ，／ＢＬの各々は、所定のプリチャージ電圧に設定される。
【０３０４】
メモリマットＭＴａおよびＭＴｂの各々において、１つのダミー行を形成するように配置される複数のダミーメモリセルとが配置される。ダミーメモリセルとしては、図３６に示した並列ダミーセルＤＣＰが適用される。
【０３０５】
メモリマットＭＴａに配置される複数の並列ダミーセルＤＣＰは、ビット線ＢＬ１，ＢＬ２，…とそれぞれと結合される。メモリマットＭＴｂに配置される複数の並列ダミーセルＤＣＰは、ビット線／ＢＬ１，／ＢＬ２，…とそれぞれと結合される。
【０３０６】
メモリマットＭＴａに配置される並列ダミーセルＤＣＰの各々は、ダミーリードワード線ＤＲＷＬａによって選択される。一方、メモリマットＭＴｂに配置される並列ダミーセルＤＣＰの各々は、ダミーリードワード線ＤＲＷＬｂによって選択される。
【０３０７】
ダミーリードワード線ＤＲＷＬａおよびＤＲＷＬｂは、データ読出対象のメモリセルが含まれていない、非選択のメモリマットにおいて活性化される。一方、データ読出対象のメモリセルが含まれている、選択されたメモリマットにおいては、行選択結果に対応するリードワード線ＲＷＬが活性化される。
【０３０８】
この結果、選択されたメモリマットにおいて、ビット線はメモリセルＭＣと接続され、非選択のメモリマットにおいて、ビット線は並列ダミーセルＤＣＰと接続される。
【０３０９】
次に、並列ダミーセルＤＣＰに対するデータ書込を説明する。
メモリマットＭＴａおよびＭＴｂの各々において、各並列ダミーセルＤＣＰを構成するセルユニットの一方ずつとそれぞれ対応付けられるように、２本のダミーライトワード線が、ビット線ＢＬ，／ＢＬと交差する方向、すなわち行方向に沿って配置される。メモリマットＭＴａには、ダミーライトワード線ＤＷＷＬａ１およびＤＷＷＬａ２が配置され、メモリマットＭＴｂには、ダミーライトワード線ＤＷＷＬｂ１およびＤＷＷＬｂ２が配置される。
【０３１０】
まず、ダミーライトワード線ＤＷＷＬａ１およびＤＷＷＬｂ１を活性化してデータ書込電流Ｉｐを流すとともに、各ビット線ＢＬ，／ＢＬにデータ書込電流を流すことにより、各並列ダミーセルＤＣＰを構成するセルユニットの一方ずつに同一レベルの記憶データ（たとえば“１”）が書込まれる。
【０３１１】
次に、ダミーライトワード線ＤＷＷＬａ２およびＤＷＷＬｂ２を活性化してデータ書込電流Ｉｐを流すとともに、先程とは反対方向のデータ書込電流を各ビット線ＢＬ，／ＢＬに流すことによって、各並列ダミーセルＤＣＰを構成するセルユニットの残りの一方ずつに先程とは異なるレベルの記憶データ（たとえば“０”）を書込むことができる。
【０３１２】
この結果、２つの書込サイクルによって、各並列ダミーセルＤＣＰを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態３の変形例１と同様とすればよい。
【０３１３】
コラム選択ゲートは、メモリマットＭＴａおよびＭＴｂの各々において、メモリセル列に対応してそれぞれ配置される。メモリマットＭＴａに配置されたコラム選択ゲートＣＳＧ１ａ，ＣＳＧ２ａ，…は、ビット線ＢＬ１，ＢＬ２，…をデータバスＤＢとそれぞれ結合する。一方、メモリマットＭＴｂに配置されたコラム選択ゲートはＣＳＧ１ｂ，ＣＳＧ２ｂ，…、ビッ線／ＢＬ１，／ＢＬ２，…をデータバス／ＤＢとそれぞれ結合する。
【０３１４】
メモリマットＭＴａおよびＭＴｂにそれぞれ配置される、同一のメモリセル列に対応する２個のコラム選択ゲートは、列デコーダ２５の列選択結果に応じて、共通にオン・オフする。したがって、列選択結果に応じたビット線ＢＬおよび／ＢＬが、データバスＤＢおよび／ＤＢとそれぞれ接続される。
【０３１５】
この結果、メモリマットＭＴａが選択される場合には、データバスＤＢは選択メモリセルと接続され、データバス／ＤＢは並列ダミーセルＤＣＰと接続される。反対に、メモリマットＭＴｂが選択される場合には、データバス／ＤＢは選択メモリセルと接続され、データバスＤＢは並列ダミーセルＤＣＰと接続される。
【０３１６】
データ読出回路５０ｒは、図３８に示したのと同様の構成を有し、電流供給回路５１および５２と、増幅器５３と、スイッチ５４およびスイッチ５５とを有する。
【０３１７】
図４０においては、スイッチ５４およびスイッチ５５は、メモリマット選択信号ＭＴ０に基づいて、互いに相補的な選択を実行する。メモリマット選択信号ＭＴ０は、メモリマットＭＴａおよびＭＴｂのいずれが選択されているかを示す１ビットの信号である。具体的には、メモリマットＭＴａが選択された場合には、スイッチ５４は、内部ノードＮｓ１とデータバスＤＢとを接続し、スイッチ５５は、内部ノードＮｓ２とデータバス／ＤＢとを接続する。反対に、メモリマットＭＴｂが選択された場合には、スイッチ５４は、内部ノードＮｓ２とデータバスＤＢとを接続し、スイッチ５５は、内部ノードＮｓ１とデータバス／ＤＢとを接続する。
【０３１８】
この結果、選択されたメモリマットにおいて、メモリセルＭＣと接続されたビット線に対してセンス電流Ｉｓが供給される。一方、非選択のメモリマットにおいて、並列ダミーセルと接続されたビット線にセンス電流の２倍の２・Ｉｓが供給される。これにより、内部ノードＮｓ１には、選択されたメモリセルＭＣの記憶データに応じた読出電圧ＶＨもしくはＶＬが生成される。一方、内部ノードＮｓ２には、図３６で説明したように並列ダミーセルによって読出参照電圧Ｖｒｅｆが生成される。
【０３１９】
したがって、実施の形態３の変形例１と同様に、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、読出電圧ＶＨもしくはＶＬと読出参照電圧Ｖｒｅｆとの電圧差を検知・増幅することによって、信号マージンの大きいデータ読出を実行できる。
【０３２０】
［実施の形態３の変形例３］
図４１は、実施の形態３の変形例３に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３２１】
図４１を参照して、実施の形態３の変形例３に従う構成においては、図３８に示される実施の形態３の変形例１に従う構成と比較して、並列ダミーセルＤＣＰに代えて、図３７に示される直列ダミーセルＤＣＳが配置される点が異なる。さらに、データ読出時において電流供給回路５２からダミーメモリセルに供給される電流量が、メモリセルＭＣに対して供給されるセンス電流Ｉｓの半分、すなわちＩｓ／２に設定される。
【０３２２】
データ読出に関連するその他の部分の構成は、図３８と同様であるので、詳細な説明は繰り返さない。
【０３２３】
図４２は、直列ダミーセルＤＣＳに対するデータ書込を説明する概念図である。
図４２には、ビット線対ＢＬＰ１に対応して設けられる２個の直列ダミーセルＤＣＳに対するデータ書込が代表的に示される。
【０３２４】
図４２を参照して、ビット線ＢＬ１と接続される直列ダミーセルＤＣＳは、セルユニットＣＵ１およびＣＵ２を含む。同様に、ビット線／ＢＬ１と接続される直列ダミーセルＤＣＳは、セルユニットＣＵ３およびＣＵ４を含む。
【０３２５】
ビット線ＢＬ，／ＢＬと交差する方向、すなわち行方向に沿って、ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２が配置される。ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２は、直列ダミーセルＤＣＳの行にそれぞれ対応して設けられる。
【０３２６】
データ書込時においては、ビット線接続トランジスタ６２−１がオンするので、ビット線対ＢＬＰ１に供給されるデータ書込電流は、ビット線ＢＬ１および／ＢＬ１を往復電流として流れる。
【０３２７】
ダミーライトワード線ＤＷＷＬ１を活性化してデータ書込電流Ｉｐを流すとともに、ビット線対ＢＬＰ１にデータ書込電流Ｉｗを流すことにより、セルユニットＣＵ１およびＣＵ２に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１に対して“１”、セルユニットＣＵ２に対して“０”が書込まれるものとする。
【０３２８】
同様に、ダミーライトワード線ＤＷＷＬ２を活性化してデータ書込電流Ｉｐを流すとともに、データ書込電流Ｉｗをビット線対ＢＬＰ１に流すことによって、セルユニットＣＵ３およびＣＵ４に対して、それぞれ異なるレベルの記憶データを書込むことができる。他のビット線対に対応する直列ダミーセルＤＣＳに対しても、同様のデータ書込が並列に実行される。この結果、各直列ダミーセルＤＣＳを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。
【０３２９】
なお、ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２を同時に活性化すれば、１つの書込サイクルによって、各直列ダミーセルに対するデータ書込を実行することができる。ダミーメモリセルに対するデータ書込タイミングについては、すでに述べたとおりであるので、説明は繰り返さない。
【０３３０】
データ読出時における動作は、実施の形態３の変形例１と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制および、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。また、メモリセルの信頼性は、トンネル膜（図３におけるトンネルバリア１０４）を流れる電流に大きく依存するが、このような直列型ダミーセルでは、この電流が約半分に減少するので、ダミーセルの信頼性が向上するという利点もある。
【０３３１】
［実施の形態３の変形例４］
図４３は、実施の形態３の変形例４に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３３２】
図４３を参照して、実施の形態３の変形例４に従う構成においては、図４０に示される実施の形態３の変形例２に従う構成と比較して、並列ダミーセルＤＣＰに代えて、図３７に示される直列ダミーセルＤＣＳが配置される点が異なる。さらに、データ読出時において電流供給回路５２からダミーメモリセルに供給される電流量が、メモリセルＭＣに対して供給されるセンス電流Ｉｓの半分、すなわちＩｓ／２に設定される。
【０３３３】
データ読出に関連するその他の部分の構成は、図４０と同様であるので、詳細な説明は繰り返さない。
【０３３４】
次に、直列ダミーセルＤＣＳに対するデータ書込を説明する。
メモリマットＭＴａおよびＭＴｂのそれぞれに対応して、ダミーライトワード線ＤＷＷＬａおよびＤＷＷＬｂが、行方向に沿って配置される。
【０３３５】
まず、ダミーライトワード線ＤＷＷＬａおよびＤＷＷＬｂを活性化してデータ書込電流Ｉｐを流すとともに、奇数列に対応するビット線ＢＬ，／ＢＬの各々にデータ書込電流＋Ｉｗを流すことにより、各直列ダミーセルＤＣＳを構成するセルユニットの一方ずつ（図４３におけるセルユニットＣＵ１およびＣＵ４）に同一レベルの記憶データ（たとえば“１”）が書込まれる。
【０３３６】
次に、ダミーライトワード線ＤＷＷａおよびＤＷＷＬｂを活性化してデータ書込電流Ｉｐを流すとともに、偶数列に対応するビット線ＢＬ，／ＢＬの各々に対して、先程とは反対方向のデータ書込電流−Ｉｗを流すことによって、各直列ダミーセルＤＣＳを構成するセルユニットの残りの一方ずつ（図４３におけるセルユニットＣＵ２およびＣＵ３）に先程とは異なるレベルの記憶データ（たとえば“０”）を書込むことができる。
【０３３７】
この結果、２つの書込サイクルによって、各直列ダミーセルＤＣＳを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態３の変形例１と同様とすればよい。
【０３３８】
データ読出時における動作は、実施の形態３の変形例２と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制を図ることができる。
【０３３９】
［実施の形態３の変形例５］
図４４は、実施の形態３の変形例５に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３４０】
図４４を参照して、実施の形態３の変形例５に従う構成においては、ダミーメモリセルは、ダミー列を構成するように配置される。図４４においては、ダミーメモリセルとして、図３６に示された並列ダミーセルＤＣＰが適用される。
【０３４１】
図４０および図４３に示される開放型ビット線構成の場合と同様に、各メモリセル行において、各ビット線ＢＬごとにメモリセルＭＣが配置される。コラム選択ゲートＣＳＧ１，ＣＳＧ２，…は、対応するコラム選択線ＣＳＬ１，ＣＳＬ２，…の活性化、すなわち列デコーダ２５の列選択結果に応じてオンする。この結果、列選択結果に対応するビット線ＢＬは、データバス対ＤＢＰを構成するデータバスの一方ＤＢと接続される。
【０３４２】
ダミー列を構成する並列ダミーセルＤＣＰは、ダミービット線ＤＢＬと接続される。各並列ダミーセルＤＣＰは、対応するリードワード線ＲＷＬの活性化に応答してダミービット線ＤＢＬと接続される２個のセルユニットを含む。データバス対ＤＢＰを構成するデータバスの他方／ＤＢとダミービット線ＤＢＬとの間には、ダミーコラム選択ゲートＣＳＧｄが配置される。ダミーコラム選択ゲートＣＳＧｄは、ダミーコラム選択線ＣＳＬｄの活性化に応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線ＣＳＬｄは活性化される。
【０３４３】
図４５は、図４４に示される並列ダミーセルに対するデータ書込を説明する概念図である。
【０３４４】
図４５には、第１行および第２行に対応して設けられる２個の並列ダミーセルＤＣＰに対するデータ書込が代表的に示される。
【０３４５】
図４５を参照して、第１行に対応する並列ダミーセルＤＣＰは、セルユニットＣＵ１およびＣＵ２を含む。同様に、第２行に対応する並列ダミーセルＤＣＰは、セルユニットＣＵ３およびＣＵ４を含む。
【０３４６】
メモリセルＭＣの行にそれぞれ対応して配置されるライトワード線ＷＷＬは、同一のメモリセル行に属するメモリセルＭＣおよびセルユニットによって共有される。たとえば、図４５に示されたセルユニットについて、セルユニットＣＵ１はライトワード線ＷＷＬ１と対応し、セルユニットＣＵ２およびＣＵ３はライトワード線ＷＷＬ２と対応し、セルユニットＣＵ４はライトワード線ＷＷＬ３と対応する。
【０３４７】
まず、図中に実線で示されるように、奇数行に対応するライトワード線ＷＷＬ１，ＷＷＬ３，…を活性化してデータ書込電流Ｉｐを流すとともに、ダミービット線ＤＢＬにデータ書込電流＋Ｉｗを流す。これにより、セルユニットＣＵ１およびＣＵ４に対して、同一レベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１およびＣＵ４に対して記憶データ“１”が書込まれるものとする。
【０３４８】
次に、図中に点線で示されるように、偶数行に対応するライトワード線ＷＷＬ２，ＷＷＬ４，…を活性化してデータ書込電流Ｉｐを流すとともに、先程とは反対方向のデータ書込電流−Ｉｗをダミービット線ＤＢＬに流す。これにより、セルユニットＣＵ２およびＣＵ３に対して、セルユニットＣＵ１およびＣＵ４と異なるレベルの記憶データを書込むことができる。すなわち、セルユニットＣＵ２およびＣＵ３に対して記憶データ“０”が書込まれる。
【０３４９】
この結果、２つの書込サイクルによって、各並列ダミーセルＤＣＰを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態３の変形例１と同様とすればよい。
【０３５０】
再び図４４を参照して、データ読出回路５０ｒに代えて配置されるデータ読出回路５０ｒｒは、電流供給回路５１および５２と、増幅器５３とを有する。データ読出回路５０ｒｒは、スイッチ５４および５５を介さずに、内部ノードＮｓ１およびＮｓ２をデータバスＤＢおよび／ＤＢと直接接続する点が、データ読出回路５０ｒと異なる。
【０３５１】
この結果、列選択結果に対応するビット線、すなわちメモリセルＭＣと接続されたビット線にはセンス電流Ｉｓが供給され、並列ダミーセルと接続されたダミービット線には、センス電流の２倍の２・Ｉｓが供給される。
【０３５２】
これにより、内部ノードＮｓ１には、選択されたメモリセルＭＣの記憶データに応じた読出電圧ＶＨもしくはＶＬが生成される。一方、内部ノードＮｓ２には、図３６で説明したように並列ダミーセルによって読出参照電圧Ｖｒｅｆが生成される。
【０３５３】
このように、ダミー列を構成するように並列ダミーセルを配置する構成によっても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。
【０３５４】
［実施の形態３の変形例６］
図４６は、実施の形態３の変形例６に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３５５】
図４６を参照して、実施の形態３の変形例６に従う構成においては、図４４に示される実施の形態３の変形例５に従う構成と比較して、並列ダミーセルＤＣＰに代えて、図３７に示される直列ダミーセルＤＣＳが配置される点が異なる。
【０３５６】
直列ダミーセルＤＣＳは、各メモリセル行に対応して配置される。各直列ダミーセルＤＣＳは、同一のリードワード線ＲＷＬによって選択されるとともに、ダミービット線ＤＢＬ１およびＤＢＬ２の間に直列に接続される２個のセルユニットを有する。
【０３５７】
ダミービット線ＤＢＬ２は、スイッチ６２ｒを介して接地電圧Ｖｓｓと結合される。スイッチ６２ｒは、制御信号ＲＥに応答して、データ読出時においてオンする。
【０３５８】
ダミービット線ＤＢＬ１およびＤＢＬ２と、データバス／ＤＢとの間には、ダミーコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２がそれぞれ接続される。ダミーコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２は、ダミーコラム選択線ＣＳＬｄ１およびＣＳＬｄ２の活性化にそれぞれ応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線ＣＳＬｄ１は活性化され、ダミーコラム選択線ＣＳＬｄ２は非活性化される。
【０３５９】
メモリセルＭＣの列にそれぞれ対応して、接地電圧Ｖｓｓを供給するためのソース線ＳＬ１，ＳＬ２，…が配置される。データ読出時において、各メモリセルＭＣは、ソース線ＳＬを介して接地電圧Ｖｓｓを供給される。
【０３６０】
さらに、データ読出時において電流供給回路５２からダミーメモリセルに供給される電流量が、メモリセルＭＣに対して供給されるセンス電流Ｉｓの半分、すなわちＩｓ／２に設定される。データ読出に関連するその他の部分の構成は、図４０と同様であるので、詳細な説明は繰り返さない。
【０３６１】
図４７は、図４６に示される直列ダミーセルＤＣＳに対するデータ書込を説明する概念図である。図４７には、第１行に対応して設けられる直列ダミーセルＤＣＳに対するデータ書込が代表的に示される。
【０３６２】
図４７を参照して、第１行に対応して設けられる直列ダミーセルＤＣＳは、リードワード線ＲＷＬ１によって選択されるセルユニットＣＵ１およびＣＵ２を有する。
【０３６３】
メモリセルＭＣの行にそれぞれ対応して配置されるライトワード線ＷＷＬは、同一のメモリセル行に属するメモリセルＭＣおよびセルユニットによって共有される。すなわち、第１行に対応して設けられる直列ダミーセルＤＣＳに対するデータ書込は、ライトワード線ＷＷＬ１を用いて実行される。
【０３６４】
データ書込時において、データ書込電流は、データバス／ＤＢによって結合されたダミービット線ＤＢＬ１およびＤＢＬ２によって構成されるビット線対ＤＢＬＰを往復電流として流れる。
【０３６５】
したがって、ライトワード線ＷＷＬ１を活性化してデータ書込電流Ｉｐを流すとともに、ダミービット線ＤＢＬ１およびＤＢＬ２にデータ書込電流Ｉｗを流すことにより、セルユニットＣＵ１およびＣＵ２に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１に対して“１”、セルユニットＣＵ２に対して“０”が書込まれるものとする。
【０３６６】
同様に、他のメモリセル行に対応する直列ダミーセルＤＣＳに対しても、同様のデータ書込が並列に実行される。この結果、各直列ダミーセルＤＣＳを構成する２個のセルユニットのそれぞれに対して、１つの書込サイクルによって、“１”および“０”の記憶データを書込むことができる。
【０３６７】
データ読出時における動作は、実施の形態３の変形例５と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制および、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。既に説明したように、このような直列型ダミーセルでは、トンネル膜を流れる電流が約半分に減少するので、ダミーセルの信頼性が向上するという利点もある。
【０３６８】
さらに、同一方向に配置されるダミービット線ＤＢＬ１，ＤＢＬ２、ビット線ＢＬおよびソース線ＳＬの各々について、単位長当たりの電気抵抗値を同様に設計することにより、メモリセルＭＣおよびダミーメモリセルのそれぞれに供給されるセンス電流Ｉｓの電流経路の電気抵抗値を、選択メモリセル行の位置に関らず一様に設定することができる。この結果、選択メモリセル行の位置に依存したセンス電流量の変動を防止して、データ読出時の信号マージンをさらに向上できる。
【０３６９】
［実施の形態３の変形例７］
図４８は、実施の形態３の変形例７に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３７０】
図４８を参照して、実施の形態３の変形例７に従う構成においては、図４４に示される実施の形態３の変形例５に従う構成と比較して、各並列ダミーセルＤＣＰが２列にわたって配置されるセルユニットによって構成される点が異なる。すでに説明したように、セルユニットＣＵの構成は、メモリセルＭＣと同様である。
【０３７１】
このような構成とすることにより、ダミー列部分におけるセルユニットと正規のメモリセルとを同様のピッチで配置できる。すなわち、単純に２列分余分に配置されたメモリセルＭＣをセルユニットＣＵとして用いて、並列ダミーセルＤＣＰを容易に作製できる。
【０３７２】
並列ダミーセルＤＣＰは、各メモリセル行に対応して配置される。各並列ダミーセルＤＣＰは、同一のリードワード線ＲＷＬによって選択される２個のセルユニットＣＵを有する。
【０３７３】
セルユニットの列にそれぞれ対応して、ダミービット線ＤＢＬ１およびＤＢＬ２が配置される。
【０３７４】
さらに、ダミービット線ＤＢＬ１およびＤＢＬ２と、データバス／ＤＢとの間には、ダミーコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２がそれぞれ接続される。ダミーコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２は、ダミーコラム選択線ＣＳＬｄ１およびＣＳＬｄ２の活性化にそれぞれ応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線ＣＳＬｄ１およびＣＳＬｄ２は活性化される。
【０３７５】
データ読出に関連するその他の部分の構成は、図４０と同様であるので、詳細な説明は繰り返さない。
【０３７６】
図４９は、図４８に示される並列ダミーセルに対するデータ書込を説明する概念図である。図４９には、第１行に対応して設けられる並列ダミーセルＤＣＰに対するデータ書込が代表的に示される。
【０３７７】
図４９を参照して、第１行に対応して設けられる並列ダミーセルＤＣＰは、リードワード線ＲＷＬ１によって選択されるセルユニットＣＵ１およびＣＵ２を有する。
【０３７８】
メモリセルＭＣの行にそれぞれ対応して配置されるライトワード線ＷＷＬは、同一のメモリセル行に属するメモリセルＭＣおよびセルユニットＣＵによって共有される。すなわち、第１行に対応して設けられる並列ダミーセルＤＣＰに対するデータ書込は、ライトワード線ＷＷＬ１を用いて実行される。
【０３７９】
データ書込時において、データ書込電流は、データバス／ＤＢによって結合されたダミービット線ＤＢＬ１およびＤＢＬ２によって構成されるビット線対ＤＢＬＰを往復電流として流れる。
【０３８０】
したがって、ライトワード線ＷＷＬ１を活性化してデータ書込電流Ｉｐを流すとともに、ダミービット線ＤＢＬ１およびＤＢＬ２に往復電流としてデータ書込電流Ｉｗを流すことにより、セルユニットＣＵ１およびＣＵ２に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１に対して“１”、セルユニットＣＵ２に対して“０”が書込まれるものとする。
【０３８１】
同様に、他のメモリセル行に対応する並列ダミーセルＤＣＰに対しても、同様のデータ書込が並列に実行される。この結果、各並列ダミーセルＤＣＰを構成する２個のセルユニットのそれぞれに対して、１つの書込サイクルによって、“１”および“０”の記憶データを書込むことができる。
【０３８２】
データ読出時における動作は、実施の形態３の変形例５と同様であるので詳細な説明は繰り返さない。このように、実施の形態３の変形例７の構成としても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。さらに、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。
【０３８３】
なお、実施の形態３およびその変形例において、メモリセルＭＣおよびダミーメモリセルを構成するセルユニットについて、図１４および図１５に示した、ダイオードをアクセス素子として用いたＭＴＪメモリセルの構成を適用することも可能である。
【０３８４】
［実施の形態４］
実施の形態４においては、ＭＴＪメモリセルと同様のトンネル磁気抵抗素子を用いて構成されるダミーメモリセルの構成例が示される。
【０３８５】
図５０は、実施の形態４に従うダミーメモリセルの第１の構成例を説明する概念図である。
【０３８６】
図５０（ａ）には、比較のために通常のメモリセルＭＣの構造が示される。
図５０（ａ）を参照して、メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、リードワード線ＲＷＬの活性化に応答してターンオンするので、これに応じて、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬまたは／ＢＬと、接地電圧Ｖｓｓとの間に電気的に結合されてセンス電流Ｉｓの供給を受ける。
【０３８７】
トンネル磁気抵抗素子ＴＭＲは、実施の形態１で説明したように、反強磁性体層１０１、固定磁気層１０２、自由磁気層１０３および絶縁膜で形成されるトンネルバリア１０４を含む。固定磁気層１０２が一定の固定方向に磁化されている一方で、自由磁気層１０３は、データ書込電流によって発生したデータ書込磁界に応じた方向に磁化される。なお、図５０以降においては表記の都合上、トンネルバリア１０４を、実施の形態１とは異なるハッチング模様によって示す。
【０３８８】
たとえば、データ書込電流を書込データのデータレベルに応じて制御することにより、データ“０”を記憶する場合には、自由磁気層１０３を固定磁気層１０２と平行に磁化し、これに対してデータ“１”を記憶するときは、自由磁気層１０３を固定磁気層１０２とは反対方向に磁化する。したがって、記憶データが“０”である場合の電気抵抗値Ｒｌは、記憶データが“１”である場合の電気抵抗値Ｒｈよりも小さくなる。したがって、選択メモリセルに対応するビット線ＢＬ（／ＢＬ）は、選択メモリセルの記憶データレベルに応じた、すなわち電気抵抗値ＲｈおよびＲｌにそれぞれ応じた電圧変化が生じる。
【０３８９】
図５０（ｂ）には、実施の形態４の第１の構成例に従うダミーメモリセルＤＭＣａが示される。
【０３９０】
ダミーメモリセルＤＭＣａは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に接続される、ダミーアクセストランジスタＡＴＲｄおよびトンネル磁気抵抗素子ＴＭＲｄａを有する。
【０３９１】
ここで、リファレンスビット線ＢＬｒｅｆは、図３８等における、ビット線ＢＬおよび／ＢＬのうちの選択メモリセルと結合されない一方および図４４等におけるダミービット線ＤＢＬを総称するものである。リファレンスビット線ＢＬｒｅｆには、データ読出時において、選択メモリセルと結合されたビット線ＢＬ（あるいは／ＢＬ）の電圧と比較される読出参照電圧Ｖｒｅｆが生成される。
【０３９２】
ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンする。ダミーアクセストランジスタＡＴＲｄのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲｄａは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に電気的に結合されて、センス電流Ｉｓが流される。ターンオン時におけるダミーアクセストランジスタＡＴＲｄのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等である。
【０３９３】
トンネル磁気抵抗素子ＴＭＲｄａは、トンネル磁気抵抗素子ＴＭＲと同様に設計された、反強磁性体層１０１、固定磁気層１０２、自由磁気層１０３およびトンネルバリア１０４を含む。トンネル磁気抵抗素子ＴＭＲｄａは、自由磁気層１０３が、固定磁気層１０２の固定された磁化方向とは直交する方向に磁化される点が、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと比較して異なる。一方、トンネル磁気抵抗素子ＴＭＲｄａは、トンネル磁気抵抗素子ＴＭＲと同一の形状を有する。
【０３９４】
したがって、トンネル磁気抵抗素子ＴＭＲｄａの電気抵抗Ｒｍは、メモリセルＭＣにおいて、自由磁気層１０３が固定磁気層１０２と同一方向に磁化された場合（電気抵抗値Ｒｌ）と、自由磁気層１０３が固定磁気層１０２と反対方向に磁化された場合（電気抵抗値Ｒｈ）との中間値に設定される。既に説明したとおり、電気抵抗Ｒｍは、Ｒｍ＝Ｒｌ＋（ΔＲ／２）に設定されることが望ましいが、固定磁気層１０２および自由磁気層１０３のそれぞれの磁化方向を互いに直交させることにより、簡易に電気抵抗Ｒｍを望ましい値に近づけることができる。
【０３９５】
このような構成とすることにより、メモリセルと同様の構成のトンネル磁気抵抗素子を有し、製造工程の複雑化を招くことなく作製可能なダミーメモリセルによって、リファレンスビット線ＢＬｒｅｆに、適正な読出参照電圧Ｖｒｅｆを生成できる。
【０３９６】
図５１は、実施の形態４に従う第２の構成例のダミーメモリセルの構成を示す構造図である。
【０３９７】
図５１を参照して、実施の形態４の第２の構成例に従うダミーメモリセルＤＭＣｂは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に接続される、ダミーアクセストランジスタＡＴＲｄおよびトンネル磁気抵抗素子ＴＭＲｄｂとを有する。ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタＡＴＲｄのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等である。
【０３９８】
したがって、ダミーリードワード線ＤＲＷＬの活性化に応答して、トンネル磁気抵抗素子ＴＭＲｄｂは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓの間に電気的に結合されて、センス電流Ｉｓが流される。
【０３９９】
ダミーメモリセルＤＭＣｂにおいて、トンネル磁気抵抗素子ＴＭＲｄｂは、メモリセル中のトンネル磁気抵抗素子ＴＭＲと同様の形状を有するが、チップ上において、縦および横を入れ換えて、すなわち９０°回転された状態で配置される。また、自由磁気層１０３は、長手方向に磁化されるが、固定磁気層１０２は、自由磁気層の磁化方向とは直交する方向に磁化されている。
【０４００】
したがって、トンネル磁気抵抗素子ＴＭＲｄｂの電気抵抗値は、図５０に示したトンネル磁気抵抗素子ＴＭＲｄａと同様に、メモリセルＭＣの電気抵抗ＲｈおよびＲｌの中間値に設定される。
【０４０１】
図５０および図５１に示されるように、トンネル磁気抵抗素子ＴＭＲｄａおよびＴＭＲｄｂにおける固定磁気層１０２の磁化方向と、メモリセルＭＣ内のトンネル磁気抵抗素子ＴＭＲの磁化方向とは同一である。したがって、チップ製造時において、メモリセル中の固定磁気層と、ダミーメモリセル中の固定磁気層とを、同時に一方向に磁化できるので、製造工程が簡易化される。
【０４０２】
また、図５１に示したトンネル磁気抵抗素子ＴＭＲｄｂにおいては、自由磁気層１０３を長手方向、すなわち磁化容易軸方向に沿って容易に磁化できる。
【０４０３】
図５２は、実施の形態４に従うダミーメモリセルの第３の構成例を示す概念図である。
図５２を参照して、実施の形態４の第３の構成例に従うダミーメモリセルＤＭＣｃは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に結合されるＫ個（Ｋ：２以上の整数）のトンネル磁気抵抗素子ＴＭＲｄｃとダミーアクセストランジスタＡＴＲ
ｄとを備える。図５２においては、一例としてＫ＝２である場合が示される。
【０４０４】
ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタＡＴＲｄのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等である。
【０４０５】
図５３は、トンネル磁気抵抗素子ＴＭＲｄｃの構成を示す構造図である。
図５３を参照して、トンネル磁気抵抗素子ＴＭＲｄｃは、メモリセルＭＣ中のトンネル磁気磁気抵抗素子ＴＭＲをＫ個分併せて構成される。すなわち、トンネル磁気抵抗素子ＴＭＲｄｃの面積は、トンネル磁気抵抗素子ＴＭＲのＫ倍になる。トンネル磁気抵抗素子ＴＭＲｄｃにおいても、図５０および図５１に示したトンネル磁気抵抗素子ＴＭＲｄａおよびＴＭＲｄｂと同様に、固定磁気層１０２と自由磁気層１０３は、互いに直交する方向に磁化される。したがって、トンネル磁気抵抗素子ＴＭＲｄｃの電気抵抗は、その面積に応じてＲｍ／Ｋになる。
【０４０６】
特に、たとえばＫ＝２として、トンネル磁気抵抗素子ＴＭＲｄｃの形状を正方形に近づけることによって、固定磁気層１０２および自由磁気層１０３のそれぞれにおける磁化状態を安定化することができる。
【０４０７】
再び図５２を参照して、このように構成されたトンネル磁気抵抗素子ＴＭＲｄｃを、Ｋ個直列に接続することにより、ダミーメモリセルＤＭＣｃの電気抵抗を、ダミーメモリセルＤＭＣａおよびＤＭＣｂと同様に設定して、ダミーリードワード線ＤＲＷＬの活性化に応答して、適正な読出参照電圧Ｖｒｅｆをリファレンスビット線ＢＬｒｅｆに生成することができる。
【０４０８】
また、複数個のトンネル磁気抵抗素子ＴＭＲｄｃを直列接続することにより、各トンネル磁気抵抗素子において、絶縁膜で形成されるトンネルバリア１０４に印加される電圧を抑制することができる。実施の形態３で説明したように、一般的なダミーメモリセルの配置に従えば、多数のメモリセルＭＣに対して、１個の割合でダミーメモリセルＤＭＣが配置されるので、ダミーメモリセルＤＭＣを構成するトンネル磁気抵抗素子中のトンネルバリア（絶縁膜）には、高頻度で電圧（電界）が印加される。したがって、ダミーメモリセルを構成するトンネル磁気抵抗素子中の各トンネルバリアの印加電圧を低減することによって、ダミーメモリセルの信頼性を向上することができる。
【０４０９】
図５４は、実施の形態４に従うダミーメモリセルの第４の構成例を示す概念図である。
図５４を参照して、実施の形態４に従う第４の構成例のダミーメモリセルＤＭＣｄは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に結合される、トンネル磁気抵抗素子ＴＭＲｄｄおよびダミーアクセストランジスタＡＴＲｄを有する。ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタＡＴＲｄのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等である。
【０４１０】
トンネル磁気抵抗素子ＴＭＲｄｄは、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同等の面積を有し、かつ、その形状は正方形に近くなるように形成される。この結果、ダミーメモリセルＤＭＣｄは、単一のトンネル磁気抵抗素子ＴＭＲｄｄで形成される。また、トンネル磁気抵抗素子ＴＭＲｄｄの固定磁気層１０２と自由磁気層１０３とは、互いに直交する方向に磁化されるが、それぞれの磁化層における磁化状態を安定化できる。
【０４１１】
このような構成としても、ダミーリードワード線ＤＲＷＬの活性化に応答して、リファレンスビット線ＢＬｒｅｆに適正な読出参照電圧Ｖｒｅｆを生成することができる。
【０４１２】
なお、上述したトンネル磁気抵抗素子ＴＭＲｄａ〜ＴＭＲｄｄの各々に対しては、自由磁気層１０３を所定方向に磁化するためのデータ書込動作を実行する必要がある。
【０４１３】
ダミーメモリセルに対するデータ書込は、ＭＲＡＭデバイスの動作中において、周期的に行なうことができる。たとえば、各データ書込サイクルにおいて、選択メモリセルと同一のメモリセル列に属するダミーメモリセルに対して、データ書込動作を実行する構成することができる。このような構成とすれば、ダミーメモリセルにおける記憶データを所定の内容により確実に維持できる。
【０４１４】
あるいは、チップ製造後の動作テスト時もしくはＭＲＡＭデバイスの電源投入後の初期化サイクルにおいて、通常動作とは別にテストモードを設定して、各ダミーメモリセルに対してデータ書込動作を実行する構成とすることもできる。このような構成とすれば、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定内容のデータを書込ことができる。
【０４１５】
［実施の形態４の変形例１］
以下、実施の形態４の変形例においては、ダミーメモリセル中のトンネル磁気抵抗素子が、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の電気抵抗を有する構成について説明する。
【０４１６】
図５５は、実施の形態４の変形例１に従うダミーメモリセルの構成を示す概念図である。
【０４１７】
図５５を参照して、実施の形態４の変形例１に従うダミーメモリセルＤＭＣｅは、トンネル磁気抵抗素子２０１、２０２、２０３および２０４と、アクセストランジスタＡＴＲｄｄとを含む。
【０４１８】
トンネル磁気抵抗素子２０１〜２０４は、リファレンスビット線ＢＬｒｅｆとダミーアクセストランジスタＡＴＲｄｄとの間に直並列に接続される。すなわち、トンネル磁気抵抗素子２０１および２０２は、ビット線ＢＬｒｅｆとダミーアクセストランジスタＡＴＲｄｄの間に直列に接続される。同様に、トンネル磁気抵抗素子２０３および２０４は、リファレンスビット線ＢＬｒｅｆとダミーアクセストランジスタＡＴＲｄｄとの間に直列に接続される。すなわち、トンネル磁気抵抗素子２０１および２０２と、トンネル磁気抵抗素子２０３および２０４とは、互いに並列に接続されている。このように、各トンネル磁気抵抗素子は、他の少なくとも１つのトンネル磁気抵抗素子と直列に接続される。
【０４１９】
トンネル磁気抵抗素子２０１〜２０４の各々は、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の形状および構成を有し、各々の電気抵抗値は、メモリセルＭＣにおける電気抵抗値Ｒｌに等しい。すなわち、トンネル磁気抵抗素子２０１〜２０４の各々においては、データ“０”を記憶するメモリセルと同様に、自由磁気層１０３と固定磁気層１０２との磁化方向は平行である。したがって、自由磁気層１０３に代えて、固定的な磁化方向を有する磁化層を用いることも可能である。この場合には、ダミーメモリセル中のトンネル磁気抵抗素子に対する磁化をチップ製造時のみで完了することができるので、実動作時においてダミーメモリセルへのデータ書込が不要となる。
【０４２０】
図５６は、ダミーメモリセルＤＭＣｅの等価回路を示す回路図である。
図５６を参照して、ダミーメモリセルＤＭＣｅにおいて、リファレンスビット線ＢＬｒｅｆおよびダミーアクセストランジスタＡＴＲｄｄの間に直並列に接続されるトンネル磁気抵抗素子２０１〜２０４の合成抵抗は、Ｒｌに等しくなる。一方、ダミーアクセストランジスタＡＴＲｄｄのターンオン時におけるチャネル抵抗ＲＴＧ（ｄｍ）は、メモリセルＭＣ中のアクセストランジスタＡＴＲのターンオン時におけるチャネル抵抗をＲＴＧ（ＭＣ）とすると、ＲＴＧ（ｄｍ）＝ＲＴＧ（ＭＣ）＋（ΔＲ／２）で示される。
【０４２１】
ダミーアクセストランジスタＡＴＲｄｄにおいて、メモリセルＭＣ中のアクセストランジスタＡＴＲと比較して、チャネル幅Ｗおよびチャネル長Ｌの比、すなわちＷ／Ｌを小さくすることにより、上述のチャネル抵抗ＲＴＧ（ｄｍ）を得ることができる。具体的には、アクセストランジスタＡＴＲおよびダミーアクセストランジスタＡＴＲｄｄの各々のチャネル幅を同等に設計し、かつ、ダミーアクセストランジスタＡＴＲｄｄのチャネル長ＬをアクセストランジスタＡＴＲより長く設計することによって、ターンオン時においてチャネル抵抗ＲＴＧ（ｄｍ）を有するダミーアクセストランジスタＡＴＲｄｄを作製することができる。
【０４２２】
このような構成とすることにより、ダミーリードワード線ＤＲＷＬの活性化に応答してセンス電流Ｉｓが流されるダミーメモリセルＤＭＣｅによって、リファレンスビット線ＢＬｒｅｆに適正な読出参照電圧Ｖｒｅｆを生成することができる。さらに、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓの間に複数個のトンネル磁気抵抗素子が直列に接続されるので、図５２に示したダミーメモリセルＤＭＣｃと同様に、高頻度で電圧が印加されるダミーメモリセルにおいて、トンネルバリア（絶縁膜）の信頼性を向上することができる。
【０４２３】
［実施の形態４の変形例２］
図５７は、実施の形態４の変形例２に従うダミーメモリセルの構成を示す概略図である。
【０４２４】
図５７を参照して、実施の形態４の変形例２に従うダミーメモリセルＤＭＣｆは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に接続される、メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲおよびダミーアクセストランジスタＡＴＲｄｄとを含む。ダミーメモリセルＤＭＣｆにおいては、トンネル磁気抵抗素子ＴＭＲの自由磁気層１０３の磁化方向は、固定磁気層１０２と同一方向に固定される。この結果、トンネル磁気抵抗素子ＴＭＲの電気抵抗値はＲｌに固定される。また、単一のトンネル磁気抵抗素子ＴＭＲに代えて、図５５に示した、合成抵抗がＲｌとなる直並列に接続された複数のトンネル磁気抵抗素子を適用してもよい。
【０４２５】
したがって、図５５に示したダミーメモリセルＤＭＣｅと同様に、トンネル磁気抵抗素子に対する磁化をチップ製造時のみで完了することができるので、実動作時におけるデータ書込が不要となる。
【０４２６】
実施の形態４の変形例２に従う構成においては、ダミーリードワード線ＤＲＷＬの活性化時における電圧ＶＤＷＬが調整可能な可変電圧とされる。
【０４２７】
図５８は、実施の形態４の変形例２に従うダミーメモリセルの動作を説明するタイミングチャートである。
【０４２８】
図５８を参照して、データ書込時については、メモリセルＭＣに対するデータ書込の動作波形が示される。すなわち、データ書込時においては、ダミーリードワード線ＤＲＷＬはＬレベル（接地電圧：Ｖｓｓ）に非活性化されており、選択メモリセルに対して、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流Ｉｐおよび±Ｉｗによってデータ書込が実行される。既に説明したように、ダミーメモリセルＤＭＣｆに対するデータ書込動作は、実動作時には不要である。
【０４２９】
データ読出時においては、選択行に対応するリードワード線ＲＷＬがＨレベルに活性化（電源電圧Ｖｃｃ）に活性化される。一方、ダミーリードワード線ＤＲＷＬは、リファレンスビット線ＢＬｒｅｆにダミーメモリセルＤＭＣｆを結合するためにＨレベルに活性化される。ダミーリードワード線ＤＲＷＬは、活性化時（Ｈレベル）において、可変電圧ＶＤＷＬに設定される。選択メモリセルに対応するビット線およびダミーメモリセルと結合されるリファレンスビット線ＢＬｒｅｆのそれぞれには、センス電流Ｉｓが供給される。
【０４３０】
可変電圧ＶＤＷＬは、ダミーメモリセルＤＭＣｆ中のアクセストランジスタＡＴＲｄｄのチャネル抵抗が、ＲＴＧ（ｄｍ）となるように調整可能である。この結果、リファレンスビット線ＢＬｒｅｆにおいて、選択メモリセルが“１”および“０”をそれぞれ記憶している場合に対応するビット線電圧の中間値である読出参照電圧Ｖｒｅｆを生成することができる。
【０４３１】
このような構成とすることにより、ダミーアクセストランジスタＡＴＲｄｄやトンネル磁気抵抗素子ＴＭＲの製造時ばらつきに対応して、ダミーメモリセルＤＭＣｆによって生じる電気抵抗を最適に調整することができる。この結果、読出参照電圧Ｖｒｅｆを、最大のデータ読出マージンを確保できるレベルに調整することができる。
【０４３２】
［実施の形態４の変形例３］
図５９は、実施の形態４の変形例３に従うダミーメモリセルの構成を示す概念図である。
【０４３３】
図５９を参照して、実施の形態４の変形例３に従うダミーメモリセルＤＭＣｇは、トンネル磁気抵抗素子ＴＭＲと、ダミーアクセストランジスタＡＴＲｄ１およびＡＴＲｄ２とを有する。トンネル磁気抵抗素子ＴＭＲ、ダミーアクセストランジスタＡＴＲｄ１およびＡＴＲｄ２は、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓの間に直列に結合される。
【０４３４】
トンネル磁気抵抗素子ＴＭＲにおいては、図５７に示したダミーメモリセルＤＭＣｆの場合と同様に、自由磁気層１０３の磁化方向は、固定磁気層１０２と同一方向に固定される。この結果、トンネル磁気抵抗素子ＴＭＲの電気抵抗値はＲｌに固定される。
【０４３５】
アクセストランジスタＡＴＲｄ１のゲートは、対応するダミーリードワード線ＤＲＷＬと接続される。一方、アクセストランジスタＡＴＲｄ２のゲートは、制御電圧Ｖｒｍを供給する配線ＤＲＷＬｔと接続される。アクセストランジスタＡＴＲｄ１における、チャネル長とチャネル幅との比Ｗ／Ｌは、メモリセルＭＣ中のアクセストランジスタＡＴＲと同様に設計される。一方、アクセストランジスタＡＴＲｄ２における、チャネル長とチャネル幅との比Ｗ／Ｌは、ダミーアクセストランジスタＡＴＲｄｄと同様に設計される。
【０４３６】
次に、ダミーメモリセルＤＭＣｇの動作について説明する。
図６０を参照して、データ読出時において、ダミーリードワード線ＤＲＷＬの活性化時における電圧は、選択メモリセルに対応するリードワード線ＲＷＬと同様に、電源電圧Ｖｃｃに設定される。一方、アクセストランジスタＡＴＲｄ２のゲートと接続される配線ＤＲＷＬｔは、制御電圧Ｖｒｍを伝達する。
【０４３７】
したがって、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンされたダミーアクセストランジスタＡＴＲｄ１は、リードワード線ＲＷＬの活性化に応答してターンオンされた、選択メモリセルＭＣ中のアクセストランジスタＡＴＲと同様のチャネル抵抗ＲＴＧ（ＭＣ）を有する。
【０４３８】
一方、ダミーアクセストランジスタＡＴＲｄ２のチャネル抵抗は、制御電圧Ｖｒｍに応じて変化する。したがって、ダミーアクセストランジスタＡＴＲｄ２のチャネル抵抗がΔＲ／２となるように制御電圧Ｖｒｍを調整することによって、リファレンスビット線ＢＬｒｅｆに生成される読出参照電圧Ｖｒｅｆの電圧レベルを、適正に調整できる。この結果、制御電圧Ｖｒｍのチューニングによって、読出参照電圧Ｖｒｅｆを最大のデータ読出マージンを確保できるレベルに調整することができる。
【０４３９】
データ書込時における動作は、図５８と同様であるので詳細な説明は省略する。なお、ダミーメモリセルＤＭＣｇに磁化方向は一定方向であるので、実動作時において、ダミメモリセルに対してデータ書込動作を行なう必要がない。なお、データ書込においては、配線ＤＲＷＬｔに対する制御電圧Ｖｒｍの供給を停止してもよい。
【０４４０】
［実施の形態４の変形例４］
図６１は、実施の形態４の変形例４に従うダミーメモリセルの構成を示す概念図である。
【０４４１】
図６１を参照して、実施の形態４の変形例４に従うダミーメモリセルＤＭＣｈは、トンネル磁気抵抗素子２０５、２０６、２０７および２０８と、ダミーアクセストランジスタＡＴＲｄとを有する。トンネル磁気抵抗素子２０５、２０６、２０７および２０８は、リファレンスビット線ＢＬｒｅｆとダミーアクセストランジスタＡＴＲｄとの間に直並列に接続される。トンネル磁気抵抗素子２０５〜２０８の各々は、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の形状および構成を有する。
【０４４２】
トンネル磁気抵抗素子２０５および２０６の一方ずつは、記憶データ“１”および“０”を書込まれて、電気抵抗値ＲｌおよびＲｈをそれぞれ有する。同様に、トンネル磁気抵抗素子２０７および２０８の一方ずつも、電気抵抗値ＲｌおよびＲｈをそれぞれ有する。したがって、トンネル磁気抵抗素子２０５〜２０８の合成抵抗は、（Ｒｈ＋Ｒｌ）／２＝Ｒｌ＋（ΔＲ／２）となる。
【０４４３】
ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンし、そのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等のＲＴＧ（ＭＣ）である。したがって、ダミーリードワード線ＤＲＷＬの活性化時において、リファレンスビット線ＢＬｒｅｆに、適正な読出参照電圧Ｖｒｅｆを生成することができる。
【０４４４】
図６２は、図６１に示したトンネル磁気抵抗素子に対するデータ書込を説明する概念図である。
【０４４５】
図６２においては、１つのダミーメモリセルＤＭＣｈを構成するトンネル磁気抵抗素子２０５〜２０８を２行×２列に配置する構成が示される。このような構成とすれば、各メモリセル列に対応して、ダミーメモリセルＤＭＣｈを配置することができる。図６２においては、第１番目のメモリセル列に対応するダミーメモリセルの配置が示される。データ書込時においては、ビット線ＢＬ１および／ＢＬ１の一端を電気的に結合して、往復電流としてデータ書込電流±Ｉｗが流される。
【０４４６】
まず、ダミーライトワード線ＤＷＷＬ１を活性化した状態で、ビット線ＢＬ１および／ＢＬ１にデータ書込電流Ｉｗを流すことによって、トンネル磁気抵抗素子２０５および２０６に、“１”および“０”の記憶データを書込むことができる。この結果、トンネル磁気抵抗素子２０５および２０６の電気抵抗値は、ＲｈおよびＲｌにそれぞれ設定される。
【０４４７】
次に、ダミーライトワード線ＤＷＷＬ２を活性化してデータ書込電流Ｉｐを流すとともに、ビット線ＢＬ１および／ＢＬ１に先程と同一方向のデータ書込電流Ｉｗを流すことによって、トンネル磁気抵抗素子２０７および２０８のそれぞれに、“１”および“０”の記憶データを書込むことができる。この結果、トンネル磁気抵抗素子２０７および２０８の電気抵抗値は、ＲｈおよびＲｌにそれぞれ設定される。
【０４４８】
このようにして、トンネル磁気抵抗素子２０５〜２０８に対するデータ書込を実行して、適正な読出参照電圧Ｖｒｅｆを生成するダミーメモリセルＤＭＣｆを実現することができる。
【０４４９】
なお、ダミーメモリセルに対するデータ書込は、実施の形態４で説明したのと同様に、ダミーメモリセルにおける記憶データを所定の内容により確実に維持するために、ＭＲＡＭデバイスの動作中に周期的に、たとえば、各データ書込サイクルにおいて実行することができる。あるいは、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定内容のデータを書込むために、チップ製造後の動作テスト時もしくはＭＲＡＭデバイスの電源投入後の初期化サイクルにおいて、通常動作とは別にテストモードを設定して、メモリセル列にそれぞれ対応するダミーメモリセルの各々に対して並列にデータ書込動作を実行する構成とすることもできる。
【０４５０】
［実施の形態４の変形例５］
図６３は、実施の形態４の変形例５に従うダミーメモリセルの構成を説明する概念図である。
【０４５１】
図６３を参照して、実施の形態４の変形例５に従うダミーメモリセルＤＭＣｉは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびダミーアクセストランジスタＡＴＲｄを有する。
【０４５２】
ダミーメモリセルＤＭＣｉ中のトンネル磁気抵抗素子ＴＭＲは、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の構造および形状を有し、その電気抵抗値がＲｈとなる方向に磁化される。ダミーアクセストランジスタＡＴＲｄのターンオン時におけるチャネル抵抗は、メモリセルＭＣ内のアクセストランジスタＡＴＲと同様に、ＲＴＧ（ＭＣ）に設定される。
【０４５３】
一方、メモリセルＭＣは、ビット線ＢＬ（／ＢＬ）と接地電圧Ｖｓｓとの間に直列に接続される、アクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲを有する。メモリセルＭＣ中のアクセストランジスタＡＴＲのターンオン時におけるチャネル抵抗は、ＲＴＧ（ＭＣ）である。メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲの電気抵抗は、記憶データのレベルに応じて、ＲｈおよびＲｌのいずれかとなる。
【０４５４】
さらに、実施の形態４の変形例５に従う構成においては、データ読出回路と選択メモリセルとの間に、直列に抵抗素子２１０が配置される。抵抗素子２１０の電気抵抗値は、メモリセルＭＣの記憶データレベルの違いに対応する電気抵抗の差分ΔＲよりも小さく、望ましくは（ΔＲ／２）に設定される。
【０４５５】
図示しないデータ読出回路は、選択メモリセルおよび抵抗素子２１０と直列に結合されたビット線ＢＬ（／ＢＬ）と、読出参照電圧Ｖｒｅｆが生成されるリファレンスビット線ＢＬｒｅｆとの電圧差に応じて、読出データを生成する。したがって、選択メモリセルに対応するセンス電流Ｉｓの経路と、ダミーメモリセルＤＭＣｉに対応するセンス電流Ｉｓの経路との間における電気抵抗の差は、（ΔＲ／２）もしくは−（ΔＲ／２）のいずれかである。したがって、ビット線ＢＬ（／ＢＬ）とリファレンスビット線ＢＬｒｅｆとの電圧を比較することによって、データ読出を実行できる。
【０４５６】
このような構成とすることにより、メモリアレイ上において、メモリセルＭＣおよびダミーメモリセルＤＭＣの構成を同様とすることができるので、トンネル磁気抵抗素子ＴＭＲの製造ばらつきに追随させて、データ読出マージンを確保することができる。
【０４５７】
たとえば、ダミーメモリセルＤＭＣｉは、ビット線ＢＬおよび／ＢＬの各々に対応して設けられる。
【０４５８】
図６４は、図６３に示したダミーメモリセルに対するデータ書込を説明する概念図である。図６４においては、第１番目のメモリセル列に対応するダミーメモリセルの配置が示される。
【０４５９】
図６４を参照して、データ書込時においては、ビット線ＢＬ１および／ＢＬ１の一端を電気的に結合して、往復電流としてデータ書込電流±Ｉｗが流される。
【０４６０】
まず、最初のサイクルにおいて、ダミーライトワード線ＤＷＷＬ１を活性化してデータ書込電流Ｉｐを供給するとともに、ビット線ＢＬ１にデータ書込電流＋Ｉｗが流される。これにより、ダミーライトワード線ＤＷＷＬ１に対応するダミーメモリセルＤＭＣｉに対して“１”の記憶データを書込んで、その電気抵抗をＲｈに設定できる。
【０４６１】
さらに、次のサイクルにおいて、ダミーライトワード線ＤＷＷＬ２を活性化するとともに、データ書込電流Ｉｗを、先程とは逆方向に供給することによって、ダミーライトワード線ＤＷＷＬ２に対応するダミーメモリセルＤＭＣｉに“１”の記憶データを書込める。このように、２つの書込サイクルを実行することによって、各メモリセル列に対応するダミーメモリセルＤＭＣｉの各々に対して“１”の記憶データを書込んで、その電気抵抗値をＲｈに設定できる。
【０４６２】
既に説明したように、ダミーメモリセルＤＭＣｉに対するデータ書込動作の実行タイミングは、ＭＲＡＭデバイスの動作中（たとえば、各データ書込サイクル）や、チップ製造後の動作テスト時もしくはＭＲＡＭデバイスの電源投入後の初期化サイクルにおいて設けられたテストモードとすることができる。
【０４６３】
また、図６５に示されるように、抵抗素子２１０を、調整可能な制御電圧Ｖｍの入力をゲートに受けるＭＯＳトランジスタ２１５によって構成することもできる。このような構成とすれば、ＭＯＳトランジスタ２１５の抵抗値を、制御電圧Ｖｍの値に応じて調整することができる。したがって、製造時のばらつきなどを反映して、ＭＲＡＭデバイスにおけるデータ読出時の動作マージンを最大限確保できるような調整を実行することができる。
【０４６４】
なお、実施の形態４およびその変形例を、図１４および図１５に示した、ダイオードをアクセス素子として用いたＭＴＪメモリセルの構成に対して適用することも可能である。
【０４６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０４６６】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、４０ ワード線電流制御回路、５０，６０ 読出／書込制御回路、５０ｒ，５０ｒｒ データ読出回路、５１，５２ 電流供給回路、５３ 増幅器、５４，５５ スイッチ、１０１ 反強磁性体層、１０２ 固定磁気層、１０３ 自由磁気層、１０４ トンネルバリア、１０５ コンタクト電極、１０６ バリアメタル、１１０ 磁化容易軸領域、１１２，１１４ 磁化困難軸領域、１１５ トンネル接合領域、１３０ｂ コンタクト、１３０ｄ ドレイン側コンタクト、１３０ｓ ソース側コンタクト、ＡＴＲ，ＡＴＲ１，ＡＴＲ２，ＡＴＲｄ アクセストランジスタ、ＣＵ セルユニット、ＢＬ，／ＢＬ ビット線、ＢＬＰ ビット線対、ＤＢ，／ＤＢ データバス、ＤＢＬ ダミービット線、ＤＢＰ データバス対、ＤＣＰ 並列ダミーセル、ＤＣＳ 直列ダミーセル、ＤＭＣ，ＤＭＣａ〜ＤＭＣｉ ダミーメモリセル、ＤＲＷＬ ダミーリードワード線、ＤＷＷＬ ダミーライトワード線、Ｉｐ，Ｉｗ データ書込電流、ＭＣ，ＭＣＤ，ＭＣＤＤ メモリセル、ＭＴａ，ＭＴｂ メモリマット、ＲＷＬ リードワード線、ＳＬ ソース線、ＴＭＲ，ＴＭＲｄａ〜ＴＭＲｄｄ，２０１〜２０８ トンネル磁気抵抗素子、ＷＷＬ ライトワード線。
【技術分野】
【０００１】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【背景技術】
【０００２】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図６６は、磁気トンネル接合を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図６６を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて電気抵抗値が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、トンネル磁気抵抗素子ＴＭＲと接地電圧Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図６７は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図６７を参照して、トンネル磁気抵抗素子ＴＭＲは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗値は小さくなる。以下、本明細書においては、記憶データの“１”および“０”にそれぞれ対応するトンネル磁気抵抗素子素子の電気抵抗値をＲｈおよびＲｌでそれぞれ示すこととする。ただし、Ｒｈ＞Ｒｌであるものとする。
【００１０】
このように、トンネル磁気抵抗素子ＴＭＲは、外部から印加された磁界に応じてその電気抵抗値が変化する。したがって、トンネル磁気抵抗素子ＴＭＲの有する電気抵抗値の変化特性に基づいて、データ記憶を実行することができる。
【００１１】
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。
【００１２】
図６８は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図６８を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図６９は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図６９を参照して、横軸で示される磁界Ｈｘは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示すものとする。一方、縦軸に示される磁界Ｈｙは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示すものとする。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】ロイ・ショイアーライン（Roy Scheuerlein）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた１０ｎｓ読出・書込の不揮発メモリアレイ（A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（2000 IEEE ISSCC Digest of Technical Papers, TA7.2），ｐ．１２８−１２９
【非特許文献２】ダーラム（M.Durlam）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Nonvolatile RAM based on Magnetic Tunnel Junction Elements）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（2000 IEEE ISSCC Digest of Technical Papers, TA7.3），ｐ．１３０−１３１
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、各ＭＴＪメモリセルを構成する磁性体層の磁化特性は、メモリセル特性に大きな影響を与える。特に、磁性体の端部効果等によって、データ記憶のための磁化方向の変化が現れ難くなったトンネル磁気抵抗素子ＴＭＲにおいては、データ書込に必要な印加磁界が大きくなって、データ書込電流の増加に伴う消費電力増大や磁気ノイズ増加といった悪影響が生じる。さらに、磁化方向の変化が現れ難くなると、記憶データレベルに応じた電気抵抗値の変化量も小さくなるので、データ読出における信号マージンの低下を招く。
【００２０】
また、トンネル磁気抵抗素子を用いたＭＲＡＭデバイスにおいては、その構造からメモリセルサイズの縮小が難しい。特に、データ読出時の信号マージンの向上に効果があり、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等に一般的に適用される折返し型ビット線構成の実現が難しくなる。
【００２１】
さらに、折返し型ビット線構成においては、ビット線対を構成する相補ビット線の一方および他方は、データ読出対象となるメモリセルおよび読出参照電圧とそれぞれ結合されて、相補ビット線間の電圧差を増幅することによって信号マージンの高いデータ読出が実行される。したがって、読出参照電圧は、トンネル磁気抵抗素子における上述の電気抵抗値ＲｈおよびＲｌを考慮して設定される必要がある。しかし、製造時ばらつきに対応して、読出参照電圧を正確に設定することは困難である。
【００２２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、一様な磁化特性を有するトンネル磁気抵抗素子を用いた各メモリセルが構成された薄膜磁性体記憶装置を提供することである。
【００２３】
この発明の他の目的は、高集積化に適したメモリセル配置、特に折り返し型ビット線構成に適したメモリセル配置を有する薄膜磁性体記憶装置を提供することである。
【００２４】
この発明のさらに他の目的は、製造時ばらつきに対応して、データ読出時における高い信号マージンを確保可能な薄膜磁性体記憶装置を提供することである。
【課題を解決するための手段】
【００２５】
請求項１記載の薄膜磁性体記憶装置は、半導体基板上に形成される薄膜磁性体記憶装置であって、データ記憶を実行するための複数のメモリセルを備え、各メモリセルは、導通時にデータ読出電流の経路を形成するためのアクセス素子と、アクセス素子と直列に結合されて、記憶データに応じて電気抵抗が変化する磁気記憶部とを含む。磁気記憶部は、半導体基板上に形成され、固定の磁化方向を有する第１の磁性体層と、半導体基板上に形成され、外部からの印加磁界に応じた方向に磁化される第２の磁性体層と、第１および第２の磁性体層の間に形成される絶縁膜とを含む。磁気記憶部は、第２の磁性体層の平面方向の一部の所定領域を用いて形成される。
【００２６】
請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、所定領域は、磁化容易軸方向の磁界が印加された場合における磁化特性を考慮して定められる。
【００２７】
請求項３記載の薄膜磁性体記憶装置は、請求項２記載の薄膜磁性体記憶装置であって、磁気記憶部に対応する領域においては、第１および第２の磁性体層の間の距離は、その他の領域よりも小さい。
【００２８】
請求項４記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、絶縁膜は、第１および第２の磁性体層の両方が高さ方向に重なって形成される領域の少なくとも一部に形成される。
【００２９】
請求項５記載の薄膜磁性体記憶装置は、請求項１から４のいずれか１項に記載の薄膜磁性体記憶装置であって、第１および第２の磁性体層の少なくとも一方は、複数個のメモリセルに対して共通に用いられる。
【００３０】
請求項６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、第２の磁性体層は、各メモリセルにおいて、磁化容易軸方向が印加磁界と一致するような平面形状を有する。
【００３１】
請求項７記載の薄膜磁性体記憶装置は、請求項１から６のいずれか１項に記載の薄膜磁性体記憶装置であって、アクセス素子は、半導体基板上に形成される電界効果型トランジスタである。
【００３２】
請求項８記載の薄膜磁性体記憶装置は、請求項１から６のいずれか１項に記載の薄膜磁性体記憶装置であって、アクセス素子は、半導体記憶基板上に形成されるダイオードである。
【００３３】
請求項９記載の薄膜磁性体記憶装置は、記憶データのレベルに応じて電気抵抗が変化するメモリセルと、読出参照電圧を生成するためのダミーメモリセルとを備え、ダミーメモリセルは、各々がメモリセル同様の構成を有する複数のセルユニットを含み、複数のセルユニットのうちの少なくとも１個ずつは、異なるレベルの記憶データを保持し、データ読出時において、複数のメモリセルのうちの選択された１個と接続される第１のデータ線と、ダミーメモリセルと接続される第２のデータ線と、第１および第２のデータ線の電圧差を検知するためのデータ読出回路とを備える。
【００３４】
請求項１０記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、ダミーメモリセルは、データ読出時において、第２のデータ線に対して並列に接続される２個のセルユニットを含み、２個のセルユニットは、異なるレベルの記憶データをそれぞれ保持する。
【００３５】
請求項１１記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、ダミーメモリセルは、データ読出時において、第２のデータ線に対して直列に接続される２個のセルユニットを含み、２個のセルユニットは、異なるレベルの記憶データをそれぞれ保持する。
【００３６】
請求項１２記載の薄膜磁性体記憶装置は、請求項１１記載の薄膜磁性体記憶装置であって、メモリセルおよびセルユニットの各々は、データ書込磁界の方向に応じたレベルの記憶データを書込まれ、同一方向に沿って配置される２本のビット線から構成されるビット線対をさらに備え、データ書込時において、２本のビット線は、互いに逆方向のデータ書込電流を流すために一端同士が結合され、２個のセルユニットは、２本のビット線をそれぞれ流れるデータ書込電流によって生じる、互いに反対方向のデータ書込磁界によって異なるレベルの記憶データが書込まれる。
【００３７】
請求項１３記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、複数のメモリセルは、メモリアレイ上に行列状に配置され、
ダミーメモリセルは、メモリアレイ上において、行方向に沿って余分に配置されたメモリセルをセルユニットとして用いることによって、メモリセルの各列に対応して配置される。
【００３８】
請求項１４記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置であって、複数のメモリセルは、メモリアレイ上に行列状に配置され、
ダミーメモリセルは、メモリアレイ上において、列方向に沿って余分に配置されたメモリセルをセルユニットとして用いることによって、メモリセルの各行に対応して配置される。
【００３９】
請求項１５記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行において、第１および第２のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、メモリセル同士は、１／２ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に形成される。
【００４０】
請求項１６記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、メモリセル同士は、所定ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に形成される。
【００４１】
請求項１７記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、メモリセル同士は、１／２ピッチずつずらして配置される。
【００４２】
請求項１８記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、メモリセル同士は、１／４ピッチずつずらして配置される。
【００４３】
請求項１９記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、第１および第２のコンタクトは互いに反転するように配置され、各ライトワード線は、各ビット線よりも上層に配置される。
【００４４】
請求項２０記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、メモリセル同士は、１／２ピッチずつずらして配置される。
【００４５】
請求項２１記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗値が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、第１の電圧と結合される第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、磁気記憶部と結合される第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、第１および第２のコンタクトは互いに反転するように配置され、各ライトワード線は、各ビット線よりも上層に配置される。
【００４６】
請求項２２記載の薄膜磁性体記憶装置は、請求項１９または２１に記載の薄膜磁性体記憶装置であって、各ライトワード線は、同一のリードワード線と対応する複数の磁気記憶部を覆うように、各ビット線のよりも広い配線幅を確保して配置される。
【００４７】
請求項２３記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、各メモリセル行ごとに、第１および第２のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、第１および第２のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、メモリセル同士は、１／４ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に配置される。
【００４８】
請求項２４記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第１の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第１の電圧と結合するための第１のコンタクトと、第１のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第２のコンタクトとを有し、第１のコンタクトは、１個の配置単位を構成する列方向に隣接する２個のメモリセルごとに共有され、各ライトワード線は、各ビット線よりも上層に配置される。
【００４９】
請求項２５記載の薄膜磁性体記憶装置は、請求項２４記載の薄膜磁性体記憶装置であって、各メモリセル列において、第１および第２のコンタクトの各々は、配置単位の区分にかかわらず一定間隔で配置される。
【００５０】
請求項２６記載の薄膜磁性体記憶装置は、請求項２４または２５記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、配置単位同士は、１／２ピッチずつずらして配置される。
【００５１】
請求項２７記載の薄膜磁性体記憶装置は、請求項２４または２５記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、配置単位同士は、１／４ピッチずつずらして配置される。
【００５２】
請求項２８記載の薄膜磁性体記憶装置は、請求項２４または２５記載の薄膜磁性体記憶装置であって、各ライトワード線は、各ビット線のよりも広い配線幅を確保して配置される。
【００５３】
請求項２９記載の薄膜磁性体記憶装置は、記憶データを保持するための複数のメモリセルを備える。各メモリセルは、データ読出時に選択的にオンするアクセスゲートと、アクセスゲートと直列に接続されて、記憶データに応じて第１および第２の電気抵抗の一方を有する磁気記憶部を含み、磁気記憶部は、固定された磁化方向を有する第１の磁気層と、書込まれる記憶データに応じて、第１の磁気層に対して、同一方向および反対方向のいずれかに磁化される第２の磁気層と、第１および第２の磁気層の間に形成される第１の絶縁膜とを有する。薄膜磁性体記憶装置は、さらに、データ読出時において、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルのターンオンしたアクセスゲートを介して、選択メモリセルの磁気記憶部と電気的に結合されるデータ線と、データ読出時において、データ線の電圧と比較するための読出参照電圧を伝達する参照データ線と、各々が、複数のメモリセルの一定区分ごとに配置され、読出参照電圧を生成するための複数のダミーメリセルとをさらに備える。各ダミーメモリセルは、ダミー磁気記憶部と、データ読出時に選択的にターンオンして、磁気記憶部と参照データ線とを電気的に結合するためのダミーアクセスゲートとを含む。ダミー磁気記憶部は、固定方向に磁化される第３の磁気層と、第３の磁気層と交差する方向に磁化される第４の磁気層と、第３および第４の磁気層の間に形成される第２の絶縁膜とを有する。
【００５４】
請求項３０記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置であって、第３および第４の磁気層は、互いに直交する方向に磁化される。
【００５５】
請求項３１記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置であって、第１および第３の磁気層の各々は、複数のメモリアレイおよび複数のダミーメモリセルが配置されるメモリアレイ上において、同一方向に沿って磁化される。
【００５６】
請求項３２記載の薄膜磁性体記憶装置は、請求項３１記載の薄膜磁性体記憶装置であって、磁気記憶部およびダミー磁気記憶部は同様の長方形状の平面形状を有し、ダミー磁気記憶部は、磁気記憶部と比較して９０度回転して配置される。
【００５７】
請求項３３記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置であって、ダミー磁気記憶部は、Ｋ個（Ｋ：２以上の整数）直列に接続されて配置され、Ｋ個のダミー磁気記憶部の各々は、磁気記憶部のＫ倍の面積を有する。
【００５８】
請求項３４記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置であって、磁気記憶部は長方形状の平面形状を有し、ダミー磁気記憶部は、磁気記憶部よりも正方形に近い平面形状を有するとともに、磁気記憶部と同様の面積を有する。
【００５９】
請求項３５記載の薄膜磁性体記憶装置は、記憶データを保持するための複数のメモリセルを備え、各メモリセルは、データ読出時に選択的にオンするアクセスゲートと、アクセスゲートと直列に接続されて、記憶データに応じて、第１の電気抵抗および第１の電気抵抗より大きい第２の電気抵抗の一方を有する磁気記憶部を含む。磁気記憶部は、固定された磁化方向を有する第１の磁気層と、書込まれる記憶データに応じて、第１の磁気層に対して同一方向および反対方向のいずれかに磁化される第２の磁気層と、第１および第２の磁気層の間に形成される第１の絶縁膜とを有する。薄膜磁性体記憶装置は、さらに、データ読出時において、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルのターンオンしたアクセスゲートを介して、選択メモリセルの磁気記憶部と電気的に結合されるデータ線と、データ読出時において、データ線の電圧と比較するための読出参照電圧を伝達する参照データ線と、各々が、複数のメモリセルの一定区分ごとに配置され、読出参照電圧を生成するための複数のダミーメリセルとをさらに備える。各ダミーメモリセルは、データ読出時に選択的にターンオンするダミーアクセスゲートと、ダミーアクセスゲートのターンオンに応答して、参照データ線と電気的に結合される複数のダミー記憶部とを含む。各ダミー磁気記憶部は、固定方向に磁化される第３の磁気層と、第３の磁気層と同一方向および反対方向のいずれかに磁化される第４の磁気層と、第３および第４の磁気層の間に形成される第２の絶縁膜とを有する。各ダミー磁気記憶部は、複数のダミー磁気記憶部のうちの他の少なくとも１つと直列に接続される。
【００６０】
請求項３６記載の薄膜磁性体記憶装置は、請求項３４記載の薄膜磁性体記憶装置であって、複数の磁気記憶部の合成抵抗は、第１の電気抵抗と同等であり、ダミーアクセスゲートのターンオン時における電気抵抗は、アクセスゲートのターンオン時における電気抵抗よりも、第１および第２の電気抵抗の中間値である第３の電気抵抗だけ大きい。
【００６１】
請求項３７記載の薄膜磁性体記憶装置は、請求項３６記載の薄膜磁性体記憶装置であって、ダミーアクセスゲートは、調整可能な制御電圧をゲートに受ける電界効果型トランジスタを有する。
【００６２】
請求項３８記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、複数の磁気記憶部の合成抵抗は、第１および第２の電気抵抗の中間値である第３の電気抵抗と同等であり、ダミーアクセスゲートのターンオン時における電気抵抗は、アクセスゲートのターンオン時における電気抵抗と同等である。
【００６３】
請求項３９記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、通常のデータ書込動作時において、複数のメモリセルのうちのデータ書込動作の対象に選択された選択メモリセル中の第２の磁気層と並列なタイミングで、少なくとも１つのダミー磁気記憶部中の第４の磁気層は磁化される。
【００６４】
請求項４０記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、通常動作とは別に実行される各ダミーメモリセルに所定データを書込むためのテストモードをさらに備える。各ダミー磁気記憶部中の第４の磁気層は、テストモードにおいて磁化される。
【００６５】
請求項４１記載の薄膜磁性体記憶装置は、各々が、印加磁界によって書込まれた記憶データを保持するための複数の磁気メモリセルと、データ読出時において、読出参照電圧を発生するためのダミーメモリセルとを備える。各磁気メモリセルおよびダミーメモリセルは、記憶データのレベルに応じて、第１の電気抵抗値および、第１の抵抗値よりも大きい第２の電気抵抗値のいずれかを有する磁気記憶部と、磁気記憶部と直列に接続される、選択時にターンオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、さらに、データ読出時において、複数の磁気メモリセルのうちの選択された磁気メモリセルと電気的に結合された状態で、データ読出電流を供給される第１のデータ線と、データ読出時において、ダミーメモリセルと電気的に結合された状態で、第１のデータ線と同等のデータ読出電流を供給される第２のデータ線と、第１および第２のデータ線の電圧に基いて、読出データを生成するデータ読出回路と、第１のデータ線に対して直列に、第１および第２の電気抵抗値の差分よりも小さい第３の電気抵抗を付加するための抵抗付加回路とをさらに備える。ダミーメモリセルに含まれる磁気記憶部は、第２の電気抵抗値に対応するレベルのデータを記憶する。
【００６６】
請求項４２記載の薄膜磁性体記憶装置は、請求項４１記載の薄膜磁性体記憶装置であって、抵抗付加回路は、可変の制御電圧をゲートに入力される電界効果型トランジスタを有する。
【発明の効果】
【００６７】
請求項１から５および７に記載の薄膜磁性体記憶装置は、各メモリセル中の磁気記憶部を磁化容易軸方向の磁界によって容易に磁化される領域に形成することができる。この結果、データ読出時の信号マージンを確保するとともに、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。
【００６８】
請求項６記載の薄膜磁性体記憶装置は、各磁気記憶部における磁化容易軸方向と、データ書込時に印加される磁界の方向とを一致させることができるので、磁界の発生に必要となる電流量を抑制できる。この結果、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電流および磁気ノイズをさらに抑制できる。
【００６９】
請求項８記載の薄膜磁性体記憶装置は、ダイオードによってアクセス素子を構成するので各メモリセルのサイズを縮小できる。請求項１から６に記載の薄膜磁性体記憶装置が奏する効果に加えて、小型化をさらに図ることができる。
【００７０】
請求項９、１３および１４に記載の薄膜磁性体記憶装置は、メモリセルと同様の構成を有するセルユニットに記憶されたデータに基づいて、読出参照電圧を生成できる。この結果、製造ばらつきを許容して読出参照電圧を適切なレベルに設定することによって、信号マージンの大きいデータ読出を実行できる。
【００７１】
請求項１０記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルを構成するセルユニットを、メモリセルと同一ピッチで配置できる。したがって、製造工程の複雑化を防ぐことができる。
【００７２】
請求項１１記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時における消費電流を抑制できる。
【００７３】
請求項１２記載の薄膜磁性体記憶装置は、請求項９記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルに対するデータ書込を高速化できる。
【００７４】
請求項１５記載の薄膜磁性体記憶装置は、各リードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。さらに、ピッチずらしを実行しない場合と比較して、磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。メモリセル間の行方向ピッチを容易に確保して、メモリアレイを高集積化することができる。
【００７５】
請求項１６および１７記載の薄膜磁性体記憶装置は、ピッチずらしを実行しない場合と比較して、磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。
【００７６】
請求項１８記載の薄膜磁性体記憶装置は、各リードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【００７７】
請求項１９記載の薄膜磁性体記憶装置は、磁気記憶部同士の間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。
【００７８】
請求項２０記載の薄膜磁性体記憶装置は、各リードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【００７９】
請求項２１記載の薄膜磁性体記憶装置は、セルサイズを増加させることなく、折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。
【００８０】
請求項２２記載の薄膜磁性体記憶装置は、請求項１９および２１記載の薄膜磁性体記憶装置が奏する効果に加えて、ライトワード線の電流密度を抑制して、信頼性向上を図ることができる。
【００８１】
請求項２３記載の薄膜磁性体記憶装置は、各リードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【００８２】
請求項２４記載の薄膜磁性体記憶装置は、アクセストランジスタのコンタクト数を削減して、メモリセルを配置することができる。
【００８３】
請求項２５記載の薄膜磁性体記憶装置は、請求項２４記載の薄膜磁性体記憶装置が奏する効果に加えて、メモリセルサイズの小型化を図ることができる。
【００８４】
請求項２６記載の薄膜磁性体記憶装置は、請求項２４および２５記載の薄膜磁性体記憶装置が奏する効果に加えて、折返し型ビット線構成に基づくデータ読出に適したメモリセル配置およびメモリセル間の行方向ピッチを確保することによる高集積化をそれぞれ図ることができる。
【００８５】
請求項２７記載の薄膜磁性体記憶装置は、請求項２４および２５記載の薄膜磁性体記憶装置が奏する効果に加えて、各磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。
【００８６】
請求項２８記載の薄膜磁性体記憶装置は、請求項２４および２５に記載の薄膜磁性体記憶装置が奏する効果に加えて、ライトワード線の電流密度を抑制して、信頼性向上を図ることができる。
【００８７】
請求項２９記載の薄膜磁性体記憶装置は、メモリセルの磁気記憶部と同様の構成を有するダミー磁気記憶部の電気抵抗を、記憶データに応じたメモリセルの２種類の電気抵抗の中間値に設定することが可能である。したがって、製造工程の複雑化を招くことなく、読出参照電圧を生成するためのダミーメモリセルを作製できる。
【００８８】
請求項３０記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミー磁気記憶部の電気抵抗を、記憶データに応じたメモリセルの２種類の電気抵抗の平均値に近づけることができる。
【００８９】
請求項３１記載の薄膜磁性体記憶装置は、チップ製造時において、メモリセル中の固定磁気層（第１の磁気層）と、ダミーメモリセル中の固定磁気層（第３の磁気層）とを、同時に一方向に磁化できるので、請求項２９記載の薄膜磁性体記憶装置が奏する効果に加えて、製造工程が簡易化される。
【００９０】
請求項３２記載の薄膜磁性体記憶装置は、請求項３１記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセル中の自由磁気層（第４の磁気層）を磁化容易軸方向に沿って容易に磁化できる。
【００９１】
請求項３３記載の薄膜磁性体記憶装置は、各ダミーメモリセル中のトンネルバリア（第２の絶縁層）に印加される電圧を低減できるので、請求項２９記載の薄膜磁性体記憶装置が奏する効果に加えて、選択される頻度が高いダミーメモリセルの信頼性を向上することができる。
【００９２】
請求項３４記載の薄膜磁性体記憶装置は、請求項２９記載の薄膜磁性体記憶装置が奏する効果に加えて、各ダミーメモリセル中の固定磁気層（第３の磁気層）および自由磁気層（第４の磁気層）の磁化状態を安定化できる。
【００９３】
請求項３５、３６および３８に記載の薄膜磁性体記憶装置は、メモリセルの磁気記憶部と同様の構成を有し、かつ同様に磁化されるダミー磁気記憶部を用いたダミーメモリセルによって、読出参照電圧を生成できる。したがって、製造工程の複雑化を招くことなく、ダミーメモリセルを作製できる。さらに、各ダミーメモリセル中のトンネルバリア（第２の絶縁層）に印加される電圧を低減できるので、選択される頻度が高いダミーメモリセルの信頼性を向上することができる。
【００９４】
請求項３７記載の薄膜磁性体記憶装置は、請求項３６記載の薄膜磁性体記憶装置が奏する効果に加えて、最大のデータ読出マージンを確保できるレベルに読出参照電圧を調整することができる。
【００９５】
請求項３９記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルに保持される記憶データを所定データにより確実に維持できる。
【００９６】
請求項４０記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置が奏する効果に加えて、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定のデータを書込ことができる。
【００９７】
請求項４１記載の薄膜磁性体記憶装置は、メモリセルとダミーメモリセルとの構成を同様にすることができる。したがって、製造ばらつきに追随させて、データ読出マージンを確保することができる。
【００９８】
請求項４２記載の薄膜磁性体記憶装置は、ダミー抵抗付加回路によってダミーメモリセルと直列に接続される電気抵抗を調整することができる。したがって、請求項４１記載の薄膜磁性体記憶装置が奏する効果に加えて、磁気記憶部（トンネル磁気抵抗素子）における、記憶データレベルの違いに対応する電気抵抗値の差分の製造ばらつきに追随させて、データ読出マージンを確保することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】図１に示されるメモリアレイの構成を示す概念図である。
【図３】図２に示されるトンネル磁気抵抗素子を示す断面図である。
【図４】図３に示される自由磁気層における磁化方向を示す概念図である。
【図５】磁化容易軸領域における磁化特性を示す概念図である。
【図６】磁化困難軸領域における磁化特性を示す概念図である。
【図７】実施の形態１に従うトンネル磁気抵抗素子の第１の構成例を示す概念図である。
【図８】図７に示すトンネル磁気抵抗素子の断面図である。
【図９】実施の形態１に従うトンネル磁気抵抗素子の第２の配置例を示す概念図である。
【図１０】実施の形態１に従うトンネル磁気抵抗素子の第３の配置例を示す概念図である。
【図１１】実施の形態１の変形例１に従うトンネル磁気抵抗素子の配置を示す概念図である。
【図１２】実施の形態１の変形例２に従うトンネル磁気抵抗素子の配置を示す概念図である。
【図１３】実施の形態１の変形例３に従うトンネル磁気抵抗素子の配置を示す概念図である。
【図１４】ダイオードをアクセス素子として用いたＭＴＪメモリセルの第１の構成例を示す回路図である。
【図１５】ダイオードをアクセス素子として用いたＭＴＪメモリセルの第２の構成例を示す回路図である。
【図１６】半導体基板上におけるＭＴＪメモリセルの第１の構成例を示す構造図である。
【図１７】半導体基板上におけるＭＴＪメモリセルの第２の構成例を示す構造図である。
【図１８】半導体基板上におけるＭＴＪメモリセルの第３の構成例を示す構造図である。
【図１９】実施の形態２に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図２０】実施の形態２に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【図２１】実施の形態２に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【図２２】実施の形態２に従うＭＴＪメモリセルの第４の配置例を示す概念図である。
【図２３】実施の形態２に従うＭＴＪメモリセルの第５の配置例を示す概念図である。
【図２４】実施の形態２の変形例１に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図２５】実施の形態２の変形例１に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【図２６】実施の形態２の変形例１に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【図２７】実施の形態２の変形例２に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図２８】実施の形態２の変形例２に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【図２９】実施の形態２の変形例２に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【図３０】実施の形態２の変形例２に従うＭＴＪメモリセルの第４の配置例を示す概念図である。
【図３１】実施の形態２の変形例２に従うＭＴＪメモリセルの第５の配置例を示す概念図である。
【図３２】実施の形態２の変形例３に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図３３】実施の形態２の変形例３に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【図３４】実施の形態２の変形例３に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【図３５】本発明の薄膜磁性体記憶装置における折返し型ビット線構成に基づくデータ読出を説明する概念図である。
【図３６】実施の形態３に従うダミーメモリセルの第１の構成例を示す回路図である。
【図３７】実施の形態３に従うダミーメモリセルの第２の構成例を示す回路図である。
【図３８】実施の形態３の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図３９】図３８に示される並列ダミーセルに対するデータ書込を説明する概念図である。
【図４０】実施の形態３の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４１】実施の形態３の変形例３に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４２】図４１に示される直列ダミーセルに対するデータ書込を説明する概念図である。
【図４３】実施の形態３の変形例４に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４４】実施の形態３の変形例５に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４５】図４４に示される並列ダミーセルに対するデータ書込を説明する概念図である。
【図４６】実施の形態３の変形例６に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４７】図４６に示される直列ダミーセルに対するデータ書込を説明する概念図である。
【図４８】実施の形態３の変形例７に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【図４９】図４８に示される並列ダミーセルに対するデータ書込を説明する概念図である。
【図５０】実施の形態４に従うダミーメモリセルの第１の構成例を説明する概念図である。
【図５１】実施の形態４に従う第２の構成例のダミーメモリセルの構成を示す構造図である。
【図５２】実施の形態４に従うダミーメモリセルの第３の構成例を示す概念図である。
【図５３】図５２に示されるトンネル磁気抵抗素子の構成を示す概念図である。
【図５４】実施の形態４に従うダミーメモリセルの第４の構成例を示す概念図である。
【図５５】実施の形態４の変形例１に従うダミーメモリセルの構成を示す概略図である。
【図５６】図５４に示されるダミーメモリセルの等価回路を示す回路図である。
【図５７】実施の形態４の変形例２に従うダミーメモリセルの構成を示す概略図である。
【図５８】実施の形態４の変形例２に従うダミーメモリセルの動作を説明するタイミングチャートである。
【図５９】実施の形態４の変形例３に従うダミーメモリセルの構成を示す概念図である。
【図６０】実施の形態４の変形例３に従うダミーメモリセルの動作を説明するタイミングチャートである。
【図６１】実施の形態４の変形例４に従うダミーメモリセルの構成を示す概念図である。
【図６２】図６１に示したトンネル磁気抵抗素子に対するデータ書込を説明する概念図である。
【図６３】実施の形態４の変形例５に従うダミーメモリセルの構成を説明する概念図である。
【図６４】図６３に示したダミーメモリセルに対するデータ書込を説明する概念図である。
【図６５】図６３に示した抵抗素子の他の構成例を示す図である。
【図６６】磁気トンネル接合を有するメモリセルの構成を示す概略図である。
【図６７】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図６８】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図６９】データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【発明を実施するための形態】
【０１００】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【０１０１】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【０１０２】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【０１０３】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。
【０１０４】
図２は、図１に示されるメモリアレイ１０の構成を示す概念図である。
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪメモリセルＭＣを含む。以下においては、ＭＴＪメモリセルを単に「メモリセル」とも称する。各メモリセルＭＣは、図６６と同様の構成を有し、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。半導体基板上に、メモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。
【０１０５】
各メモリセルＭＣに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。メモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、メモリセルの列にそれぞれ対応して複数のビット線ＢＬが配置される。したがって、行列状に配置されたｎ×ｍ個のメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが設けられる。
【０１０６】
再び図１を参照して、ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じてメモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流±Ｉｗおよびセンス電流Ｉｓを流すための読出／書込制御回路５０，６０とを備える。
【０１０７】
図３は、メモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、反強磁性体層１０１と、反強磁性体層１０１上に形成される、一定方向の固定磁界を有する固定磁気層１０２の一部領域と、印加磁界によって磁化される自由磁気層１０３と、固定磁気層１０２および自由磁気層１０３の間に形成される絶縁体膜であるトンネルバリア１０４と、コンタクト電極１０５とを含む。
【０１０８】
反強磁性体層１０１、固定磁気層１０２および自由磁気層１０３は、ＦｅＭｎ，ＮｉＦｅ等の適当な磁性材料によって形成される。トンネルバリア１０４は、Ａｌ2Ｏ3等によって形成される。
【０１０９】
トンネル磁気抵抗素子ＴＭＲは、必要に応じて配置される、金属配線と電気的に結合するための緩衝材であるバリアメタル１０６を介して上部配線と電気的に結合される。コンタクト電極１０５は、下部配線（図示せず）と電気的に結合される。たとえば、上部配線はビット線ＢＬに相当し、下部配線は、アクセストランジスタＡＴＲと結合される金属配線に相当する。
【０１１０】
このようにして、上部配線および下部配線の間に、磁気トンネル接合を有するトンネル磁気抵抗素子ＴＭＲを電気的に結合することができる。
【０１１１】
図４は、トンネル磁気抵抗素子中の自由磁気層における磁化方向を示す概念図である。図４には、一例として、トンネル磁気抵抗素子ＴＭＲが長方形形状で設けられた場合における自由磁気層１０３の平面図が示される。
【０１１２】
図４を参照して、長方形形状の自由磁気層１０３においては、長さ方向（図４における左右方向）に磁化容易軸（ＥＡ：Easy Axis）が形成され、幅方向（図４における上下方向）に磁化困難軸（ＨＡ：Hard Axis）が形成される。これに応じて、中央部付近の磁化容易軸領域１１０においては、磁化容易軸方向に印加された外部磁界に応答して、磁化方向が容易に反転する。一方、左右端の磁化困難軸領域１１２，１１４においては、磁化容易軸方向の外部磁界が印加されても、磁化方向は容易に反転しない。
【０１１３】
図５および図６には、磁化容易軸領域および磁化困難軸領域のそれぞれにおける磁化特性を説明するためのヒステリシス曲線が示される。
【０１１４】
図５を参照して、磁化容易軸領域１１０は、磁化容易軸方向の所定磁界＋Ｈｃよりも大きい＋方向の磁界が印加された場合に＋Ｍｃに磁化され、所定磁界−Ｈｃよりも大きい−方向の磁界が印加された場合に−Ｍｃに磁化される。したがって、−Ｈｃ〜＋Ｈｃの範囲の所定レベル以下の磁界が印加される場合には磁化方向が変化せず、メモリセルとして望ましい特性を有する。
【０１１５】
図６を参照して、磁化困難軸領域１１２，１１４は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、磁化困難軸領域は、磁化容易軸方向の磁界に応答して、磁化の方向および量が２値的に設定される磁化容易軸領域とは異なり、メモリセルとして望ましくない特性を有している。
【０１１６】
この結果、磁化困難軸領域のような特性を有する領域を自由磁気層１０３として有するメモリセルにおいては、データ読出時において、記憶データレベルに対応する電気抵抗値の変化量を十分確保できず信号マージンの確保が困難になる。また、データ書込時において、磁化方向を十分に反転させるために必要な印加磁界が増大し、データ書込電流の増加を招く。この結果、消費電流の増大および磁気ノイズの増加といった問題点が生じてしまう。
【０１１７】
図７は、実施の形態１に従うトンネル磁気抵抗素子の第１の構成例を示す概念図である。
【０１１８】
図７を参照して、固定磁気層１０２と積層された自由磁気層１０３において、磁化容易軸領域に相当する領域が、トンネル接合領域１１５として用いられる。すなわち、メモリセルとして望ましくない特性を有する磁化困難軸領域は、トンネル磁気抵抗素子ＴＭＲの構成部分としては、用いられない。
【０１１９】
この結果、トンネル接合領域１１５に相当する磁化容易軸領域を流れる電流のみがデータ読出に用いられるので、記憶データレベルに対応する電気抵抗値の変化量を十分確保して、データ読出時の信号マージンを確保できる。また、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。
【０１２０】
図８には、図７におけるＰ−Ｐ´断面図が示される。ここでは、図８を用いて、図７に示されるトンネル磁気抵抗素子ＴＭＲの作製について説明する。
【０１２１】
図８を参照して、半導体基板上に反強磁性体層１０１および固定磁気層１０２が所望のパターンに従って形成された後に、たとえばＳｉＯ2の層間膜１０７が形成される。図示しないが、反強磁性体層１０１は、所定の下層配線（図示せず）を介して、アクセストランジスタと電気的に結合される。また、下部配線と電気的に結合されるコンタクト電極１０５が、トンネル接合領域１１５に対応する領域をカバーするように配置される。
【０１２２】
層間膜１０７のトンネル接合部分に固定磁気層１０２に達する開口部を設けて、当該開口部にトンネルバリア１０４および自由磁気層１０３を所望の膜厚で形成し、さらに必要に応じてバリアメタル１０６を形成した後に、所望のパターンニングを実行する。
【０１２３】
また、このようにして、層間膜１０７の上層に形成された金属配線である上層配線１０８および下層配線（図示せず）との間に電気的に結合されるトンネル磁気抵抗素子ＴＭＲを作製することができる。
【０１２４】
なお、層間膜１０７に設けられた開口部にトンネルバリア１０４および自由磁気層１０３をパターンニングする代わりに、固定磁気層１０２上に形成された所定膜厚のトンネルバリア１０４および自由磁気層１０３について、トンネル接合以外の部分を化学的機械的研磨（ＣＭＰ：Chemical-Mechanical Polishing）等を用いて除去して作製することも可能である。
【０１２５】
図９および図１０は、実施の形態１に従うトンネル磁気抵抗素子の第２および第３の構成例をそれぞれ示す概念図である。
【０１２６】
図９および図１０に示されるように、磁化容易領域に相当する、長手方向（図９および図１０における左右方向）の一部領域全体を用いて、トンネル接合領域１１５を設ける構成とすることもできる。
【０１２７】
このような構成のうち、図１０においては固定磁気層１０２および自由磁気層１０３が同一方向に沿って配置される構成が示されており、図９においては固定磁気層１０２および自由磁気層１０３が互いに交差するにそれぞれ沿って配置される構成が示されている。
【０１２８】
［実施の形態１の変形例１］
図１１は、実施の形態１の変形例１に従うトンネル磁気抵抗素子の配置を示す概念図である。
【０１２９】
図１１を参照して、実施の形態１の変形例１においては、大面積の固定磁気層１０２上に、分割された複数の自由磁気層１０３が配置される。自由磁気層１０３は、各メモリセルごとに分割配置される。反対に、固定磁気層１０２は、複数のメモリセル間で共有されるように配置される。
【０１３０】
各自由磁気層１０３において、図７と同様に、磁化容易軸領域に対応してトンネル接合領域１１５が配置される。なお、図示しないコンタクト電極を、トンネル接合領域１１５と同等、もしくはそれよりも狭い領域に配置することによって、データ読出時において、固定磁気層１０２中を流れるセンス電流（データ読出電流）経路における広がり抵抗分を無視することができる。
【０１３１】
このような配置とすることにより、各メモリセル中のトンネル磁気抵抗素子ＴＭＲを磁化容易軸領域に形成して、データ読出時の信号マージンを確保するとともに、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。
【０１３２】
［実施の形態１の変形例２］
図１２は、実施の形態１の変形例２に従うトンネル磁気抵抗素子の配置を示す概念図である。
【０１３３】
図１２を参照して、実施の形態１の変形例２においては、複数のメモリセルに対して共通に、大面積の固定磁気層１０２および自由磁気層１０３が配置される。さらに、自由磁気層１０３中の磁化容易軸領域に相当する領域において、各メモリセルごとにトンネル接合領域１１５が設けられる。トンネル接合領域１１５にそれぞれ対応して、実施の形態１の変形例１と同様に、図示しないコンタクト電極が配置される。
【０１３４】
行方向に互いに隣接する、同一行に属するメモリセル群に対して共通に、ライトワード線ＷＷＬと、図示しないリードワード線ＲＷＬとが配置される。同様に、列方向に互いに隣接する、同一列に属するメモリセル群に対して共通に、ビット線ＢＬが配置される。図１２においては、第１行〜第３行および第１列〜第３列にそれぞれ対応するライトワード線ＷＷＬ１〜ＷＷＬ３およびビット線ＢＬ１〜ＢＬ３が代表的に示される。
【０１３５】
このような配置とすることにより、実施の形態１の変形例１と同様に、データ読出時における信号マージンを確保できる。
【０１３６】
また、自由磁気層１０３の形状は、十分な面積を確保すように設定されているので、自由磁気層１０３における磁化容易軸の方向が、形状からの幾何学的な制約を受けることがない。この結果、各メモリセルにおいて、ライトワード線ＷＷＬおよびビット線ＢＬを流れるデータ書込電流によってそれぞれ生じるデータ書込磁界の合成磁界の方向と、磁化容易軸の方向とを一致させることができる。固定磁気層１０２における磁化方向は、当該合成磁界の方向と合致するように予め形成される。
【０１３７】
したがって、自由磁気層１０３における磁化方向の変化、すなわち記憶データの書込に必要なデータ書込磁界を、より小さいデータ書込電流によって発生できる。この結果、実施の形態１の変形例１よりも、さらに消費電流および磁気ノイズを抑制できる。
【０１３８】
［実施の形態１の変形例３］
図１３は、実施の形態１の変形例３に従うトンネル磁気抵抗素子の配置を示す概念図である。
【０１３９】
図１３を参照して、実施の形態１の変形例３においては、各メモリセル行ごとに分割して自由磁気層１０３が配置される点が、図１２に示される実施の形態１の変形例２に従う配置と異なる。すなわち、複数のメモリセル行に対して共通に配置される大面積の固定磁気層１０２上に、メモリセル行にそれぞれ対応して設けられる帯状の複数の自由磁気層１０３が配置される。
【０１４０】
各自由磁気層１０３中の磁化容易軸領域に相当する領域において、各メモリセルごとにトンネル接合領域１１５が設けられる。トンネル接合領域１１５にそれぞれ対応して、実施の形態１の変形例１と同様に、図示しないコンタクト電極が配置される。
【０１４１】
このような配置とすることにより、各自由磁気層１０３における磁化容易軸の方向が幾何学的な制約を受けるため、データ書込電流は実施の形態１の変形例１と同様のレベルが必要となる一方で、各メモリセル行ごとに自由磁気層１０３を電気的に独立に設けることができる。したがって、自由磁気層１０３において、異なるメモリセル行に属するメモリセル同士が電気的に結合されている実施の形態１の変形例２に従う構成と比較して、データ書込およびデータ読出動作の安定化を図ることができる。
【０１４２】
［実施の形態１の変形例４］
実施の形態１およびその変形例１〜３においては、アクセストランジスタＡＴＲをアクセス素子として有するメモリセルの構成を示したが、アクセス素子としてダイオードを用いた高集積化に適したメモリセルを適用することも可能である。
【０１４３】
図１４は、ダイオードをアクセス素子として用いたＭＴＪメモリセルの第１の構成例を示す回路図である。
【０１４４】
図１４を参照して、ダイオードを用いたメモリセルＭＣＤＤは、トンネル磁気抵抗素子ＴＭＲと、アクセスダイオードＤＭとを備える。アクセスダイオードＤＭは、トンネル磁気抵抗素子ＴＭＲからワード線ＷＬに向かう方向を順方向として、両者の間に結合される。ビット線ＢＬは、ワード線ＷＬと交差する方向に設けられ、トンネル磁気抵抗素子ＴＭＲと結合される。
【０１４５】
メモリセルＭＣＤＤに対するデータ書込は、ワード線ＷＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。
【０１４６】
一方、データ読出時においては、選択されたメモリセルに対応するワード線ＷＬは、低電圧（たとえば接地電圧Ｖｓｓ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＭが順バイアスされて導通し、センス電流Ｉｓをトンネル磁気抵抗素子ＴＭＲに流すことができる。
【０１４７】
一方、非選択のメモリセルに対応するワード線ＷＬは、高電圧状態に設定されるので、対応するアクセスダイオードＤＭは、逆バイアスされて非導通状態を維持し、センス電流Ｉｓは流れない。
【０１４８】
このようにして、アクセスダイオードを用いたＭＴＪメモリセルにおいても、データ読出およびデータ書込を実行することができる。
【０１４９】
図１５は、ダイオードをアクセス素子として用いたＭＴＪメモリセルの第２の構成例を示す回路図である。
【０１５０】
図１５を参照して、ダイオードを用いたメモリセルＭＣＤは、図１４に示した構成と同様に、トンネル磁気抵抗素子ＴＭＲおよびアクセスダイオードＤＭを備える。ＭＴＪメモリセルＭＣＤにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとが分割して配置される点が、図１４に示したメモリセルＭＣＤＤの構成と異なる。ビット線ＢＬは、ライトワード線ＷＷＬおよびリードワード線ＲＷＬと交差する方向に配置され、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。
【０１５１】
アクセスダイオードＤＭは、磁気トンネル磁気抵抗素子ＴＭＲからリードワード線ＲＷＬに向かう方向を順方向として、両者の間に結合される。ライトワード線ＷＷＬは、他の配線と接続されることなく、トンネル磁気抵抗素子ＴＭＲと近接して設けられる。
【０１５２】
図１４に示したメモリセルＭＣＤＤにおいては、データ書込時において、ワード線ＷＬおよびビット線ＢＬにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線ＷＬおよびビット線ＢＬ上における電圧分布によっては、データ書込の対象となっていないメモリセルの一部において、アクセスダイオードＤＭのＰＮ接合がオンしてしまうおそれがある。この結果、予期しない電流がＭＴＪメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。
【０１５３】
しかし、図１５に示したメモリセルＭＣＤにおいては、データ書込時において、リードワード線ＲＷＬに電流を流す必要がないため、リードワード線ＲＷＬの電圧を安定的に高電圧状態（電源電圧Ｖｃｃ）に維持して、アクセスダイオードＤＭを確実に逆バイアスして非導通状態を維持できる。したがって、図１４に示されたＭＴＪメモリセルＭＣＤＤと比較して、データ書込動作の安定化を図ることができる。
【０１５４】
実施の形態１およびその変形例１〜３において、図１４および図１５に示される高集積化に適したメモリセルを用いても、同様の効果を享受することができる。
【０１５５】
［実施の形態２］
実施の形態２においては、メモリアレイを高集積化するためのメモリセル配置について説明する。
【０１５６】
図１６は、半導体基板上におけるＭＴＪメモリセルの第１の構成例を示す構造図である。
【０１５７】
図１６を参照して、半導体主基板１２０上のｐ型領域１２２にアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１２３，１２４とゲート１２５とを有する。ソース／ドレイン領域１２３および１２４にそれぞれ対応して、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄが設けられる。
【０１５８】
ソース側コンタクト１３０ｓは、第１の金属配線層Ｍ１に形成されたソース線ＳＬと結合される。ソース線ＳＬは、データ読出時にセンス電流（データ読出電流）経路を形成するための接地電圧Ｖｓｓを供給する。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【０１５９】
トンネル磁気抵抗素子ＴＭＲは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。ドレイン側コンタクト１３０ｄは、コンタクトホールに形成された金属膜１２８と、第１および第２の金属配線層Ｍ１およびＭ２と、必要に応じて設けられるバリアメタル１０６とを介して、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。
【０１６０】
ＭＴＪメモリセルにおいては、リードワード線ＲＷＬおよびライトワード線ＷＷＬは、それぞれ独立の配線として設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、アクセストランジスタＡＴＲのゲート１２５と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。
【０１６１】
一方、ライトワード線ＷＷＬおよびビット線ＢＬには、データ書込において、所定値以上の大きさの磁界を発生させるための比較的大きなデータ書込電流を流す必要があるため、金属配線を用いて形成される。
【０１６２】
図１７は、半導体基板上におけるＭＴＪメモリセルの第２の構成例を示す構造図である。
【０１６３】
図１７を参照して、第２の構成例は、図１６に示した第１の構成例と比較して、ソース側コンタクト１３０ｓに対応するソース／ドレイン領域１２３が直接接地電圧Ｖｓｓと結合される点で異なる。たとえば、同一のメモリセル行に対応するアクセストランジスタのソース／ドレイン領域１２３同士を電気的に結合して、これらに対して接地電圧Ｖｓｓを供給すればよい。
【０１６４】
これに伴って、図１６におけるソース線ＳＬは不要となり、ライトワード線ＷＷＬおよびビット線ＢＬは、第１の金属配線層Ｍ１および第２の金属配線層Ｍ２にそれぞれ設けられる。また、リードワード線ＲＷＬは、図１６と同様に、アクセストランジスタＡＴＲのゲート１２５と同一の配線層に形成される。
【０１６５】
図１８は、半導体基板上におけるＭＴＪメモリセルの第３の構成例を示す構造図である。
【０１６６】
図１８を参照して、第３の構成例においては、図１６に示した第１の構成例と比較して、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される点が異なる。たとえば、ライトワード線ＷＷＬおよびビット線ＢＬは、第３の金属配線層Ｍ３および第２の金属配線層Ｍ２にそれぞれ設けられる。アクセストランジスタＡＴＲ、ソース線ＳＬおよびリードワード線ＲＷＬの配置は、図１６と同様であるので詳細な説明は繰り返さない。
【０１６７】
このように、半導体基板上におけるＭＴＪメモリセル配置は、ビット線ＢＬがライトワード線ＷＷＬよりも上層に配置される場合（図１６および図１７）と、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される場合（図１８）とに分類される。
【０１６８】
図１９は、実施の形態２に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
図１９を参照して、符号１４０ａで示す繰り返し単位は、１個のメモリセルＭＣと対応する。メモリアレイ１０において、繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。メモリセルサイズは、設計基準を用いて８Ｆ2で表わされる。
【０１６９】
図１９には、第１行・第１列〜第２行・第２列までのメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１，ＷＷＬ２およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０１７０】
各メモリセルＭＣにおいて、ソース側コンタンクト１３０ｓの上層にトンネル磁気抵抗素子ＴＭＲが配置され、さらに、トンネル磁気抵抗素子ＴＭＲとビット線ＢＬとのコンタクト１３０ｂが配置される。また、図１６から図１８に示したように、トンネル磁気抵抗素子ＴＭＲは、ドレイン側コンタクト１３０ｄと結合されている。
【０１７１】
ライトワード線ＷＷＬは、ドレイン側コンタクト１３０ｄと重ならないので、トンネル磁気抵抗素子ＴＭＲと近接して、ビット線ＢＬの上層または下層のいずれにも配置することができる。
【０１７２】
図２０は、実施の形態２に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
図２０を参照して、同一行に属するメモリセルＭＣにおいては、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄは、同一側にそれぞれ配置される。一方、１行ごとに、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄは、反転して配置される。このような配置を「ロウ・ストライプ反転配置」とも称する。したがって、ロウ・ストライプ反転配置においては、列方向に隣接する２個のメモリセルによって、１個の繰り返し単位１４０ｂが構成される。メモリアレイ１０全体において、繰り返し単位１４０ｂが連続的に配置されて、メモリセルＭＣが行列状に配置される。メモリセルサイズは、図１９と同様に８Ｆ2で示される。
【０１７３】
図２０には、第１行・第１列〜第２行・第２列までのメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１，ＷＷＬ２およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０１７４】
各メモリセルＭＣにおける、トンネル磁気抵抗素子ＴＭＲ、ビット線ＢＬおよびコンタクト１３０ｂの配置は、図１９と同様であるので詳細な説明は繰り返さない。
【０１７５】
図２０の構成においても、ライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲと近接して、ビット線ＢＬの上層または下層のいずれにも配置することができる。
【０１７６】
図２１は、実施の形態２に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
図２１を参照して、実施の形態２に従う第３の配置例は、図１９に示される実施の形態２に従う第１の配置例において、隣接するメモリセル列間で繰り返し単位１４０ａを１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。
【０１７７】
図２１には、第１行〜第４行にそれぞれ対応するリードワード線ＲＷＬ１〜ＲＷＬ４およびライトワード線ＷＷＬ１〜ＷＷＬ４と、第１列および第２列にそれぞれ対応するおよびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０１７８】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。
【０１７９】
折返し型ビット線構成に基づくデータ読出においては、２本のビット線ごとに１対のビット線対が構成されて、同一のビット線対を構成する２本の相補ビット線のそれぞれは、メモリセルと接続および非接続とされる。たとえば、ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。
【０１８０】
さらに、ピッチずらしを実行しない図１９の場合と比較して各トンネル磁気抵抗素子ＴＭＲ同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０１８１】
ただし、１／２ピッチずらしを行なうことによって、ライトワード線ＷＷＬの配置領域は、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重なってしまう。したがって、第３の配置例を実現するには、図１８に示したような、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される構造であることが必要である。
【０１８２】
図２２は、実施の形態２に従うＭＴＪメモリセルの第４の配置例を示す概念図である。
図２２を参照して、実施の形態２に従う第４の配置例は、図２０に示される実施の形態２に従う第２の配置例において、隣接するメモリセル列間で繰り返し単位１４０ｂを１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。
【０１８３】
図２２には、第１行・第１列〜第２行・第２列までのメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１，ＷＷＬ２およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０１８４】
この結果、ピッチずらしを実行しない図２０の場合と比較して各トンネル磁気抵抗素子ＴＭＲ同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０１８５】
ただし、１／２ピッチずらしを行なうことによって、ライトワード線ＷＷＬの配置領域は、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重なってしまう。したがって、第４の配置例を実現するには、図１８に示したような、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される構造であることが必要である。
【０１８６】
図２３は、実施の形態２に従うＭＴＪメモリセルの第５の配置例を示す概念図である。
図２３を参照して、実施の形態２に従う第５の配置例は、図２０に示される実施の形態２に従う第２の配置例において、隣接するメモリセル列間で繰り返し単位１４０ｂを１／４ピッチ（クォーターピッチ）分だけずらした配置に相当する。
【０１８７】
図２３には、一部のメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ３およびビット線ＢＬ１〜ＢＬ４が代表的に示される。
【０１８８】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。また、ビット線ＢＬ３およびＢＬ４は同一のビット線対を構成し、ビット線ＢＬ４はデータ読出時において、ビット線ＢＬ３の相補線／ＢＬ３として動作する。
【０１８９】
［実施の形態２の変形例１］
図２４は、実施の形態２の変形例１に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【０１９０】
図２４を参照して、実施の形態２の変形例１に従う第１の構成例においては、列方向に隣接メモリセル間でソース側コンタクト１３０ｓが共有される。繰り返し単位１４０ｃは、２つのメモリセルＭＣに対応する。各繰返し単位１４０ｃごとに、コンタクト１個分の間隔が設けられるので、メモリセルサイズは、実施の形態２と同様に８Ｆ2で設計される。メモリアレイ１０において、繰り返し単位１４０ｃが連続的に配置されて、メモリセルＭＣが行列状に配置される。
【０１９１】
トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄは、各メモリセルごとに配置される。また、ドレイン側コンタクト１３０ｄの上層において、トンネル磁気抵抗素子ＴＭＲは、コンタクト１３０ｂによって対応するビット線ＢＬと接続される。したがって、図２４の配置を実現するには、図１８に示したような、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される構造であることが必要である。
【０１９２】
なお、図１６から１８に示されるように、ビット線ＢＬとトンネル磁気抵抗素子ＴＭＲとの間の距離は、ライトワード線ＷＷＬとトンネル磁気抵抗素子ＴＭＲとの距離よりも小さいので、同一の電流量を流した場合においても、ビット線ＢＬを流れるデータ書込電流によって生じる磁界の方が、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界よりも大きい。
【０１９３】
したがって、ほぼ同じ強度のデータ書込磁界をトンネル磁気抵抗素子ＴＭＲに与えるためには、ビット線ＢＬよりも大きなデータ書込電流をライトワード線ＷＷＬに対して流す必要がある。既に説明したように、ビット線ＢＬおよびライトワード線ＷＷＬは、電気抵抗値を小さくするために金属配線層に形成されるが、配線に流れる電流密度が過大となると、エレクトロマイグレーション現象に起因する断線や配線間短絡が発生して、動作の信頼性に支障をきたす場合がある。このため、データ書込電流が流れる配線の電流密度を抑制することが望ましい。
【０１９４】
したがって、図２４に示される配置とすることによって、ビット線ＢＬよりもトンネル磁気抵抗素子ＴＭＲから遠く、より大きなデータ書込電流を流す必要があるライトワード線ＷＷＬの配線幅を少なくともビット線ＢＬよりも広く確保して、その断面積を大きくできる。この結果、ライトワード線ＷＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性を向上させることができる。
【０１９５】
また、より大きなデータ書込電流を流す必要がある金属配線（実施の形態２においてはライトワード線ＷＷＬ）を、エレクトロマイグレーション耐性の高い材料によって形成することも、信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金（Ａｌ合金）で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅（Ｃｕ）によって形成すればよい。
【０１９６】
図２５は、実施の形態２の変形例１に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【０１９７】
図２５を参照して、実施の形態２の変形例１に従う第２の配置例は、図２４に示される配置において、隣接するメモリセル列間で繰り返し単位１４０ｃを１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。その他の配置は、図２４と同様であるので、詳細な説明は繰り返さない。
【０１９８】
図２５には、一部のメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１，ＷＷＬ２およびビット線ＢＬ，／ＢＬが代表的に示される。
【０１９９】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ２はビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。
【０２００】
図２６は、実施の形態２の変形例１に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【０２０１】
図２６を参照して、実施の形態２の変形例１に従う第３の配置例は、図２４に示される配置において、隣接するメモリセル列間で繰り返し単位１４０ｃを１／４ピッチ（クォーターピッチ）分だけずらした配置に相当する。
【０２０２】
ライトワード線ＷＷＬとリードワード線ＲＷＬは、図２３の構成と同様に、交互配置される。
【０２０３】
図２６には、一部のリードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ３およびビット線ＢＬ１〜ＢＬ４と、これらの信号線と対応するメモリセルとが代表的に示される。
【０２０４】
このような配置とすることによって、図２５の配置と同様に、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ３は１つのビット線対を構成し、ビット線ＢＬ３はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。同様に、ビット線ＢＬ２およびＢＬ４は他の１つのビット線対を構成し、ビット線ＢＬ４はデータ読出時において、ビット線ＢＬ２の相補線／ＢＬ２として動作する。
【０２０５】
さらに、ピッチずらしを実行しない図２４の配置と比較して、各トンネル磁気抵抗素子ＴＭＲ同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０２０６】
［実施の形態２の変形例２］
図２７は、実施の形態２の変形例２に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【０２０７】
図２７を参照して、同一列に属するメモリセルＭＣにおいては、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄは、同一側にそれぞれ配置される。一方、１列ごとすなわちビット線ごとに、ソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄは、互いに反転して配置される。したがって、行方向に隣接する２個のメモリセルによって、１個の繰り返し単位１４０ｄが構成される。メモリアレイ１０全体において、繰り返し単位１４０ｄが連続的に配置されて、メモリセルＭＣが行列状に配置される。メモリセルサイズは、図１９と同様に８Ｆ2で示される。
【０２０８】
各メモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、ソース側コンタクト１３０ｓの上層側において、コンタクト１３０ｂを介して対応するビット線ＢＬと接続される。各ライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重なる領域に配置されるので、図１８に示される構造のように、ライトワード線ＷＷＬはビット線ＢＬよりも上層に配置される必要がある。
【０２０９】
図２７には、リードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１〜４およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０２１０】
このような配置とすることによって、図１９、２０等の場合と比較して各トンネル磁気抵抗素子ＴＭＲ同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０２１１】
さらに、選択されたライトワード線ＷＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。
【０２１２】
折返し型ビット線構成に基づくデータ書込においては、２本のビット線ごとに１対のビット線対が構成されて、同一のビット線対を構成する２本の相補ビット線には、互いに逆方向のデータ書込電流が流される。２本の相補ビット線の一端同士を電気的に結合し、さらに、２本の相補ビット線の他端を異なる電圧とそれぞれ結合することによって、データ書込電流のシンク部分を特に設けることなく、データ書込電流を効率的に供給することができる。たとえば、ビット線ＢＬ１およびＢＬ２はビット線対を構成し、ビット線ＢＬ２はデータ書込時において、ビット線ＢＬ１（ＷＢＬ１）の相補線（／ＷＢＬ１）として動作する。
【０２１３】
図２８は、実施の形態２の変形例２に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【０２１４】
図２８を参照して、実施の形態２の変形例２に従う第２の配置例においては、折返し型ビット線構成に基づくデータ書込は実行されず、各ビット線ＢＬごとにデータ書込が実行される点が、図２７に示される第１の構成例の場合と異なる。その他の構成は、図２７と同様であるので、詳細な説明は繰り返さない。
【０２１５】
したがって、ライトワード線ＷＷＬは、図２４および図２５の場合と同様に、配線幅を確保して配置できる。この結果、ライトワード線ＷＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性を向上できる。
【０２１６】
図２９は、実施の形態２の変形例２に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【０２１７】
図２９を参照して、実施の形態２の変形例２に従う第３の配置例は、図２７に示される配置において、各繰り返し単位１４０ｄにおいてメモリセル列ごとの配置を１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。
【０２１８】
ライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重ならないので、ライトワード線ＷＷＬはビット線ＢＬの上層もしくは下層のいずれにも配置できる。その他の配置は、図２７と同様であるので、詳細な説明は繰り返さない。
【０２１９】
図２９には、リードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ３およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０２２０】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ２はビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。
【０２２１】
図３０は、実施の形態２の変形例２に従うＭＴＪメモリセルの第４の配置例を示す概念図である。
【０２２２】
図３０を参照して、実施の形態２の変形例２に従う第４の配置例においては、図２７に示される配置と、ロウ・ストライプ反転配置とが組合される。したがって、２行×２列分の隣接する４個のメモリセルによって、１個の繰り返し単位１４０ｅが構成される。メモリアレイ１０全体において、繰り返し単位１４０ｅが連続的に配置されて、メモリセルＭＣが行列状に配置される。メモリセルサイズは、図２７と同様に８Ｆ2で設計される。
【０２２３】
各ライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄと重なる領域に配置されるので、図１８に示される構造のように、ライトワード線ＷＷＬはビット線ＢＬよりも上層に配置される必要がある。
【０２２４】
図３０には、リードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１〜ＷＷＬ４およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０２２５】
このような配置としても、図２７に示す配置と同様に、セルサイズを増加させることなく、折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。また、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０２２６】
なお、図３０に示される配置においても、図２８の場合と同様に、折返し型ビット線構成に基づくデータ書込を実行せずに、ライトワード線ＷＷＬの配線幅を確保して配置することも可能である。
【０２２７】
図３１は、実施の形態２の変形例２に従うＭＴＪメモリセルの第５の配置例を示す概念図である。
【０２２８】
図３１を参照して、実施の形態２の変形例２に従う第５の配置例は、図３０に示される配置において、各繰り返し単位１４０ｅにおいてメモリセル列ごとの配置を１／４ピッチ（クォーターピッチ）分だけずらした配置に相当する。各ライトワード線ＷＷＬは、図３０と同様に、ビット線ＢＬよりも上層に配置される必要がある。
【０２２９】
図３１には、第１行・第１列〜第４行・第２列までのメモリセルＭＣおよび、これらのメモリセルに対応するリードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ４およびビット線ＢＬ１，ＢＬ２が代表的に示される。
【０２３０】
このような配置とすることによって、選択されたリードワード線ＲＷＬに対応して、１本おきのビット線ＢＬにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線ＢＬ１およびＢＬ２はビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。
【０２３１】
［実施の形態２の変形例３］
図３２は、実施の形態２の変形例３に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【０２３２】
図３２を参照して、実施の形態２の変形例３に従う第１の構成例においては、列方向に隣接メモリセル間でソース側コンタクト１３０ｓが共有される。さらに、繰り返し単位１
４０ｆにかかわらずソース側コンタクト１３０ｓおよびドレイン側コンタクト１３０ｄの各々は、等間隔で配置されるので、各メモリセルＭＣのメモリセルサイズは、６Ｆ2で設
計される。繰り返し単位１４０ｆは、同一のソース側コンタクト１３０ｓを共有する２個のメモリセルＭＣに対応する。メモリアレイ１０において、繰り返し単位１４０ｆが連続的に配置されて、メモリセルＭＣが行列状に配置される。
【０２３３】
この結果、折返し型ビット線構成に基づくデータ書込もしくはデータ読出を実行することはできないものの、メモリアレイをさらに高集積化してＭＲＡＭデバイスの小面積化を図ることができる。
【０２３４】
トンネル磁気抵抗素子ＴＭＲと結合されるドレイン側コンタクト１３０ｄは、各メモリセルごとに配置される。また、ドレイン側コンタクト１３０ｄの上層において、トンネル磁気抵抗素子ＴＭＲは、コンタクト１３０ｂによって対応するビット線ＢＬと接続される。したがって、図３２の配置を実現するには、図１８に示したような、ライトワード線ＷＷＬがビット線ＢＬよりも上層に配置される構造であることが必要である。
【０２３５】
さらに、ビット線ＢＬよりもトンネル磁気抵抗素子ＴＭＲから遠く、より大きなデータ書込電流を流す必要があるライトワード線ＷＷＬの配線幅を確保して、その断面積を大きくできる。この結果、ライトワード線ＷＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性を向上させることができる。
【０２３６】
図３３は、実施の形態２の変形例３に従うＭＴＪメモリセルの第２の配置例を示す概念図である。
【０２３７】
図３３を参照して、実施の形態２の変形例３に従う第２の配置例は、図３２に示される配置において、隣接するメモリセル列間で繰り返し単位１４０ｆを１／２ピッチ（ハーフピッチ）分だけずらした配置に相当する。その他の配置については、図３２と同様であるので詳細な説明は繰り返さない。
【０２３８】
このような配置とすることにより、トンネル磁気抵抗素子ＴＭＲを行方向に沿って交互配置できる。したがって、図３２に示される配置による効果に加えて、メモリセル間における行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。
【０２３９】
図３４は、実施の形態２の変形例３に従うＭＴＪメモリセルの第３の配置例を示す概念図である。
【０２４０】
図３４を参照して、実施の形態２の変形例３に従う第３の配置例は、図３２に示される配置において、隣接するメモリセル列間で繰り返し単位１４０ｆを１／４ピッチ（クォーターピッチ）分だけずらした配置に相当する。
【０２４１】
その他の配置については、図３２と同様であるので詳細な説明は繰り返さない。この結果、図３２に示される配置による効果に加えて、ライトワード線ＷＷＬの電流密度をさらに抑制して、ＭＲＡＭデバイスの信頼性をさらに向上させることができる。
【０２４２】
［実施の形態３］
実施の形態３においては、データ読出において、読出参照電圧を正確に設定するための構成について説明する。
【０２４３】
図３５は、本発明の薄膜磁性体記憶装置におけるデータ読出を説明する概念図である。
図３５を参照して、メモリセルＭＣ１およびＭＣ２は、“０”および“１”の記憶データをそれぞれ保持しているものとする。メモリセルＭＣ１およびＭＣ２は、ビット線ＢＬに接続される。一方、ビット線ＢＬとビット線対を構成するビット線／ＢＬは、ダミーメモリセルＤＭＣと結合される。
【０２４４】
データ読出時において、データ読出回路５０ｒ中の電流供給回路５１によって、一定のセンス電流（データ読出電流）Ｉｓがこれらのメモリセルに対して供給される。同様に、ダミーメモリセルＤＭＣに対しても、たとえば共通のセンス電流Ｉｓが供給される。
【０２４５】
すでに説明したように、記憶データ“１”および“０”をそれぞれ保持するメモリセルにおけるトンネル磁気抵抗素子ＴＭＲの電気抵抗値は、ＲｈおよびＲｌでそれぞれ示される。ここで、ＲｈとＲｌとの差、すなわち記憶データのレベルの違いに応じてトンネル磁気抵抗素子ＴＭＲに生じる電気抵抗値の差をΔＲで示すこととする。一般的に、ΔＲは、Ｒｌの１０〜４０％程度に設計される。
【０２４６】
記憶データ“０”を保持するメモリセルＭＣ１がデータ読出の対象に選択された場合においては、リードワード線ＲＷＬａが活性化されて、メモリセルＭＣ１内のアクセストランジスタＡＴＲがオンする。この結果、トンネル磁気抵抗素子ＴＭＲを含むセンス電流Ｉｓの経路が、電流供給回路５１と接地電圧Ｖｓｓとの間に形成される。この結果、ビット線ＢＬによってデータ読出回路５０ｒに伝達される読出電圧は、ＶＬ＝Ｉｓ・Ｒに落ち着く。ここで、電気抵抗値Ｒには、メモリセルＭＣ１中のトンネル磁気抵抗素子ＴＭＲの電気抵抗値Ｒｌ、アクセストランジスタＡＴＲのチャネル抵抗およびビット線ＢＬ等の配線抵抗等が含まれる。
【０２４７】
一方、記憶データ“１”を保持するメモリセルＭＣ２がデータ読出の対象に選択された場合においては、リードワード線ＲＷＬｂが活性化されてメモリセルＭＣ２に対して同様にセンス電流Ｉｓの経路が形成される。この結果、読出電圧は、ＶＬよりも高いＶＨ＝Ｉｓ・（Ｒ＋ΔＲ）に落ち着く。
【０２４８】
メモリセルと接続されたビット線（図３５におけるＢＬ）と、ダミーメモリセルと接続されたビット線（図３５における／ＢＬ）との間の電圧差を検知・増幅することによって、データ読出は実行される。したがって、ダミーメモリセルを用いて生成される読出参照電圧Ｖｒｅｆを、読出電圧ＶＨおよびＶＬの中間値、すなわち（ＶＨ＋ＶＬ）／２の近傍に正確に設定する必要がある。
【０２４９】
たとえば、ダミーメモリセルＤＭＣを、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｈおよびＲｌを考慮した電気抵抗値Ｒｍ（たとえば、Ｒｍ＝（Ｒｈ＋Ｒｌ）／２）の抵抗素子で構成すれば、共通のセンス電流Ｉｓを流すことによって、適切な読出参照電圧Ｖｒｅｆを生成することができる。
【０２５０】
しかしながら、このような構成とすれば、読出参照電圧Ｖｒｅｆは、ダミーメモリセルにおける電気抵抗値Ｒｍの製造ばらつきに応じて変化してしまう。また、読出参照電圧Ｖｒｅｆの適正なレベルは、データ読出対象となるメモリセルＭＣの製造ばらつきによっても変化する。この結果、製造ばらつきを許容して、データ読出時の信号マージンを確保することが困難になるおそれがある。
【０２５１】
図３６は、実施の形態３に従うダミーメモリセルの第１の構成例を示す回路図である。
図３６を参照して、実施の形態３の第１の構成例に従うダミーメモリセルＤＣＰは、並列に配置された２個のセルユニットＣＵ０およびＣＵ１を備える。セルユニットＣＵ０およびＣＵ１の各々は、メモリセルＭＣと同様の構成を有し、ビット線ＢＬと接地電圧Ｖｓｓとの間に直列に結合された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。
【０２５２】
セルユニットＣＵ０およびＣＵ１にそれぞれ含まれるアクセストランジスタＡＴＲのゲートは、同時に活性化もしくは非活性化されるダミーリードワード線ＤＲＷＬおよびＤＲＷＬ´とそれぞれ接続される。
【０２５３】
セルユニットＣＵ０およびＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。
【０２５４】
ダミーメモリセルＤＣＰに対しては、データ読出時において、電流供給回路５２からメモリセルＭＣに供給されるセンス電流Ｉｓの２倍、すなわち２・Ｉｓの一定電流が供給される。ダミーリードワード線ＤＲＷＬ，ＤＲＷＬ´は、データ読出時において、共に活性化される。
【０２５５】
したがって、データ読出時において、記憶データ“０”および“１”をそれぞれ保持する２個のセルユニットＣＵ０およびＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。この結果、ダミーメモリセルＤＣＰによって生じる読出参照電圧Ｖｒｅｆは、下記のようになる。
【０２５６】
Ｖｒｅｆ＝２・Ｉｓ・１／（１／Ｒ＋１／（Ｒ＋ΔＲ））
＝２・Ｉｓ・（Ｒ＋ΔＲ）／（２＋ΔＲ／Ｒ）
≒（ＶＬ＋ＶＨ）／２ …（１）
同一のメモリアレイ上に同一の製造条件に基づいて作製される、メモリセルＭＣと、ダミーメモリセルＤＣＰを構成するセルユニットＣＵ０およびＣＵ１とのそれぞれにおいて、トンネル磁気抵抗素子ＴＭＲの特性は同様なものとなる可能性が高いので、ダミーメモリセルＤＣＰは、上記（１）式に示すように、読出参照電圧Ｖｒｅｆを読出電圧ＶＨおよびＶＬの間の値に、製造ばらつきを許容して確実に設定することができる。
【０２５７】
図３７は、実施の形態３に従うダミーメモリセルの第２の構成例を示す回路図である。
図３７を参照して、実施の形態３の第２の構成例に従うダミーメモリセルＤＣＳは、直列に配置された２個のセルユニットＣＵ０およびＣＵ１を備える。セルユニットＣＵ０およびＣＵ１の各々は、メモリセルＭＣと同様の構成を有する。
【０２５８】
セルユニットＣＵ０およびＣＵ１にそれぞれ含まれるアクセストランジスタＡＴＲのゲートは、共通のダミーリードワード線ＤＲＷＬと接続される。
【０２５９】
セルユニットＣＵ０およびＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。ダミーメモリセルに対するデータ書込は、並列ダミーセルＤＣＰの場合と同様に実行することができる。
【０２６０】
ダミーメモリセルＤＣＳに対しては、データ読出時において、電流供給回路５２からメモリセルＭＣに供給されるセンス電流Ｉｓの半分、すなわちＩｓ／２の一定電流が供給される。ダミーリードワード線ＤＲＷＬは、データ読出時において、活性化される。
【０２６１】
したがって、データ読出時において、記憶データ“０”および“１”をそれぞれ保持する２個のセルユニットＣＵ０およびＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に直列に接続される。この結果、ダミーメモリセルＤＣＳによって生じる読出参照電圧Ｖｒｅｆは、下記のようになる。
【０２６２】
Ｖｒｅｆ≒（Ｉｓ／２）・（Ｒ＋（Ｒ＋ΔＲ））
＝Ｉｓ・（Ｒ＋ΔＲ／２）＝（ＶＬ＋ＶＨ）／２ …（２）
既に説明したように、メモリセルＭＣと、ダミーメモリセルＤＣＳを構成するセルユニットＣＵ０およびＣＵ１とのそれぞれにおいて、トンネル磁気抵抗素子ＴＭＲの特性は同様になると期待されるので、上記（２）式に示すように、ダミーメモリセルＤＣＳは、読出参照電圧Ｖｒｅｆを、読出電圧ＶＨおよびＶＬの間の値に製造ばらつきを許容して確実に設定することができる。
【０２６３】
また、ダミーメモリセルＤＣＳは、図３６に示したダミーメモリセルＤＣＰと比較してデータ読出時における消費電流が小さい。
【０２６４】
なお、以下において、図３６に示したダミーメモリセルＤＣＰを「並列ダミーセルＤＣＰ」とも称し、図３７に示したダミーメモリセルＤＣＳを「直列ダミーセルＤＣＳ」とも称する。
【０２６５】
［実施の形態３の変形例１］
以下においては、実施の形態３に従うダミーメモリセルを配置したメモリアレイ構成のバリエーションについて説明する。
【０２６６】
図３８は、実施の形態３の変形例１に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０２６７】
図３８を参照して、メモリアレイ１０には、行列状に配置される複数のメモリセルＭＣと、２つのダミー行を形成するように配置される複数のダミーメモリセルとが配置される。ダミーメモリセルとしては、図３６に示した並列ダミーセルＤＣＰが適用される。全てを図示しないが、メモリアレイ１０には、メモリセルＭＣがｎ行×ｍ列（ｎ，ｍ：自然数）に配列されるものとする。
【０２６８】
各並列ダミーセルＤＣＰは、並列に配置された２個のセルユニットＣＵを含む。各セルユニットの構成は、メモリセルＭＣと同様である。このように、並列ダミーセルＤＣＰは、メモリアレイ１０において行列状に配置されるメモリセルＭＣをセルユニットとして用いて構成することができる。したがって、メモリアレイ１０におけるメモリセルＭＣの行数を増やすだけで、製造工程の複雑化を招くことなくダミーメモリセルを容易に配置できる。
【０２６９】
メモリアレイ１０上において、メモリセルＭＣの行にそれぞれ対応して、リードワード線ＲＷＬおよびライトワード線ＷＷＬ（図示せず）が配置される。さらに、メモリセルＭＣの列にそれぞれ対応して、ビット線対ＢＬＰが配置される。各ビット線対ＢＬＰは、相補のビット線ＢＬおよび／ＢＬから構成される。全ての図示は省略するが、メモリアレイ１０全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ，ライトワード線ＷＷＬ１〜ＷＷＬｎ、ビット線対ＢＬＰ１〜ＢＬＰｍ、およびビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍが配置されている。
【０２７０】
図３８においては、メモリセルＭＣの第１および第２行にそれぞれ対応するリードワード線ＲＷＬ１およびＲＷＬ２と、第１および第２列にそれぞれ対応するビット線対ＢＬＰ１およびＢＬＰ２とが代表的に示される。ビット線対ＢＬＰ１は、ビット線ＢＬ１および／ＢＬ１から構成され、ビット線対ＢＬＰ２は、ビット線ＢＬ２および／ＢＬ２から構成されている。
【０２７１】
なお、以下においては、ライトワード線、リードワード線、ビット線およびビット線対を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１、ＢＬ１（／ＢＬ１）、ＢＬＰ１のように表記するものとする。
【０２７２】
メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと結合される。たとえば、第１列に属するメモリセルＭＣについて説明すれば、第１行目のメモリセルは、ビット線ＢＬ１と結合され、第２行目のメモリセルは、ビット線／ＢＬ１と結合される。以下同様に、メモリセルＭＣの各々は、奇数行においてビット線対の一方ずつＢＬ１〜ＢＬｍと接続され、偶数行においてビット線対の他方ずつの／ＢＬ１〜／ＢＬｍと接続される。
【０２７３】
この結果、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍのいずれかが、メモリセルＭＣと結合される。
【０２７４】
２行に渡って配置される複数の並列ダミーセルＤＣＰは、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍとそれぞれと結合される。各並列ダミーセルＤＣＰは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方によって選択される。ダミーリードワード線ＤＲＷＬ１によって選択される並列ダミーセルは、ビット線／ＢＬ１〜／ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２によって選択される残りの並列ダミーセルは、ビット線ＢＬ１〜ＢＬｍとそれぞれ結合される。
【０２７５】
ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２は、各ビット線対の一方ＢＬおよび各ビット線対の他方／ＢＬのうち、選択されたメモリセル行に属するメモリセルＭＣと非接続となった一方を並列ダミーセルＤＣＰとそれぞれ結合するように選択的に活性化される。
【０２７６】
この結果、各ビット線対の一方ずつＢＬ１〜ＢＬｍおよび各ビット線対の他方ずつ／ＢＬ１〜／ＢＬｍは、選択されたメモリセル行に対応する複数のメモリセルＭＣおよび複数の並列ダミーセルとの一方ずつとそれぞれ結合される。
【０２７７】
列デコーダ２５は、コラムアドレスＣＡのデコード結果に応じて、メモリセル列に対応してそれぞれ設けられるコラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【０２７８】
次に、読出／書込制御回路５０に含まれるコラム選択ゲートの構成について説明する。
コラム選択ゲートＣＳＧ１，ＣＳＧ２，…は、メモリセル列に対応してそれぞれ配置される。複数のコラム選択ゲートのうちのいずれか１個は、列デコーダ２５の列選択結果に応じてオン状態となり、データバス対ＤＢＰを構成するデータバスＤＢおよび／ＤＢを、対応するビット線ＢＬおよび／ＢＬとそれぞれ結合する。
【０２７９】
たとえば、コラム選択ゲートＣＳＧ１は、データバスＤＢとビット線ＢＬ１との間に結合されるトランジスタスイッチと、データバス／ＤＢとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、コラム選択線ＣＳＬ１の電圧レベルに応じてオン／オフする。すなわち、コラム選択線ＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、コラム選択ゲートＣＳＧ１は、データバスＤＢおよび／ＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるコラム選択ゲートも同様の構成を有する。
【０２８０】
読出／書込制御回路６０は、メモリアレイ１０を挟んでコラム選択ゲートＣＳＧ１〜ＣＳＧｍと反対側に配置される。
【０２８１】
読出／書込制御回路６０は、ビット線イコライズ信号ＢＬＥＱに応じてオン／オフされるビット線接続トランジスタ６２−１，６２−２，…を有する。ビット線接続トランジスタは、メモリセル列にそれぞれ対応して設けられる。たとえば、ビット線接続トランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ビット線イコライズ信号ＢＬＥＱの活性化（Ｈレベル）に応答して、ビット線ＢＬ１と／ＢＬ１とを電気的に結合する。
【０２８２】
その他のメモリセル列に対応してそれぞれ設けられるビット線接続トランジスタも同様に、ビット線イコライズ信号ＢＬＥＱの活性化に応答して、対応するメモリセル列において、ビット線対を構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。以下においては、ビット線接続トランジスタ６２−１〜６２−ｍを総称して、単にビット線接続トランジスタ６２とも表記する。
【０２８３】
ビット線イコライズ信号ＢＬＥＱは、コントロール回路５によって生成される。ビット線イコライズ信号ＢＬＥＱは、ＭＲＡＭデバイス１のスタンバイ期間、ＭＲＡＭデバイス１のアクティブ期間のうちメモリアレイ１０が非選択状態である場合およびアクティブ期間内でデータ書込動作時において、折返し型で設けられるビット線対を構成するビット線ＢＬおよび／ＢＬを各メモリセル列において接続するために、Ｈレベルに活性化される。
【０２８４】
一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ読出動作時においては、ビット線イコライズ信号ＢＬＥＱはＬレベルに非活性化される。これに応答して、各メモリセル列において、ビット線対を構成するビット線ＢＬおよび／ＢＬの間は非接続とされる。
【０２８５】
また、図示しないプリチャージ回路によって、データ読出前の所定タイミングにおいて、ビット線ＢＬ，／ＢＬの各々は、所定のプリチャージ電圧に設定される。
【０２８６】
図３９は、並列ダミーセルに対するデータ書込を説明する概念図である。
図３９には、ビット線対ＢＬＰ１に対応して設けられる２個の並列ダミーセルＤＣＰに対するデータ書込が代表的に示される。
【０２８７】
図３９を参照して、ビット線ＢＬ１と接続される並列ダミーセルＤＣＰは、セルユニットＣＵ１およびＣＵ２を含む。同様に、ビット線／ＢＬ１と接続される並列ダミーセルＤＣＰは、セルユニットＣＵ３およびＣＵ４を含む。
【０２８８】
ビット線ＢＬ，／ＢＬと交差する方向、すなわち行方向に沿って、ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２が配置される。ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２は、２行に渡って配置される複数の並列ダミーセルＤＣＰの各々において、セルユニットの一方ずつとそれぞれ対応付けられる。
【０２８９】
データ書込時においては、ビット線接続トランジスタ６２−１がオンするので、ビット線対ＢＬＰ１に供給されるデータ書込電流は、ビット線ＢＬ１および／ＢＬ１を往復電流として流れる。
【０２９０】
まず、図中に実線の矢印で表記するように、ダミーライトワード線ＤＷＷＬ１を活性化してデータ書込電流Ｉｐを流すとともに、ビット線対ＢＬＰ１にデータ書込電流＋Ｉｗを流す。これにより、セルユニットＣＵ１およびＣＵ３に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１に対して“１”、セルユニットＣＵ３に対して“０”が書込まれるものとする。
【０２９１】
次に、図中に点線の矢印で表記するように、ダミーライトワード線ＤＷＷＬ２を活性化してデータ書込電流Ｉｐを流すとともに、先程とは反対方向のデータ書込電流−Ｉｗをビット線対ＢＬＰ１に流す。これにより、セルユニットＣＵ２およびＣＵ４に対して、セルユニットＣＵ１およびＣＵ３とそれぞれ異なるレベルの記憶データを書込むことができる。すなわち、セルユニットＣＵ２に対して“０”、セルユニットＣＵ４に対して“１”が書込まれる。
【０２９２】
他のビット線対に対応する並列ダミーセルＤＣＰに対しても、同様のデータ書込が並列に実行される。この結果、２つの書込サイクルによって、各並列ダミーセルＤＣＰを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。
【０２９３】
ダミーメモリセルに対するデータ書込は、ＭＲＡＭデバイスの電源投入時における初期化シーケンスの一環として実行することも、ＭＲＡＭデバイスの動作中において周期的に行なうこともできる。たとえば、メモリアクセス毎に各サイクルにおいて、ダミーメモリセルに対するデータ書込を実行する構成としてもよい。
【０２９４】
再び図３８を参照して、データ読出回路５０ｒは、データ読出時において読出データＤＯＵＴを出力する。データ読出回路５０ｒは、電源電圧Ｖｃｃを受けて内部ノードＮｓ１およびＮｓ２に、一定電流Ｉｓおよび２・Ｉｓをそれぞれ供給するための電流供給回路５１および５２と、内部ノードＮｓ１およびＮｓ２の間の電圧差を増幅して読出データＤＯＵＴを出力する増幅器５３と、内部ノードＮｓ１およびＮｓ２の一方をデータバスＤＢと接続するためのスイッチ５４と、内部ノードＮｓ１およびＮｓ２の他方をデータバス／ＤＢと接続するためのスイッチ５５とを有する。
【０２９５】
スイッチ５４およびスイッチ５５は、行選択信号ＲＡ０に基づいて、互いに相補的な選択を実行する。行選択信号ＲＡ０は、選択されたメモリセル行が、奇数行および偶数行のいずれであるかを示す１ビットの信号である。具体的には、奇数行が選択された場合には、スイッチ５４は、内部ノードＮｓ１とデータバスＤＢとを接続し、スイッチ５５は、内部ノードＮｓ２とデータバス／ＤＢとを接続する。反対に、偶数行が選択された場合には、スイッチ５４は、内部ノードＮｓ２とデータバスＤＢとを接続し、スイッチ５５は、内部ノードＮｓ１とデータバス／ＤＢとを接続する。
【０２９６】
この結果、列選択結果に対応するビット線対において、メモリセルＭＣと接続されたビット線にはセンス電流Ｉｓが供給され、並列ダミーセルと接続されたビット線には、センス電流の２倍の２・Ｉｓが供給される。これにより、内部ノードＮｓ１には、選択されたメモリセルＭＣの記憶データに応じた読出電圧ＶＨもしくはＶＬが生成される。一方、内部ノードＮｓ２には、図３６で説明したように並列ダミーセルによって読出参照電圧Ｖｒｅｆが生成される。
【０２９７】
増幅器５３によって、内部ノードＮｓ１およびＮｓ２の電圧差、すなわち読出電圧ＶＨもしくはＶＬと読出参照電圧Ｖｒｅｆとの電圧差を検知・増幅することによって、選択されたメモリセルの記憶データに応じた読出データＤＯＵＴが生成される。
【０２９８】
このようにして、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、折返し型ビット線構成に基づいた信号マージンの大きいデータ読出を実行できる。
【０２９９】
［実施の形態３の変形例２］
実施の形態３の変形例２においては、開放型ビット線構成において、並列ダミーセルＤＣＰを適用したメモリアレイが示される。
【０３００】
図４０は、実施の形態３の変形例２に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３０１】
図４０を参照して、メモリアレイは、行方向に沿って２つのメモリマットＭＴａおよびＭＴｂに分割される。メモリマットＭＴａおよびＭＴｂの各々において、メモリセルの行にそれぞれ対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬ（図示せず）が配置され、メモリセル列にそれぞれ対応してビット線が配置される。
【０３０２】
メモリマットＭＴａおよびＭＴｂの各々には、同数ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図４０においては、一方のメモリマットＭＴａに配置されるビット線をＢＬ１，ＢＬ２，…と表記し、他方のメモリマットＭＴｂに配置されるビット線を／ＢＬ１，／ＢＬ２，…と表記する。メモリセルＭＣは、各メモリセル行においてビット線ＢＬの各々と結合される。
【０３０３】
図４０においては、メモリセルＭＣの第１および第２行にそれぞれ対応するリードワード線ＲＷＬ１ａ，ＲＷＬ２ａおよびＲＷＬ１ｂ，ＲＷＬ２ｂと、第１および第２列にそれぞれ対応するビット線ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２とが代表的に示される。また、図示しないプリチャージ回路によって、データ読出前の所定タイミングにおいて、ビット線ＢＬ，／ＢＬの各々は、所定のプリチャージ電圧に設定される。
【０３０４】
メモリマットＭＴａおよびＭＴｂの各々において、１つのダミー行を形成するように配置される複数のダミーメモリセルとが配置される。ダミーメモリセルとしては、図３６に示した並列ダミーセルＤＣＰが適用される。
【０３０５】
メモリマットＭＴａに配置される複数の並列ダミーセルＤＣＰは、ビット線ＢＬ１，ＢＬ２，…とそれぞれと結合される。メモリマットＭＴｂに配置される複数の並列ダミーセルＤＣＰは、ビット線／ＢＬ１，／ＢＬ２，…とそれぞれと結合される。
【０３０６】
メモリマットＭＴａに配置される並列ダミーセルＤＣＰの各々は、ダミーリードワード線ＤＲＷＬａによって選択される。一方、メモリマットＭＴｂに配置される並列ダミーセルＤＣＰの各々は、ダミーリードワード線ＤＲＷＬｂによって選択される。
【０３０７】
ダミーリードワード線ＤＲＷＬａおよびＤＲＷＬｂは、データ読出対象のメモリセルが含まれていない、非選択のメモリマットにおいて活性化される。一方、データ読出対象のメモリセルが含まれている、選択されたメモリマットにおいては、行選択結果に対応するリードワード線ＲＷＬが活性化される。
【０３０８】
この結果、選択されたメモリマットにおいて、ビット線はメモリセルＭＣと接続され、非選択のメモリマットにおいて、ビット線は並列ダミーセルＤＣＰと接続される。
【０３０９】
次に、並列ダミーセルＤＣＰに対するデータ書込を説明する。
メモリマットＭＴａおよびＭＴｂの各々において、各並列ダミーセルＤＣＰを構成するセルユニットの一方ずつとそれぞれ対応付けられるように、２本のダミーライトワード線が、ビット線ＢＬ，／ＢＬと交差する方向、すなわち行方向に沿って配置される。メモリマットＭＴａには、ダミーライトワード線ＤＷＷＬａ１およびＤＷＷＬａ２が配置され、メモリマットＭＴｂには、ダミーライトワード線ＤＷＷＬｂ１およびＤＷＷＬｂ２が配置される。
【０３１０】
まず、ダミーライトワード線ＤＷＷＬａ１およびＤＷＷＬｂ１を活性化してデータ書込電流Ｉｐを流すとともに、各ビット線ＢＬ，／ＢＬにデータ書込電流を流すことにより、各並列ダミーセルＤＣＰを構成するセルユニットの一方ずつに同一レベルの記憶データ（たとえば“１”）が書込まれる。
【０３１１】
次に、ダミーライトワード線ＤＷＷＬａ２およびＤＷＷＬｂ２を活性化してデータ書込電流Ｉｐを流すとともに、先程とは反対方向のデータ書込電流を各ビット線ＢＬ，／ＢＬに流すことによって、各並列ダミーセルＤＣＰを構成するセルユニットの残りの一方ずつに先程とは異なるレベルの記憶データ（たとえば“０”）を書込むことができる。
【０３１２】
この結果、２つの書込サイクルによって、各並列ダミーセルＤＣＰを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態３の変形例１と同様とすればよい。
【０３１３】
コラム選択ゲートは、メモリマットＭＴａおよびＭＴｂの各々において、メモリセル列に対応してそれぞれ配置される。メモリマットＭＴａに配置されたコラム選択ゲートＣＳＧ１ａ，ＣＳＧ２ａ，…は、ビット線ＢＬ１，ＢＬ２，…をデータバスＤＢとそれぞれ結合する。一方、メモリマットＭＴｂに配置されたコラム選択ゲートはＣＳＧ１ｂ，ＣＳＧ２ｂ，…、ビッ線／ＢＬ１，／ＢＬ２，…をデータバス／ＤＢとそれぞれ結合する。
【０３１４】
メモリマットＭＴａおよびＭＴｂにそれぞれ配置される、同一のメモリセル列に対応する２個のコラム選択ゲートは、列デコーダ２５の列選択結果に応じて、共通にオン・オフする。したがって、列選択結果に応じたビット線ＢＬおよび／ＢＬが、データバスＤＢおよび／ＤＢとそれぞれ接続される。
【０３１５】
この結果、メモリマットＭＴａが選択される場合には、データバスＤＢは選択メモリセルと接続され、データバス／ＤＢは並列ダミーセルＤＣＰと接続される。反対に、メモリマットＭＴｂが選択される場合には、データバス／ＤＢは選択メモリセルと接続され、データバスＤＢは並列ダミーセルＤＣＰと接続される。
【０３１６】
データ読出回路５０ｒは、図３８に示したのと同様の構成を有し、電流供給回路５１および５２と、増幅器５３と、スイッチ５４およびスイッチ５５とを有する。
【０３１７】
図４０においては、スイッチ５４およびスイッチ５５は、メモリマット選択信号ＭＴ０に基づいて、互いに相補的な選択を実行する。メモリマット選択信号ＭＴ０は、メモリマットＭＴａおよびＭＴｂのいずれが選択されているかを示す１ビットの信号である。具体的には、メモリマットＭＴａが選択された場合には、スイッチ５４は、内部ノードＮｓ１とデータバスＤＢとを接続し、スイッチ５５は、内部ノードＮｓ２とデータバス／ＤＢとを接続する。反対に、メモリマットＭＴｂが選択された場合には、スイッチ５４は、内部ノードＮｓ２とデータバスＤＢとを接続し、スイッチ５５は、内部ノードＮｓ１とデータバス／ＤＢとを接続する。
【０３１８】
この結果、選択されたメモリマットにおいて、メモリセルＭＣと接続されたビット線に対してセンス電流Ｉｓが供給される。一方、非選択のメモリマットにおいて、並列ダミーセルと接続されたビット線にセンス電流の２倍の２・Ｉｓが供給される。これにより、内部ノードＮｓ１には、選択されたメモリセルＭＣの記憶データに応じた読出電圧ＶＨもしくはＶＬが生成される。一方、内部ノードＮｓ２には、図３６で説明したように並列ダミーセルによって読出参照電圧Ｖｒｅｆが生成される。
【０３１９】
したがって、実施の形態３の変形例１と同様に、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、読出電圧ＶＨもしくはＶＬと読出参照電圧Ｖｒｅｆとの電圧差を検知・増幅することによって、信号マージンの大きいデータ読出を実行できる。
【０３２０】
［実施の形態３の変形例３］
図４１は、実施の形態３の変形例３に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３２１】
図４１を参照して、実施の形態３の変形例３に従う構成においては、図３８に示される実施の形態３の変形例１に従う構成と比較して、並列ダミーセルＤＣＰに代えて、図３７に示される直列ダミーセルＤＣＳが配置される点が異なる。さらに、データ読出時において電流供給回路５２からダミーメモリセルに供給される電流量が、メモリセルＭＣに対して供給されるセンス電流Ｉｓの半分、すなわちＩｓ／２に設定される。
【０３２２】
データ読出に関連するその他の部分の構成は、図３８と同様であるので、詳細な説明は繰り返さない。
【０３２３】
図４２は、直列ダミーセルＤＣＳに対するデータ書込を説明する概念図である。
図４２には、ビット線対ＢＬＰ１に対応して設けられる２個の直列ダミーセルＤＣＳに対するデータ書込が代表的に示される。
【０３２４】
図４２を参照して、ビット線ＢＬ１と接続される直列ダミーセルＤＣＳは、セルユニットＣＵ１およびＣＵ２を含む。同様に、ビット線／ＢＬ１と接続される直列ダミーセルＤＣＳは、セルユニットＣＵ３およびＣＵ４を含む。
【０３２５】
ビット線ＢＬ，／ＢＬと交差する方向、すなわち行方向に沿って、ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２が配置される。ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２は、直列ダミーセルＤＣＳの行にそれぞれ対応して設けられる。
【０３２６】
データ書込時においては、ビット線接続トランジスタ６２−１がオンするので、ビット線対ＢＬＰ１に供給されるデータ書込電流は、ビット線ＢＬ１および／ＢＬ１を往復電流として流れる。
【０３２７】
ダミーライトワード線ＤＷＷＬ１を活性化してデータ書込電流Ｉｐを流すとともに、ビット線対ＢＬＰ１にデータ書込電流Ｉｗを流すことにより、セルユニットＣＵ１およびＣＵ２に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１に対して“１”、セルユニットＣＵ２に対して“０”が書込まれるものとする。
【０３２８】
同様に、ダミーライトワード線ＤＷＷＬ２を活性化してデータ書込電流Ｉｐを流すとともに、データ書込電流Ｉｗをビット線対ＢＬＰ１に流すことによって、セルユニットＣＵ３およびＣＵ４に対して、それぞれ異なるレベルの記憶データを書込むことができる。他のビット線対に対応する直列ダミーセルＤＣＳに対しても、同様のデータ書込が並列に実行される。この結果、各直列ダミーセルＤＣＳを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。
【０３２９】
なお、ダミーライトワード線ＤＷＷＬ１およびＤＷＷＬ２を同時に活性化すれば、１つの書込サイクルによって、各直列ダミーセルに対するデータ書込を実行することができる。ダミーメモリセルに対するデータ書込タイミングについては、すでに述べたとおりであるので、説明は繰り返さない。
【０３３０】
データ読出時における動作は、実施の形態３の変形例１と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制および、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。また、メモリセルの信頼性は、トンネル膜（図３におけるトンネルバリア１０４）を流れる電流に大きく依存するが、このような直列型ダミーセルでは、この電流が約半分に減少するので、ダミーセルの信頼性が向上するという利点もある。
【０３３１】
［実施の形態３の変形例４］
図４３は、実施の形態３の変形例４に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３３２】
図４３を参照して、実施の形態３の変形例４に従う構成においては、図４０に示される実施の形態３の変形例２に従う構成と比較して、並列ダミーセルＤＣＰに代えて、図３７に示される直列ダミーセルＤＣＳが配置される点が異なる。さらに、データ読出時において電流供給回路５２からダミーメモリセルに供給される電流量が、メモリセルＭＣに対して供給されるセンス電流Ｉｓの半分、すなわちＩｓ／２に設定される。
【０３３３】
データ読出に関連するその他の部分の構成は、図４０と同様であるので、詳細な説明は繰り返さない。
【０３３４】
次に、直列ダミーセルＤＣＳに対するデータ書込を説明する。
メモリマットＭＴａおよびＭＴｂのそれぞれに対応して、ダミーライトワード線ＤＷＷＬａおよびＤＷＷＬｂが、行方向に沿って配置される。
【０３３５】
まず、ダミーライトワード線ＤＷＷＬａおよびＤＷＷＬｂを活性化してデータ書込電流Ｉｐを流すとともに、奇数列に対応するビット線ＢＬ，／ＢＬの各々にデータ書込電流＋Ｉｗを流すことにより、各直列ダミーセルＤＣＳを構成するセルユニットの一方ずつ（図４３におけるセルユニットＣＵ１およびＣＵ４）に同一レベルの記憶データ（たとえば“１”）が書込まれる。
【０３３６】
次に、ダミーライトワード線ＤＷＷａおよびＤＷＷＬｂを活性化してデータ書込電流Ｉｐを流すとともに、偶数列に対応するビット線ＢＬ，／ＢＬの各々に対して、先程とは反対方向のデータ書込電流−Ｉｗを流すことによって、各直列ダミーセルＤＣＳを構成するセルユニットの残りの一方ずつ（図４３におけるセルユニットＣＵ２およびＣＵ３）に先程とは異なるレベルの記憶データ（たとえば“０”）を書込むことができる。
【０３３７】
この結果、２つの書込サイクルによって、各直列ダミーセルＤＣＳを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態３の変形例１と同様とすればよい。
【０３３８】
データ読出時における動作は、実施の形態３の変形例２と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制を図ることができる。
【０３３９】
［実施の形態３の変形例５］
図４４は、実施の形態３の変形例５に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３４０】
図４４を参照して、実施の形態３の変形例５に従う構成においては、ダミーメモリセルは、ダミー列を構成するように配置される。図４４においては、ダミーメモリセルとして、図３６に示された並列ダミーセルＤＣＰが適用される。
【０３４１】
図４０および図４３に示される開放型ビット線構成の場合と同様に、各メモリセル行において、各ビット線ＢＬごとにメモリセルＭＣが配置される。コラム選択ゲートＣＳＧ１，ＣＳＧ２，…は、対応するコラム選択線ＣＳＬ１，ＣＳＬ２，…の活性化、すなわち列デコーダ２５の列選択結果に応じてオンする。この結果、列選択結果に対応するビット線ＢＬは、データバス対ＤＢＰを構成するデータバスの一方ＤＢと接続される。
【０３４２】
ダミー列を構成する並列ダミーセルＤＣＰは、ダミービット線ＤＢＬと接続される。各並列ダミーセルＤＣＰは、対応するリードワード線ＲＷＬの活性化に応答してダミービット線ＤＢＬと接続される２個のセルユニットを含む。データバス対ＤＢＰを構成するデータバスの他方／ＤＢとダミービット線ＤＢＬとの間には、ダミーコラム選択ゲートＣＳＧｄが配置される。ダミーコラム選択ゲートＣＳＧｄは、ダミーコラム選択線ＣＳＬｄの活性化に応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線ＣＳＬｄは活性化される。
【０３４３】
図４５は、図４４に示される並列ダミーセルに対するデータ書込を説明する概念図である。
【０３４４】
図４５には、第１行および第２行に対応して設けられる２個の並列ダミーセルＤＣＰに対するデータ書込が代表的に示される。
【０３４５】
図４５を参照して、第１行に対応する並列ダミーセルＤＣＰは、セルユニットＣＵ１およびＣＵ２を含む。同様に、第２行に対応する並列ダミーセルＤＣＰは、セルユニットＣＵ３およびＣＵ４を含む。
【０３４６】
メモリセルＭＣの行にそれぞれ対応して配置されるライトワード線ＷＷＬは、同一のメモリセル行に属するメモリセルＭＣおよびセルユニットによって共有される。たとえば、図４５に示されたセルユニットについて、セルユニットＣＵ１はライトワード線ＷＷＬ１と対応し、セルユニットＣＵ２およびＣＵ３はライトワード線ＷＷＬ２と対応し、セルユニットＣＵ４はライトワード線ＷＷＬ３と対応する。
【０３４７】
まず、図中に実線で示されるように、奇数行に対応するライトワード線ＷＷＬ１，ＷＷＬ３，…を活性化してデータ書込電流Ｉｐを流すとともに、ダミービット線ＤＢＬにデータ書込電流＋Ｉｗを流す。これにより、セルユニットＣＵ１およびＣＵ４に対して、同一レベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１およびＣＵ４に対して記憶データ“１”が書込まれるものとする。
【０３４８】
次に、図中に点線で示されるように、偶数行に対応するライトワード線ＷＷＬ２，ＷＷＬ４，…を活性化してデータ書込電流Ｉｐを流すとともに、先程とは反対方向のデータ書込電流−Ｉｗをダミービット線ＤＢＬに流す。これにより、セルユニットＣＵ２およびＣＵ３に対して、セルユニットＣＵ１およびＣＵ４と異なるレベルの記憶データを書込むことができる。すなわち、セルユニットＣＵ２およびＣＵ３に対して記憶データ“０”が書込まれる。
【０３４９】
この結果、２つの書込サイクルによって、各並列ダミーセルＤＣＰを構成する２個のセルユニットのそれぞれに、“１”および“０”の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態３の変形例１と同様とすればよい。
【０３５０】
再び図４４を参照して、データ読出回路５０ｒに代えて配置されるデータ読出回路５０ｒｒは、電流供給回路５１および５２と、増幅器５３とを有する。データ読出回路５０ｒｒは、スイッチ５４および５５を介さずに、内部ノードＮｓ１およびＮｓ２をデータバスＤＢおよび／ＤＢと直接接続する点が、データ読出回路５０ｒと異なる。
【０３５１】
この結果、列選択結果に対応するビット線、すなわちメモリセルＭＣと接続されたビット線にはセンス電流Ｉｓが供給され、並列ダミーセルと接続されたダミービット線には、センス電流の２倍の２・Ｉｓが供給される。
【０３５２】
これにより、内部ノードＮｓ１には、選択されたメモリセルＭＣの記憶データに応じた読出電圧ＶＨもしくはＶＬが生成される。一方、内部ノードＮｓ２には、図３６で説明したように並列ダミーセルによって読出参照電圧Ｖｒｅｆが生成される。
【０３５３】
このように、ダミー列を構成するように並列ダミーセルを配置する構成によっても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。
【０３５４】
［実施の形態３の変形例６］
図４６は、実施の形態３の変形例６に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３５５】
図４６を参照して、実施の形態３の変形例６に従う構成においては、図４４に示される実施の形態３の変形例５に従う構成と比較して、並列ダミーセルＤＣＰに代えて、図３７に示される直列ダミーセルＤＣＳが配置される点が異なる。
【０３５６】
直列ダミーセルＤＣＳは、各メモリセル行に対応して配置される。各直列ダミーセルＤＣＳは、同一のリードワード線ＲＷＬによって選択されるとともに、ダミービット線ＤＢＬ１およびＤＢＬ２の間に直列に接続される２個のセルユニットを有する。
【０３５７】
ダミービット線ＤＢＬ２は、スイッチ６２ｒを介して接地電圧Ｖｓｓと結合される。スイッチ６２ｒは、制御信号ＲＥに応答して、データ読出時においてオンする。
【０３５８】
ダミービット線ＤＢＬ１およびＤＢＬ２と、データバス／ＤＢとの間には、ダミーコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２がそれぞれ接続される。ダミーコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２は、ダミーコラム選択線ＣＳＬｄ１およびＣＳＬｄ２の活性化にそれぞれ応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線ＣＳＬｄ１は活性化され、ダミーコラム選択線ＣＳＬｄ２は非活性化される。
【０３５９】
メモリセルＭＣの列にそれぞれ対応して、接地電圧Ｖｓｓを供給するためのソース線ＳＬ１，ＳＬ２，…が配置される。データ読出時において、各メモリセルＭＣは、ソース線ＳＬを介して接地電圧Ｖｓｓを供給される。
【０３６０】
さらに、データ読出時において電流供給回路５２からダミーメモリセルに供給される電流量が、メモリセルＭＣに対して供給されるセンス電流Ｉｓの半分、すなわちＩｓ／２に設定される。データ読出に関連するその他の部分の構成は、図４０と同様であるので、詳細な説明は繰り返さない。
【０３６１】
図４７は、図４６に示される直列ダミーセルＤＣＳに対するデータ書込を説明する概念図である。図４７には、第１行に対応して設けられる直列ダミーセルＤＣＳに対するデータ書込が代表的に示される。
【０３６２】
図４７を参照して、第１行に対応して設けられる直列ダミーセルＤＣＳは、リードワード線ＲＷＬ１によって選択されるセルユニットＣＵ１およびＣＵ２を有する。
【０３６３】
メモリセルＭＣの行にそれぞれ対応して配置されるライトワード線ＷＷＬは、同一のメモリセル行に属するメモリセルＭＣおよびセルユニットによって共有される。すなわち、第１行に対応して設けられる直列ダミーセルＤＣＳに対するデータ書込は、ライトワード線ＷＷＬ１を用いて実行される。
【０３６４】
データ書込時において、データ書込電流は、データバス／ＤＢによって結合されたダミービット線ＤＢＬ１およびＤＢＬ２によって構成されるビット線対ＤＢＬＰを往復電流として流れる。
【０３６５】
したがって、ライトワード線ＷＷＬ１を活性化してデータ書込電流Ｉｐを流すとともに、ダミービット線ＤＢＬ１およびＤＢＬ２にデータ書込電流Ｉｗを流すことにより、セルユニットＣＵ１およびＣＵ２に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１に対して“１”、セルユニットＣＵ２に対して“０”が書込まれるものとする。
【０３６６】
同様に、他のメモリセル行に対応する直列ダミーセルＤＣＳに対しても、同様のデータ書込が並列に実行される。この結果、各直列ダミーセルＤＣＳを構成する２個のセルユニットのそれぞれに対して、１つの書込サイクルによって、“１”および“０”の記憶データを書込むことができる。
【０３６７】
データ読出時における動作は、実施の形態３の変形例５と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制および、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。既に説明したように、このような直列型ダミーセルでは、トンネル膜を流れる電流が約半分に減少するので、ダミーセルの信頼性が向上するという利点もある。
【０３６８】
さらに、同一方向に配置されるダミービット線ＤＢＬ１，ＤＢＬ２、ビット線ＢＬおよびソース線ＳＬの各々について、単位長当たりの電気抵抗値を同様に設計することにより、メモリセルＭＣおよびダミーメモリセルのそれぞれに供給されるセンス電流Ｉｓの電流経路の電気抵抗値を、選択メモリセル行の位置に関らず一様に設定することができる。この結果、選択メモリセル行の位置に依存したセンス電流量の変動を防止して、データ読出時の信号マージンをさらに向上できる。
【０３６９】
［実施の形態３の変形例７］
図４８は、実施の形態３の変形例７に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。
【０３７０】
図４８を参照して、実施の形態３の変形例７に従う構成においては、図４４に示される実施の形態３の変形例５に従う構成と比較して、各並列ダミーセルＤＣＰが２列にわたって配置されるセルユニットによって構成される点が異なる。すでに説明したように、セルユニットＣＵの構成は、メモリセルＭＣと同様である。
【０３７１】
このような構成とすることにより、ダミー列部分におけるセルユニットと正規のメモリセルとを同様のピッチで配置できる。すなわち、単純に２列分余分に配置されたメモリセルＭＣをセルユニットＣＵとして用いて、並列ダミーセルＤＣＰを容易に作製できる。
【０３７２】
並列ダミーセルＤＣＰは、各メモリセル行に対応して配置される。各並列ダミーセルＤＣＰは、同一のリードワード線ＲＷＬによって選択される２個のセルユニットＣＵを有する。
【０３７３】
セルユニットの列にそれぞれ対応して、ダミービット線ＤＢＬ１およびＤＢＬ２が配置される。
【０３７４】
さらに、ダミービット線ＤＢＬ１およびＤＢＬ２と、データバス／ＤＢとの間には、ダミーコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２がそれぞれ接続される。ダミーコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２は、ダミーコラム選択線ＣＳＬｄ１およびＣＳＬｄ２の活性化にそれぞれ応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線ＣＳＬｄ１およびＣＳＬｄ２は活性化される。
【０３７５】
データ読出に関連するその他の部分の構成は、図４０と同様であるので、詳細な説明は繰り返さない。
【０３７６】
図４９は、図４８に示される並列ダミーセルに対するデータ書込を説明する概念図である。図４９には、第１行に対応して設けられる並列ダミーセルＤＣＰに対するデータ書込が代表的に示される。
【０３７７】
図４９を参照して、第１行に対応して設けられる並列ダミーセルＤＣＰは、リードワード線ＲＷＬ１によって選択されるセルユニットＣＵ１およびＣＵ２を有する。
【０３７８】
メモリセルＭＣの行にそれぞれ対応して配置されるライトワード線ＷＷＬは、同一のメモリセル行に属するメモリセルＭＣおよびセルユニットＣＵによって共有される。すなわち、第１行に対応して設けられる並列ダミーセルＤＣＰに対するデータ書込は、ライトワード線ＷＷＬ１を用いて実行される。
【０３７９】
データ書込時において、データ書込電流は、データバス／ＤＢによって結合されたダミービット線ＤＢＬ１およびＤＢＬ２によって構成されるビット線対ＤＢＬＰを往復電流として流れる。
【０３８０】
したがって、ライトワード線ＷＷＬ１を活性化してデータ書込電流Ｉｐを流すとともに、ダミービット線ＤＢＬ１およびＤＢＬ２に往復電流としてデータ書込電流Ｉｗを流すことにより、セルユニットＣＵ１およびＣＵ２に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットＣＵ１に対して“１”、セルユニットＣＵ２に対して“０”が書込まれるものとする。
【０３８１】
同様に、他のメモリセル行に対応する並列ダミーセルＤＣＰに対しても、同様のデータ書込が並列に実行される。この結果、各並列ダミーセルＤＣＰを構成する２個のセルユニットのそれぞれに対して、１つの書込サイクルによって、“１”および“０”の記憶データを書込むことができる。
【０３８２】
データ読出時における動作は、実施の形態３の変形例５と同様であるので詳細な説明は繰り返さない。このように、実施の形態３の変形例７の構成としても、製造ばらつきを許容して読出電圧ＶＨおよびＶＬの間の値に確実に設定された読出参照電圧Ｖｒｅｆを用いて、信号マージンの大きいデータ読出を実行できる。さらに、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。
【０３８３】
なお、実施の形態３およびその変形例において、メモリセルＭＣおよびダミーメモリセルを構成するセルユニットについて、図１４および図１５に示した、ダイオードをアクセス素子として用いたＭＴＪメモリセルの構成を適用することも可能である。
【０３８４】
［実施の形態４］
実施の形態４においては、ＭＴＪメモリセルと同様のトンネル磁気抵抗素子を用いて構成されるダミーメモリセルの構成例が示される。
【０３８５】
図５０は、実施の形態４に従うダミーメモリセルの第１の構成例を説明する概念図である。
【０３８６】
図５０（ａ）には、比較のために通常のメモリセルＭＣの構造が示される。
図５０（ａ）を参照して、メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、リードワード線ＲＷＬの活性化に応答してターンオンするので、これに応じて、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬまたは／ＢＬと、接地電圧Ｖｓｓとの間に電気的に結合されてセンス電流Ｉｓの供給を受ける。
【０３８７】
トンネル磁気抵抗素子ＴＭＲは、実施の形態１で説明したように、反強磁性体層１０１、固定磁気層１０２、自由磁気層１０３および絶縁膜で形成されるトンネルバリア１０４を含む。固定磁気層１０２が一定の固定方向に磁化されている一方で、自由磁気層１０３は、データ書込電流によって発生したデータ書込磁界に応じた方向に磁化される。なお、図５０以降においては表記の都合上、トンネルバリア１０４を、実施の形態１とは異なるハッチング模様によって示す。
【０３８８】
たとえば、データ書込電流を書込データのデータレベルに応じて制御することにより、データ“０”を記憶する場合には、自由磁気層１０３を固定磁気層１０２と平行に磁化し、これに対してデータ“１”を記憶するときは、自由磁気層１０３を固定磁気層１０２とは反対方向に磁化する。したがって、記憶データが“０”である場合の電気抵抗値Ｒｌは、記憶データが“１”である場合の電気抵抗値Ｒｈよりも小さくなる。したがって、選択メモリセルに対応するビット線ＢＬ（／ＢＬ）は、選択メモリセルの記憶データレベルに応じた、すなわち電気抵抗値ＲｈおよびＲｌにそれぞれ応じた電圧変化が生じる。
【０３８９】
図５０（ｂ）には、実施の形態４の第１の構成例に従うダミーメモリセルＤＭＣａが示される。
【０３９０】
ダミーメモリセルＤＭＣａは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に接続される、ダミーアクセストランジスタＡＴＲｄおよびトンネル磁気抵抗素子ＴＭＲｄａを有する。
【０３９１】
ここで、リファレンスビット線ＢＬｒｅｆは、図３８等における、ビット線ＢＬおよび／ＢＬのうちの選択メモリセルと結合されない一方および図４４等におけるダミービット線ＤＢＬを総称するものである。リファレンスビット線ＢＬｒｅｆには、データ読出時において、選択メモリセルと結合されたビット線ＢＬ（あるいは／ＢＬ）の電圧と比較される読出参照電圧Ｖｒｅｆが生成される。
【０３９２】
ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンする。ダミーアクセストランジスタＡＴＲｄのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲｄａは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に電気的に結合されて、センス電流Ｉｓが流される。ターンオン時におけるダミーアクセストランジスタＡＴＲｄのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等である。
【０３９３】
トンネル磁気抵抗素子ＴＭＲｄａは、トンネル磁気抵抗素子ＴＭＲと同様に設計された、反強磁性体層１０１、固定磁気層１０２、自由磁気層１０３およびトンネルバリア１０４を含む。トンネル磁気抵抗素子ＴＭＲｄａは、自由磁気層１０３が、固定磁気層１０２の固定された磁化方向とは直交する方向に磁化される点が、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと比較して異なる。一方、トンネル磁気抵抗素子ＴＭＲｄａは、トンネル磁気抵抗素子ＴＭＲと同一の形状を有する。
【０３９４】
したがって、トンネル磁気抵抗素子ＴＭＲｄａの電気抵抗Ｒｍは、メモリセルＭＣにおいて、自由磁気層１０３が固定磁気層１０２と同一方向に磁化された場合（電気抵抗値Ｒｌ）と、自由磁気層１０３が固定磁気層１０２と反対方向に磁化された場合（電気抵抗値Ｒｈ）との中間値に設定される。既に説明したとおり、電気抵抗Ｒｍは、Ｒｍ＝Ｒｌ＋（ΔＲ／２）に設定されることが望ましいが、固定磁気層１０２および自由磁気層１０３のそれぞれの磁化方向を互いに直交させることにより、簡易に電気抵抗Ｒｍを望ましい値に近づけることができる。
【０３９５】
このような構成とすることにより、メモリセルと同様の構成のトンネル磁気抵抗素子を有し、製造工程の複雑化を招くことなく作製可能なダミーメモリセルによって、リファレンスビット線ＢＬｒｅｆに、適正な読出参照電圧Ｖｒｅｆを生成できる。
【０３９６】
図５１は、実施の形態４に従う第２の構成例のダミーメモリセルの構成を示す構造図である。
【０３９７】
図５１を参照して、実施の形態４の第２の構成例に従うダミーメモリセルＤＭＣｂは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に接続される、ダミーアクセストランジスタＡＴＲｄおよびトンネル磁気抵抗素子ＴＭＲｄｂとを有する。ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタＡＴＲｄのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等である。
【０３９８】
したがって、ダミーリードワード線ＤＲＷＬの活性化に応答して、トンネル磁気抵抗素子ＴＭＲｄｂは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓの間に電気的に結合されて、センス電流Ｉｓが流される。
【０３９９】
ダミーメモリセルＤＭＣｂにおいて、トンネル磁気抵抗素子ＴＭＲｄｂは、メモリセル中のトンネル磁気抵抗素子ＴＭＲと同様の形状を有するが、チップ上において、縦および横を入れ換えて、すなわち９０°回転された状態で配置される。また、自由磁気層１０３は、長手方向に磁化されるが、固定磁気層１０２は、自由磁気層の磁化方向とは直交する方向に磁化されている。
【０４００】
したがって、トンネル磁気抵抗素子ＴＭＲｄｂの電気抵抗値は、図５０に示したトンネル磁気抵抗素子ＴＭＲｄａと同様に、メモリセルＭＣの電気抵抗ＲｈおよびＲｌの中間値に設定される。
【０４０１】
図５０および図５１に示されるように、トンネル磁気抵抗素子ＴＭＲｄａおよびＴＭＲｄｂにおける固定磁気層１０２の磁化方向と、メモリセルＭＣ内のトンネル磁気抵抗素子ＴＭＲの磁化方向とは同一である。したがって、チップ製造時において、メモリセル中の固定磁気層と、ダミーメモリセル中の固定磁気層とを、同時に一方向に磁化できるので、製造工程が簡易化される。
【０４０２】
また、図５１に示したトンネル磁気抵抗素子ＴＭＲｄｂにおいては、自由磁気層１０３を長手方向、すなわち磁化容易軸方向に沿って容易に磁化できる。
【０４０３】
図５２は、実施の形態４に従うダミーメモリセルの第３の構成例を示す概念図である。
図５２を参照して、実施の形態４の第３の構成例に従うダミーメモリセルＤＭＣｃは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に結合されるＫ個（Ｋ：２以上の整数）のトンネル磁気抵抗素子ＴＭＲｄｃとダミーアクセストランジスタＡＴＲ
ｄとを備える。図５２においては、一例としてＫ＝２である場合が示される。
【０４０４】
ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタＡＴＲｄのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等である。
【０４０５】
図５３は、トンネル磁気抵抗素子ＴＭＲｄｃの構成を示す構造図である。
図５３を参照して、トンネル磁気抵抗素子ＴＭＲｄｃは、メモリセルＭＣ中のトンネル磁気磁気抵抗素子ＴＭＲをＫ個分併せて構成される。すなわち、トンネル磁気抵抗素子ＴＭＲｄｃの面積は、トンネル磁気抵抗素子ＴＭＲのＫ倍になる。トンネル磁気抵抗素子ＴＭＲｄｃにおいても、図５０および図５１に示したトンネル磁気抵抗素子ＴＭＲｄａおよびＴＭＲｄｂと同様に、固定磁気層１０２と自由磁気層１０３は、互いに直交する方向に磁化される。したがって、トンネル磁気抵抗素子ＴＭＲｄｃの電気抵抗は、その面積に応じてＲｍ／Ｋになる。
【０４０６】
特に、たとえばＫ＝２として、トンネル磁気抵抗素子ＴＭＲｄｃの形状を正方形に近づけることによって、固定磁気層１０２および自由磁気層１０３のそれぞれにおける磁化状態を安定化することができる。
【０４０７】
再び図５２を参照して、このように構成されたトンネル磁気抵抗素子ＴＭＲｄｃを、Ｋ個直列に接続することにより、ダミーメモリセルＤＭＣｃの電気抵抗を、ダミーメモリセルＤＭＣａおよびＤＭＣｂと同様に設定して、ダミーリードワード線ＤＲＷＬの活性化に応答して、適正な読出参照電圧Ｖｒｅｆをリファレンスビット線ＢＬｒｅｆに生成することができる。
【０４０８】
また、複数個のトンネル磁気抵抗素子ＴＭＲｄｃを直列接続することにより、各トンネル磁気抵抗素子において、絶縁膜で形成されるトンネルバリア１０４に印加される電圧を抑制することができる。実施の形態３で説明したように、一般的なダミーメモリセルの配置に従えば、多数のメモリセルＭＣに対して、１個の割合でダミーメモリセルＤＭＣが配置されるので、ダミーメモリセルＤＭＣを構成するトンネル磁気抵抗素子中のトンネルバリア（絶縁膜）には、高頻度で電圧（電界）が印加される。したがって、ダミーメモリセルを構成するトンネル磁気抵抗素子中の各トンネルバリアの印加電圧を低減することによって、ダミーメモリセルの信頼性を向上することができる。
【０４０９】
図５４は、実施の形態４に従うダミーメモリセルの第４の構成例を示す概念図である。
図５４を参照して、実施の形態４に従う第４の構成例のダミーメモリセルＤＭＣｄは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に結合される、トンネル磁気抵抗素子ＴＭＲｄｄおよびダミーアクセストランジスタＡＴＲｄを有する。ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタＡＴＲｄのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等である。
【０４１０】
トンネル磁気抵抗素子ＴＭＲｄｄは、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同等の面積を有し、かつ、その形状は正方形に近くなるように形成される。この結果、ダミーメモリセルＤＭＣｄは、単一のトンネル磁気抵抗素子ＴＭＲｄｄで形成される。また、トンネル磁気抵抗素子ＴＭＲｄｄの固定磁気層１０２と自由磁気層１０３とは、互いに直交する方向に磁化されるが、それぞれの磁化層における磁化状態を安定化できる。
【０４１１】
このような構成としても、ダミーリードワード線ＤＲＷＬの活性化に応答して、リファレンスビット線ＢＬｒｅｆに適正な読出参照電圧Ｖｒｅｆを生成することができる。
【０４１２】
なお、上述したトンネル磁気抵抗素子ＴＭＲｄａ〜ＴＭＲｄｄの各々に対しては、自由磁気層１０３を所定方向に磁化するためのデータ書込動作を実行する必要がある。
【０４１３】
ダミーメモリセルに対するデータ書込は、ＭＲＡＭデバイスの動作中において、周期的に行なうことができる。たとえば、各データ書込サイクルにおいて、選択メモリセルと同一のメモリセル列に属するダミーメモリセルに対して、データ書込動作を実行する構成することができる。このような構成とすれば、ダミーメモリセルにおける記憶データを所定の内容により確実に維持できる。
【０４１４】
あるいは、チップ製造後の動作テスト時もしくはＭＲＡＭデバイスの電源投入後の初期化サイクルにおいて、通常動作とは別にテストモードを設定して、各ダミーメモリセルに対してデータ書込動作を実行する構成とすることもできる。このような構成とすれば、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定内容のデータを書込ことができる。
【０４１５】
［実施の形態４の変形例１］
以下、実施の形態４の変形例においては、ダミーメモリセル中のトンネル磁気抵抗素子が、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の電気抵抗を有する構成について説明する。
【０４１６】
図５５は、実施の形態４の変形例１に従うダミーメモリセルの構成を示す概念図である。
【０４１７】
図５５を参照して、実施の形態４の変形例１に従うダミーメモリセルＤＭＣｅは、トンネル磁気抵抗素子２０１、２０２、２０３および２０４と、アクセストランジスタＡＴＲｄｄとを含む。
【０４１８】
トンネル磁気抵抗素子２０１〜２０４は、リファレンスビット線ＢＬｒｅｆとダミーアクセストランジスタＡＴＲｄｄとの間に直並列に接続される。すなわち、トンネル磁気抵抗素子２０１および２０２は、ビット線ＢＬｒｅｆとダミーアクセストランジスタＡＴＲｄｄの間に直列に接続される。同様に、トンネル磁気抵抗素子２０３および２０４は、リファレンスビット線ＢＬｒｅｆとダミーアクセストランジスタＡＴＲｄｄとの間に直列に接続される。すなわち、トンネル磁気抵抗素子２０１および２０２と、トンネル磁気抵抗素子２０３および２０４とは、互いに並列に接続されている。このように、各トンネル磁気抵抗素子は、他の少なくとも１つのトンネル磁気抵抗素子と直列に接続される。
【０４１９】
トンネル磁気抵抗素子２０１〜２０４の各々は、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の形状および構成を有し、各々の電気抵抗値は、メモリセルＭＣにおける電気抵抗値Ｒｌに等しい。すなわち、トンネル磁気抵抗素子２０１〜２０４の各々においては、データ“０”を記憶するメモリセルと同様に、自由磁気層１０３と固定磁気層１０２との磁化方向は平行である。したがって、自由磁気層１０３に代えて、固定的な磁化方向を有する磁化層を用いることも可能である。この場合には、ダミーメモリセル中のトンネル磁気抵抗素子に対する磁化をチップ製造時のみで完了することができるので、実動作時においてダミーメモリセルへのデータ書込が不要となる。
【０４２０】
図５６は、ダミーメモリセルＤＭＣｅの等価回路を示す回路図である。
図５６を参照して、ダミーメモリセルＤＭＣｅにおいて、リファレンスビット線ＢＬｒｅｆおよびダミーアクセストランジスタＡＴＲｄｄの間に直並列に接続されるトンネル磁気抵抗素子２０１〜２０４の合成抵抗は、Ｒｌに等しくなる。一方、ダミーアクセストランジスタＡＴＲｄｄのターンオン時におけるチャネル抵抗ＲＴＧ（ｄｍ）は、メモリセルＭＣ中のアクセストランジスタＡＴＲのターンオン時におけるチャネル抵抗をＲＴＧ（ＭＣ）とすると、ＲＴＧ（ｄｍ）＝ＲＴＧ（ＭＣ）＋（ΔＲ／２）で示される。
【０４２１】
ダミーアクセストランジスタＡＴＲｄｄにおいて、メモリセルＭＣ中のアクセストランジスタＡＴＲと比較して、チャネル幅Ｗおよびチャネル長Ｌの比、すなわちＷ／Ｌを小さくすることにより、上述のチャネル抵抗ＲＴＧ（ｄｍ）を得ることができる。具体的には、アクセストランジスタＡＴＲおよびダミーアクセストランジスタＡＴＲｄｄの各々のチャネル幅を同等に設計し、かつ、ダミーアクセストランジスタＡＴＲｄｄのチャネル長ＬをアクセストランジスタＡＴＲより長く設計することによって、ターンオン時においてチャネル抵抗ＲＴＧ（ｄｍ）を有するダミーアクセストランジスタＡＴＲｄｄを作製することができる。
【０４２２】
このような構成とすることにより、ダミーリードワード線ＤＲＷＬの活性化に応答してセンス電流Ｉｓが流されるダミーメモリセルＤＭＣｅによって、リファレンスビット線ＢＬｒｅｆに適正な読出参照電圧Ｖｒｅｆを生成することができる。さらに、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓの間に複数個のトンネル磁気抵抗素子が直列に接続されるので、図５２に示したダミーメモリセルＤＭＣｃと同様に、高頻度で電圧が印加されるダミーメモリセルにおいて、トンネルバリア（絶縁膜）の信頼性を向上することができる。
【０４２３】
［実施の形態４の変形例２］
図５７は、実施の形態４の変形例２に従うダミーメモリセルの構成を示す概略図である。
【０４２４】
図５７を参照して、実施の形態４の変形例２に従うダミーメモリセルＤＭＣｆは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に接続される、メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲおよびダミーアクセストランジスタＡＴＲｄｄとを含む。ダミーメモリセルＤＭＣｆにおいては、トンネル磁気抵抗素子ＴＭＲの自由磁気層１０３の磁化方向は、固定磁気層１０２と同一方向に固定される。この結果、トンネル磁気抵抗素子ＴＭＲの電気抵抗値はＲｌに固定される。また、単一のトンネル磁気抵抗素子ＴＭＲに代えて、図５５に示した、合成抵抗がＲｌとなる直並列に接続された複数のトンネル磁気抵抗素子を適用してもよい。
【０４２５】
したがって、図５５に示したダミーメモリセルＤＭＣｅと同様に、トンネル磁気抵抗素子に対する磁化をチップ製造時のみで完了することができるので、実動作時におけるデータ書込が不要となる。
【０４２６】
実施の形態４の変形例２に従う構成においては、ダミーリードワード線ＤＲＷＬの活性化時における電圧ＶＤＷＬが調整可能な可変電圧とされる。
【０４２７】
図５８は、実施の形態４の変形例２に従うダミーメモリセルの動作を説明するタイミングチャートである。
【０４２８】
図５８を参照して、データ書込時については、メモリセルＭＣに対するデータ書込の動作波形が示される。すなわち、データ書込時においては、ダミーリードワード線ＤＲＷＬはＬレベル（接地電圧：Ｖｓｓ）に非活性化されており、選択メモリセルに対して、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流Ｉｐおよび±Ｉｗによってデータ書込が実行される。既に説明したように、ダミーメモリセルＤＭＣｆに対するデータ書込動作は、実動作時には不要である。
【０４２９】
データ読出時においては、選択行に対応するリードワード線ＲＷＬがＨレベルに活性化（電源電圧Ｖｃｃ）に活性化される。一方、ダミーリードワード線ＤＲＷＬは、リファレンスビット線ＢＬｒｅｆにダミーメモリセルＤＭＣｆを結合するためにＨレベルに活性化される。ダミーリードワード線ＤＲＷＬは、活性化時（Ｈレベル）において、可変電圧ＶＤＷＬに設定される。選択メモリセルに対応するビット線およびダミーメモリセルと結合されるリファレンスビット線ＢＬｒｅｆのそれぞれには、センス電流Ｉｓが供給される。
【０４３０】
可変電圧ＶＤＷＬは、ダミーメモリセルＤＭＣｆ中のアクセストランジスタＡＴＲｄｄのチャネル抵抗が、ＲＴＧ（ｄｍ）となるように調整可能である。この結果、リファレンスビット線ＢＬｒｅｆにおいて、選択メモリセルが“１”および“０”をそれぞれ記憶している場合に対応するビット線電圧の中間値である読出参照電圧Ｖｒｅｆを生成することができる。
【０４３１】
このような構成とすることにより、ダミーアクセストランジスタＡＴＲｄｄやトンネル磁気抵抗素子ＴＭＲの製造時ばらつきに対応して、ダミーメモリセルＤＭＣｆによって生じる電気抵抗を最適に調整することができる。この結果、読出参照電圧Ｖｒｅｆを、最大のデータ読出マージンを確保できるレベルに調整することができる。
【０４３２】
［実施の形態４の変形例３］
図５９は、実施の形態４の変形例３に従うダミーメモリセルの構成を示す概念図である。
【０４３３】
図５９を参照して、実施の形態４の変形例３に従うダミーメモリセルＤＭＣｇは、トンネル磁気抵抗素子ＴＭＲと、ダミーアクセストランジスタＡＴＲｄ１およびＡＴＲｄ２とを有する。トンネル磁気抵抗素子ＴＭＲ、ダミーアクセストランジスタＡＴＲｄ１およびＡＴＲｄ２は、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓの間に直列に結合される。
【０４３４】
トンネル磁気抵抗素子ＴＭＲにおいては、図５７に示したダミーメモリセルＤＭＣｆの場合と同様に、自由磁気層１０３の磁化方向は、固定磁気層１０２と同一方向に固定される。この結果、トンネル磁気抵抗素子ＴＭＲの電気抵抗値はＲｌに固定される。
【０４３５】
アクセストランジスタＡＴＲｄ１のゲートは、対応するダミーリードワード線ＤＲＷＬと接続される。一方、アクセストランジスタＡＴＲｄ２のゲートは、制御電圧Ｖｒｍを供給する配線ＤＲＷＬｔと接続される。アクセストランジスタＡＴＲｄ１における、チャネル長とチャネル幅との比Ｗ／Ｌは、メモリセルＭＣ中のアクセストランジスタＡＴＲと同様に設計される。一方、アクセストランジスタＡＴＲｄ２における、チャネル長とチャネル幅との比Ｗ／Ｌは、ダミーアクセストランジスタＡＴＲｄｄと同様に設計される。
【０４３６】
次に、ダミーメモリセルＤＭＣｇの動作について説明する。
図６０を参照して、データ読出時において、ダミーリードワード線ＤＲＷＬの活性化時における電圧は、選択メモリセルに対応するリードワード線ＲＷＬと同様に、電源電圧Ｖｃｃに設定される。一方、アクセストランジスタＡＴＲｄ２のゲートと接続される配線ＤＲＷＬｔは、制御電圧Ｖｒｍを伝達する。
【０４３７】
したがって、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンされたダミーアクセストランジスタＡＴＲｄ１は、リードワード線ＲＷＬの活性化に応答してターンオンされた、選択メモリセルＭＣ中のアクセストランジスタＡＴＲと同様のチャネル抵抗ＲＴＧ（ＭＣ）を有する。
【０４３８】
一方、ダミーアクセストランジスタＡＴＲｄ２のチャネル抵抗は、制御電圧Ｖｒｍに応じて変化する。したがって、ダミーアクセストランジスタＡＴＲｄ２のチャネル抵抗がΔＲ／２となるように制御電圧Ｖｒｍを調整することによって、リファレンスビット線ＢＬｒｅｆに生成される読出参照電圧Ｖｒｅｆの電圧レベルを、適正に調整できる。この結果、制御電圧Ｖｒｍのチューニングによって、読出参照電圧Ｖｒｅｆを最大のデータ読出マージンを確保できるレベルに調整することができる。
【０４３９】
データ書込時における動作は、図５８と同様であるので詳細な説明は省略する。なお、ダミーメモリセルＤＭＣｇに磁化方向は一定方向であるので、実動作時において、ダミメモリセルに対してデータ書込動作を行なう必要がない。なお、データ書込においては、配線ＤＲＷＬｔに対する制御電圧Ｖｒｍの供給を停止してもよい。
【０４４０】
［実施の形態４の変形例４］
図６１は、実施の形態４の変形例４に従うダミーメモリセルの構成を示す概念図である。
【０４４１】
図６１を参照して、実施の形態４の変形例４に従うダミーメモリセルＤＭＣｈは、トンネル磁気抵抗素子２０５、２０６、２０７および２０８と、ダミーアクセストランジスタＡＴＲｄとを有する。トンネル磁気抵抗素子２０５、２０６、２０７および２０８は、リファレンスビット線ＢＬｒｅｆとダミーアクセストランジスタＡＴＲｄとの間に直並列に接続される。トンネル磁気抵抗素子２０５〜２０８の各々は、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の形状および構成を有する。
【０４４２】
トンネル磁気抵抗素子２０５および２０６の一方ずつは、記憶データ“１”および“０”を書込まれて、電気抵抗値ＲｌおよびＲｈをそれぞれ有する。同様に、トンネル磁気抵抗素子２０７および２０８の一方ずつも、電気抵抗値ＲｌおよびＲｈをそれぞれ有する。したがって、トンネル磁気抵抗素子２０５〜２０８の合成抵抗は、（Ｒｈ＋Ｒｌ）／２＝Ｒｌ＋（ΔＲ／２）となる。
【０４４３】
ダミーアクセストランジスタＡＴＲｄは、ダミーリードワード線ＤＲＷＬの活性化に応答してターンオンし、そのチャネル抵抗は、メモリセルＭＣ中のアクセストランジスタＡＴＲと同等のＲＴＧ（ＭＣ）である。したがって、ダミーリードワード線ＤＲＷＬの活性化時において、リファレンスビット線ＢＬｒｅｆに、適正な読出参照電圧Ｖｒｅｆを生成することができる。
【０４４４】
図６２は、図６１に示したトンネル磁気抵抗素子に対するデータ書込を説明する概念図である。
【０４４５】
図６２においては、１つのダミーメモリセルＤＭＣｈを構成するトンネル磁気抵抗素子２０５〜２０８を２行×２列に配置する構成が示される。このような構成とすれば、各メモリセル列に対応して、ダミーメモリセルＤＭＣｈを配置することができる。図６２においては、第１番目のメモリセル列に対応するダミーメモリセルの配置が示される。データ書込時においては、ビット線ＢＬ１および／ＢＬ１の一端を電気的に結合して、往復電流としてデータ書込電流±Ｉｗが流される。
【０４４６】
まず、ダミーライトワード線ＤＷＷＬ１を活性化した状態で、ビット線ＢＬ１および／ＢＬ１にデータ書込電流Ｉｗを流すことによって、トンネル磁気抵抗素子２０５および２０６に、“１”および“０”の記憶データを書込むことができる。この結果、トンネル磁気抵抗素子２０５および２０６の電気抵抗値は、ＲｈおよびＲｌにそれぞれ設定される。
【０４４７】
次に、ダミーライトワード線ＤＷＷＬ２を活性化してデータ書込電流Ｉｐを流すとともに、ビット線ＢＬ１および／ＢＬ１に先程と同一方向のデータ書込電流Ｉｗを流すことによって、トンネル磁気抵抗素子２０７および２０８のそれぞれに、“１”および“０”の記憶データを書込むことができる。この結果、トンネル磁気抵抗素子２０７および２０８の電気抵抗値は、ＲｈおよびＲｌにそれぞれ設定される。
【０４４８】
このようにして、トンネル磁気抵抗素子２０５〜２０８に対するデータ書込を実行して、適正な読出参照電圧Ｖｒｅｆを生成するダミーメモリセルＤＭＣｆを実現することができる。
【０４４９】
なお、ダミーメモリセルに対するデータ書込は、実施の形態４で説明したのと同様に、ダミーメモリセルにおける記憶データを所定の内容により確実に維持するために、ＭＲＡＭデバイスの動作中に周期的に、たとえば、各データ書込サイクルにおいて実行することができる。あるいは、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定内容のデータを書込むために、チップ製造後の動作テスト時もしくはＭＲＡＭデバイスの電源投入後の初期化サイクルにおいて、通常動作とは別にテストモードを設定して、メモリセル列にそれぞれ対応するダミーメモリセルの各々に対して並列にデータ書込動作を実行する構成とすることもできる。
【０４５０】
［実施の形態４の変形例５］
図６３は、実施の形態４の変形例５に従うダミーメモリセルの構成を説明する概念図である。
【０４５１】
図６３を参照して、実施の形態４の変形例５に従うダミーメモリセルＤＭＣｉは、リファレンスビット線ＢＬｒｅｆと接地電圧Ｖｓｓとの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびダミーアクセストランジスタＡＴＲｄを有する。
【０４５２】
ダミーメモリセルＤＭＣｉ中のトンネル磁気抵抗素子ＴＭＲは、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様の構造および形状を有し、その電気抵抗値がＲｈとなる方向に磁化される。ダミーアクセストランジスタＡＴＲｄのターンオン時におけるチャネル抵抗は、メモリセルＭＣ内のアクセストランジスタＡＴＲと同様に、ＲＴＧ（ＭＣ）に設定される。
【０４５３】
一方、メモリセルＭＣは、ビット線ＢＬ（／ＢＬ）と接地電圧Ｖｓｓとの間に直列に接続される、アクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲを有する。メモリセルＭＣ中のアクセストランジスタＡＴＲのターンオン時におけるチャネル抵抗は、ＲＴＧ（ＭＣ）である。メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲの電気抵抗は、記憶データのレベルに応じて、ＲｈおよびＲｌのいずれかとなる。
【０４５４】
さらに、実施の形態４の変形例５に従う構成においては、データ読出回路と選択メモリセルとの間に、直列に抵抗素子２１０が配置される。抵抗素子２１０の電気抵抗値は、メモリセルＭＣの記憶データレベルの違いに対応する電気抵抗の差分ΔＲよりも小さく、望ましくは（ΔＲ／２）に設定される。
【０４５５】
図示しないデータ読出回路は、選択メモリセルおよび抵抗素子２１０と直列に結合されたビット線ＢＬ（／ＢＬ）と、読出参照電圧Ｖｒｅｆが生成されるリファレンスビット線ＢＬｒｅｆとの電圧差に応じて、読出データを生成する。したがって、選択メモリセルに対応するセンス電流Ｉｓの経路と、ダミーメモリセルＤＭＣｉに対応するセンス電流Ｉｓの経路との間における電気抵抗の差は、（ΔＲ／２）もしくは−（ΔＲ／２）のいずれかである。したがって、ビット線ＢＬ（／ＢＬ）とリファレンスビット線ＢＬｒｅｆとの電圧を比較することによって、データ読出を実行できる。
【０４５６】
このような構成とすることにより、メモリアレイ上において、メモリセルＭＣおよびダミーメモリセルＤＭＣの構成を同様とすることができるので、トンネル磁気抵抗素子ＴＭＲの製造ばらつきに追随させて、データ読出マージンを確保することができる。
【０４５７】
たとえば、ダミーメモリセルＤＭＣｉは、ビット線ＢＬおよび／ＢＬの各々に対応して設けられる。
【０４５８】
図６４は、図６３に示したダミーメモリセルに対するデータ書込を説明する概念図である。図６４においては、第１番目のメモリセル列に対応するダミーメモリセルの配置が示される。
【０４５９】
図６４を参照して、データ書込時においては、ビット線ＢＬ１および／ＢＬ１の一端を電気的に結合して、往復電流としてデータ書込電流±Ｉｗが流される。
【０４６０】
まず、最初のサイクルにおいて、ダミーライトワード線ＤＷＷＬ１を活性化してデータ書込電流Ｉｐを供給するとともに、ビット線ＢＬ１にデータ書込電流＋Ｉｗが流される。これにより、ダミーライトワード線ＤＷＷＬ１に対応するダミーメモリセルＤＭＣｉに対して“１”の記憶データを書込んで、その電気抵抗をＲｈに設定できる。
【０４６１】
さらに、次のサイクルにおいて、ダミーライトワード線ＤＷＷＬ２を活性化するとともに、データ書込電流Ｉｗを、先程とは逆方向に供給することによって、ダミーライトワード線ＤＷＷＬ２に対応するダミーメモリセルＤＭＣｉに“１”の記憶データを書込める。このように、２つの書込サイクルを実行することによって、各メモリセル列に対応するダミーメモリセルＤＭＣｉの各々に対して“１”の記憶データを書込んで、その電気抵抗値をＲｈに設定できる。
【０４６２】
既に説明したように、ダミーメモリセルＤＭＣｉに対するデータ書込動作の実行タイミングは、ＭＲＡＭデバイスの動作中（たとえば、各データ書込サイクル）や、チップ製造後の動作テスト時もしくはＭＲＡＭデバイスの電源投入後の初期化サイクルにおいて設けられたテストモードとすることができる。
【０４６３】
また、図６５に示されるように、抵抗素子２１０を、調整可能な制御電圧Ｖｍの入力をゲートに受けるＭＯＳトランジスタ２１５によって構成することもできる。このような構成とすれば、ＭＯＳトランジスタ２１５の抵抗値を、制御電圧Ｖｍの値に応じて調整することができる。したがって、製造時のばらつきなどを反映して、ＭＲＡＭデバイスにおけるデータ読出時の動作マージンを最大限確保できるような調整を実行することができる。
【０４６４】
なお、実施の形態４およびその変形例を、図１４および図１５に示した、ダイオードをアクセス素子として用いたＭＴＪメモリセルの構成に対して適用することも可能である。
【０４６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０４６６】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、４０ ワード線電流制御回路、５０，６０ 読出／書込制御回路、５０ｒ，５０ｒｒ データ読出回路、５１，５２ 電流供給回路、５３ 増幅器、５４，５５ スイッチ、１０１ 反強磁性体層、１０２ 固定磁気層、１０３ 自由磁気層、１０４ トンネルバリア、１０５ コンタクト電極、１０６ バリアメタル、１１０ 磁化容易軸領域、１１２，１１４ 磁化困難軸領域、１１５ トンネル接合領域、１３０ｂ コンタクト、１３０ｄ ドレイン側コンタクト、１３０ｓ ソース側コンタクト、ＡＴＲ，ＡＴＲ１，ＡＴＲ２，ＡＴＲｄ アクセストランジスタ、ＣＵ セルユニット、ＢＬ，／ＢＬ ビット線、ＢＬＰ ビット線対、ＤＢ，／ＤＢ データバス、ＤＢＬ ダミービット線、ＤＢＰ データバス対、ＤＣＰ 並列ダミーセル、ＤＣＳ 直列ダミーセル、ＤＭＣ，ＤＭＣａ〜ＤＭＣｉ ダミーメモリセル、ＤＲＷＬ ダミーリードワード線、ＤＷＷＬ ダミーライトワード線、Ｉｐ，Ｉｗ データ書込電流、ＭＣ，ＭＣＤ，ＭＣＤＤ メモリセル、ＭＴａ，ＭＴｂ メモリマット、ＲＷＬ リードワード線、ＳＬ ソース線、ＴＭＲ，ＴＭＲｄａ〜ＴＭＲｄｄ，２０１〜２０８ トンネル磁気抵抗素子、ＷＷＬ ライトワード線。
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
各前記メモリセル行において、前記第１および第２のコンタクトの配置は同様に繰り返され、
隣接する前記メモリセル列間において、前記メモリセル同士は、１／２ピッチずつずらして配置され、
各前記ライトワード線は、各前記ビット線よりも上層に形成される、薄膜磁性体記憶装置。
【請求項２】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
各前記メモリセル行ごとに、前記第１および第２のコンタクトは互いに反転するように配置され、
隣接する前記メモリセル列間において、前記メモリセル同士は、所定ピッチずつずらして配置され、
各前記ライトワード線は、各前記ビット線よりも上層に形成される、薄膜磁性体記憶装置。
【請求項３】
隣接する前記メモリセル列間において、前記メモリセル同士は、１／２ピッチずつずらして配置される、請求項２記載の薄膜磁性体記憶装置。
【請求項４】
隣接する前記メモリセル列間において、前記メモリセル同士は、１／４ピッチずつずらして配置される、請求項２記載の薄膜磁性体記憶装置。
【請求項５】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
各前記メモリセル行ごとに、前記第１および第２のコンタクトの配置は同様に繰り返され、
隣接する前記メモリセル列間において、前記第１および第２のコンタクトは互いに反転するように配置され、
各前記ライトワード線は、各前記ビット線よりも上層に配置される、薄膜磁性体記憶装置。
【請求項６】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
各前記メモリセル行ごとに、前記第１および第２のコンタクトの配置は同様に繰り返され、
隣接する前記メモリセル列間において、前記メモリセル同士は、１／２ピッチずつずらして配置される、薄膜磁性体記憶装置。
【請求項７】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
隣接する前記メモリセル行間において、前記第１および第２のコンタクトは互いに反転するように配置され、
隣接する前記メモリセル列間において、前記第１および第２のコンタクトは互いに反転するように配置され、
各前記ライトワード線は、各前記ビット線よりも上層に配置される、薄膜磁性体記憶装置。
【請求項８】
各前記ライトワード線は、同一の前記リードワード線と対応する複数の前記磁気記憶部を覆うように、各前記ビット線のよりも広い配線幅を確保して配置される、請求項５または７に記載の薄膜磁性体記憶装置。
【請求項９】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
隣接する前記メモリセル行間において、前記第１および第２のコンタクトは互いに反転するように配置され、
隣接する前記メモリセル列間において、前記第１および第２のコンタクトは互いに反転するように配置され、
隣接する前記メモリセル列間において、前記メモリセル同士は、１／４ピッチずつずらして配置される、
各前記ライトワード線は、各前記ビット線よりも上層に配置される、薄膜磁性体記憶装置。
【請求項１０】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
前記第１のコンタクトは、１個の配置単位を構成する、列方向に隣接する２個のメモリセルごとに共有され、
各前記ライトワード線は、各前記ビット線よりも上層に配置される、薄膜磁性体記憶装置。
【請求項１１】
各前記メモリセル列において、前記第１および第２のコンタクトの各々は、前記配置単位の区分にかかわらず一定間隔で配置される、請求項１０記載の薄膜磁性体記憶装置。
【請求項１２】
隣接する前記メモリセル列間において、前記配置単位同士は、１／２ピッチずつずらして配置される、請求項１０または１１記載の薄膜磁性体記憶装置。
【請求項１３】
隣接する前記メモリセル列間において、前記配置単位同士は、１／４ピッチずつずらして配置される、請求項１０または１１記載の薄膜磁性体記憶装置。
【請求項１４】
各前記ライトワード線は、各前記ビット線のよりも広い配線幅を確保して配置される、請求項１０または１１記載の薄膜磁性体記憶装置。
【請求項１】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
各前記メモリセル行において、前記第１および第２のコンタクトの配置は同様に繰り返され、
隣接する前記メモリセル列間において、前記メモリセル同士は、１／２ピッチずつずらして配置され、
各前記ライトワード線は、各前記ビット線よりも上層に形成される、薄膜磁性体記憶装置。
【請求項２】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
各前記メモリセル行ごとに、前記第１および第２のコンタクトは互いに反転するように配置され、
隣接する前記メモリセル列間において、前記メモリセル同士は、所定ピッチずつずらして配置され、
各前記ライトワード線は、各前記ビット線よりも上層に形成される、薄膜磁性体記憶装置。
【請求項３】
隣接する前記メモリセル列間において、前記メモリセル同士は、１／２ピッチずつずらして配置される、請求項２記載の薄膜磁性体記憶装置。
【請求項４】
隣接する前記メモリセル列間において、前記メモリセル同士は、１／４ピッチずつずらして配置される、請求項２記載の薄膜磁性体記憶装置。
【請求項５】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
各前記メモリセル行ごとに、前記第１および第２のコンタクトの配置は同様に繰り返され、
隣接する前記メモリセル列間において、前記第１および第２のコンタクトは互いに反転するように配置され、
各前記ライトワード線は、各前記ビット線よりも上層に配置される、薄膜磁性体記憶装置。
【請求項６】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
各前記メモリセル行ごとに、前記第１および第２のコンタクトの配置は同様に繰り返され、
隣接する前記メモリセル列間において、前記メモリセル同士は、１／２ピッチずつずらして配置される、薄膜磁性体記憶装置。
【請求項７】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
隣接する前記メモリセル行間において、前記第１および第２のコンタクトは互いに反転するように配置され、
隣接する前記メモリセル列間において、前記第１および第２のコンタクトは互いに反転するように配置され、
各前記ライトワード線は、各前記ビット線よりも上層に配置される、薄膜磁性体記憶装置。
【請求項８】
各前記ライトワード線は、同一の前記リードワード線と対応する複数の前記磁気記憶部を覆うように、各前記ビット線のよりも広い配線幅を確保して配置される、請求項５または７に記載の薄膜磁性体記憶装置。
【請求項９】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
隣接する前記メモリセル行間において、前記第１および第２のコンタクトは互いに反転するように配置され、
隣接する前記メモリセル列間において、前記第１および第２のコンタクトは互いに反転するように配置され、
隣接する前記メモリセル列間において、前記メモリセル同士は、１／４ピッチずつずらして配置される、
各前記ライトワード線は、各前記ビット線よりも上層に配置される、薄膜磁性体記憶装置。
【請求項１０】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルのメモリセル行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、
前記メモリセル行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、
前記複数のメモリセルのメモリセル列にそれぞれ対応して配置され、前記データ読出時および前記データ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備え、
各前記メモリセルは、
記憶データに応じて電気抵抗が変化する磁気記憶部と、
対応する前記ビット線と第１の電圧との間に、前記磁気記憶部と直列に結合されるアクセストランジスタとを含み、
前記アクセストランジスタは、
対応する前記リードワード線と結合されるゲートと、
ソース領域を前記第１の電圧と結合するための第１のコンタクトと、
前記第１のコンタクトと列方向に隣接して配置され、ドレイン領域を前記磁気記憶部と結合するための第２のコンタクトとを有し、
前記第１のコンタクトは、１個の配置単位を構成する、列方向に隣接する２個のメモリセルごとに共有され、
各前記ライトワード線は、各前記ビット線よりも上層に配置される、薄膜磁性体記憶装置。
【請求項１１】
各前記メモリセル列において、前記第１および第２のコンタクトの各々は、前記配置単位の区分にかかわらず一定間隔で配置される、請求項１０記載の薄膜磁性体記憶装置。
【請求項１２】
隣接する前記メモリセル列間において、前記配置単位同士は、１／２ピッチずつずらして配置される、請求項１０または１１記載の薄膜磁性体記憶装置。
【請求項１３】
隣接する前記メモリセル列間において、前記配置単位同士は、１／４ピッチずつずらして配置される、請求項１０または１１記載の薄膜磁性体記憶装置。
【請求項１４】
各前記ライトワード線は、各前記ビット線のよりも広い配線幅を確保して配置される、請求項１０または１１記載の薄膜磁性体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【公開番号】特開２０１２−８０１０８（Ｐ２０１２−８０１０８Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１１−２５１７８５（Ｐ２０１１−２５１７８５）
【出願日】平成２３年１１月１７日（２０１１．１１．１７）
【分割の表示】特願２００１−２４３９８３（Ｐ２００１−２４３９８３）の分割
【原出願日】平成１３年８月１０日（２００１．８．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２３年１１月１７日（２０１１．１１．１７）
【分割の表示】特願２００１−２４３９８３（Ｐ２００１−２４３９８３）の分割
【原出願日】平成１３年８月１０日（２００１．８．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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