【課題】抵抗変化素子を備える半導体装置（半導体チップ）のチップ面積を削減すること。
【解決手段】半導体装置（１）は、半導体基板（５０）上に形成されたトランジスタ（７１）を含む下層回路（７０）と、半導体基板（５０）の上方の配線層（６０）に形成されたメモリセルアレイ（２０）と、を備える。メモリセルアレイ（２０）の各メモリセル（ＭＣ）は、配線層（６０）に形成された抵抗変化素子（４０）を記憶素子として備る。メモリセルアレイ（２０）は、メモリセル（ＭＣ）の直下に当該メモリセル（ＭＣ）との電気的接続用のビアが形成されていない第１領域（ＲＦ）を有している。下層回路（７０）は、第１領域（ＲＦ）の少なくとも一部とオーバーラップするように配置されている。 （もっと読む）

【課題】磁気メモリの動作不良を抑制する。
【解決手段】本実施形態の磁気抵抗効果素子は、垂直磁気異方性を有し、磁化の向きが可変な記憶層と、垂直磁気異方性を有し、磁化の向きが不変な参照層と、記憶層と参照層との間の非磁性層１１と、磁化の向きが不変なシフト調整層と、を含む。参照層は第１の磁化温度依存性ＬＭ１を有し、シフト調整層は参照層と異なる第２の磁化温度依存性ＬＭ２を有する。メモリ動作温度下において、参照層の漏れ磁場とシフト調整層の漏れ磁場とは互いにキャンセルされ、実装温度下において、参照層の漏れ磁場及びシフト調整層のうち一方に起因するシフト磁界が、記憶層の磁化に印加される。 （もっと読む）

【課題】磁気メモリの動作不良を抑制する。
【解決手段】本実施形態の磁気メモリは、第１領域内の第１の磁気抵抗効果素子１Ａと、第２の領域の磁気抵抗効果素子１Ｘとを含む。第１の磁気抵抗効果素子１Ａは、磁化の向きが可変な第１の記憶層１０と、磁化の向きが不変な第１の参照層１２と、非磁性層１１と、第１のシフト調整層１３と、を含む。第２の磁気抵抗効果素子１Ｘは、磁化の向きが可変な第２の記憶層１０と、磁化の向きが不変な第２の参照層１２と、第２の非磁性層１１と、第２のシフト調整層１３Ｘと、を含む。第２のシフト調整層１３Ｘの膜厚ｔ２は、第１のシフト調整層１３の膜厚ｔ１以下である。 （もっと読む）

【課題】単純な方式で集積度が向上し電気的特性が改善された３次元ダブルクロスポイントアレイを有する半導体メモリ素子及びその製造方法を提供する。
【解決手段】本発明の半導体メモリ素子は、互いに異なるレベルに配置され、２つの交差点を定義する第１、第２、及び第３導線と、２つの交差点の各々に配置される２つのメモリセルを備え、第１及び第２導線は互いに平行に延長され、第３導線は延長されて第１及び第２導線と交差し、第１及び第２導線は垂直断面で見た時に第３導線の長さに沿って交互に配列され、第３導線は第１及び第２導線から垂直に離隔される。 （もっと読む）

【課題】 基準素子の抵抗値のばらつきを抑制することが望まれている。
【解決手段】 基板上に磁気抵抗素子及び基準素子が形成されている。磁気抵抗素子は、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、自由磁化層の磁化方向によって低抵抗状態と高抵抗状態との間で抵抗が変化し、第１の方向に長い平面形状を有する。基準素子は、トンネル絶縁層を自由磁化層と固定磁化層とで挟んだ構造を有し、磁気抵抗素子の低抵抗状態の抵抗と高抵抗状態の抵抗との間の抵抗を有し、第１の方向と直交する第２の方向に長い平面形状を有する。 （もっと読む）

【課題】基準素子におけるディスターバンスの発生を防止することができる磁気メモリデバイスを提供する。
【解決手段】基準セル２８が、基準素子２０を含む。基準素子は、固定磁化層２１、絶縁層２２、自由磁化層２３を含み、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、メモリセル１８の磁気抵抗素子１０が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する。基準素子に、基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、磁気抵抗素子の抵抗値と、基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う。 （もっと読む）

【課題】データの読み出しマージンの改善を図ることが可能な半導体記憶装置を提供する。
【解決手段】制御回路は、複数の第１のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを第１の参照セルとして第１のセルアレイから選定する。制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。第１の参照電流設定回路は、第１の参照セルの読み出し電流に第１の調整電流を加算して得られた電流を第１の参照電流として設定する。第２の参照電流設定回路は、第２の参照セルの読み出し電流に第２の調整電流を加算して得られた電流を第２の参照電流として設定する。 （もっと読む）

【課題】磁気抵抗素子間での電気的特性のバラツキを低減する。
【解決手段】磁気メモリの製造方法は、半導体基板２０上のセルアレイ部に磁気抵抗素子３７を形成する工程と、半導体基板２０上の周辺回路部に、磁気抵抗素子３７と同じ積層構造を有しかつ磁気抵抗素子３７と同じレベルに配置されたダミー素子６８を形成する工程と、磁気抵抗素子３７及びダミー素子６８を一括して平坦化する工程と、ダミー素子６８にレーザー光線を照射し、ダミー素子６８を非磁性体化する工程と、平坦化された磁気抵抗素子３７上に上部電極４１を形成する工程とを含む。 （もっと読む）

【課題】読み出し時の誤書き込みのリスクをより抑制し、かつ、より正確な読み出しを可能とする。
【解決手段】磁気ランダムアクセスメモリは、スピン注入により変更される自由強磁性層の磁化の向きでデータを書き込み可能な第１磁気抵抗素子を含むメモリセルと、スピン注入により変更される自由強磁性層の磁化の向きでリファレンス用データを記憶する複数の第２磁気抵抗素子を含み、メモリセルの読み出し動作時に用いられるリファレンスセルとを具備する。複数の第２磁気抵抗素子は、互いに直列に接続され、自由強磁性層の磁化の向きが互いに逆の向きで、固定強磁性層の磁界の向きが互いに同じ向きで、固定強磁性層同士又は自由強磁性層同士が電気的に接続されている。 （もっと読む）

【課題】孤立パターンに銅の化合物が析出するのを抑制する半導体装置の製造方法と、半導体装置とを提供する。
【解決手段】半導体装置では、素子・基板層ＥＳＬの低誘電率膜ＬＯＷ１、ファイン層ＦＬの極低誘電率膜ＥＬＫ１等およびセミグローバル層ＳＧＬの低誘電率膜ＬＯＷ２等のそれぞれの開口部に形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、半導体基板ＳＵＢに形成された所定の導電型の不純物領域ＩＲに電気的に接続されて、アライメントマークＡＭおよび重ね合わせ検査マークＫＭが接地電位に固定されている。 （もっと読む）

【課題】隣接するビット線同士の短絡が抑制されており、かつ層間絶縁膜が平坦に研磨された半導体装置を提供する。
【解決手段】磁気抵抗素子ＭＲＤが複数配置されたメモリセル領域と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。磁気抵抗素子ＭＲＤは、磁化固定層と磁化自由層とトンネル絶縁層とを含んでいる。磁気抵抗素子ＭＲＤの上方には、主表面に沿った方向に向けて延びる複数の第１の配線ＢＬを有している。上記周辺回路領域には、第１の配線ＢＬと同一レイヤにより構成される第２の配線ＢＬ２と平面視において重なるように、磁化自由層と同一材質の層、トンネル絶縁層と同一材質の層および磁化固定層と同一材質の層が積層された積層構造ＤＭＭが配置されている。積層構造ＤＭＭは、周辺回路領域にて平面視において隣接する１対の第２の配線ＢＬ２の両方と重ならない。 （もっと読む）

【課題】 スピン注入磁化反転を用いた磁性体メモリにおいて、微細な磁気抵抗素子を用いると書き込み電流が低減できるが、読み出し時のデータ破壊を防止するために読み出し電流も小さくする必要があり、読み出し動作の遅延につながる。
【解決手段】 ワード線（ＷＬ）が選択された後に、センスアンプ（ＳＡ）が活性化されて第１ビット線（ＢＬｔ０）が第１電位（ＶＤＤ）に、第２ビット線（ＢＬｂ０）が第２電位（ＶＳＳ）に駆動され、その後、ソース線（ＳＬ０）が第１電位から第２電位に駆動されることにより、時分割で反平行状態と平行状態の再書き込み動作を行う。 （もっと読む）

【課題】メモリ素子の信頼性と消費電流の抑制を両立させることができる半導体装置を提供する。
【解決手段】半導体装置は、複数の磁気メモリセルＭＣと、複数のディジット線ＤＬと、ディジット線ドライブ回路２８Ｂと、ビット線ＢＬ［０：９５」とを備える。複数のビット線ＢＬ［０：９５」は、たとえば１２本ごとの複数の群に分割される。半導体装置は、複数のビット線の各々を少なくとも２段階の強度で駆動可能に構成されたビット線ドライブ回路２２Ｌ，２２Ｒとをさらに備える。ビット線ドライブ回路２２Ｌ，２２Ｒは、書込群に対しては、書込データに対応する極性の電流で２段階のうち強い強度でビット線を駆動し、非書込群に対しては、２段階のうち弱い強度で自分自身のデータに対応する極性のデータ保持電流を流す。 （もっと読む）

【課題】高集積化に適したメモリセル配置、特に折り返し型ビット線構成に適したメモリセル配置を有する薄膜磁性体記憶装置を提供する。
【解決手段】メモリアレイにおいて、１個のメモリセルＭＣと対応する繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。隣接するメモリセル列間で、繰り返し単位１４０ａは、１／２ピッチ（ハーフピッチ）分だけずらして配置される。ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。選択されたリードワード線ＲＷＬに対応して、１本おきのビット線にメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。 （もっと読む）

【課題】製造時ばらつきに対応して、データ読出時における高い信号マージンを確保可能な薄膜磁性体記憶装置を提供する。
【解決手段】ダミーメモリセルＤＣＰは、２個のセルユニットＣＵ０およびＣＵ１を含む。各セルユニットＣＵ０，ＣＵ１は、メモリセルと同様の構成を有し、ビット線ＢＬと接地電圧Ｖｓｓとの間に直列に結合された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。セルユニットＣＵ０，ＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。データ読出時において、２個のセルユニットＣＵ０，ＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。さらに、ダミーメモリセルＤＣＰに対して、電流供給回路５２からメモリセルに供給されるセンス電流Ｉｓの２倍、すなわち２・Ｉｓの一定電流が供給される。 （もっと読む）

【課題】 チップ面積を増加することなく、フューズセルを実現する。
【解決手段】 実施形態による半導体記憶装置は、第１セルアレイ１０−１内に配置された第１参照セルＲＣと、第１セルアレイ１０−１内に配置され、第１参照セルＲＣが配置されたロウ又はカラムと同一のロウ又はカラムに並べられた複数の第１フューズセルＦＣと、を具備する。 （もっと読む）

【課題】メモリセルのトランジスタの配置効率が高い不揮発性半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、各メモリセルＭＣのアクセストランジスタを２つのトランジスタＱＡ，ＱＢに分割し、トランジスタＱＡ，ＱＢのゲートをそれぞれワード線ＷＬＡ，ＷＬＢに接続し、奇数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＡに接続し、偶数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＢに接続する。したがって、メモリセルＭＣのトランジスタの配置効率を高めることができる。 （もっと読む）

【課題】設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有する半導体集積回路装置を提供すること。
【解決手段】基板上に、メモリマクロ領域１０及び機能回路領域２０を有する半導体集積回路装置１において、機能回路領域２０間、及び、メモリマクロ領域１０と機能回路領域２０との間に配置されるとともにダミーパターン４１を含むダミーパターン領域４０を備え、ダミーパターン４１は、前記メモリセルアレイ領域におけるメモリセルパターン１１の拡散層１２、１３及びゲート電極１４と同等のパターンであり、ダミーパターン領域４０におけるダミー拡散層４２、４３及びダミーゲート電極４４の面積率は、メモリセルアレイ領域における拡散層１２、１３及びゲート電極１４の面積率と同等以上である。 （もっと読む）

【課題】上面にストラップ配線が形成された絶縁膜と、この絶縁膜の下面に形成された配線と間で剥離が生じることが抑制された半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板ＳＳと、半導体基板ＳＳ上に形成され、周辺配線Ｐ１および配線Ｌ２が形成された配線層ＬＬ１，ＬＬ２と、配線層ＬＬ２に形成され、配線Ｌ３を含む配線層ＬＬ３と、配線層ＬＬ３上に形成され、磁気記憶素子ＭＲを含む配線層ＬＬ４とを備え、配線Ｌ１，Ｌ２上に形成された拡散防止膜ＮＦ１，ＮＦ２は、ＳｉＣＮ膜またはＳｉＣ膜から形成され、配線Ｌ３上に形成された拡散防止膜ＮＦ３は、ＳｉＮから形成される。 （もっと読む）

【課題】メモリセルアレイの面積を縮小する。
【解決手段】抵抗変化メモリ１０は、第１の方向に延在する複数のビット線ＢＬと、第２の方向に延在する複数のワード線ＷＬと、複数のメモリセルＭＣを備えたメモリセルアレイ１１とを含む。各メモリセルＭＣは、可変抵抗素子２１と選択トランジスタ２２とを有し、可変抵抗素子２１の第１の端子は第１のビット線に接続され、可変抵抗素子２１の第２の端子は選択トランジスタ２２のドレインに接続され、選択トランジスタ２２のソースは第２のビット線に接続され、選択トランジスタ２２のゲートはワード線に接続される。第１の方向に順に並んだ第１乃至第４の可変抵抗素子のレイアウトにおいて、第１及び第２の可変抵抗素子は１本のワード線を挟み、第２及び第３の可変抵抗素子は２本のワード線を挟み、第３及び第４の可変抵抗素子は１本のワード線を挟む。 （もっと読む）