磁気メモリ及びその製造方法
【課題】磁気抵抗素子間での電気的特性のバラツキを低減する。
【解決手段】磁気メモリの製造方法は、半導体基板２０上のセルアレイ部に磁気抵抗素子３７を形成する工程と、半導体基板２０上の周辺回路部に、磁気抵抗素子３７と同じ積層構造を有しかつ磁気抵抗素子３７と同じレベルに配置されたダミー素子６８を形成する工程と、磁気抵抗素子３７及びダミー素子６８を一括して平坦化する工程と、ダミー素子６８にレーザー光線を照射し、ダミー素子６８を非磁性体化する工程と、平坦化された磁気抵抗素子３７上に上部電極４１を形成する工程とを含む。
【解決手段】磁気メモリの製造方法は、半導体基板２０上のセルアレイ部に磁気抵抗素子３７を形成する工程と、半導体基板２０上の周辺回路部に、磁気抵抗素子３７と同じ積層構造を有しかつ磁気抵抗素子３７と同じレベルに配置されたダミー素子６８を形成する工程と、磁気抵抗素子３７及びダミー素子６８を一括して平坦化する工程と、ダミー素子６８にレーザー光線を照射し、ダミー素子６８を非磁性体化する工程と、平坦化された磁気抵抗素子３７上に上部電極４１を形成する工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、次世代の不揮発性半導体メモリの１つに、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）がある。ＭＲＡＭは、ＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、ＭＴＪ素子は、スピンの向きが不変の参照層と、例えば書き込み電流にてスピンの向きが可変の記録層と、これら参照層及び記録層間のバリア層とを含む積層構造を有する。ＭＴＪ素子は、参照層及び記録層のスピン方向が平行の場合に低抵抗、反平行の場合に高抵抗となり、これら電気抵抗の違いによる電流の差分を利用し１ビットデータ（データ“０”及び“１”）を記憶する。
【０００３】
このようなＭＲＡＭには、他種メモリ製品との混載による組み込み使用が想定され、システム全体の高速化及び小型化の観点から、チップサイズ（レイアウト）の縮小が望まれる。一方でレイアウト縮小により、セルアレイ部及び周辺回路部で配線間のクロストーク（電流リーク）を誘発してしまい、電流リークを低減するためにはよりトランジスタサイズのバラツキが小さい製造プロセスが必要となる。
【０００４】
ＭＲＡＭの製造工程には、ＭＴＪ素子の上面を平坦化する工程が含まれる。この時、セルアレイ部及び周辺回路部に対するＭＴＪ素子の被服率が非常に低いため、より平坦度の高い加工が困難であると言う問題がある。ＭＴＪ素子の平坦度が低いと、ＭＴＪ素子上に上部電極やさらに上層の配線層を形成した場合に、コンタクト性の劣化、隣接トランジスタ間の電流リークを誘発してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１１８５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、磁気抵抗素子間での電気的特性のバラツキを低減できる磁気メモリ及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気メモリの製造方法は、半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、前記ダミー素子にレーザー光線を照射し、前記ダミー素子を非磁性体化する工程と、前記平坦化された磁気抵抗素子上に上部電極を形成する工程とを具備する。
【０００８】
実施形態に係る磁気メモリは、半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、前記磁気抵抗素子上に設けられた上部電極と、前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子とを具備し、前記ダミー素子は、非磁性体化されている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＭＲＡＭの全体図。
【図２】メモリセルアレイの平面図。
【図３】図２に示したＡ−Ａ´線に沿ったメモリセルアレイの断面図。
【図４】図２に示したＢ−Ｂ´線に沿ったメモリセルアレイの断面図。
【図５】図２に示したＣ−Ｃ´線に沿ったメモリセルアレイの断面図。
【図６】ＭＴＪ素子の構成を示す概略図。
【図７】ＭＴＪ素子の書き込み動作を説明する図。
【図８】周辺回路の構造を示す断面図。
【図９】第１の実施形態にかかるＭＲＡＭの製造工程を示す図。
【図１０】図９に続くＭＲＡＭの製造工程を示す図。
【図１１】図１０に続くＭＲＡＭの製造工程を示す図。
【図１２】図１１に続くＭＲＡＭの製造工程を示す図。
【図１３】図１２に続くＭＲＡＭの製造工程を示す図。
【図１４】図１３に続くＭＲＡＭの製造工程を示す図。
【図１５】図１４に続くＭＲＡＭの製造工程を示す図。
【図１６】図１５に続くＭＲＡＭの製造工程を示す図。
【図１７】図１６に続くＭＲＡＭの製造工程を示す図。
【図１８】図１７に続くＭＲＡＭの製造工程を示す図。
【図１９】第２の実施形態にかかるＭＲＡＭの製造工程を示す図。
【図２０】図１９に続くＭＲＡＭの製造工程を示す図。
【図２１】図２０に続くＭＲＡＭの製造工程を示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１の実施形態］
図１は、第１の実施形態に係るＭＲＡＭ（磁気メモリ）１０の全体図である。ＭＲＡＭ１０は、メモリセルＭＣがマトリクス状に配列されたメモリセルアレイ１１と、周辺回路１２とを備えている。周辺回路１２は、メモリセルアレイ１１に電気的に接続され、メモリセルアレイ１１の動作を制御する。具体的には、周辺回路１２は、メモリセルＭＣに電流を供給するためのＭＯＳトランジスタを含む。メモリセルアレイ１１及び周辺回路１２は、同じ半導体基板２０に形成されている。
【００１２】
図２は、メモリセルアレイ１１の平面図である。図３は、図２に示したＡ−Ａ´線に沿ったメモリセルアレイ１１の断面図である。図４は、図２に示したＢ−Ｂ´線に沿ったメモリセルアレイ１１の断面図である。図５は、図２に示したＣ−Ｃ´線に沿ったメモリセルアレイ１１の断面図である。
【００１３】
メモリセルアレイ１１には、Ｘ方向に延在する複数のワード線ＷＬと、Ｙ方向に延在する複数のビット線対ＢＬ，／ＢＬとが配設されている。図２には、ワード線ＷＬ０〜ＷＬ５と、ビット線対ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３とを一例として示している。
【００１４】
ｐ型半導体基板（例えばシリコン基板）２０の表面領域には素子分離絶縁層２１が設けられており、半導体基板２０の表面領域のうち素子分離絶縁層２１が設けられていない部分が素子領域（アクティブ領域）ＡＡである。素子分離絶縁層２１は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。素子分離絶縁層２１としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。
【００１５】
半導体基板２０には、例えばｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた選択トランジスタ２２が設けられている。選択トランジスタ２２としては、リセス構造型チャネルアレイトランジスタ（ＲＣＡＴ：Recess Channel Array Transistor）が用いられる。なお、選択トランジスタ２２は、ＲＣＡＴに限らず、プレーナ構造型ＭＯＳＦＥＴでもよい。ＲＣＡＴは、半導体基板にリセスを形成し、このリセスにゲート用のポリシリコンが埋め込まれた構造を有する。
【００１６】
具体的には、図４に示すように、半導体基板２０には、Ｘ方向に延在するリセス２３が形成され、リセス２３内には、ゲート絶縁膜２４が設けられている。ゲート絶縁膜２４上には、リセス２３を埋めるようにして、導電性のポリシリコン電極２５Ａが設けられている。ポリシリコン電極２５Ａ上には、導電性のバリア膜２５Ｂを介してメタルゲート電極２５Ｃが設けられている。ポリシリコン電極２５Ａ、バリア膜２５Ｂ、及びメタルゲート電極２５Ｃが選択トランジスタ２２のゲート電極２５として機能し、このゲート電極２５は、ワード線ＷＬに対応する。メタルゲート電極２５Ｃとしては、例えばタングステン（Ｗ）が用いられる。バリア膜２５Ｂとしては、例えば窒化タングステン（ＷＮ）が用いられる。ゲート電極２５の上面及び側面は、例えばシリコン窒化物（ＳｉＮ）を用いたゲートキャップ層２６で覆われている。ゲート電極２５両側のアクティブ領域ＡＡ内にはそれぞれ、選択トランジスタ２２のソース領域２７及びドレイン領域２８が設けられている。ソース領域２７及びドレイン領域２８の各々は、ｎ型拡散領域を用いる。
【００１７】
ドレイン領域２８上には、底面及び側面がバリア膜３０で覆われたセルコンタクト３１が設けられている。セルコンタクト３１としては、例えばタングステン（Ｗ）が用いられる。バリア膜３０としては、例えば窒化タングステン（ＷＮ）が用いられる。バリア膜３０間には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層３２が設けられている。層間絶縁層３２上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜３３が設けられている。
【００１８】
セルコンタクト３１上には、底面及び側面がバリア膜３４で覆われた下部電極３５が設けられている。本実施形態では、下部電極３５は、例えばＴ字形状を有している。下部電極３５としては、例えばチタン（Ｔｉ）が用いられる。バリア膜３４としては、例えば窒化チタン（ＴｉＮ）が用いられる。バリア膜３４間には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層３６が設けられている。
【００１９】
下部電極３５上には、ＭＴＪ素子３７が設けられている。ＭＴＪ素子３７の平面形状については特に限定されない。例えば、四角形であってもよいし、円形、楕円形などであってもよい。
【００２０】
図６は、ＭＴＪ素子３７の構成を示す概略図である。ＭＴＪ素子３７は、参照層（固定層ともいう）３７Ａ、非磁性層３７Ｂ、及び記録層（記憶層、自由層ともいう）３７Ｃが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層３７Ｃ上には、ＭＴＪ素子の加工工程時のマスク、及びＭＴＪ素子を平坦化する際のストッパとなるハードマスク層３７Ｄが設けられている。ハードマスク層３７Ｄとしては、例えばタンタル（Ｔａ）が用いられる。
【００２１】
記録層３７Ｃ及び参照層３７Ａはそれぞれ、強磁性材料を含む。記録層３７Ｃ及び参照層３７Ａはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子３７は、記録層３７Ｃ及び参照層３７Ａの磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化ＭＴＪ素子である。なお、ＭＴＪ素子３７は、磁化の方向が膜面に水平方向である面内磁化ＭＴＪ素子であってもよい。
【００２２】
記録層３７Ｃは、磁化（或いはスピン）方向が可変である（反転する）。参照層３７Ａは、磁化方向が不変である（固定されている）。参照層３７Ａは、記録層３７Ｃよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能となる。このようにして、記録層３７Ｃの磁化反転電流を小さくし、参照層３７Ａの磁化反転電流を記録層３７Ｃのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層３７Ｃと磁化方向が不変の参照層３７Ａとを備えたＭＴＪ素子３７を実現できる。
【００２３】
非磁性層３７Ｂとしては、非磁性金属、非磁性半導体、又は絶縁体などを用いることができる。非磁性層３７Ｂとして絶縁体を用いた場合はトンネルバリア層と呼ばれ、非磁性層３７Ｂとして金属を用いた場合はスペーサ層と呼ばれる。
【００２４】
本実施形態では、ＭＴＪ素子３７に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子３７の磁化状態を制御するスピン注入書き込み方式を採用している。ＭＴＪ素子３７は、記録層３７Ｃと参照層３７Ａとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態との２つの状態のいずれかを取ることができる。
【００２５】
図７（ａ）に示すように、ＭＴＪ素子３７に対して、記録層３７Ｃから参照層３７Ａへ向かう書き込み電流を流すと、記録層３７Ｃと参照層３７Ａとの磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子３７の抵抗値は最も低くなる、すなわち、ＭＴＪ素子３７は低抵抗状態に設定される。ＭＴＪ素子３７の低抵抗状態を、例えばデータ“０”と規定する。
【００２６】
一方、図７（ｂ）に示すように、ＭＴＪ素子３７に対して、参照層３７Ａから記録層３７Ｃへ向かう書き込み電流を流すと、記録層３７Ｃと参照層３７Ａとの磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子３７の抵抗値は最も高くなる、すなわち、ＭＴＪ素子３７は高抵抗状態に設定される。ＭＴＪ素子３７の高抵抗状態を、例えばデータ“１”と規定する。これにより、ＭＴＪ素子３７を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。
【００２７】
ＭＴＪ素子３７の側面、下部電極３５上、及び層間絶縁層３６上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜３８が設けられている。ＭＴＪ素子３７間には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層３９が設けられている。
【００２８】
ＭＴＪ素子３７上には、底面がバリア膜４０で覆われた上部電極４１が設けられている。上部電極４１としては、例えばチタン（Ｔｉ）が用いられる。バリア膜４０としては、例えば窒化チタン（ＴｉＮ）が用いられる。上部電極４１上、及び層間絶縁層３９上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜４２が設けられている。保護膜４２上には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層４３が設けられている。
【００２９】
層間絶縁層４３内には、上部電極４１に到達するように、底面及び側面がバリア膜４４で覆われたビット線コンタクト４５が設けられている。ビット線コンタクト４５としては、例えばタングステン（Ｗ）が用いられる。バリア膜４４としては、例えば窒化タングステン（ＷＮ）が用いられる。
【００３０】
層間絶縁層４３上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜４７が設けられている。保護膜４７上には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層４８が設けられている。層間絶縁層４８内には、ビット線コンタクト４５に到達するように、底面及び側面がバリア膜４６で覆われたビット線ＢＬが設けられている。ビット線ＢＬとしては、例えば銅（Ｃｕ）が用いられる。バリア膜４６としては、例えば窒化チタン（ＴｉＮ）が用いられる。
【００３１】
層間絶縁層３２内には、ソース領域２７に到達するように、底面及び側面がバリア膜４９で覆われたセルコンタクト５０が設けられている。セルコンタクト５０としては、例えばタングステン（Ｗ）が用いられる。バリア膜４９としては、例えば窒化タングステン（ＷＮ）が用いられる。
【００３２】
セルコンタクト５０上には、底面及び側面がバリア膜５１で覆われたビット線コンタクト５２が設けられている。ビット線コンタクト５２としては、例えばタングステン（Ｗ）が用いられる。バリア膜５１としては、例えば窒化タングステン（ＷＮ）が用いられる。
【００３３】
ビット線コンタクト５２上には、底面及び側面がバリア膜４６で覆われたビット線／ＢＬが設けられている。ビット線／ＢＬは、ビット線ＢＬと同じレベルの配線層で形成される。ビット線／ＢＬとしては、例えば銅（Ｃｕ）が用いられる。ビット線対ＢＬ，／ＢＬ及び層間絶縁層４８上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜５３が設けられている。
【００３４】
次に、周辺回路１２の構造について説明する。前述したように、メモリセルアレイ１１及び周辺回路１２は、同じ半導体基板２０に形成されている。周辺回路１２は、メモリセルアレイ１１と同じ製造工程で形成されるため、周辺回路部の層間絶縁層や保護膜などの配置は、メモリセルアレイ１１と同じである。
【００３５】
図８は、周辺回路１２の構造を示す断面図である。周辺回路１２は、メモリセルＭＣに電流を供給するためのＭＯＳトランジスタを含む。半導体基板２０の表面領域のうち素子分離絶縁層２１が設けられていないアクティブ領域には、ｎチャネルＭＯＳトランジスタ６０が設けられている。
【００３６】
具体的には、半導体基板２０には、離間して形成されたソース領域６４及びドレイン領域６５が設けられている。ソース領域６４及びドレイン領域６５の各々は、ｎ型拡散領域が用いられる。ソース領域６４及びドレイン領域６５間の半導体基板２０上には、ゲート絶縁膜６１を介して、ゲート電極６２が設けられている。ゲート電極６２は、選択トランジスタ２２と同様に、ポリシリコン電極６２Ａ、バリア膜６２Ｂ、及びメタルゲート電極６２Ｃが積層されている。ゲート電極６２の上面及び側面は、ゲートキャップ層６３で覆われている。
【００３７】
ドレイン領域６５上には、底面及び側面がバリア膜６６で覆われたコンタクト６７が設けられている。バリア膜６６及びコンタクト６７はそれぞれ、メモリセルアレイ１１のバリア膜３０及びセルコンタクト３１と同じ材料を用いる。バリア膜６６間には、層間絶縁層３２が設けられている。層間絶縁層３２上には、保護膜３３が設けられ、保護膜３３上には、層間絶縁層３６が設けられている。
【００３８】
層間絶縁層３６上の一部の領域には、ダミーＭＴＪ素子６８が設けられている。ダミーＭＴＪ素子６８は、ＭＴＪ素子３７と同じ積層構造を有しており、さらにＭＴＪ素子３７と同じレベルに配置されている。だだし、ダミーＭＴＪ素子６８は、非磁性体化されている。ダミーＭＴＪ素子６８の非磁性体化処理は、ＭＴＪ素子３７と同じ積層構造を有するダミーＭＴＪ素子６８を形成した後、このダミーＭＴＪ素子６８にレーザー光線を照射する。これにより、ダミーＭＴＪ素子６８の温度が上昇し（例えば４５０度以上）、その結果、ダミーＭＴＪ素子６８が非磁性体化される。ダミーＭＴＪ素子６８の側面には、ＭＴＪ素子３７と同様に、保護膜３８が設けられている。層間絶縁層３６上の一部の領域（ダミーＭＴＪ素子６８が設けられていない領域）には、保護膜３８が設けられ、保護膜３８上には、層間絶縁層３９が設けられている。
【００３９】
ダミーＭＴＪ素子６８及び層間絶縁層３９上には、保護膜４２が設けられ、保護膜４２上には、層間絶縁層４３が設けられている。層間絶縁層４３上には、保護膜４７が設けられ、保護膜４７上には、層間絶縁層４８が設けられている。
【００４０】
層間絶縁層４８内には、底面及び側面がバリア膜７１で覆われたコンタクト７２が設けられている。バリア膜７１及びコンタクト７２はそれぞれ、メモリセルアレイ１１のバリア膜４６及びビット線と同じ材料を用い、ビット線対ＢＬ，／ＢＬと同じレベル配線層に属している。
【００４１】
コンタクト６７及びコンタクト７２は、底面及び側面がバリア膜６９で覆われたコンタクト７０によって電気的に接続されている。バリア膜６９及びコンタクト７０はそれぞれ、メモリセルアレイ１１のバリア膜５１及びビット線コンタクト５２と同じ材料を用いる。なお、コンタクト７０とダミーＭＴＪ素子６８とは、保護膜３８によって電気的に分離されている。
【００４２】
コンタクト７２及び層間絶縁層４８上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜５３が設けられている。コンタクト７２上かつ保護膜５３内には、底面及び側面がバリア膜７３で覆われた配線層７４が設けられている。配線層７４は、上層配線層に電気的に接続される。
【００４３】
（製造方法）
次に、上記のように構成されたＭＲＡＭ１０の製造方法について図面を参照しながら説明する。図９（ａ）は、図２に示したＢ−Ｂ´線に沿ったメモリセルアレイ１１の断面図である。図９（ｂ）は、図２に示したＣ−Ｃ´線に沿ったメモリセルアレイ１１の断面図である。図９（ｃ）は、周辺回路１２の断面図である。
【００４４】
一般的な製造工程を用いて、半導体基板２０上に、メモリセルアレイ１１の選択トランジスタ２２、周辺回路１２のＭＯＳトランジスタ６０を形成する。続いて、選択トランジスタ２２及びＭＯＳトランジスタ６０上に、保護膜３３及び層間絶縁層３６を形成する。続いて、セルコンタクト３１上かつ層間絶縁層３６内に、バリア膜３４を形成し、バリア膜３４上に下部電極３５を形成する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、下部電極３５及び層間絶縁層３６の上面を平坦化する。
【００４５】
続いて、図１０に示すように、下部電極３５及び層間絶縁層３６上に、ハードマスク層３７Ｄを含むＭＴＪ膜を堆積する。そして、ハードマスク層３７Ｄをマスクとして、ＭＴＪ膜を所望の形状に加工する。この際、ＭＴＪ膜は、周辺回路１２の一部の領域にも形成され、ＭＯＳトランジスタ６０に接続されるコンタクトの形成予定領域が開口される。これにより、セルアレイ部にはＭＴＪ素子３７が形成され、周辺回路部にはダミーＭＴＪ素子６８が形成される。続いて、セルアレイ部と周辺回路部に保護膜３８を形成する。
【００４６】
続いて、図１１に示すように、セルアレイ部と周辺回路部に層間絶縁層３９を形成する。続いて、例えばＣＭＰ法を用いかつハードマスク層３７Ｄをストッパとして、セルアレイ部と周辺回路部とを一括して平坦化し、ＭＴＪ素子３７及びダミーＭＴＪ素子６８を露出させる。
【００４７】
ここで、本実施形態では、周辺回路部にダミーＭＴＪ素子６８を形成しているので、セルアレイ部と周辺回路部とを含めた装置全体に対するＭＴＪ素子３７及びダミーＭＴＪ素子６８が占める領域の割合（ＭＴＪ部の被覆率という）が高い。よって、図１１のＣＭＰ工程時に、平坦度の高い加工が実現できる。これにより、ＭＴＪ素子３７及びダミーＭＴＪ素子６８の平坦性が向上する。
【００４８】
続いて、図１２に示すように、セルアレイ部と周辺回路部にハードマスク層８０を形成する。続いて、リソグラフィー法を用いて、ハードマスク層８０上に、ダミーＭＴＪ素子６８の上方が露出するレジスト層８１を形成する。続いて、図１３に示すように、レジスト層８１をマスクとしてハードマスク層８０を加工することで、ダミーＭＴＪ素子６８を露出する。その後、レジスト層８１を除去する。
【００４９】
続いて、ダミーＭＴＪ素子６８にレーザー光線を照射し、ダミーＭＴＪ素子６８を例えば４５０度以上の高温にする。その結果、ダミーＭＴＪ素子６８が非磁性体化される。この時、ダミーＭＴＪ素子６８にレーザー光線を照射し、かつＭＴＪ素子３７をハードマスク層８０で覆っているため、ＭＴＪ素子３７が非磁性体化されることはない。なお、ハードマスク層８０の材料は、グラファイト系の材料等、レーザー波長の吸収率が高い材料が好ましい。このような材料をハードマスク層８０に用いることで、ＭＴＪ素子３７が非磁性体化されるのを防ぐことができる。その後、ハードマスク層８０を除去する。
【００５０】
続いて、図１４に示すように、装置全面にバリア膜４０の材料、及び上部電極４１の材料を順に堆積する。続いて、リソグラフィー法及びＲＩＥ法を用いて、上部電極４１の材料上に、上部電極４１形成予定領域を覆うハードマスク層８２を形成する。
【００５１】
続いて、図１５に示すように、ハードマスク層８２をマスクとして、バリア膜４０及び上部電極４１を加工する。続いて、装置全面に保護膜４２を形成する。ここで、本実施形態では、ダミーＭＴＪ素子６８を用いてＭＴＪ素子３７を平坦化しているので、ＭＴＪ素子３７の平坦性が向上しており、このため、ＭＴＪ素子３７と上部電極４１（具体的には、バリア膜４０）とのコンタクト性が向上している。
【００５２】
続いて、図１６に示すように、装置全面に層間絶縁層４３を形成する。続いて、リソグラフィー法を用いて、層間絶縁層４３上に、コンタクト形成予定領域を露出するレジスト層８３を形成する。
【００５３】
続いて、図１７に示すように、レジスト層８３をマスクとして例えばＲＩＥ法を用いて、層間絶縁層内に、セルコンタクト５０に到達する開口部８４、上部電極４１に到達する開口部８５、及びコンタクト６７に到達する開口部８６を形成する。その後、レジスト層８３を除去する。
【００５４】
続いて、図１８に示すように、開口部８４〜８６内、バリア膜材料、及びコンタクト材料を埋め込む。これにより、開口部８４内にバリア膜５１及びビット線コンタクト５２が形成され、開口部８５内にバリア膜４４及びビット線コンタクト４５が形成され、開口部８６内にバリア膜６９及びコンタクト７０が形成される。その後、一般的な製造工程を用いてビット線を形成する。
【００５５】
（効果）
以上詳述したように第１の実施形態では、同一の半導体基板２０上にセルアレイ部（メモリセルアレイ１１）及び周辺回路部（周辺回路１２）を備えたＭＲＡＭ１０において、セルアレイ部にＭＴＪ素子３７を形成する際に、周辺回路部にＭＴＪ素子３７と同じ積層構造を有しかつＭＴＪ素子３７と同じレベルにダミーＭＴＪ素子６８を形成する。これにより、セルアレイ部と周辺回路部とを含めた領域に対するＭＴＪ素子３７及びダミーＭＴＪ素子６８が占める領域の割合（ＭＴＪ部の被覆率）が高くなる。そして、例えばＣＭＰ法を用いてセルアレイ部と周辺回路部とを一括して平坦化することで、ＭＴＪ素子３７の上面を平坦化するようにしている。その後、ＭＴＪ素子３７上には、上部電極４１が形成される。
【００５６】
従って第１の実施形態によれば、ＭＴＪ素子３７の平坦性が向上することにより、ＭＴＪ素子３７と上部電極４１とのコンタクト性が向上する。これにより、電気的特性のバラツキが少ないＭＲＡＭ１０を製造することが可能となる。
【００５７】
また、ＭＴＪ素子３７の平坦性が向上することにより、ＭＴＪ素子３７上層の露光マージンが向上する。これにより、上部電極以降に形成されるコンタクトや配線層をＲＩＥ加工する際に加工形状が良好となる。この結果、配線間のクロストーク（リーク）を低減することができ、また、トランジスタサイズのバラツキが小さいＭＲＡＭ１０を製造することが可能となる。
【００５８】
なお、ダミーＭＴＪ素子６８は非磁性体化されるので、周辺回路１２においてダミーＭＴＪ素子６８が回路特性に影響を及ぼすことはない。
【００５９】
［第２の実施形態］
第２の実施形態では、ＭＴＪ素子３７に平坦化処理を施した後、ダミーＭＴＪ素子６８を除去するようにしている。以下に、第２の実施形態に係るＭＲＡＭ１０の製造方法について図面を参照しながら説明する。図１９（ａ）は、図２に示したＢ−Ｂ´線に沿ったメモリセルアレイ１１の断面図である。図１９（ｂ）は、図２に示したＣ−Ｃ´線に沿ったメモリセルアレイ１１の断面図である。図１９（ｃ）は、周辺回路１２の断面図である。
【００６０】
第２の実施形態では、ダミーＭＴＪ素子６８は、ＭＴＪ素子３７と同じ平面形状を有しており、また、ＭＴＪ素子３７と同ピッチで配置される。コンタクト６７上かつ層間絶縁層３６内には、底面及び側面がバリア膜９０で覆われたコンタクト９１が設けられている。コンタクト９１は、メモリセルアレイ１１の下部電極３５と同一レベル配線層に属しており、また、バリア膜９０及びコンタクト９１はそれぞれ、メモリセルアレイ１１のバリア膜３４及び下部電極３５と同じ材料を用いる。
【００６１】
ＭＴＪ素子３７及びダミーＭＴＪ素子６８を平坦化するまでの工程は、第１の実施形態の製造方法と同じである。続いて、リソグラフィー法及びＲＩＥ法を用いて、層間絶縁層３９上に、ダミーＭＴＪ素子６８が露出するハードマスク層９２を形成する。ハードマスク層９２としては、例えばアモルファスシリコンが用いられる。
【００６２】
続いて、図２０に示すように、ハードマスク層９２をマスクとして例えばＲＩＥ法を用いて、ダミーＭＴＪ素子６８を除去する。これにより、ダミーＭＴＪ素子６８が除去された領域が開口部９３となる。この開口部９３の平面形状及び断面形状は、ＭＴＪ素子３７の平面形状及び断面形状と同じである。その後、ハードマスク層９２を除去する。
【００６３】
続いて、図２１に示すように、ＭＴＪ素子３７に電気的に接続されるバリア膜４０及び上部電極４１を形成する。この際、開口部９３がバリア膜材料９４及び上部電極材料９５によって埋め込まれる。その後の製造工程は、第１の実施形態と同じである。その後、一般的な製造工程を用いてビット線を形成する。
【００６４】
以上詳述したように第２の実施形態によれば、ＭＴＪ素子３７の平坦性が向上することにより、ＭＴＪ素子３７と上部電極４１とのコンタクト性が向上する。これにより、電気的特性のバラツキが少ないＭＲＡＭ１０を製造することが可能となる。
【００６５】
また、ダミーＭＴＪ素子６８を除去することができるので、第１の実施形態のようなレーザー処理が不要であり、また、ＭＲＡＭ１０の電気的特性が劣化するのを防ぐことができる。
【００６６】
なお、ＣＭＰマージンを劣化させないようダミーＭＴＪ素子６８の被服率を高くすることを考慮すると、図１９に示すように、ダミーＭＴＪ素子６８は、メモリセルアレイ１１のＭＴＪ素子３７と同ピッチの配置されることが好ましい。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１０…ＭＲＡＭ、１１…メモリセルアレイ、１２…周辺回路、２０…半導体基板、２１…素子分離絶縁層、２２…選択トランジスタ、２３…リセス、２４…ゲート絶縁膜、２５…ゲート電極、２６…ゲートキャップ層、２７…ソース領域、２８…ドレイン領域、３０，３４，４０，４４，４６，４９，５１…バリア膜、３１，５０…セルコンタクト、３２，３６，３９，４３，４８…層間絶縁層、３３，３８，４２，４７，５３…保護膜、３５…下部電極、３７…ＭＴＪ素子、３７Ａ…参照層、３７Ｂ…非磁性層、３７Ｃ…記録層、３７Ｄ…ハードマスク層、４１…上部電極、４５，５２…ビット線コンタクト、６０…ＭＯＳトランジスタ、６１…ゲート絶縁膜、６２…ゲート電極、６３…ゲートキャップ層、６４…ソース領域、６５…ドレイン領域、６６，６９，７１，７３，９０，９４…バリア膜、６７，７０，７２，９１…コンタクト、６８…ダミーＭＴＪ素子、７４…配線層、８０，８２，９２…ハードマスク層、８１，８３，…レジスト層、８４〜８６，９３…開口部、９５…上部電極。
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、次世代の不揮発性半導体メモリの１つに、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）がある。ＭＲＡＭは、ＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、ＭＴＪ素子は、スピンの向きが不変の参照層と、例えば書き込み電流にてスピンの向きが可変の記録層と、これら参照層及び記録層間のバリア層とを含む積層構造を有する。ＭＴＪ素子は、参照層及び記録層のスピン方向が平行の場合に低抵抗、反平行の場合に高抵抗となり、これら電気抵抗の違いによる電流の差分を利用し１ビットデータ（データ“０”及び“１”）を記憶する。
【０００３】
このようなＭＲＡＭには、他種メモリ製品との混載による組み込み使用が想定され、システム全体の高速化及び小型化の観点から、チップサイズ（レイアウト）の縮小が望まれる。一方でレイアウト縮小により、セルアレイ部及び周辺回路部で配線間のクロストーク（電流リーク）を誘発してしまい、電流リークを低減するためにはよりトランジスタサイズのバラツキが小さい製造プロセスが必要となる。
【０００４】
ＭＲＡＭの製造工程には、ＭＴＪ素子の上面を平坦化する工程が含まれる。この時、セルアレイ部及び周辺回路部に対するＭＴＪ素子の被服率が非常に低いため、より平坦度の高い加工が困難であると言う問題がある。ＭＴＪ素子の平坦度が低いと、ＭＴＪ素子上に上部電極やさらに上層の配線層を形成した場合に、コンタクト性の劣化、隣接トランジスタ間の電流リークを誘発してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１１８５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、磁気抵抗素子間での電気的特性のバラツキを低減できる磁気メモリ及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気メモリの製造方法は、半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、前記ダミー素子にレーザー光線を照射し、前記ダミー素子を非磁性体化する工程と、前記平坦化された磁気抵抗素子上に上部電極を形成する工程とを具備する。
【０００８】
実施形態に係る磁気メモリは、半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、前記磁気抵抗素子上に設けられた上部電極と、前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子とを具備し、前記ダミー素子は、非磁性体化されている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＭＲＡＭの全体図。
【図２】メモリセルアレイの平面図。
【図３】図２に示したＡ−Ａ´線に沿ったメモリセルアレイの断面図。
【図４】図２に示したＢ−Ｂ´線に沿ったメモリセルアレイの断面図。
【図５】図２に示したＣ−Ｃ´線に沿ったメモリセルアレイの断面図。
【図６】ＭＴＪ素子の構成を示す概略図。
【図７】ＭＴＪ素子の書き込み動作を説明する図。
【図８】周辺回路の構造を示す断面図。
【図９】第１の実施形態にかかるＭＲＡＭの製造工程を示す図。
【図１０】図９に続くＭＲＡＭの製造工程を示す図。
【図１１】図１０に続くＭＲＡＭの製造工程を示す図。
【図１２】図１１に続くＭＲＡＭの製造工程を示す図。
【図１３】図１２に続くＭＲＡＭの製造工程を示す図。
【図１４】図１３に続くＭＲＡＭの製造工程を示す図。
【図１５】図１４に続くＭＲＡＭの製造工程を示す図。
【図１６】図１５に続くＭＲＡＭの製造工程を示す図。
【図１７】図１６に続くＭＲＡＭの製造工程を示す図。
【図１８】図１７に続くＭＲＡＭの製造工程を示す図。
【図１９】第２の実施形態にかかるＭＲＡＭの製造工程を示す図。
【図２０】図１９に続くＭＲＡＭの製造工程を示す図。
【図２１】図２０に続くＭＲＡＭの製造工程を示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１の実施形態］
図１は、第１の実施形態に係るＭＲＡＭ（磁気メモリ）１０の全体図である。ＭＲＡＭ１０は、メモリセルＭＣがマトリクス状に配列されたメモリセルアレイ１１と、周辺回路１２とを備えている。周辺回路１２は、メモリセルアレイ１１に電気的に接続され、メモリセルアレイ１１の動作を制御する。具体的には、周辺回路１２は、メモリセルＭＣに電流を供給するためのＭＯＳトランジスタを含む。メモリセルアレイ１１及び周辺回路１２は、同じ半導体基板２０に形成されている。
【００１２】
図２は、メモリセルアレイ１１の平面図である。図３は、図２に示したＡ−Ａ´線に沿ったメモリセルアレイ１１の断面図である。図４は、図２に示したＢ−Ｂ´線に沿ったメモリセルアレイ１１の断面図である。図５は、図２に示したＣ−Ｃ´線に沿ったメモリセルアレイ１１の断面図である。
【００１３】
メモリセルアレイ１１には、Ｘ方向に延在する複数のワード線ＷＬと、Ｙ方向に延在する複数のビット線対ＢＬ，／ＢＬとが配設されている。図２には、ワード線ＷＬ０〜ＷＬ５と、ビット線対ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３とを一例として示している。
【００１４】
ｐ型半導体基板（例えばシリコン基板）２０の表面領域には素子分離絶縁層２１が設けられており、半導体基板２０の表面領域のうち素子分離絶縁層２１が設けられていない部分が素子領域（アクティブ領域）ＡＡである。素子分離絶縁層２１は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。素子分離絶縁層２１としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。
【００１５】
半導体基板２０には、例えばｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた選択トランジスタ２２が設けられている。選択トランジスタ２２としては、リセス構造型チャネルアレイトランジスタ（ＲＣＡＴ：Recess Channel Array Transistor）が用いられる。なお、選択トランジスタ２２は、ＲＣＡＴに限らず、プレーナ構造型ＭＯＳＦＥＴでもよい。ＲＣＡＴは、半導体基板にリセスを形成し、このリセスにゲート用のポリシリコンが埋め込まれた構造を有する。
【００１６】
具体的には、図４に示すように、半導体基板２０には、Ｘ方向に延在するリセス２３が形成され、リセス２３内には、ゲート絶縁膜２４が設けられている。ゲート絶縁膜２４上には、リセス２３を埋めるようにして、導電性のポリシリコン電極２５Ａが設けられている。ポリシリコン電極２５Ａ上には、導電性のバリア膜２５Ｂを介してメタルゲート電極２５Ｃが設けられている。ポリシリコン電極２５Ａ、バリア膜２５Ｂ、及びメタルゲート電極２５Ｃが選択トランジスタ２２のゲート電極２５として機能し、このゲート電極２５は、ワード線ＷＬに対応する。メタルゲート電極２５Ｃとしては、例えばタングステン（Ｗ）が用いられる。バリア膜２５Ｂとしては、例えば窒化タングステン（ＷＮ）が用いられる。ゲート電極２５の上面及び側面は、例えばシリコン窒化物（ＳｉＮ）を用いたゲートキャップ層２６で覆われている。ゲート電極２５両側のアクティブ領域ＡＡ内にはそれぞれ、選択トランジスタ２２のソース領域２７及びドレイン領域２８が設けられている。ソース領域２７及びドレイン領域２８の各々は、ｎ型拡散領域を用いる。
【００１７】
ドレイン領域２８上には、底面及び側面がバリア膜３０で覆われたセルコンタクト３１が設けられている。セルコンタクト３１としては、例えばタングステン（Ｗ）が用いられる。バリア膜３０としては、例えば窒化タングステン（ＷＮ）が用いられる。バリア膜３０間には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層３２が設けられている。層間絶縁層３２上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜３３が設けられている。
【００１８】
セルコンタクト３１上には、底面及び側面がバリア膜３４で覆われた下部電極３５が設けられている。本実施形態では、下部電極３５は、例えばＴ字形状を有している。下部電極３５としては、例えばチタン（Ｔｉ）が用いられる。バリア膜３４としては、例えば窒化チタン（ＴｉＮ）が用いられる。バリア膜３４間には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層３６が設けられている。
【００１９】
下部電極３５上には、ＭＴＪ素子３７が設けられている。ＭＴＪ素子３７の平面形状については特に限定されない。例えば、四角形であってもよいし、円形、楕円形などであってもよい。
【００２０】
図６は、ＭＴＪ素子３７の構成を示す概略図である。ＭＴＪ素子３７は、参照層（固定層ともいう）３７Ａ、非磁性層３７Ｂ、及び記録層（記憶層、自由層ともいう）３７Ｃが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層３７Ｃ上には、ＭＴＪ素子の加工工程時のマスク、及びＭＴＪ素子を平坦化する際のストッパとなるハードマスク層３７Ｄが設けられている。ハードマスク層３７Ｄとしては、例えばタンタル（Ｔａ）が用いられる。
【００２１】
記録層３７Ｃ及び参照層３７Ａはそれぞれ、強磁性材料を含む。記録層３７Ｃ及び参照層３７Ａはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子３７は、記録層３７Ｃ及び参照層３７Ａの磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化ＭＴＪ素子である。なお、ＭＴＪ素子３７は、磁化の方向が膜面に水平方向である面内磁化ＭＴＪ素子であってもよい。
【００２２】
記録層３７Ｃは、磁化（或いはスピン）方向が可変である（反転する）。参照層３７Ａは、磁化方向が不変である（固定されている）。参照層３７Ａは、記録層３７Ｃよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能となる。このようにして、記録層３７Ｃの磁化反転電流を小さくし、参照層３７Ａの磁化反転電流を記録層３７Ｃのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層３７Ｃと磁化方向が不変の参照層３７Ａとを備えたＭＴＪ素子３７を実現できる。
【００２３】
非磁性層３７Ｂとしては、非磁性金属、非磁性半導体、又は絶縁体などを用いることができる。非磁性層３７Ｂとして絶縁体を用いた場合はトンネルバリア層と呼ばれ、非磁性層３７Ｂとして金属を用いた場合はスペーサ層と呼ばれる。
【００２４】
本実施形態では、ＭＴＪ素子３７に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子３７の磁化状態を制御するスピン注入書き込み方式を採用している。ＭＴＪ素子３７は、記録層３７Ｃと参照層３７Ａとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態との２つの状態のいずれかを取ることができる。
【００２５】
図７（ａ）に示すように、ＭＴＪ素子３７に対して、記録層３７Ｃから参照層３７Ａへ向かう書き込み電流を流すと、記録層３７Ｃと参照層３７Ａとの磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子３７の抵抗値は最も低くなる、すなわち、ＭＴＪ素子３７は低抵抗状態に設定される。ＭＴＪ素子３７の低抵抗状態を、例えばデータ“０”と規定する。
【００２６】
一方、図７（ｂ）に示すように、ＭＴＪ素子３７に対して、参照層３７Ａから記録層３７Ｃへ向かう書き込み電流を流すと、記録層３７Ｃと参照層３７Ａとの磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子３７の抵抗値は最も高くなる、すなわち、ＭＴＪ素子３７は高抵抗状態に設定される。ＭＴＪ素子３７の高抵抗状態を、例えばデータ“１”と規定する。これにより、ＭＴＪ素子３７を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。
【００２７】
ＭＴＪ素子３７の側面、下部電極３５上、及び層間絶縁層３６上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜３８が設けられている。ＭＴＪ素子３７間には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層３９が設けられている。
【００２８】
ＭＴＪ素子３７上には、底面がバリア膜４０で覆われた上部電極４１が設けられている。上部電極４１としては、例えばチタン（Ｔｉ）が用いられる。バリア膜４０としては、例えば窒化チタン（ＴｉＮ）が用いられる。上部電極４１上、及び層間絶縁層３９上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜４２が設けられている。保護膜４２上には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層４３が設けられている。
【００２９】
層間絶縁層４３内には、上部電極４１に到達するように、底面及び側面がバリア膜４４で覆われたビット線コンタクト４５が設けられている。ビット線コンタクト４５としては、例えばタングステン（Ｗ）が用いられる。バリア膜４４としては、例えば窒化タングステン（ＷＮ）が用いられる。
【００３０】
層間絶縁層４３上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜４７が設けられている。保護膜４７上には、例えばシリコン酸化物（ＳｉＯ２）を用いた層間絶縁層４８が設けられている。層間絶縁層４８内には、ビット線コンタクト４５に到達するように、底面及び側面がバリア膜４６で覆われたビット線ＢＬが設けられている。ビット線ＢＬとしては、例えば銅（Ｃｕ）が用いられる。バリア膜４６としては、例えば窒化チタン（ＴｉＮ）が用いられる。
【００３１】
層間絶縁層３２内には、ソース領域２７に到達するように、底面及び側面がバリア膜４９で覆われたセルコンタクト５０が設けられている。セルコンタクト５０としては、例えばタングステン（Ｗ）が用いられる。バリア膜４９としては、例えば窒化タングステン（ＷＮ）が用いられる。
【００３２】
セルコンタクト５０上には、底面及び側面がバリア膜５１で覆われたビット線コンタクト５２が設けられている。ビット線コンタクト５２としては、例えばタングステン（Ｗ）が用いられる。バリア膜５１としては、例えば窒化タングステン（ＷＮ）が用いられる。
【００３３】
ビット線コンタクト５２上には、底面及び側面がバリア膜４６で覆われたビット線／ＢＬが設けられている。ビット線／ＢＬは、ビット線ＢＬと同じレベルの配線層で形成される。ビット線／ＢＬとしては、例えば銅（Ｃｕ）が用いられる。ビット線対ＢＬ，／ＢＬ及び層間絶縁層４８上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜５３が設けられている。
【００３４】
次に、周辺回路１２の構造について説明する。前述したように、メモリセルアレイ１１及び周辺回路１２は、同じ半導体基板２０に形成されている。周辺回路１２は、メモリセルアレイ１１と同じ製造工程で形成されるため、周辺回路部の層間絶縁層や保護膜などの配置は、メモリセルアレイ１１と同じである。
【００３５】
図８は、周辺回路１２の構造を示す断面図である。周辺回路１２は、メモリセルＭＣに電流を供給するためのＭＯＳトランジスタを含む。半導体基板２０の表面領域のうち素子分離絶縁層２１が設けられていないアクティブ領域には、ｎチャネルＭＯＳトランジスタ６０が設けられている。
【００３６】
具体的には、半導体基板２０には、離間して形成されたソース領域６４及びドレイン領域６５が設けられている。ソース領域６４及びドレイン領域６５の各々は、ｎ型拡散領域が用いられる。ソース領域６４及びドレイン領域６５間の半導体基板２０上には、ゲート絶縁膜６１を介して、ゲート電極６２が設けられている。ゲート電極６２は、選択トランジスタ２２と同様に、ポリシリコン電極６２Ａ、バリア膜６２Ｂ、及びメタルゲート電極６２Ｃが積層されている。ゲート電極６２の上面及び側面は、ゲートキャップ層６３で覆われている。
【００３７】
ドレイン領域６５上には、底面及び側面がバリア膜６６で覆われたコンタクト６７が設けられている。バリア膜６６及びコンタクト６７はそれぞれ、メモリセルアレイ１１のバリア膜３０及びセルコンタクト３１と同じ材料を用いる。バリア膜６６間には、層間絶縁層３２が設けられている。層間絶縁層３２上には、保護膜３３が設けられ、保護膜３３上には、層間絶縁層３６が設けられている。
【００３８】
層間絶縁層３６上の一部の領域には、ダミーＭＴＪ素子６８が設けられている。ダミーＭＴＪ素子６８は、ＭＴＪ素子３７と同じ積層構造を有しており、さらにＭＴＪ素子３７と同じレベルに配置されている。だだし、ダミーＭＴＪ素子６８は、非磁性体化されている。ダミーＭＴＪ素子６８の非磁性体化処理は、ＭＴＪ素子３７と同じ積層構造を有するダミーＭＴＪ素子６８を形成した後、このダミーＭＴＪ素子６８にレーザー光線を照射する。これにより、ダミーＭＴＪ素子６８の温度が上昇し（例えば４５０度以上）、その結果、ダミーＭＴＪ素子６８が非磁性体化される。ダミーＭＴＪ素子６８の側面には、ＭＴＪ素子３７と同様に、保護膜３８が設けられている。層間絶縁層３６上の一部の領域（ダミーＭＴＪ素子６８が設けられていない領域）には、保護膜３８が設けられ、保護膜３８上には、層間絶縁層３９が設けられている。
【００３９】
ダミーＭＴＪ素子６８及び層間絶縁層３９上には、保護膜４２が設けられ、保護膜４２上には、層間絶縁層４３が設けられている。層間絶縁層４３上には、保護膜４７が設けられ、保護膜４７上には、層間絶縁層４８が設けられている。
【００４０】
層間絶縁層４８内には、底面及び側面がバリア膜７１で覆われたコンタクト７２が設けられている。バリア膜７１及びコンタクト７２はそれぞれ、メモリセルアレイ１１のバリア膜４６及びビット線と同じ材料を用い、ビット線対ＢＬ，／ＢＬと同じレベル配線層に属している。
【００４１】
コンタクト６７及びコンタクト７２は、底面及び側面がバリア膜６９で覆われたコンタクト７０によって電気的に接続されている。バリア膜６９及びコンタクト７０はそれぞれ、メモリセルアレイ１１のバリア膜５１及びビット線コンタクト５２と同じ材料を用いる。なお、コンタクト７０とダミーＭＴＪ素子６８とは、保護膜３８によって電気的に分離されている。
【００４２】
コンタクト７２及び層間絶縁層４８上には、例えばシリコン窒化物（ＳｉＮ）を用いた保護膜５３が設けられている。コンタクト７２上かつ保護膜５３内には、底面及び側面がバリア膜７３で覆われた配線層７４が設けられている。配線層７４は、上層配線層に電気的に接続される。
【００４３】
（製造方法）
次に、上記のように構成されたＭＲＡＭ１０の製造方法について図面を参照しながら説明する。図９（ａ）は、図２に示したＢ−Ｂ´線に沿ったメモリセルアレイ１１の断面図である。図９（ｂ）は、図２に示したＣ−Ｃ´線に沿ったメモリセルアレイ１１の断面図である。図９（ｃ）は、周辺回路１２の断面図である。
【００４４】
一般的な製造工程を用いて、半導体基板２０上に、メモリセルアレイ１１の選択トランジスタ２２、周辺回路１２のＭＯＳトランジスタ６０を形成する。続いて、選択トランジスタ２２及びＭＯＳトランジスタ６０上に、保護膜３３及び層間絶縁層３６を形成する。続いて、セルコンタクト３１上かつ層間絶縁層３６内に、バリア膜３４を形成し、バリア膜３４上に下部電極３５を形成する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、下部電極３５及び層間絶縁層３６の上面を平坦化する。
【００４５】
続いて、図１０に示すように、下部電極３５及び層間絶縁層３６上に、ハードマスク層３７Ｄを含むＭＴＪ膜を堆積する。そして、ハードマスク層３７Ｄをマスクとして、ＭＴＪ膜を所望の形状に加工する。この際、ＭＴＪ膜は、周辺回路１２の一部の領域にも形成され、ＭＯＳトランジスタ６０に接続されるコンタクトの形成予定領域が開口される。これにより、セルアレイ部にはＭＴＪ素子３７が形成され、周辺回路部にはダミーＭＴＪ素子６８が形成される。続いて、セルアレイ部と周辺回路部に保護膜３８を形成する。
【００４６】
続いて、図１１に示すように、セルアレイ部と周辺回路部に層間絶縁層３９を形成する。続いて、例えばＣＭＰ法を用いかつハードマスク層３７Ｄをストッパとして、セルアレイ部と周辺回路部とを一括して平坦化し、ＭＴＪ素子３７及びダミーＭＴＪ素子６８を露出させる。
【００４７】
ここで、本実施形態では、周辺回路部にダミーＭＴＪ素子６８を形成しているので、セルアレイ部と周辺回路部とを含めた装置全体に対するＭＴＪ素子３７及びダミーＭＴＪ素子６８が占める領域の割合（ＭＴＪ部の被覆率という）が高い。よって、図１１のＣＭＰ工程時に、平坦度の高い加工が実現できる。これにより、ＭＴＪ素子３７及びダミーＭＴＪ素子６８の平坦性が向上する。
【００４８】
続いて、図１２に示すように、セルアレイ部と周辺回路部にハードマスク層８０を形成する。続いて、リソグラフィー法を用いて、ハードマスク層８０上に、ダミーＭＴＪ素子６８の上方が露出するレジスト層８１を形成する。続いて、図１３に示すように、レジスト層８１をマスクとしてハードマスク層８０を加工することで、ダミーＭＴＪ素子６８を露出する。その後、レジスト層８１を除去する。
【００４９】
続いて、ダミーＭＴＪ素子６８にレーザー光線を照射し、ダミーＭＴＪ素子６８を例えば４５０度以上の高温にする。その結果、ダミーＭＴＪ素子６８が非磁性体化される。この時、ダミーＭＴＪ素子６８にレーザー光線を照射し、かつＭＴＪ素子３７をハードマスク層８０で覆っているため、ＭＴＪ素子３７が非磁性体化されることはない。なお、ハードマスク層８０の材料は、グラファイト系の材料等、レーザー波長の吸収率が高い材料が好ましい。このような材料をハードマスク層８０に用いることで、ＭＴＪ素子３７が非磁性体化されるのを防ぐことができる。その後、ハードマスク層８０を除去する。
【００５０】
続いて、図１４に示すように、装置全面にバリア膜４０の材料、及び上部電極４１の材料を順に堆積する。続いて、リソグラフィー法及びＲＩＥ法を用いて、上部電極４１の材料上に、上部電極４１形成予定領域を覆うハードマスク層８２を形成する。
【００５１】
続いて、図１５に示すように、ハードマスク層８２をマスクとして、バリア膜４０及び上部電極４１を加工する。続いて、装置全面に保護膜４２を形成する。ここで、本実施形態では、ダミーＭＴＪ素子６８を用いてＭＴＪ素子３７を平坦化しているので、ＭＴＪ素子３７の平坦性が向上しており、このため、ＭＴＪ素子３７と上部電極４１（具体的には、バリア膜４０）とのコンタクト性が向上している。
【００５２】
続いて、図１６に示すように、装置全面に層間絶縁層４３を形成する。続いて、リソグラフィー法を用いて、層間絶縁層４３上に、コンタクト形成予定領域を露出するレジスト層８３を形成する。
【００５３】
続いて、図１７に示すように、レジスト層８３をマスクとして例えばＲＩＥ法を用いて、層間絶縁層内に、セルコンタクト５０に到達する開口部８４、上部電極４１に到達する開口部８５、及びコンタクト６７に到達する開口部８６を形成する。その後、レジスト層８３を除去する。
【００５４】
続いて、図１８に示すように、開口部８４〜８６内、バリア膜材料、及びコンタクト材料を埋め込む。これにより、開口部８４内にバリア膜５１及びビット線コンタクト５２が形成され、開口部８５内にバリア膜４４及びビット線コンタクト４５が形成され、開口部８６内にバリア膜６９及びコンタクト７０が形成される。その後、一般的な製造工程を用いてビット線を形成する。
【００５５】
（効果）
以上詳述したように第１の実施形態では、同一の半導体基板２０上にセルアレイ部（メモリセルアレイ１１）及び周辺回路部（周辺回路１２）を備えたＭＲＡＭ１０において、セルアレイ部にＭＴＪ素子３７を形成する際に、周辺回路部にＭＴＪ素子３７と同じ積層構造を有しかつＭＴＪ素子３７と同じレベルにダミーＭＴＪ素子６８を形成する。これにより、セルアレイ部と周辺回路部とを含めた領域に対するＭＴＪ素子３７及びダミーＭＴＪ素子６８が占める領域の割合（ＭＴＪ部の被覆率）が高くなる。そして、例えばＣＭＰ法を用いてセルアレイ部と周辺回路部とを一括して平坦化することで、ＭＴＪ素子３７の上面を平坦化するようにしている。その後、ＭＴＪ素子３７上には、上部電極４１が形成される。
【００５６】
従って第１の実施形態によれば、ＭＴＪ素子３７の平坦性が向上することにより、ＭＴＪ素子３７と上部電極４１とのコンタクト性が向上する。これにより、電気的特性のバラツキが少ないＭＲＡＭ１０を製造することが可能となる。
【００５７】
また、ＭＴＪ素子３７の平坦性が向上することにより、ＭＴＪ素子３７上層の露光マージンが向上する。これにより、上部電極以降に形成されるコンタクトや配線層をＲＩＥ加工する際に加工形状が良好となる。この結果、配線間のクロストーク（リーク）を低減することができ、また、トランジスタサイズのバラツキが小さいＭＲＡＭ１０を製造することが可能となる。
【００５８】
なお、ダミーＭＴＪ素子６８は非磁性体化されるので、周辺回路１２においてダミーＭＴＪ素子６８が回路特性に影響を及ぼすことはない。
【００５９】
［第２の実施形態］
第２の実施形態では、ＭＴＪ素子３７に平坦化処理を施した後、ダミーＭＴＪ素子６８を除去するようにしている。以下に、第２の実施形態に係るＭＲＡＭ１０の製造方法について図面を参照しながら説明する。図１９（ａ）は、図２に示したＢ−Ｂ´線に沿ったメモリセルアレイ１１の断面図である。図１９（ｂ）は、図２に示したＣ−Ｃ´線に沿ったメモリセルアレイ１１の断面図である。図１９（ｃ）は、周辺回路１２の断面図である。
【００６０】
第２の実施形態では、ダミーＭＴＪ素子６８は、ＭＴＪ素子３７と同じ平面形状を有しており、また、ＭＴＪ素子３７と同ピッチで配置される。コンタクト６７上かつ層間絶縁層３６内には、底面及び側面がバリア膜９０で覆われたコンタクト９１が設けられている。コンタクト９１は、メモリセルアレイ１１の下部電極３５と同一レベル配線層に属しており、また、バリア膜９０及びコンタクト９１はそれぞれ、メモリセルアレイ１１のバリア膜３４及び下部電極３５と同じ材料を用いる。
【００６１】
ＭＴＪ素子３７及びダミーＭＴＪ素子６８を平坦化するまでの工程は、第１の実施形態の製造方法と同じである。続いて、リソグラフィー法及びＲＩＥ法を用いて、層間絶縁層３９上に、ダミーＭＴＪ素子６８が露出するハードマスク層９２を形成する。ハードマスク層９２としては、例えばアモルファスシリコンが用いられる。
【００６２】
続いて、図２０に示すように、ハードマスク層９２をマスクとして例えばＲＩＥ法を用いて、ダミーＭＴＪ素子６８を除去する。これにより、ダミーＭＴＪ素子６８が除去された領域が開口部９３となる。この開口部９３の平面形状及び断面形状は、ＭＴＪ素子３７の平面形状及び断面形状と同じである。その後、ハードマスク層９２を除去する。
【００６３】
続いて、図２１に示すように、ＭＴＪ素子３７に電気的に接続されるバリア膜４０及び上部電極４１を形成する。この際、開口部９３がバリア膜材料９４及び上部電極材料９５によって埋め込まれる。その後の製造工程は、第１の実施形態と同じである。その後、一般的な製造工程を用いてビット線を形成する。
【００６４】
以上詳述したように第２の実施形態によれば、ＭＴＪ素子３７の平坦性が向上することにより、ＭＴＪ素子３７と上部電極４１とのコンタクト性が向上する。これにより、電気的特性のバラツキが少ないＭＲＡＭ１０を製造することが可能となる。
【００６５】
また、ダミーＭＴＪ素子６８を除去することができるので、第１の実施形態のようなレーザー処理が不要であり、また、ＭＲＡＭ１０の電気的特性が劣化するのを防ぐことができる。
【００６６】
なお、ＣＭＰマージンを劣化させないようダミーＭＴＪ素子６８の被服率を高くすることを考慮すると、図１９に示すように、ダミーＭＴＪ素子６８は、メモリセルアレイ１１のＭＴＪ素子３７と同ピッチの配置されることが好ましい。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１０…ＭＲＡＭ、１１…メモリセルアレイ、１２…周辺回路、２０…半導体基板、２１…素子分離絶縁層、２２…選択トランジスタ、２３…リセス、２４…ゲート絶縁膜、２５…ゲート電極、２６…ゲートキャップ層、２７…ソース領域、２８…ドレイン領域、３０，３４，４０，４４，４６，４９，５１…バリア膜、３１，５０…セルコンタクト、３２，３６，３９，４３，４８…層間絶縁層、３３，３８，４２，４７，５３…保護膜、３５…下部電極、３７…ＭＴＪ素子、３７Ａ…参照層、３７Ｂ…非磁性層、３７Ｃ…記録層、３７Ｄ…ハードマスク層、４１…上部電極、４５，５２…ビット線コンタクト、６０…ＭＯＳトランジスタ、６１…ゲート絶縁膜、６２…ゲート電極、６３…ゲートキャップ層、６４…ソース領域、６５…ドレイン領域、６６，６９，７１，７３，９０，９４…バリア膜、６７，７０，７２，９１…コンタクト、６８…ダミーＭＴＪ素子、７４…配線層、８０，８２，９２…ハードマスク層、８１，８３，…レジスト層、８４〜８６，９３…開口部、９５…上部電極。
【特許請求の範囲】
【請求項１】
半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、
前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、
前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、
前記ダミー素子にレーザー光線を照射し、前記ダミー素子を非磁性体化する工程と、
前記平坦化された磁気抵抗素子上に上部電極を形成する工程と、
を具備することを特徴とする磁気メモリの製造方法。
【請求項２】
半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、
前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、
前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、
前記ダミー素子を除去する工程と、
前記平坦化された磁気抵抗素子上に上部電極を形成する工程と、
を具備することを特徴とする磁気メモリの製造方法。
【請求項３】
前記ダミー素子が除去された開口部を前記上部電極と同じ材料で埋める工程をさらに具備することを特徴とする請求項２に記載の磁気メモリの製造方法。
【請求項４】
半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、
前記磁気抵抗素子上に設けられた上部電極と、
前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子と、
を具備し、
前記ダミー素子は、非磁性体化されていることを特徴とする磁気メモリ。
【請求項５】
半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、
前記磁気抵抗素子上に設けられた上部電極と、
前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ形状を有しかつ前記磁気抵抗素子と同じレベルに配置された開口部と、
前記開口部に埋め込まれ、前記上部電極と同じ材料からなる導電層と、
を具備することを特徴とする磁気メモリ。
【請求項１】
半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、
前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、
前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、
前記ダミー素子にレーザー光線を照射し、前記ダミー素子を非磁性体化する工程と、
前記平坦化された磁気抵抗素子上に上部電極を形成する工程と、
を具備することを特徴とする磁気メモリの製造方法。
【請求項２】
半導体基板上のセルアレイ部に磁気抵抗素子を形成する工程と、
前記半導体基板上の周辺回路部に、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子を形成する工程と、
前記磁気抵抗素子及び前記ダミー素子を一括して平坦化する工程と、
前記ダミー素子を除去する工程と、
前記平坦化された磁気抵抗素子上に上部電極を形成する工程と、
を具備することを特徴とする磁気メモリの製造方法。
【請求項３】
前記ダミー素子が除去された開口部を前記上部電極と同じ材料で埋める工程をさらに具備することを特徴とする請求項２に記載の磁気メモリの製造方法。
【請求項４】
半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、
前記磁気抵抗素子上に設けられた上部電極と、
前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ積層構造を有しかつ前記磁気抵抗素子と同じレベルに配置されたダミー素子と、
を具備し、
前記ダミー素子は、非磁性体化されていることを特徴とする磁気メモリ。
【請求項５】
半導体基板上のセルアレイ部に設けられた磁気抵抗素子と、
前記磁気抵抗素子上に設けられた上部電極と、
前記半導体基板上の周辺回路部に設けられ、前記磁気抵抗素子と同じ形状を有しかつ前記磁気抵抗素子と同じレベルに配置された開口部と、
前記開口部に埋め込まれ、前記上部電極と同じ材料からなる導電層と、
を具備することを特徴とする磁気メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−２０４４０１（Ｐ２０１２−２０４４０１Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６４９２７（Ｐ２０１１−６４９２７）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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