【課題】配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である。 （もっと読む）

【課題】ＴＡＴの短縮及び製造コストの低下を図る。
【解決手段】実施形態に係わる半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、下地層上に、ピラーを覆い、かつ、上面の最も低い部分がピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、絶縁層及びピラーを、絶縁層の上面の最も低い部分まで研磨する工程とを備える。 （もっと読む）

【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。 （もっと読む）

【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。 （もっと読む）

【課題】基準素子におけるディスターバンスの発生を防止することができる磁気メモリデバイスを提供する。
【解決手段】基準セル２８が、基準素子２０を含む。基準素子は、固定磁化層２１、絶縁層２２、自由磁化層２３を含み、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、メモリセル１８の磁気抵抗素子１０が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する。基準素子に、基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、磁気抵抗素子の抵抗値と、基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う。 （もっと読む）

【課題】高い熱揺らぎ耐性を確保しつつ、スイッチング電流を低減するも、記憶保持特性を向上させ、更なる高速動作化及び高集積化を可能する信頼性の高い磁気抵抗素子及び磁気記憶装置を提供する。
【解決手段】反強磁性層５１及び積層フェリー固定層５０と、トンネルバリア層２と、非磁性層４を間に挟持した第１の磁性層３と第２の磁性層５とを有する積層磁化自由層１１とを有してＭＴＪ１０が構成されており、ＭＴＪ１０は、その周縁において、当該ＭＴＪ１０の面内磁化容易軸の方向と垂直となる方向に一対の溝１０ａ，１０ｂが形成されている。 （もっと読む）

【課題】ＴＭＲ素子間の特性のばらつきを低減でき、かつ製造歩留まりの高い不揮発性磁気メモリの製造方法およびその構造を提供する。
【解決手段】ＴＭＲ素子を含む磁気記憶装置の製造方法が、配線層が設けられた層間絶縁膜の上に、絶縁膜を形成する工程と、絶縁膜に、配線層が露出するように開口部を形成する開口工程と、開口部を埋めるように、絶縁膜上に金属層を形成する金属層形成工程と、ＣＭＰ法を用いて絶縁膜上の金属層を研磨除去し、開口部内に残った金属層を下部電極とするＣＭＰ工程と、下部電極上にＴＭＲ素子を形成する工程とを含む。 （もっと読む）

【課題】半選択状態になった磁気記憶素子のデータの誤反転を抑制することにより信頼性の高い書き込み動作を行うことができる磁気記憶素子、およびこれを用いた磁気記憶装置を提供する。
【解決手段】磁化容易軸９１と磁化困難軸９２とを有する記録層３は、平面視においてすべての領域が第１導電層ＷＴまたは第２導電層ＢＬの少なくとも一方と重なる。磁化容易軸９１に沿い、記録層３と平面視において重なる寸法が最大となる第１の線分の第１の端点ＴＰ，ＢＰは、第２導電層ＢＬと平面視において重ならない。上記第１の線分の中点を通り、平面視において第１の線分に直交し、記録層３と平面視において重なる第２の線分の１対の端点である第２の端点ＬＰ，ＲＰのうち少なくとも一方は、第１導電層ＷＴと平面視において重ならない。 （もっと読む）

【課題】磁気抵抗素子間での電気的特性のバラツキを低減する。
【解決手段】磁気メモリの製造方法は、半導体基板２０上のセルアレイ部に磁気抵抗素子３７を形成する工程と、半導体基板２０上の周辺回路部に、磁気抵抗素子３７と同じ積層構造を有しかつ磁気抵抗素子３７と同じレベルに配置されたダミー素子６８を形成する工程と、磁気抵抗素子３７及びダミー素子６８を一括して平坦化する工程と、ダミー素子６８にレーザー光線を照射し、ダミー素子６８を非磁性体化する工程と、平坦化された磁気抵抗素子３７上に上部電極４１を形成する工程とを含む。 （もっと読む）

【課題】 配線の信頼性が劣化しない磁気ランダムアクセスメモリ及びその製造方法を提供することである。
【解決手段】 実施形態に係る磁気ランダムアクセスメモリは、下部電極、磁気抵抗効果素子、上部電極が下層から順に積層された積層膜が設けられる。前記磁気抵抗効果素子、前記上部電極の側面に接し、上面が前記上部電極の上面と実質的に同一の高さであるストッパ層平坦部が設けられる。前記上部電極上にバリアメタル膜が設けられる。前記バリアメタル膜上にコンタクトプラグが設けられる。 （もっと読む）

【課題】 メモリセルの微細化を図りつつ、セル電流を確保する。
【解決手段】 実施形態による半導体記憶装置は、ゲート溝１５と第１乃至第３の溝１９ａ、１９ｂ、１８とを有し、第１乃至第３の溝はゲート溝の底面に形成され、第３の溝は第１及び第２の溝の間に形成された半導体基板１１と、第１の溝内形成された第１のゲート部２１ａと第２の溝内形成された第２のゲート部２１ｂと第３の溝内形成された第３のゲート部２１ｃとゲート溝内に形成された第４のゲート部２１ｄとを有するゲート電極２１と、を具備する。ゲート電極を有するセルトランジスタＴｒは、第１及び第３のゲート部間の半導体基板内に形成された第１のチャネル領域Ｃｈ１と、第２及び第３のゲート部間の半導体基板内に形成された第２のチャネル領域Ｃｈ２と、を有する。 （もっと読む）

【課題】書き込み電流を低減する磁気ランダムアクセスメモリを提供する。
【解決手段】磁気ランダムアクセスメモリは、半導体基板と、半導体基板の上方に配置され、垂直磁化膜で形成されたＭＴＪ素子１０と、ＭＴＪ素子１０の上側に配置されかつ半導体基板に対して引っ張る方向に応力を加える引っ張り応力膜２１及びＭＴＪ素子１０の下側に配置されかつ半導体基板に対して圧縮する方向に応力を加える圧縮応力膜の少なくとも一方を有する応力膜と、を具備する。 （もっと読む）

【課題】 ＧＭＲ素子では、十分大きなＭＲ比を得ることが困難である。大きなＭＲ比を実現することが可能なＭＴＪ素子において、反転電流を低減させることが望まれている。
【解決手段】 下部電極の上に、磁化容易方向が厚さ方向を向く垂直磁気異方性膜が形成されている。垂直磁気異方性膜の上に、非磁性材料で形成されたスペーサ層が配置されている。スペーサ層の上に、アモルファスの導電材料からなる下地層が配置されている。下地層の上に、磁化容易方向が面内方向を向く磁化自由層が配置されている。磁化自由層の上にトンネルバリア層が配置されている。トンネルバリア層の上に、磁化方向が面内方向に固定された磁化固定層が配置されている。スペーサ層は、垂直磁気異方性膜と磁化自由層との間に交換相互作用が働かない厚さであり、かつスピン緩和長よりも薄い。 （もっと読む）

【課題】孤立パターンに銅の化合物が析出するのを抑制する半導体装置の製造方法と、半導体装置とを提供する。
【解決手段】半導体装置では、素子・基板層ＥＳＬの低誘電率膜ＬＯＷ１、ファイン層ＦＬの極低誘電率膜ＥＬＫ１等およびセミグローバル層ＳＧＬの低誘電率膜ＬＯＷ２等のそれぞれの開口部に形成されるアライメントマークＡＭおよび重ね合わせ検査マークＫＭが、半導体基板ＳＵＢに形成された所定の導電型の不純物領域ＩＲに電気的に接続されて、アライメントマークＡＭおよび重ね合わせ検査マークＫＭが接地電位に固定されている。 （もっと読む）

【課題】磁気抵抗素子を有する半導体装置であって、フリー層に所望の磁化方向と反対方向の磁界の成分が印加されることによる誤動作を抑制することが可能な半導体装置を提供する。
【解決手段】半導体基板の主表面上に位置する、磁化自由層を有する磁気抵抗素子ＴＭＲと、磁気抵抗素子ＴＭＲの下方に位置し、第１方向に向けて延び、発生する磁界により磁化自由層の磁化状態を変化させることが可能な第１配線ＤＬと、磁気抵抗素子ＴＭＲの上方に位置し、第２方向に向けて延び、発生する磁界により磁化自由層の磁化状態を変化させることが可能な第２配線ＢＬとを備えている。磁化自由層は、第２方向に対して対称であり、平面視における第２方向に垂直な方向に対して非対称である。上記第１配線ＤＬは、磁化自由層と平面視において重なる領域において、磁化自由層が磁化されやすい方向に延びる磁化容易軸の延在する方向Ｈｅに沿うように延在している。 （もっと読む）

【課題】 メモリの動作特性の向上を図る。
【解決手段】実施形態の抵抗変化型メモリは、ビット線ＢＬとワード線ＷＬと、第１エミッタ２１と、第１ベース２３と、第１コレクタ２２とを有する、第１駆動型の第１バイポーラトランジスタ２と、第２エミッタ３１と、第２ベース３３と、第２コレクタ３２とを有する第２駆動型の第２バイポーラトランジスタ３と、第１及び第２端子を有する抵抗変化型メモリ素子１と、を具備し、メモリ素子１の第１端子は第１及び第２エミッタ２１，３１に接続され、メモリ素子１の第２端子は、ビット線ＢＬに接続され、第１及び第２ベース２３，３３はワード線ＷＬに接続される。 （もっと読む）

【課題】ＭＲＡＭを構成する上部の導電要素と下部の導電要素との短絡を抑制することが可能な半導体装置、およびその製造方法を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に位置する、ピン層ＭＰＬと、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬとを含む磁気トンネル接合構造ＭＲＤと、磁気トンネル接合構造ＭＲＤの下側側面に接する下側絶縁層ＩＩＩ１と、下側絶縁層ＩＩＩ１上に位置して磁気トンネル接合構造ＭＲＤの上側側面に接し、かつ磁気トンネル接合構造ＭＲＤの上面を露出する側壁絶縁層ＩＩＩ２と、側壁絶縁層ＩＩＩ２から露出する磁気トンネル接合構造ＭＲＤの上面に接する導電層ＢＬとを備えている。 （もっと読む）

【課題】 セルの微細化を図る。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、半導体基板１上に形成された選択素子Ｔｒと、選択素子上に形成された多層配線層７ａ−ｃと、多層配線層上に形成された層間絶縁膜８と、層間絶縁膜内に形成され、多層配線層を介して選択素子と電気的に接続されたコンタクト層９と、コンタクト層と電気的に接続され、金属材で形成された下部電極層２１と、下部電極層の側面を取り囲み、金属材の酸化物で形成された金属酸化絶縁膜２６と、下部電極層上に形成された磁気抵抗素子１０と、磁気抵抗素子上に形成された上部電極層２３と、磁気抵抗素子及び上部電極層の側面上に形成された側壁絶縁膜２５と、上部電極層と電気的に接続されたビット線２９と、を具備する。 （もっと読む）

【課題】 スピン注入磁化反転を用いたメモリにおいて、高速動作時の低電流書き換え動作を実現し、メモリセル毎のばらつきを抑え、読み出しディスターブを抑える。
【解決手段】 書き換え前に弱いパルスを与えてスピンの状態を不安定にし、書き換え電流を低減する。書き換え電流がパルス幅により非線形に大きくなる領域で読み出しを行い
、ディスターブを抑える。更に、ビット線電荷で注入スピン量を一定とした駆動方法によりばらつきを抑える。 （もっと読む）

【課題】ＭＲＡＭにおいては、書き込み電流の低減やディスターブ回避を目的に、書き込みに使用する配線を強磁性体膜で覆うクラッド配線構造がよく用いられている。また、高信頼性製品の信頼性確保のためＣｕ配線中に微量のＡｌを添加するＣｕＡｌ配線が広く使用されている。ＭＲＡＭも高信頼性製品に搭載される可能性が高く、信頼性は重要である。しかし、クラッド配線は、もともと配線抵抗が高いＣｕＡｌ配線の配線抵抗を更に上昇させるというデメリットがあるため、両方の技術を同時に使用すると配線抵抗のスペックを満たさなくなる可能性が高い。
【解決手段】本願発明は、多層銅埋め込み配線を有する半導体装置において、ＭＲＡＭメモリセルマトリクス領域を構成する複数の銅埋め込みクラッド配線の銅配線膜を比較的純粋な銅で構成し、これらの配線層よりも下層の銅埋め込み非クラッド配線の銅配線膜を、Ａｌを添加したＣｕＡｌ配線膜とするものである。 （もっと読む）