半導体記憶装置及びその製造方法
【課題】 メモリセルの微細化を図りつつ、セル電流を確保する。
【解決手段】 実施形態による半導体記憶装置は、ゲート溝１５と第１乃至第３の溝１９ａ、１９ｂ、１８とを有し、第１乃至第３の溝はゲート溝の底面に形成され、第３の溝は第１及び第２の溝の間に形成された半導体基板１１と、第１の溝内形成された第１のゲート部２１ａと第２の溝内形成された第２のゲート部２１ｂと第３の溝内形成された第３のゲート部２１ｃとゲート溝内に形成された第４のゲート部２１ｄとを有するゲート電極２１と、を具備する。ゲート電極を有するセルトランジスタＴｒは、第１及び第３のゲート部間の半導体基板内に形成された第１のチャネル領域Ｃｈ１と、第２及び第３のゲート部間の半導体基板内に形成された第２のチャネル領域Ｃｈ２と、を有する。
【解決手段】 実施形態による半導体記憶装置は、ゲート溝１５と第１乃至第３の溝１９ａ、１９ｂ、１８とを有し、第１乃至第３の溝はゲート溝の底面に形成され、第３の溝は第１及び第２の溝の間に形成された半導体基板１１と、第１の溝内形成された第１のゲート部２１ａと第２の溝内形成された第２のゲート部２１ｂと第３の溝内形成された第３のゲート部２１ｃとゲート溝内に形成された第４のゲート部２１ｄとを有するゲート電極２１と、を具備する。ゲート電極を有するセルトランジスタＴｒは、第１及び第３のゲート部間の半導体基板内に形成された第１のチャネル領域Ｃｈ１と、第２及び第３のゲート部間の半導体基板内に形成された第２のチャネル領域Ｃｈ２と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、セルトランジスタを有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＲＡＭの微細化に伴い、ショートチャネル効果と３Ｄトランジスタがセルトランジスタとして使用されてきている。しかし、セル電流を確保すること及びセル（反転）電流がさらに必要なＲｅＲＡＭ（resistance random access memory）、ＭＲＡＭ（magnetic random access memory）、ＰＲＡＭ（phase-change random access memory）等の抵抗変化型メモリにおいてはセル電流をさらに増加することが必要とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１３５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの微細化を図りつつ、セル電流を確保することが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、ゲート溝と第１乃至第３の溝とを有し、第１乃至第３の溝はゲート溝の底面に形成され、第３の溝は第１及び第２の溝の間に形成された半導体基板と、第１の溝内形成された第１のゲート部と第２の溝内形成された第２のゲート部と第３の溝内形成された第３のゲート部とゲート溝内に形成された第４のゲート部とを有するゲート電極２１と、を具備する。ゲート電極を有するセルトランジスタは、第１及び第３のゲート部間の半導体基板内に形成された第１のチャネル領域と、第２及び第３のゲート部間の半導体基板内に形成された第２のチャネル領域と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルを示す平面図。
【図２】図２（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面図、図２（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面図。
【図３】第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルの一部を示す概略的な斜視図。
【図４】第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図５】図４に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６】図５に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図７】図６に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図９】図８に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１０】図９に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１３】図１２に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１４】図１３に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１５】図１４に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１６】第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルを示す断面図。
【図１７】第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルを示す平面図及び断面図。
【図１８】第４の実施形態に係る磁気ランダムアクセスメモリのメモリセルを示す平面図及び断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。各図の寸法、形状等は、便宜的に図示したものであるため、これに限定されない。
【０００８】
尚、以下の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリ（ＭＲＡＭ）を例に挙げるが、ＲｅＲＡＭ、ＰＲＡＭ等の抵抗変化型メモリに適用することも可能である。
【０００９】
［１］第１の実施形態
第１の実施形態は、隣り合う素子分離領域１２の間にサドルフィン（saddle fin）構造のトランジスタを形成し、サドル状に形成されている素子領域内にさらに棒状のゲート電極２１ｃを形成する。
【００１０】
［１−１］構造
図１、図２（ａ）及び（ｂ）、図３を用いて、第１の実施形態に係る磁気ランダムアクセスメモリのメモリセル構造について説明する。
【００１１】
［１−１ａ］平面図
図１に示すように、直線状の素子領域（アクティブエリア）ＡＡがＸ方向に延在され、直線状のゲート電極２１がＹ方向に延在されている。この素子領域ＡＡとゲート電極２１の交点部に、ＲＣＡＴ（Recess Channel Array Transistor）のマルチチャネルサドルフィン構造のセルトランジスタＴｒが形成されている。
【００１２】
セルトランジスタＴｒのソース／ドレイン拡散層２５は、ゲート電極２１の両側の素子領域ＡＡに形成され、チャネル領域Ｃｈは、ゲート電極２１下のソース／ドレイン拡散層２５間に形成されている。
【００１３】
セルトランジスタＴｒのゲート電極２１は、半導体基板側（紙面奥側）に突出する第１乃至第３のゲート部２１ａ、２１ｂ及び２１ｃを有している。第１及び第２のゲート部２１ａ及び２１ｂは、第１及び第２の溝１９ａ及び１９ｂ内に形成され、第３のゲート部２１ｃは、第３の溝１８内に形成されている。
【００１４】
ここで、第３のゲート電極２１ｃのゲート長Ｌ３は、第１及び第２のゲート電極２１ａ及び２１ｂのゲート長Ｌ１及びＬ２より短い。第１及び第２のゲート電極２１ａ及び２１ｂのゲート長Ｌ１及びＬ２、Ｘ方向に隣り合うゲート電極２１間の距離、ゲート電極２１のゲート幅Ｗ（素子領域ＡＡのＹ方向の幅）、Ｙ方向に隣り合う素子領域ＡＡ間の距離（素子分離領域のＹ方向の幅）は、最小加工寸法Ｆ程度である。この例の場合、１セルは、２Ｆ×３Ｆ程度になる。
【００１５】
上述するように、セルトランジスタＴｒのゲート長Ｌ（Ｌ１、Ｌ２）はＦであり、ゲート幅ＷもＦである。これは、最小加工寸法Ｆが最先端リソグラフィのＬ／Ｓ（Ｓ：ゲート面積）で規定されていることからきている。しかし、フィンの特性上、Fully Deplete構造にすると、オフ時のオフリーク電流の低減とオン時の電流の増加とが同時に起こる。これに対し、Ｌ＝Ｆ、Ｗ＝Ｆの構造である場合、Ｖｇ＝Ｖｃｃを印加する時、ゲート幅Ｗの割合が大きく、Fully Deplete状態のチャネルの形成が困難である。これが形成されるには、ゲート長Ｌに対するゲート幅Ｗを２／３以下にすることが望ましい。また、ゲート長Ｌに対するゲート幅Ｗは、１／２以上にすることが望ましい。これは、チャネルの寄生抵抗が影響し、反対に電流減少につながるからである。このような理由から、フィンＦＥＴ構造が形成されるには、セルトランジスタＴｒのゲート長Ｌに対するゲート幅Ｗは、１／２以上かつ２／３以下であることが望ましい。
【００１６】
［１−１ｂ］断面図
図２（ａ）に示すように、半導体基板１１上にゲート絶縁膜（図示せず）を介してゲート電極２１及び２２が形成され、ゲート電極２２上にハードマスク２３が形成されている。ゲート電極２１及び２２、ハードマスク２３の側面に側壁保護膜２４が形成されている。半導体基板１１の表面には、ソース／ドレイン拡散層２５が形成され、このソース／ドレイン拡散層２５の表面には、シリサイド層２６が形成されている。ソース／ドレイン拡散層２５の一方には、導電層２７を介してＭＴＪ（Magnetic tunnel Junction）素子２８が接続されている。このＭＴＪ素子２８は、参照層３１、記憶層３３、参照層３１及び記憶層３３間に形成されたトンネルバリア層３２を有している。ＭＴＪ素子２８の各層の積層順は逆でもよい。ＭＴＪ素子２８には、ビット線３０が接続されている。ソース／ドレイン拡散層２５の他方には、導電層２７を介してソース線２９が接続されている。
【００１７】
ゲート電極２１は、下方に突出する第３のゲート部２１ｃを有している。セルトランジスタＴｒのチャネル領域Ｃｈは、第３のゲート部２１ｃの側面及び底面の素子領域に形成されている。ソース／ドレイン拡散層２５の底面は、第３のゲート部２１ｃの根元（図２（ｂ）のフィン２０の最上面）よりも上方に位置している。
【００１８】
図２（ｂ）に示すように、半導体基板１１は、ゲート溝１５、第１乃至第３の溝１８、１９ａ及び１９ｂを有している。第１乃至第３の溝１８、１９ａ及び１９ｂは、ゲート溝１５の底面下に形成されている。第１及び第２の溝１９ａ及び１９ｂは、素子分離領域１２上に形成され、第３の溝１８は、素子領域ＡＡ上に形成されている。第１乃至第３の溝１９ａ、１９ｂ及び１８は、Ｙ方向において交互に配置されている。換言すると、１セル内において、第３の溝１８は、第１及び第２の溝１９ａ及び１９ｂ間に設けられている。例えば、第３の溝１８は、第１及び第２の溝１９ａ及び１９ｂ間の中心に位置している。
【００１９】
セルトランジスタＴｒのゲート電極２１は、半導体基板１１側に突出する第１乃至第３のゲート部２１ａ、２１ｂ及び２１ｃと、第１乃至第３のゲート部２１ａ、２１ｂ及び２１ｃを連結する第４のゲート部２１ｄとを有している。第１乃至第４のゲート部２１ａ、２１ｂ、２１ｃ及び２１ｄは、第１乃至第３の溝１９ａ、１９ｂ及び１８、ゲート溝１５内にそれぞれ形成されている。第１乃至第４のゲート部２１ａ、２１ｂ、２１ｃ及び２１ｄは、同一導電層で連続的に形成されている。例えば、第３のゲート部２１ｃは、第１及び第２のゲート部２１ａ及び２１ｂの間の中心に位置している。第３のゲート部２１ｃの底面は、第１及び第２のゲート２１ａ及び２１ｂの底面と同じ高さでもよいし、異なってもよい。
【００２０】
図２（ｂ）の断面においては、隣り合う素子分離領域１２間に上方に突出する２つのフィン２０ａ及び２０ｂが存在する。フィン２０ａは、第１及び第３のゲート部２１ａ及び２１ｃ間に位置し、フィン２０ｂは、第２及び第３のゲート部２１ｂ及び２１ｃ間に位置している。フィン２０ａは、第１のチャネル領域Ｃｈ１を有し、フィン２０ｂは、第２のチャネル領域Ｃｈ２を有する。第１のチャネル領域Ｃｈ１は、第１のゲート部２１ａに対向するチャネル部分と第３のゲート部分２１ｃに対向するチャネル部分とで形成され、第１及び第３のゲート部２１ａ及び２１ｃ間の素子領域内に形成される。第２のチャネル領域Ｃｈ２は、第２のゲート部２１ｂに対向するチャネル部分と第３のゲート部分２１ｃに対向するチャネル部分とで形成され、第２及び第３のゲート部２１ｂ及び２１ｃ間の素子領域内に形成される。
【００２１】
このような本実施形態では、ゲート電極２１の延在方向に直交する方向（Ｘ方向）では、リセスされた素子領域ＡＡ内にゲートが形成されたリセスゲート構造でありながら、ゲート電極２１の延在方向（Ｙ方向）では、ゲート電極２１（第１及び第２のゲート部２１ａ及び２１ｂ）が素子領域ＡＡを取り囲む構造である、サドルフィン構造のトランジスタＴｒが形成されている。そして、隣り合う素子分離領域１２（第１及び第２のゲート部２１ａ及び２１ｂ）の間のサドル状の素子領域ＡＡ内にさらに棒状の第３のゲート電極２１ｃを形成している。このため、図２（ｂ）の断面では、素子分離領域１２の端部上にサドル状の立体チャネル領域が２つあり、第３のゲート部２１ｃに沿った部分にチャネル領域が２つあるため、合計４つの立体チャネル領域で構成される電流パスが生じる。よって、通常のサドル型フィントランジスタよりもチャネルの本数が２倍となるため、単純に２倍の電流増加が見込める。
【００２２】
［１−１ｃ］斜視図
図３に示すように、半導体基板１１は、素子分離領域１２の上面よりも上方に突出するフィン２０を有している。このフィン２０は、第３のゲート部２１ｃの周囲において、筒状になっている。
【００２３】
［１−２］製造方法
図２（ａ）及び（ｂ）、図４（ａ）及び（ｂ）乃至１５（ａ）及び（ｂ）を用いて、第１の実施形態の磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
【００２４】
図４（ａ）及び（ｂ）に示すように、通常のプロセスを用いて、半導体基板（例えばシリコン基板）１１内にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域（素子分離絶縁膜）１２が形成される。ここで、素子分離領域１２の深さは、例えば２７０ｎｍである。素子分離領域１２の幅及び隣接する素子分離領域１２間の距離は、例えば最小加工寸法Ｆである。この最小加工寸法は、例えば３５ｎｍである。
【００２５】
次に、マスク材として、例えばＳｉＮ膜１３及びＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１４が半導体基板１１上に順に形成される。次に、リソグラフィによりＳｉＮ膜１３及びＴＥＯＳ膜１４がパターニングされる。このパターンは、図１のゲート電極２１の形状の逆ラインパターンである。つまり、パターニングの際、素子分離領域１２上のＳｉＮ膜１３及びＴＥＯＳ膜１４は、除去される（図４（ｂ））。このパターニングされたＳｉＮ膜１３及びＴＥＯＳ膜１４を用いて、露出する半導体基板１１が除去される。これにより、半導体基板１１内にゲート溝１５が形成される。このゲート溝１５は、図４（ｂ）の断面では、隣接する素子分離領域１２間の隙間（半導体基板１１部分）に形成される。ゲート溝１５における半導体基板１１の上面からの深さは、例えば１２０ｎｍである。
【００２６】
次に、図５（ａ）及び（ｂ）に示すように、ゲート溝１５内、ＴＥＯＳ膜１４及び素子分離領域１２上に膜１７が形成される。この膜１７は、後述する図８（ａ）及び（ｂ）の工程において、素子分離領域１２の絶縁膜（例えば、熱酸化膜）等と選択的に除去できる膜が望ましく、例えばＢＳＧ（Boron Silicate Glass）等である。膜１７の膜厚は、後述する図９（ａ）及び（ｂ）の工程で形成されるフィン２０の幅を規定するため、所望のフィン２０の幅に合わせた膜厚にすることが望ましい。
【００２７】
次に、図６（ａ）及び（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）により膜１７が選択的に除去される。これにより、ＴＥＯＳ膜１４の上面及びゲート溝１５の底面が露出される。
【００２８】
次に、図７（ａ）及び（ｂ）に示すように、ＴＥＯＳ膜１４及び膜１７をマスクとして、ゲート溝１５の底面の半導体基板１１が所望のフィン深さ（例えば５０ｎｍ）でエッチングされる。これにより、ゲート溝１５の底面下に溝１８が形成される。
【００２９】
次に、図８（ａ）及び（ｂ）に示すように、Ｖａｐｏｒフッ酸等により、膜１７が選択的に除去される。
【００３０】
次に、図９（ａ）及び（ｂ）に示すように、ＳｉＯ２／ＲＩＥが行われ、露出している酸化膜である、ＴＥＯＳ膜１４および素子分離領域１２がリセスされる。これにより、素子分離領域１２上に溝１９が形成されるとともに、溝１８の周囲にフィン２０が形成される。ここで、素子分離領域１２の高さは、フィン２０の所望される高さ分だけ下げられる。例えば、フィン２０の高さは５０ｎｍであり、素子分離領域１２の高さは１００ｎｍである。また、素子領域間の距離（素子分離絶縁膜１２のＹ方向の幅）、素子領域のＹ方向の幅（素子分離絶縁膜１２間の距離）は、例えば３２ｎｍである。
【００３１】
次に、図１０（ａ）及び（ｂ）に示すように、ＳｉＮ膜１３が除去され、半導体基板１１の上面が露出される。
【００３２】
次に、図１１（ａ）及び（ｂ）に示すように、ゲート酸化膜（図示せず）が形成された後、例えばポリシリコンからなるゲート電極２１がＣＶＤ（Chemical Vapor Deposition）で形成される。これにより、溝１８、１９は、ゲート電極２１で埋め込まれる。この後、図示していないが、ＰＥＰ後、Ｎ＋不純物がポリシリコンにイオンインプランテーションにより導入される。この際、周辺回路のＮチャネル型トランジスタ及びＰチャネル型トランジスタにもＮ＋及びＰ＋の不純物導入がそれぞれ行われる。
【００３３】
次に、図１２（ａ）及び（ｂ）に示すように、活性化アニール後、ＷＮｘスパッタ及びＷ−ＣＶＤにより、ゲート電極２１上にメタルからなるゲート電極２２が形成される。次に、ゲート電極２２上にＣＶＤ−ＳｉＮからなるハードマスク２３が堆積される。
【００３４】
次に、図１３（ａ）及び（ｂ）に示すように、リソグラフィ法を用いて、ゲートパターン残しにより、ゲート電極２１及び２２、ハードマスク２３がパターニングされる。
【００３５】
次に、図１４（ａ）及び（ｂ）に示すように、ＣＶＤ−ＳｉＮ膜が堆積され、異方性エッチングによりゲート電極２１及び２２、ハードマスク２３の側壁にＳｉＮ膜からなる側壁保護膜２４が形成される。
【００３６】
次に、図１５（ａ）及び（ｂ）に示すように、半導体基板１１の表面にソース／ドレイン拡散層２５が形成される。次に、隣り合うゲート電極２１及び２２間にゲートギャップフィル膜を目的とした埋め込み性の高い絶縁層（図示せず）が堆積され平坦化される。その後、側壁保護膜２４と選択比を持ったエッチングにより、絶縁層が自己整合的にエッチングされ、コンタクトホールが形成される。次に、６００℃程度の温度で、スパッタリングにより、例えばＴｉ／ＴｉＮからなるバリアメタル膜２７ａがコンタクトホールの側面及び底面に形成される。次に、Ｓｉと接するコンタクトホールの底部のソース／ドレイン拡散層２５の表面にシリサイド層２６が形成される。その後、コンタクトホールが導電層２７で埋め込まれる。
【００３７】
次に、図２（ａ）及び（ｂ）に示すように、ソース／ドレイン拡散層２５の一方に接続するＭＴＪ素子２８、ソース／ドレイン拡散層２５の他方に接続するソース線２９、ＭＴＪ素子に接続するビット線３０が形成される。その後、通常のプロセスにより配線等が形成され、メモリセルアレイが形成され、マルチチャネルサドルフィン構造が形成される。
【００３８】
［１−３］効果
上記第１の実施形態によれば、フィン２０のチャネル幅は、膜１７の堆積膜厚で制御することができる（図７（ｂ）乃至図９（ｂ）参照）。このため、本実施形態は、従来のようにリソグラフィの最小加工寸法Ｆに依存せずに、フィン２０のチャネル幅を決定することができ、ゲート長Ｌに対するゲート幅Ｗを１／２〜２／３にすることができる。
【００３９】
さらに、第１の実施形態は、第１及び第２のゲート部２１ａ及び２１ｂ間の素子領域内に第３のゲート部２１ｃを形成している。このため、第１及び第３のゲート部２１ａ及び２１ｃ間と第２及び第３のゲート部２１ｂ及び２１ｃ間とに、フィン２０ａ及び２０ｂがそれぞれ形成されている。これにより、従来のサドルフィン構造に比べて、チャネル領域Ｃｈを２倍に増やすことができるため、セルのオン電流を増加することができる。
【００４０】
以上のように、第１の実施形態によれば、メモリセルの微細化を図りつつ、セルのオン電流を確保することができる。
【００４１】
［２］第２の実施形態
第２の実施形態は、第１の実施形態より、ソース／ドレイン拡散層２５を基板深くまで形成する。
【００４２】
図１６（ａ）及び（ｂ）を用いて、第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第１の実施形態と同じ点は省略する。
【００４３】
図１６（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、ソース／ドレイン拡散層２５の底面が、第３のゲート部２１ｃの根元（フィン２０の最上面）より下方に位置することである。
【００４４】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態は、ソース／ドレイン拡散層２５が第３のゲート部２１ｃの根元より深く形成される。これにより、オン電流がフィン２０の上端部だけでなく、フィントランジスタの深さ方向にも電流寄与できるようになり、セルトランジスタＴｒの電流寄与が大きくなる。
【００４５】
［３］第３の実施形態
第３の実施形態は、ソース／ドレイン拡散層２５をゲート電極２１の下に入り込むように広げている。
【００４６】
図１７（ａ）及び（ｂ）を用いて、第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第２の実施形態と同じ点は省略する。尚、Ｙ方向の断面図は、第２の実施形態と同様である。
【００４７】
図１７（ａ）及び（ｂ）に示すように、第３の実施形態において、第２の実施形態と異なる点は、ソース／ドレイン拡散層２５をゲート電極２１の下の第３のゲート部２１ｃの横まで伸ばし、ソース／ドレイン拡散層２５が第３のゲート部２１ｃの側面に接していることである。
【００４８】
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。さらに、第３の実施形態は、ソース／ドレイン拡散層２５が第３のゲート部２１ｃの側面に接するまで横方向に伸ばしてある。これにより、フィン２０とソース／ドレイン拡散層２５の重なりが大きくなり、電流パスが大きくなるので、オン電流の増加がさらに期待できる。
【００４９】
［４］第４の実施形態
第４の実施形態は、ゲート電極２１の第３のゲート部２１ｃのゲート長Ｌ３を、第１及び第２のゲート部２１ａ及び２１ｃのゲート長Ｌ１及びＬ２と同じにする。
【００５０】
図１８（ａ）及び（ｂ）を用いて、第４の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第１の実施形態と同じ点は省略する。尚、Ｙ方向の断面図は、第１の実施形態と同様である。
【００５１】
図１８（ａ）及び（ｂ）に示すように、第４の実施形態において、第１の実施形態と異なる点は、ゲート電極２１の第３のゲート部２１ｃのゲート長Ｌ３が、第１及び第２のゲート部２１ａ及び２１ｂのゲート長Ｌ１及びＬ２と等しくなっていることである。
【００５２】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態は、第３のゲート部２１ｃのゲート長Ｌ３が、第１及び第２のゲート部２１ａ及び２１ｂのゲート長Ｌ１及びＬ２と同じになっていることで、空乏化を狙った、電解効果の及ぶ範囲及びその均一性が広く取れるという効果がある。
【００５３】
尚、上記第１乃至第４の実施形態は、適宜組み合わせることも可能である。
【００５４】
以上のように、上述した各実施形態における磁気ランダムアクセスメモリ及びその製造方法によれば、メモリセルの微細化を図りつつ、セル電流を確保することができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１１…半導体基板、１２…素子分離領域、１８、１９、１９ａ、１９ｂ…溝、２０、２０ａ、２０ｂ…フィン、２１、２２…ゲート電極、２１ａ…第１のゲート部、２１ｂ…第２のゲート部、２１ｃ…第３のゲート部、２５…ソース／ドレイン拡散層、２８…ＭＴＪ素子、Ｔｒ…セルトランジスタ、Ｃｈ、Ｃｈ１、Ｃｈ２…チャネル領域。
【技術分野】
【０００１】
本発明の実施形態は、セルトランジスタを有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＲＡＭの微細化に伴い、ショートチャネル効果と３Ｄトランジスタがセルトランジスタとして使用されてきている。しかし、セル電流を確保すること及びセル（反転）電流がさらに必要なＲｅＲＡＭ（resistance random access memory）、ＭＲＡＭ（magnetic random access memory）、ＰＲＡＭ（phase-change random access memory）等の抵抗変化型メモリにおいてはセル電流をさらに増加することが必要とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１３５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの微細化を図りつつ、セル電流を確保することが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、ゲート溝と第１乃至第３の溝とを有し、第１乃至第３の溝はゲート溝の底面に形成され、第３の溝は第１及び第２の溝の間に形成された半導体基板と、第１の溝内形成された第１のゲート部と第２の溝内形成された第２のゲート部と第３の溝内形成された第３のゲート部とゲート溝内に形成された第４のゲート部とを有するゲート電極２１と、を具備する。ゲート電極を有するセルトランジスタは、第１及び第３のゲート部間の半導体基板内に形成された第１のチャネル領域と、第２及び第３のゲート部間の半導体基板内に形成された第２のチャネル領域と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルを示す平面図。
【図２】図２（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面図、図２（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面図。
【図３】第１の実施形態に係る磁気ランダムアクセスメモリのメモリセルの一部を示す概略的な斜視図。
【図４】第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図５】図４に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図６】図５に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図７】図６に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図９】図８に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１０】図９に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１１】図１０に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１２】図１１に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１３】図１２に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１４】図１３に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１５】図１４に続く、第１の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図１６】第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルを示す断面図。
【図１７】第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルを示す平面図及び断面図。
【図１８】第４の実施形態に係る磁気ランダムアクセスメモリのメモリセルを示す平面図及び断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。各図の寸法、形状等は、便宜的に図示したものであるため、これに限定されない。
【０００８】
尚、以下の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリ（ＭＲＡＭ）を例に挙げるが、ＲｅＲＡＭ、ＰＲＡＭ等の抵抗変化型メモリに適用することも可能である。
【０００９】
［１］第１の実施形態
第１の実施形態は、隣り合う素子分離領域１２の間にサドルフィン（saddle fin）構造のトランジスタを形成し、サドル状に形成されている素子領域内にさらに棒状のゲート電極２１ｃを形成する。
【００１０】
［１−１］構造
図１、図２（ａ）及び（ｂ）、図３を用いて、第１の実施形態に係る磁気ランダムアクセスメモリのメモリセル構造について説明する。
【００１１】
［１−１ａ］平面図
図１に示すように、直線状の素子領域（アクティブエリア）ＡＡがＸ方向に延在され、直線状のゲート電極２１がＹ方向に延在されている。この素子領域ＡＡとゲート電極２１の交点部に、ＲＣＡＴ（Recess Channel Array Transistor）のマルチチャネルサドルフィン構造のセルトランジスタＴｒが形成されている。
【００１２】
セルトランジスタＴｒのソース／ドレイン拡散層２５は、ゲート電極２１の両側の素子領域ＡＡに形成され、チャネル領域Ｃｈは、ゲート電極２１下のソース／ドレイン拡散層２５間に形成されている。
【００１３】
セルトランジスタＴｒのゲート電極２１は、半導体基板側（紙面奥側）に突出する第１乃至第３のゲート部２１ａ、２１ｂ及び２１ｃを有している。第１及び第２のゲート部２１ａ及び２１ｂは、第１及び第２の溝１９ａ及び１９ｂ内に形成され、第３のゲート部２１ｃは、第３の溝１８内に形成されている。
【００１４】
ここで、第３のゲート電極２１ｃのゲート長Ｌ３は、第１及び第２のゲート電極２１ａ及び２１ｂのゲート長Ｌ１及びＬ２より短い。第１及び第２のゲート電極２１ａ及び２１ｂのゲート長Ｌ１及びＬ２、Ｘ方向に隣り合うゲート電極２１間の距離、ゲート電極２１のゲート幅Ｗ（素子領域ＡＡのＹ方向の幅）、Ｙ方向に隣り合う素子領域ＡＡ間の距離（素子分離領域のＹ方向の幅）は、最小加工寸法Ｆ程度である。この例の場合、１セルは、２Ｆ×３Ｆ程度になる。
【００１５】
上述するように、セルトランジスタＴｒのゲート長Ｌ（Ｌ１、Ｌ２）はＦであり、ゲート幅ＷもＦである。これは、最小加工寸法Ｆが最先端リソグラフィのＬ／Ｓ（Ｓ：ゲート面積）で規定されていることからきている。しかし、フィンの特性上、Fully Deplete構造にすると、オフ時のオフリーク電流の低減とオン時の電流の増加とが同時に起こる。これに対し、Ｌ＝Ｆ、Ｗ＝Ｆの構造である場合、Ｖｇ＝Ｖｃｃを印加する時、ゲート幅Ｗの割合が大きく、Fully Deplete状態のチャネルの形成が困難である。これが形成されるには、ゲート長Ｌに対するゲート幅Ｗを２／３以下にすることが望ましい。また、ゲート長Ｌに対するゲート幅Ｗは、１／２以上にすることが望ましい。これは、チャネルの寄生抵抗が影響し、反対に電流減少につながるからである。このような理由から、フィンＦＥＴ構造が形成されるには、セルトランジスタＴｒのゲート長Ｌに対するゲート幅Ｗは、１／２以上かつ２／３以下であることが望ましい。
【００１６】
［１−１ｂ］断面図
図２（ａ）に示すように、半導体基板１１上にゲート絶縁膜（図示せず）を介してゲート電極２１及び２２が形成され、ゲート電極２２上にハードマスク２３が形成されている。ゲート電極２１及び２２、ハードマスク２３の側面に側壁保護膜２４が形成されている。半導体基板１１の表面には、ソース／ドレイン拡散層２５が形成され、このソース／ドレイン拡散層２５の表面には、シリサイド層２６が形成されている。ソース／ドレイン拡散層２５の一方には、導電層２７を介してＭＴＪ（Magnetic tunnel Junction）素子２８が接続されている。このＭＴＪ素子２８は、参照層３１、記憶層３３、参照層３１及び記憶層３３間に形成されたトンネルバリア層３２を有している。ＭＴＪ素子２８の各層の積層順は逆でもよい。ＭＴＪ素子２８には、ビット線３０が接続されている。ソース／ドレイン拡散層２５の他方には、導電層２７を介してソース線２９が接続されている。
【００１７】
ゲート電極２１は、下方に突出する第３のゲート部２１ｃを有している。セルトランジスタＴｒのチャネル領域Ｃｈは、第３のゲート部２１ｃの側面及び底面の素子領域に形成されている。ソース／ドレイン拡散層２５の底面は、第３のゲート部２１ｃの根元（図２（ｂ）のフィン２０の最上面）よりも上方に位置している。
【００１８】
図２（ｂ）に示すように、半導体基板１１は、ゲート溝１５、第１乃至第３の溝１８、１９ａ及び１９ｂを有している。第１乃至第３の溝１８、１９ａ及び１９ｂは、ゲート溝１５の底面下に形成されている。第１及び第２の溝１９ａ及び１９ｂは、素子分離領域１２上に形成され、第３の溝１８は、素子領域ＡＡ上に形成されている。第１乃至第３の溝１９ａ、１９ｂ及び１８は、Ｙ方向において交互に配置されている。換言すると、１セル内において、第３の溝１８は、第１及び第２の溝１９ａ及び１９ｂ間に設けられている。例えば、第３の溝１８は、第１及び第２の溝１９ａ及び１９ｂ間の中心に位置している。
【００１９】
セルトランジスタＴｒのゲート電極２１は、半導体基板１１側に突出する第１乃至第３のゲート部２１ａ、２１ｂ及び２１ｃと、第１乃至第３のゲート部２１ａ、２１ｂ及び２１ｃを連結する第４のゲート部２１ｄとを有している。第１乃至第４のゲート部２１ａ、２１ｂ、２１ｃ及び２１ｄは、第１乃至第３の溝１９ａ、１９ｂ及び１８、ゲート溝１５内にそれぞれ形成されている。第１乃至第４のゲート部２１ａ、２１ｂ、２１ｃ及び２１ｄは、同一導電層で連続的に形成されている。例えば、第３のゲート部２１ｃは、第１及び第２のゲート部２１ａ及び２１ｂの間の中心に位置している。第３のゲート部２１ｃの底面は、第１及び第２のゲート２１ａ及び２１ｂの底面と同じ高さでもよいし、異なってもよい。
【００２０】
図２（ｂ）の断面においては、隣り合う素子分離領域１２間に上方に突出する２つのフィン２０ａ及び２０ｂが存在する。フィン２０ａは、第１及び第３のゲート部２１ａ及び２１ｃ間に位置し、フィン２０ｂは、第２及び第３のゲート部２１ｂ及び２１ｃ間に位置している。フィン２０ａは、第１のチャネル領域Ｃｈ１を有し、フィン２０ｂは、第２のチャネル領域Ｃｈ２を有する。第１のチャネル領域Ｃｈ１は、第１のゲート部２１ａに対向するチャネル部分と第３のゲート部分２１ｃに対向するチャネル部分とで形成され、第１及び第３のゲート部２１ａ及び２１ｃ間の素子領域内に形成される。第２のチャネル領域Ｃｈ２は、第２のゲート部２１ｂに対向するチャネル部分と第３のゲート部分２１ｃに対向するチャネル部分とで形成され、第２及び第３のゲート部２１ｂ及び２１ｃ間の素子領域内に形成される。
【００２１】
このような本実施形態では、ゲート電極２１の延在方向に直交する方向（Ｘ方向）では、リセスされた素子領域ＡＡ内にゲートが形成されたリセスゲート構造でありながら、ゲート電極２１の延在方向（Ｙ方向）では、ゲート電極２１（第１及び第２のゲート部２１ａ及び２１ｂ）が素子領域ＡＡを取り囲む構造である、サドルフィン構造のトランジスタＴｒが形成されている。そして、隣り合う素子分離領域１２（第１及び第２のゲート部２１ａ及び２１ｂ）の間のサドル状の素子領域ＡＡ内にさらに棒状の第３のゲート電極２１ｃを形成している。このため、図２（ｂ）の断面では、素子分離領域１２の端部上にサドル状の立体チャネル領域が２つあり、第３のゲート部２１ｃに沿った部分にチャネル領域が２つあるため、合計４つの立体チャネル領域で構成される電流パスが生じる。よって、通常のサドル型フィントランジスタよりもチャネルの本数が２倍となるため、単純に２倍の電流増加が見込める。
【００２２】
［１−１ｃ］斜視図
図３に示すように、半導体基板１１は、素子分離領域１２の上面よりも上方に突出するフィン２０を有している。このフィン２０は、第３のゲート部２１ｃの周囲において、筒状になっている。
【００２３】
［１−２］製造方法
図２（ａ）及び（ｂ）、図４（ａ）及び（ｂ）乃至１５（ａ）及び（ｂ）を用いて、第１の実施形態の磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
【００２４】
図４（ａ）及び（ｂ）に示すように、通常のプロセスを用いて、半導体基板（例えばシリコン基板）１１内にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域（素子分離絶縁膜）１２が形成される。ここで、素子分離領域１２の深さは、例えば２７０ｎｍである。素子分離領域１２の幅及び隣接する素子分離領域１２間の距離は、例えば最小加工寸法Ｆである。この最小加工寸法は、例えば３５ｎｍである。
【００２５】
次に、マスク材として、例えばＳｉＮ膜１３及びＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１４が半導体基板１１上に順に形成される。次に、リソグラフィによりＳｉＮ膜１３及びＴＥＯＳ膜１４がパターニングされる。このパターンは、図１のゲート電極２１の形状の逆ラインパターンである。つまり、パターニングの際、素子分離領域１２上のＳｉＮ膜１３及びＴＥＯＳ膜１４は、除去される（図４（ｂ））。このパターニングされたＳｉＮ膜１３及びＴＥＯＳ膜１４を用いて、露出する半導体基板１１が除去される。これにより、半導体基板１１内にゲート溝１５が形成される。このゲート溝１５は、図４（ｂ）の断面では、隣接する素子分離領域１２間の隙間（半導体基板１１部分）に形成される。ゲート溝１５における半導体基板１１の上面からの深さは、例えば１２０ｎｍである。
【００２６】
次に、図５（ａ）及び（ｂ）に示すように、ゲート溝１５内、ＴＥＯＳ膜１４及び素子分離領域１２上に膜１７が形成される。この膜１７は、後述する図８（ａ）及び（ｂ）の工程において、素子分離領域１２の絶縁膜（例えば、熱酸化膜）等と選択的に除去できる膜が望ましく、例えばＢＳＧ（Boron Silicate Glass）等である。膜１７の膜厚は、後述する図９（ａ）及び（ｂ）の工程で形成されるフィン２０の幅を規定するため、所望のフィン２０の幅に合わせた膜厚にすることが望ましい。
【００２７】
次に、図６（ａ）及び（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）により膜１７が選択的に除去される。これにより、ＴＥＯＳ膜１４の上面及びゲート溝１５の底面が露出される。
【００２８】
次に、図７（ａ）及び（ｂ）に示すように、ＴＥＯＳ膜１４及び膜１７をマスクとして、ゲート溝１５の底面の半導体基板１１が所望のフィン深さ（例えば５０ｎｍ）でエッチングされる。これにより、ゲート溝１５の底面下に溝１８が形成される。
【００２９】
次に、図８（ａ）及び（ｂ）に示すように、Ｖａｐｏｒフッ酸等により、膜１７が選択的に除去される。
【００３０】
次に、図９（ａ）及び（ｂ）に示すように、ＳｉＯ２／ＲＩＥが行われ、露出している酸化膜である、ＴＥＯＳ膜１４および素子分離領域１２がリセスされる。これにより、素子分離領域１２上に溝１９が形成されるとともに、溝１８の周囲にフィン２０が形成される。ここで、素子分離領域１２の高さは、フィン２０の所望される高さ分だけ下げられる。例えば、フィン２０の高さは５０ｎｍであり、素子分離領域１２の高さは１００ｎｍである。また、素子領域間の距離（素子分離絶縁膜１２のＹ方向の幅）、素子領域のＹ方向の幅（素子分離絶縁膜１２間の距離）は、例えば３２ｎｍである。
【００３１】
次に、図１０（ａ）及び（ｂ）に示すように、ＳｉＮ膜１３が除去され、半導体基板１１の上面が露出される。
【００３２】
次に、図１１（ａ）及び（ｂ）に示すように、ゲート酸化膜（図示せず）が形成された後、例えばポリシリコンからなるゲート電極２１がＣＶＤ（Chemical Vapor Deposition）で形成される。これにより、溝１８、１９は、ゲート電極２１で埋め込まれる。この後、図示していないが、ＰＥＰ後、Ｎ＋不純物がポリシリコンにイオンインプランテーションにより導入される。この際、周辺回路のＮチャネル型トランジスタ及びＰチャネル型トランジスタにもＮ＋及びＰ＋の不純物導入がそれぞれ行われる。
【００３３】
次に、図１２（ａ）及び（ｂ）に示すように、活性化アニール後、ＷＮｘスパッタ及びＷ−ＣＶＤにより、ゲート電極２１上にメタルからなるゲート電極２２が形成される。次に、ゲート電極２２上にＣＶＤ−ＳｉＮからなるハードマスク２３が堆積される。
【００３４】
次に、図１３（ａ）及び（ｂ）に示すように、リソグラフィ法を用いて、ゲートパターン残しにより、ゲート電極２１及び２２、ハードマスク２３がパターニングされる。
【００３５】
次に、図１４（ａ）及び（ｂ）に示すように、ＣＶＤ−ＳｉＮ膜が堆積され、異方性エッチングによりゲート電極２１及び２２、ハードマスク２３の側壁にＳｉＮ膜からなる側壁保護膜２４が形成される。
【００３６】
次に、図１５（ａ）及び（ｂ）に示すように、半導体基板１１の表面にソース／ドレイン拡散層２５が形成される。次に、隣り合うゲート電極２１及び２２間にゲートギャップフィル膜を目的とした埋め込み性の高い絶縁層（図示せず）が堆積され平坦化される。その後、側壁保護膜２４と選択比を持ったエッチングにより、絶縁層が自己整合的にエッチングされ、コンタクトホールが形成される。次に、６００℃程度の温度で、スパッタリングにより、例えばＴｉ／ＴｉＮからなるバリアメタル膜２７ａがコンタクトホールの側面及び底面に形成される。次に、Ｓｉと接するコンタクトホールの底部のソース／ドレイン拡散層２５の表面にシリサイド層２６が形成される。その後、コンタクトホールが導電層２７で埋め込まれる。
【００３７】
次に、図２（ａ）及び（ｂ）に示すように、ソース／ドレイン拡散層２５の一方に接続するＭＴＪ素子２８、ソース／ドレイン拡散層２５の他方に接続するソース線２９、ＭＴＪ素子に接続するビット線３０が形成される。その後、通常のプロセスにより配線等が形成され、メモリセルアレイが形成され、マルチチャネルサドルフィン構造が形成される。
【００３８】
［１−３］効果
上記第１の実施形態によれば、フィン２０のチャネル幅は、膜１７の堆積膜厚で制御することができる（図７（ｂ）乃至図９（ｂ）参照）。このため、本実施形態は、従来のようにリソグラフィの最小加工寸法Ｆに依存せずに、フィン２０のチャネル幅を決定することができ、ゲート長Ｌに対するゲート幅Ｗを１／２〜２／３にすることができる。
【００３９】
さらに、第１の実施形態は、第１及び第２のゲート部２１ａ及び２１ｂ間の素子領域内に第３のゲート部２１ｃを形成している。このため、第１及び第３のゲート部２１ａ及び２１ｃ間と第２及び第３のゲート部２１ｂ及び２１ｃ間とに、フィン２０ａ及び２０ｂがそれぞれ形成されている。これにより、従来のサドルフィン構造に比べて、チャネル領域Ｃｈを２倍に増やすことができるため、セルのオン電流を増加することができる。
【００４０】
以上のように、第１の実施形態によれば、メモリセルの微細化を図りつつ、セルのオン電流を確保することができる。
【００４１】
［２］第２の実施形態
第２の実施形態は、第１の実施形態より、ソース／ドレイン拡散層２５を基板深くまで形成する。
【００４２】
図１６（ａ）及び（ｂ）を用いて、第２の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第１の実施形態と同じ点は省略する。
【００４３】
図１６（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、ソース／ドレイン拡散層２５の底面が、第３のゲート部２１ｃの根元（フィン２０の最上面）より下方に位置することである。
【００４４】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態は、ソース／ドレイン拡散層２５が第３のゲート部２１ｃの根元より深く形成される。これにより、オン電流がフィン２０の上端部だけでなく、フィントランジスタの深さ方向にも電流寄与できるようになり、セルトランジスタＴｒの電流寄与が大きくなる。
【００４５】
［３］第３の実施形態
第３の実施形態は、ソース／ドレイン拡散層２５をゲート電極２１の下に入り込むように広げている。
【００４６】
図１７（ａ）及び（ｂ）を用いて、第３の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第２の実施形態と同じ点は省略する。尚、Ｙ方向の断面図は、第２の実施形態と同様である。
【００４７】
図１７（ａ）及び（ｂ）に示すように、第３の実施形態において、第２の実施形態と異なる点は、ソース／ドレイン拡散層２５をゲート電極２１の下の第３のゲート部２１ｃの横まで伸ばし、ソース／ドレイン拡散層２５が第３のゲート部２１ｃの側面に接していることである。
【００４８】
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。さらに、第３の実施形態は、ソース／ドレイン拡散層２５が第３のゲート部２１ｃの側面に接するまで横方向に伸ばしてある。これにより、フィン２０とソース／ドレイン拡散層２５の重なりが大きくなり、電流パスが大きくなるので、オン電流の増加がさらに期待できる。
【００４９】
［４］第４の実施形態
第４の実施形態は、ゲート電極２１の第３のゲート部２１ｃのゲート長Ｌ３を、第１及び第２のゲート部２１ａ及び２１ｃのゲート長Ｌ１及びＬ２と同じにする。
【００５０】
図１８（ａ）及び（ｂ）を用いて、第４の実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。説明にあたり、第１の実施形態と同じ点は省略する。尚、Ｙ方向の断面図は、第１の実施形態と同様である。
【００５１】
図１８（ａ）及び（ｂ）に示すように、第４の実施形態において、第１の実施形態と異なる点は、ゲート電極２１の第３のゲート部２１ｃのゲート長Ｌ３が、第１及び第２のゲート部２１ａ及び２１ｂのゲート長Ｌ１及びＬ２と等しくなっていることである。
【００５２】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態は、第３のゲート部２１ｃのゲート長Ｌ３が、第１及び第２のゲート部２１ａ及び２１ｂのゲート長Ｌ１及びＬ２と同じになっていることで、空乏化を狙った、電解効果の及ぶ範囲及びその均一性が広く取れるという効果がある。
【００５３】
尚、上記第１乃至第４の実施形態は、適宜組み合わせることも可能である。
【００５４】
以上のように、上述した各実施形態における磁気ランダムアクセスメモリ及びその製造方法によれば、メモリセルの微細化を図りつつ、セル電流を確保することができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１１…半導体基板、１２…素子分離領域、１８、１９、１９ａ、１９ｂ…溝、２０、２０ａ、２０ｂ…フィン、２１、２２…ゲート電極、２１ａ…第１のゲート部、２１ｂ…第２のゲート部、２１ｃ…第３のゲート部、２５…ソース／ドレイン拡散層、２８…ＭＴＪ素子、Ｔｒ…セルトランジスタ、Ｃｈ、Ｃｈ１、Ｃｈ２…チャネル領域。
【特許請求の範囲】
【請求項１】
ゲート溝と第１乃至第３の溝とを有し、前記第１乃至第３の溝は前記ゲート溝の底面に形成され、前記第３の溝は前記第１及び第２の溝の間に形成された半導体基板と、
前記第１の溝内形成された第１のゲート部と前記第２の溝内形成された第２のゲート部と前記第３の溝内形成された第３のゲート部と前記ゲート溝内に形成された第４のゲート部とを有するゲート電極と、
を具備し、
前記ゲート電極を有するセルトランジスタは、前記第１及び第３のゲート部間の前記半導体基板内に形成された第１のチャネル領域と、前記第２及び第３のゲート部間の前記半導体基板内に形成された第２のチャネル領域と、を有することを特徴とする半導体記憶装置。
【請求項２】
前記第３のゲート部のゲート長は、前記第１及び第２のゲート部のゲート長より短いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記セルトランジスタのソース／ドレイン拡散層の底面は、前記第３のゲート部の根元よりも下方に位置することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記セルトランジスタのソース／ドレイン拡散層は、前記第３のゲート部の側面に接することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第３のゲート部のゲート長は、前記第１及び第２のゲート部のゲート長と等しいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
半導体基板内に第１及び第２の素子分離領域を形成する工程と、
前記第１及び第２の素子分離領域間にゲート溝を形成する工程と、
前記ゲート溝内に膜を形成する工程と、
前記ゲート溝の底面の前記膜を除去し、前記半導体基板を露出する工程と、
前記露出した半導体基板を除去し、第３の溝を形成する工程と、
前記第３の溝を形成した後に、前記膜を除去し、前記第１及び第２の素子分離領域の上部を除去することで前記第１及び第２の素子分離領域上に第１及び第２の溝をそれぞれ形成する工程と、
前記第１乃至第３の溝内にゲート電極材を埋め込み、前記第１乃至第３の溝内に第１乃至第３のゲート部を有するゲート電極を形成する工程と、
を具備し、
前記第１及び第３のゲート部間と前記第２及び第３のゲート部間に形成されたフィンのチャネル幅は、前記膜の形成時の膜厚で規定される、半導体記憶装置の製造方法。
【請求項１】
ゲート溝と第１乃至第３の溝とを有し、前記第１乃至第３の溝は前記ゲート溝の底面に形成され、前記第３の溝は前記第１及び第２の溝の間に形成された半導体基板と、
前記第１の溝内形成された第１のゲート部と前記第２の溝内形成された第２のゲート部と前記第３の溝内形成された第３のゲート部と前記ゲート溝内に形成された第４のゲート部とを有するゲート電極と、
を具備し、
前記ゲート電極を有するセルトランジスタは、前記第１及び第３のゲート部間の前記半導体基板内に形成された第１のチャネル領域と、前記第２及び第３のゲート部間の前記半導体基板内に形成された第２のチャネル領域と、を有することを特徴とする半導体記憶装置。
【請求項２】
前記第３のゲート部のゲート長は、前記第１及び第２のゲート部のゲート長より短いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記セルトランジスタのソース／ドレイン拡散層の底面は、前記第３のゲート部の根元よりも下方に位置することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記セルトランジスタのソース／ドレイン拡散層は、前記第３のゲート部の側面に接することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第３のゲート部のゲート長は、前記第１及び第２のゲート部のゲート長と等しいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
半導体基板内に第１及び第２の素子分離領域を形成する工程と、
前記第１及び第２の素子分離領域間にゲート溝を形成する工程と、
前記ゲート溝内に膜を形成する工程と、
前記ゲート溝の底面の前記膜を除去し、前記半導体基板を露出する工程と、
前記露出した半導体基板を除去し、第３の溝を形成する工程と、
前記第３の溝を形成した後に、前記膜を除去し、前記第１及び第２の素子分離領域の上部を除去することで前記第１及び第２の素子分離領域上に第１及び第２の溝をそれぞれ形成する工程と、
前記第１乃至第３の溝内にゲート電極材を埋め込み、前記第１乃至第３の溝内に第１乃至第３のゲート部を有するゲート電極を形成する工程と、
を具備し、
前記第１及び第３のゲート部間と前記第２及び第３のゲート部間に形成されたフィンのチャネル幅は、前記膜の形成時の膜厚で規定される、半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
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【図９】
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【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−２０４７９９（Ｐ２０１２−２０４７９９Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−７０７９４（Ｐ２０１１−７０７９４）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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