【課題】半導体基板上の複数の半導体層のうちの１つを正確に選択する。
【解決手段】実施形態に係わる半導体装置は、第１乃至第３の半導体層１２−１〜１２−３と、第１乃至第３の半導体層１２−１〜１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）とを備える。第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において第１乃至第３のゲート電極１６−１〜１６−３に隣接するチャネルをノーマリーオンチャネルにし、第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において第２乃至第４のゲート電極１６−２〜１６−４に隣接するチャネルをノーマリーオンチャネルにし、第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において第３乃至第５のゲート電極１６−３〜１６−５に隣接するチャネルをノーマリーオンチャネルにする。 （もっと読む）

【課題】本発明は、磁気抵抗材料と集積回路とを巧みに統合することのできる、磁気抵抗素子構造の製造方法を提供する。
【解決手段】基板を提供する工程と、上記基板の上に金属ダマシン構造を形成する工程と、該金属ダマシン構造に電気的に接続するように該金属ダマシン構造の上にパターン化磁気抵抗ユニットを形成する工程とを含む、磁気抵抗素子構造の製造方法である。 （もっと読む）

【課題】直流電源配線に電流が流れたか否かを検出可能な回路を備えた半導体装置を提供する。
【解決手段】半導体装置において、駆動回路ＢＬＤＵ，ＢＬＤＤ，ＢＬＢＤＵ，ＢＬＢＤＤは、電流磁界またはスピン注入によってトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢを第１の磁化状態に初期設定するために、制御信号線ＢＬ，ＢＬＢに直流電流を流す。電源配線ＤＬは、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに近接して設けられる。ここで、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢは、電源配線ＤＬに直流電流が流れるときに生じる電流磁界によって第２の磁化状態に変化する。センスアンプ１０は、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢが第１の磁化状態から第２の磁化状態に変化したか否かを判定するために、制御信号線ＢＬ，ＢＬＢを介してトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに流れる電流を検出する。 （もっと読む）

【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。 （もっと読む）

【課題】高集積化に適した不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３を有する。第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３は、第１の方向に積み重ねられる第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２は、第３の方向に並んで配置され、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上で互いに分断される。第１のアシストゲートトランジスタＡＧＴ１は、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成され、第２のアシストゲートトランジスタＡＧＴ２は、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成される。 （もっと読む）

【課題】素子特性の劣化なしにリデポ現象による電気的ショートを防止する。
【解決手段】実施形態に係わる磁気抵抗効果素子は、磁化方向が可変の記憶層１１と、記憶層１１上のトンネルバリア層１２と、トンネルバリア層１２上の磁化方向が不変の参照層１３と、参照層１３上のハードマスク層１４と、参照層１３及びハードマスク層１４の側壁上の側壁スペーサ層１７とを備える。記憶層１１及び参照層１３は、垂直磁化を有し、参照層１３の平面サイズは、記憶層１１の平面サイズよりも小さい。記憶層１１及び参照層１３のサイズ差は、２ｎｍ以下であり、側壁スペーサ層１７は、ダイアモンド、ＤＬＣ、ＢＮ、ＳｉＣ、Ｂ_４Ｃ、Ａｌ_２Ｏ_３及びＡｌＮのうちの１つを備える。 （もっと読む）

【課題】参照セルにおける誤書き込みの発生を抑制し、より高精度にデータを読み出すことが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１００の参照セルは、第３のビット線ＢＬ３に一端が接続され且つ第２のワード線ＲＷＬにゲートが接続された第３の選択トランジスタＴｒ３と、第３の選択トランジスタの他端に一端が接続され且つ第３の電圧端子Ｇ３に他端が接続された第３の抵抗変化素子Ｒ３とを有する第３のメモリセルＭ３と、第４のビット線ＢＬ４に一端が接続された第４の抵抗変化素子Ｒ４と、第４の抵抗変化素子の他端と第４の電圧端子Ｇ４との間に接続され且つ第２のワード線ＲＷＬにゲートが接続された第４の選択トランジスタＴｒ４とを有する第４のメモリセルＭ４から構成される。さらに第３のビット線ＢＬ３と前記第４のビット線ＢＬ４との間に接続され、読み出し動作時に電位とを等価にするための第１の電位制御回路Ｔｉ１を備える。 （もっと読む）

【課題】製造コストの増加を抑えつつ、直列に接続されたＭＴＪ素子を所望の特性の抵抗体として機能させることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、磁化方向に応じて抵抗値が変化可能な複数の記憶用ＭＴＪ素子が、半導体基板上に配置されたメモリセルアレイ領域を備える。半導体記憶装置は、複数の抵抗用ＭＴＪ素子が、前記半導体基板上に第１の方向および前記第１の方向に垂直な第２の方向に沿って配置された抵抗素子領域を備える。前記半導体基板の上面に平行な前記抵抗用ＭＴＪ素子の第１の断面の面積は、前記半導体基板の前記上面に平行な前記記憶用ＭＴＪ素子の第２の断面の面積よりも、大きい。 （もっと読む）

【課題】 セル面積を縮小させつつ、コストの増大を抑制する。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、第１の方向Ｘに所定のピッチ２Ｆを有して配置され、第１の方向と直交する第２の方向Ｙに延在された第１及び第２のゲート電極ＧＣ１、ＧＣ２と、第１及び第２のゲート電極間の上方に配置された磁気抵抗素子ＭＴＪａと、磁気抵抗素子より高い位置に配置され、磁気抵抗素子と第１の方向にピッチの半分の距離Ｆを有して配置された電極層ＵＥ２と、電極層より高い位置に配置され、第１の方向に延在された配線Ｍ１と、磁気抵抗素子と配線との接続及び電極層と配線との接続を１つの導電層で行うビアＶ１Ｙと、を具備する。 （もっと読む）

【課題】磁気抵抗素子間での電気的特性のバラツキを低減する。
【解決手段】磁気メモリの製造方法は、半導体基板２０上のセルアレイ部に磁気抵抗素子３７を形成する工程と、半導体基板２０上の周辺回路部に、磁気抵抗素子３７と同じ積層構造を有しかつ磁気抵抗素子３７と同じレベルに配置されたダミー素子６８を形成する工程と、磁気抵抗素子３７及びダミー素子６８を一括して平坦化する工程と、ダミー素子６８にレーザー光線を照射し、ダミー素子６８を非磁性体化する工程と、平坦化された磁気抵抗素子３７上に上部電極４１を形成する工程とを含む。 （もっと読む）

【課題】設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有する半導体集積回路装置を提供すること。
【解決手段】基板上に、メモリマクロ領域１０及び機能回路領域２０を有する半導体集積回路装置１において、機能回路領域２０間、及び、メモリマクロ領域１０と機能回路領域２０との間に配置されるとともにダミーパターン４１を含むダミーパターン領域４０を備え、ダミーパターン４１は、前記メモリセルアレイ領域におけるメモリセルパターン１１の拡散層１２、１３及びゲート電極１４と同等のパターンであり、ダミーパターン領域４０におけるダミー拡散層４２、４３及びダミーゲート電極４４の面積率は、メモリセルアレイ領域における拡散層１２、１３及びゲート電極１４の面積率と同等以上である。 （もっと読む）

【課題】生産コストを抑えながら高いスループットが得られる半導体装置の製造方法と半導体装置とを提供する。
【解決手段】ヨークカバーとなる積層膜として、バリアメタル層、磁性体層およびバリアメタル層が順次形成される。次に、積層膜ＭＬに、四フッ化炭素（ＣＦ₄）ガスとアルゴン（Ａｒ）ガスとの混合ガスによる反応性イオンエッチング処理、一酸化炭素（ＣＯ）、アンモニア（ＮＨ₃）ガスおよびアルゴン（Ａｒ）ガスの混合ガスによる反応性イオンエッチング処理、四フッ化炭素（ＣＦ₄）ガスとアルゴン（Ａｒ）ガスとの混合ガスによる反応性イオンエッチング処理を施すことにより、ヨークカバーＹＣが形成される。 （もっと読む）

【課題】下層のハード層の面内ばらつきに影響されず初期化可能なＭＲＡＭを提供する。
【解決手段】ＭＲＡＭは、強磁性の磁気記録層１０と、磁化が固定された強磁性の磁化固定層３０と、磁気記録層１０と磁化固定層３０との間に設けられた非磁性のスペーサ層２０と磁気記録層１０の両端部の上部又は下部に設けられた導電層１４ａ、１４ｂとを具備する。磁気記録層１０は、磁化が反転可能であり、スペーサ層２０を介して磁化固定層３０に接合される磁化反転領域１３と、第１方向の磁化を有し、磁化反転領域１３と平行に設けられた第１磁化領域１１ａと、第２方向の磁化を有し、磁化反転領域１３と平行に設けられた第２磁化領域１１ｂと、磁化反転領域１３及び第１磁化領域１１ａと所定の傾斜角度φを成して結合する第１傾斜領域１２ａと、磁化反転領域１３及び第２磁化領域１１ｂと傾斜角度φを成して結合する第２傾斜領域１２ｂとを備える。 （もっと読む）

【課題】高い抵抗値の抵抗素子を実現する。
【解決手段】本実施形態の抵抗変化メモリは、第１の配線レベルＩＬＶ１に位置し、第１の方向に延びる制御線Ｌ１と、第２の配線レベルＩＬＶ２に位置し、第２の方向に延びる制御線Ｌ２と、制御線Ｌ１と制御線Ｌ２との間に設けられるセルユニットＣＵとを含むメモリセルアレイを有し、複数の配線レベルに設けられる少なくとも２つの抵抗線ＲＬ３Ａ，ＲＬ５と、抵抗線ＲＬ３Ａ，ＲＬ５間に設けられ、セルユニットＣＵの構成部材又はコンタクトプラグＺＣの構成部材と同じ構成部材を含む抵抗体９１と、を有し、抵抗素子領域１７内に設けられる抵抗素子９０を含んでいる。 （もっと読む）

【課題】過消去ビットの発生を抑制してエンデュランス特性等を向上させることができる不揮発性記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。消去制御回路ＥＲＣＮは、消去対象メモリーセルが多い場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４がフローティング状態に設定される第１の消去動作制御を行う。消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。 （もっと読む）

【課題】 スピン注入磁化反転を用いたメモリセルの読み出しディスターブを防ぎ、大電流で高速に読み出す。
【解決手段】 複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、選択されたメモリセルから情報を読み出す読み出し回路ＳＡ，ＬＡと、読み出し回路ＳＡ，ＬＡが読み出した情報に基づいて、選択されたメモリセルに書き換えを行う書き換え回路ＷＤ１，ＷＤ２とを有し、読み出し回路ＳＡ，ＬＡが選択されたメモリセルから情報を読み出す期間は、書き換え回路ＷＤ１，ＷＤ２が読み出し回路ＳＡ，ＬＡが読み出した情報に基づいて選択されたメモリセルに情報を書き込む期間より短い。 （もっと読む）

磁気トンネル接合（ＭＴＪ）デバイスおよび製作方法が、開示される。特定の実施形態では、底部キャップ層および垂直軸を有する底部金属充填トレンチを含む構造体上に磁気トンネル接合（ＭＴＪ）デバイスを形成するステップを含む方法が、開示され、磁気トンネル接合デバイスは、底部電極、磁気トンネル接合層、磁気トンネル接合シール層、上部電極、およびロジックキャップ層を含み、磁気トンネル接合デバイスは、垂直軸からオフセットしているＭＴＪ軸を有する。
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メモリユニット（２００）であって、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタ（２１０）と、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタ（２２０）と、メモリユニットの第３の層において第１のメモリ領域に広がる第１の抵抗センスメモリ（ＲＳＭ）セル（２３０）と、メモリユニットの第３の層において、第２のメモリ領域に広がる第２のＲＳＭセル（２５０）とを含む。第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合される。第２の層は第１の層と第３の層との間にある。第１のトランジスタおよび第２のトランジスタは、トランジスタ重畳領域を有する。第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。
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【課題】配線間の抵抗値を低減させる、クロスポイント型メモリセルを積層した多層構造の半導体記憶装置を提供する。
【解決手段】半導体基板１と、互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有する１または複数のセルアレイ層ＭＡと、セルアレイ層ＭＡよりも下層の第１配線層Ｍ１に形成された第３の配線１１と、セルアレイ層ＭＡよりも上層の第２配線層Ｍ２に形成された第４の配線１２と、第３の配線１１及び第４の配線１４を接続する積層方向に延びるコンタクト１４１〜１４４とを有する。第１配線層Ｍ１と第２配線層Ｍ２の間には、冗長配線層が形成される。冗長配線層には冗長配線１３１〜１３３が形成され、第３の配線１１と冗長配線１３１〜１３３との間及び第４の配線１２と冗長配線１３１〜１３３との間は、複数のコンタクト１４１〜１４４により接続される。 （もっと読む）