三次元的スタックド不揮発性メモリユニット
メモリユニット（２００）であって、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタ（２１０）と、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタ（２２０）と、メモリユニットの第３の層において第１のメモリ領域に広がる第１の抵抗センスメモリ（ＲＳＭ）セル（２３０）と、メモリユニットの第３の層において、第２のメモリ領域に広がる第２のＲＳＭセル（２５０）とを含む。第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合される。第２の層は第１の層と第３の層との間にある。第１のトランジスタおよび第２のトランジスタは、トランジスタ重畳領域を有する。第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
新しい種類のメモリは、一般に用いられる種類のメモリと競合する著しい可能性を示している。たとえば、不揮発性スピン転送トルクランダムアクセスメモリ（ここではＳＴＲＡＭという）および抵抗ランダムアクセスメモリ（ここではＲＲＡＭ（登録商標）と呼ぶ）は、次世代メモリの優れた候補であると考えられている。フラッシュメモリ（ＮＡＮＤまたはＮＯＲ）のような確立された種類のメモリとより有効に競合するＳＴＲＡＭおよびＲＲＡＭ（登録商標）の機能は、メモリユニット（メモリセルおよび付随する駆動装置）がチップ上に形成することができる密度を増加させることにより、最大限にすることができる。
【発明の概要】
【課題を解決するための手段】
【０００２】
概要
ここに開示されているメモリユニットは、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタと、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタと、メモリユニットの第３の層において第１のメモリ領域に広がる第１の抵抗センスメモリ（ＲＳＭ）セルと、メモリユニットの第３の層において第２のメモリ領域に広がる第２のＲＳＭセルとを含み、第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合され、第２の層は第１の層と第３の層との間にあり、第１および第２のトランジスタは、トランジスタ重畳領域を有し、第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。
【０００３】
ここに開示されているＲＳＭユニットは、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタと、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタと、メモリユニットの第３の層においてメモリ領域に広がるＲＳＭセルとを含み、第１のトランジスタは第２のトランジスタに電気的に結合され、第２のトランジスタはＲＳＭセルに電気的に結合され、第２の層は第１の層と第３の層との間にあり、第１のトランジスタおよび第２のトランジスタはトランジスタ重畳領域を有し、メモリ領域は第１および第２のトランジスタ領域を越えて延在しない。
【０００４】
ここに開示されているのは、ＲＳＭユニットを用いる方法であり、本方法は、ＲＳＭユニットを設けることを備え、ＲＳＭユニットは、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタと、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタと、メモリユニットの第３の層においてメモリ領域に広がるＲＳＭセルとを含み、第１のトランジスタは第２のトランジスタに電気的に結合され、第２のトランジスタはＲＳＭセルに電気的に結合され、第２の層は第１の層と第３の層との間にあり、第１のトランジスタおよび第２のトランジスタはトランジスタ重畳領域を有し、メモリ領域は第１および第２のトランジスタ領域を越えて延在せず、さらに、ＲＳＭセルの抵抗状態を定めるために、第１または第２のトランジスタのみを活性化することを備える。
【０００５】
上記のならびに他の特徴および利点は、以下の詳細な説明を読むことにより明らかとなる。
【０００６】
本明細書は、添付されている図面とともに、本明細書の以下のさまざまな実施例の詳細な説明を考慮することにより、より完全に理解することができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】例示的ＳＴＲＡＭセルの概略図である。
【図１Ｂ】例示的ＳＴＲＡＭセルの概略図である。
【図１Ｃ】例示的ＲＲＡＭ（登録商標）セルの概略図である。
【図２Ａ】ここに開示されるメモリユニットの一実施例の概略図である。
【図２Ｂ】ここに開示される単一メモリセル−単一トランジスタ構成を用いるメモリユニットの実施例の概略図である。
【図２Ｃ】図２Ｂに示されるメモリユニットの斜視図である。
【図２Ｄ】図２Ｂに示されるメモリユニットの回路図である。
【図３Ａ】ここに開示される単一メモリセル−単一トランジスタ構成を用いるメモリユニットの実施例の概略図である。
【図３Ｂ】図３Ａに示されるメモリユニットの異なる観点からの概略図である。
【図３Ｃ】ＳＴＲＡＭ単一メモリセル−単一トランジスタを用いるメモリユニットの概略図である。
【図４Ａ】ここに開示されている単一メモリセル−単一トランジスタ構成を用いるメモリユニットの実施例の概略図である。
【図４Ｂ】図４Ａに示されるメモリユニットの異なる観点からの概略図である。
【図４Ｃ】ＳＴＲＡＭ単一メモリセル−単一トランジスタを用いるメモリユニットの概略図である。
【図５Ａ】単一メモリセル−ダブルトランジスタ構成を利用するメモリユニットの回路図である。
【図５Ｂ】このようなメモリユニットの概略図である。
【図５Ｃ】図５Ｂに示されるメモリユニットの異なる観点からの概略図である。
【図５Ｄ】ここに開示されている単一メモリセル−単一トランジスタ構成を用いるメモリユニットの実施例の概略図である。
【図５Ｅ】ＳＴＲＡＭ単一メモリセル−ダブルトランジスタ構成を用いるメモリユニットの概略図である。
【図５Ｆ】図５Ｄに示されるメモリユニットの異なる観点からの概略図である。
【図６】メモリセルをアクセスするために他のエレメントで構成されるメモリユニットの一部の実施例の概略図である。
【図７】ここに開示されているメモリユニットを含む例示的メモリアレイの概略斜視図である。
【発明を実施するための形態】
【０００８】
図面は必ずしも尺度通りには描かれていない。図面において同じ参照符号は同じコンポーネントを示す。しかし、ある図面におけるコンポーネントを示すために用いられた番号は、同じ番号が付けられている別の図面におけるコンポーネントを制限するものではない。
【０００９】
詳細な説明
以下の説明において、ここの一部をなす添付の図面であって、実例としていくつかの具体的実施例が図示されている図面を参照する。しかし、他の実施例も意図され、本開示の範囲または精神から逸脱することなく実施することができる。したがって、以下の詳細な説明は、限定する意味で取られてはならない。
【００１０】
特に示さない限り、明細書および請求項で用いられる構造の大きさ、量、および物理的特性を表わす数値は、「約」の用語により、すべての場合において変えられると理解される。そうではないと示されない限り、上記に記載されている明細書および添付の請求項に記載されている数値的パラメータは、ここに開示されている教示を用いて当業者が求める所望の特性に応じて変えることができる近似値である。
【００１１】
端点を伴う数値的範囲の記載は、その範囲内に包含されるすべての数値を含み（たとえば、１から５は、１，１．５，２，２．７５，３，３．８０，４および５を含み）、さらにその範囲内のすべての範囲を含む。
【００１２】
本明細書および添付の請求項で用いられる単数形のａ、an、およびtheは、内容がそうではないとはっきりと示さない限り、複数のものを有する実施例を含む。本明細書および添付の請求項で用いられる「または」の用語は、内容がそうではないとはっきりと示さない限り、「および／または」を含む意味として用いられる。
【００１３】
「下部」、「上部」、「下」、「以下」、「上」および「上面」を含むがこれらに限定されない空間に関連する用語は、ここで用いられた場合、エレメントの互いに対する空間的関係の記載を容易にするために用いられる。このような空間に関連する用語は、図面に示され、かつ記載されている特定の配向に加えて、使用されているまたは動作中の装置の異なる配向をも含有する。たとえば、図面に示されるものが裏返されたりひっくり返されたりした場合、他のエレメントに対して下または下部にあると記載されていた部分は、それら他のエレメントに対して、上にあることになる。
【００１４】
ここでは、たとえばあるエレメント、コンポーネント、または層が、他のエレメント、コンポーネントまたは層に対して「上」、「接続」、「結合」、または「接触」すると記載されているのなら、直接上に、直接接続する、直接結合する、または直接接触する場合と、介在するエレメント、コンポーネント、または層がたとえば特定のエレメント、コンポーネント、または層の上に、接続する、結合する、または接触する場合とを含む。たとえばあるエレメント、コンポーネント、または層が、他のエレメントに対して「直接上に」、「直接接続される」、「直接結合される」、または「直接接触する」と言及されているのなら、介在するたとえばエレメント、コンポーネント、または層はない。
【００１５】
たとえばＳＴＲＡＭやＲＲＡＭ（登録商標）のような不揮発性メモリセルは、相対的に大きい駆動電流を必要とする。たとえば、一部のＳＴＲＡＭセルは、約４００マイクロアンペア（μＡ）の駆動電流を必要とする。一般に用いられる金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は一般に約８００μＡ／マイクロメートル（μｍ）の駆動力を有する。したがって、この必要な駆動電流を提供することができるＭＯＳＦＥＴは約０．５μｍでなければならない。現在利用可能な半導体製造技術の最小寸法が９０ｎｍ（Ｆ）であるとすると、有用なＭＯＳＦＥＴの幅は約５．６Ｆである。一般的に用いられるメモリユニット構成は、一般に単一のメモリセルおよび付随する単一のトランジスタを有する。メモリセルの寸法がＦ×２Ｆであり、かつメモリユニットは各メモリユニット間にＦの空間が必要であるとすると、一般的に用いられるメモリユニット構成は、（５．６Ｆ＋Ｆ）＊（２Ｆ＋Ｆ＋Ｆ）の面積を有し、これは約２６．４Ｆ2に匹敵する。必要な合計面積である２６．４Ｆ2をメモリセルだけの面積２Ｆ2と比較すると、一般に用いられるメモリユニット構成では、トランジスタはメモリセルよりも著しく大きな領域を必要とし、単一の機能メモリセルに必要な相対的に広い面積の主要原因となる。
【００１６】
ここに開示されているメモリユニットは、著しく少ない面積を用いるメモリセルおよびトランジスタ用の代替えの構成を提供し、費用および効率において利点を与える。開示されているメモリユニットは、１つのメモリセルを２つのより小さいトランジスタで電力を供給することにより、または、２つのトランジスタを２つの縦に重なる層に配置し、２つのメモリセルを２つのトランジスタ上の共有の第３の層上に配置することによって、トランジスタおよび付随するメモリセルの三次元の構成を変えることにより、このような利点が得られる。このような利点を得るために用いることができるさまざまな異なる構成がここに記載される。このような構成に必要な面積の計算（上記と同様のもの）は、各実施例において説明される。
【００１７】
ここに用いられる「メモリユニット」の用語は、電流を１つ以上のメモリセルに流すことができるように機能する１つ以上のデバイスに電気的に接続される１つ以上のメモリセルを指す。ある実施例において、メモリユニットは、２つのトランジスタに電気的に接続される１つのメモリセルを含むことができる。一実施例において、１つのメモリセルは、他のトランジスタに電気的に接続されている２つのトランジスタの一方に電気的に接続されることができる。このような構成は、単一メモリセル−ダブルトランジスタ構成と呼ぶことができる。一実施例において、メモリユニットは第１のトランジスタに電気的に接続される第１のメモリセルと、第２のトランジスタに電気的に接続される第２のメモリセルとを含むことができる。このような構成は、単一メモリセル−単一トランジスタ構成と呼ぶことができる。
【００１８】
ここに記載されているメモリ装置に用いられるメモリセルは、多くの異なる種類のメモリを含むことができる。ここに開示されている装置に用いることができる例示的な種類のメモリは、抵抗センスメモリ（ＲＳＭ）セルのような不揮発性メモリを含むが、これに限定されない。ＲＳＭセルは、ＲＳＭセルの異なる抵抗状態を用いて、データ記憶を与える、変化し得る抵抗を有する。例示的ＲＳＭセルは、強誘電性ＲＡＭ（ＦｅＲＡＭまたはＦＲＡＭ（登録商標））；磁気抵抗ＲＡＭ（ＭＲＡＭ）；抵抗ＲＡＭ（ＲＲＡＭ（登録商標））；ＰＲＡＭ、ＰＣＲＡＭおよびＣ−ＲＡＭとも呼ばれる相変化メモリ（ＰＣＭ）；コンダクティブブリッジングＲＡＭまたはＣＢＲＡＭとも呼ばれるプログラム可能金属化セル（ＰＭＣ）；およびＳＴＲＡＭとも呼ばれるスピントルク転送ＲＡＭを含むが、これらに限定されない。
【００１９】
実施例において、ＲＳＭセルはＳＴＲＡＭセルであり得る。ＳＴＲＡＭメモリセルは、ＭＴＪ（磁気トンネル接合）を含み、トンネルバリアとして知られている薄膜絶縁層によって分離されている２つの磁気電極層を含む。ＭＴＪの実施例は、図１Ａに示される。図１ＡのＭＴＪ１００は、第１の磁気層１１０および第２の磁気層１３０を含み、これらは絶縁層１２０によって分離されている。図１Ｂに示されるＭＴＪ１００は、第１の電極層１４０および第２の電極層１５０と接触する。第１の電極層１４０および第２の電極層１５０は、第１の磁気層１１０および第２の磁気層１３０をそれぞれ制御回路（図示されていない）に電気的に接続し、磁気層を通して読取および書込電流を供給する。第１の磁気層１１０および第２の磁気層１３０の磁化ベクトルの相対的配向は、ＭＴＪ１００にかかる抵抗によって定めることができ、ＭＴＪ１００にかかる抵抗は、第１の磁気層１１０および第２の磁気層１３０の磁化ベクトルの相対的配向によって定めることができる。
【００２０】
第１の磁気層１１０および第２の磁気層１３０は一般に、鉄（Ｆｅ）、コバルト（Ｃｏ）、およびニッケル（Ｎｉ）合金のような強磁性合金からなる。実施例において、第１の磁気層１１０および第２の磁気層１３０はＦｅＭｎ、ＮｉＯ、ＩｒＭｎ、ＰｔＰｄＭｎ、ＮｉＭｎおよびＴｂＣｏのような合金からなり得る。絶縁層１２０は、酸化アルミニウム（Ａｌ2Ｏ3）または酸化マグネシウム（ＭｇＯ）のような絶縁材から作成される。
【００２１】
磁気層の一方、たとえば第１の磁気層１１０の磁化は、一般に所定の方向に固定され、他方の磁気層、たとえば第２の磁気層１３０の磁化方向は、スピントルクの影響下で自由に回転することができる。第１の磁気層１１０の固定は、ＰｔＭｎ、ＩｒＭｎなどのような反強磁性的に整えられた材料との交換バイアスを用いることによって達成できる。
【００２２】
実施例において、ＲＳＭセルはＲＲＡＭ（登録商標）セルであり得る。図１Ｃは、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セル１６０の概略図である。ＲＲＡＭ（登録商標）セル１６０は、媒体層１１２を含み、これは媒体層１１２の電気的抵抗を変えることにより、電流または電圧パルスに応答する。この現象は、電気パルス誘起抵抗変化効果と呼ぶことができる。この効果は、メモリの抵抗（すなわちデータ状態）を、たとえば１つ以上の高抵抗状態から低抵抗状態に変える。媒体層１１２は第１の電極１１４と第２の電極１１６との間に配置され、ＲＲＡＭ（登録商標）セルのデータ記憶材層として働く。第１の電極１１４および第２の電極１１６は電圧源（図示されていない）に電気的に接続される。第１の電極１１４および第２の電極１１６は、たとえば金属のような有用な電気的に導通する材料から形成され得る。
【００２３】
媒体層１１２を形成する材料は、既知であるどのような有用なＲＲＡＭ（登録商標）材であってもよい。実施例において、媒体層１１２を形成する材料は、たとえば金属酸化物のような酸化物材を含むことができる。一部の実施例において、金属酸化物は二元系酸化物材または複合金属酸化物材であり得る。別の実施例において、媒体層１１２を形成する材料は、カルコゲニド固体電解質材または有機／高分子材を含むことができる。
【００２４】
二元系金属酸化物材はＭxＯyの化学式で表わすことができる。この式において、Ｍ、Ｏ、ｘおよびｙはそれぞれ金属、酸素、金属組成比、および酸素構成比を示す。金属Ｍは遷移金属および／またはアルミニウム（Ａｌ）であり得る。この場合、遷移金属はニッケル（Ｎｉ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、コバルト（社）、鉄（Ｆｅ）、銅（Ｃｕ）および／またはクロム（Ｃｒ）であり得る。媒体層１１２として用いることができる二元系金属酸化物の具体的例は、CuO, NiO, CoO, ZnO, CrO2, TiO2, HfO2, ZrO2、Ｆｅ2Ｏ3およびＮｂ2Ｏ5を含む。
【００２５】
実施例において、金属酸化物はいずれかの有用な複合金属酸化物であってもよく、たとえばＰｒ0.7Ｃａ0.3ＭｎＯ3、もしくはＳｒＴｉＯ3、もしくはＳｉＺｒＯ3の式を有する複合酸化物材、またはＣｒもしくはＮｂでドーピングされた上記の酸化物であり得る。複合物はＬａＣｕＯ4またはＢｉ2Ｓｒ2ＣａＣｕ2Ｏ8を含み得る。固体カルコゲニド材の一例は、銀（Ａｇ）成分を含むゲルマニウムセレニド（ＧｅxＳｅ100-x）である。有機材の一例は、ポリ（３，４−エチレンジオキシチオフェン）（すなわちＰＥＤＯＴ）である。
【００２６】
ＲＳＭセルは図１Ｃと同様の構造を有する強誘電性キャパシタを含むこともでき、この場合ジルコニウム酸チタン酸塩（ＰＺＴと呼ぶ）またはＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴと呼ぶ）のような材料を用いる。このようなメモリセルにおいて、電流を用いて分極方向を切換え、読取電流は分極が上であるのか下であるのか検出することができる。このような実施例において、読取動作は破壊的なプロセスであり、セルは含まれているデータを失い、セルにデータを再度書込みたい場合はリフレッシュを必要とする。
【００２７】
ここに開示されているメモリユニットはトランジスタをも含む。一般に、電界効果トランジスタ（ＦＥＴ）が用いられる。すべての一般的に用いられるＦＥＴは、ゲート、ドレイン、ソース、および本体（または基板）を有する。ゲートは、物理的ゲートと同様に、ＦＥＴの開閉を制御する。ゲートは、ソースとドレインとの間にチャネルを作成またはなくすことにより、電子が流れる（開いている場合）または通過を妨げる（閉じている場合）を可能にする。電子は、印加電圧の影響を受けると、ソース端子からドレイン端子に流れる。本体または基板は、ゲート、ソースおよびドレインがある半導体の塊である。
【００２８】
実施例において、ここに開示されているメモリユニットは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いることができる。ＭＯＳＦＥＴは一般にｎ型またはｐ型の半導体材のチャネルからなり、それぞれＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴ（一般にｎＭＯＳ、ｐＭＯＳ）と呼ばれる。実施例は相補型金属酸化物半導体トランジスタ（ＣＭＯＳトランジスタ）を用いることもできる。メモリユニットのトランジスタは同じ種類のトランジスタであり得るが、必ずしも同じ種類である必要はない。
【００２９】
ここに開示されるメモリユニットの一実施例は、図２Ａに示される。図２Ａのメモリユニット２００は、第１のトランジスタ２１０、第２のトランジスタ２２０、および少なくとも第１のＲＳＭセル２３０を含む。一般に、ここに開示されているメモリユニットは、図２Ａに示されるように、高さの寸法を用いる構成を有し、ｚ軸は幅の寸法を減少させるものであり、ｘ軸は図２Ａに示されているとおりである。図２Ａに示されるように、第２のトランジスタ２２０は第１のトランジスタ２１０上に位置付けられ、少なくとも第１のＲＳＭセル２３０は、第２のトランジスタ２２０上に位置付けられる。第１のトランジスタ２１０および第２のトランジスタ２２０はｘ次元において重なり、トランジスタ重畳領域２４０と呼ばれるものを形成する。トランジスタ重畳領域２４０がｘ次元において長くなればなるほど、全体のメモリユニットの必要な幅は小さくなる。
【００３０】
第１のトランジスタ２１０はメモリユニットの第１の層にあり、第２のトランジスタ２２０は、メモリユニットの第２の層内にあり、第１のＲＳＭセル２３０は、メモリユニットの第３の層にある。一般に、第２の層は、第１の層と第３の層との間にある。メモリユニットに対して用いられる「層」の用語は、第１のトランジスタ２１０、第２のトランジスタ２３０、または第１のＲＳＭセル２３０のようなコンポーネントを含むメモリユニットの部分（図２Ａに示されるｚ軸の方向においてメモリユニットの部分を占める）に対して用いられる。
【００３１】
一般に、ここに開示されているすべての実施例は、基本的な３層およびトランジスタ重畳領域構成を共有する。このような構成は、コンポーネントを高さ寸法（図２Ａにおけるｚ軸）において重ね、かつｘ軸（または一部の実施例においてｙ軸）の少なくとも一部を共有することにより、幅または長さ寸法（図２Ａにおいて、ｙまたはｘ軸）のスペースを節減する。ここに開示されているさまざまな実施例は、２つのトランジスタが同じ大きさであるか否か、２つのトランジスタが互いに完全に重なるかまたは部分的に重なるか、含まれるメモリセルが１つまたは２つであるか、およびメモリセルが１つまたは２つのトランジスタに電気的に接続されているかに依存して変わる。
【００３２】
ここに開示されているメモリユニットは、２つのトランジスタの（ｚ軸における）重なりにより、空間を有効に利用し、ＲＳＭセルと比べてはるかに大きい。このような態様で構成されている２つのトランジスタおよび２つの付随するＲＳＭセルを含むメモリユニットは、一つの機能モリセルの幅が一般的に用いられるメモリユニットよりも小さいメモリユニットを提供する。上記のように、一般的に用いられるメモリ構成は、トランジスタの幅によって決定付けられる機能メモリセル幅（１つのメモリセルおよび付随するトランジスタが占める幅）を与え、これはＲＳＭセルに必要な駆動電流に基づき、約５．６Ｆと見積もることができる（Ｆは製造できる構造の最小幅に基づく係数である）。ここに開示されているメモリユニットの実施例は、５．６Ｆより小さい機能メモリセル幅を有することができる。実施例において、ここに開示されているメモリユニットは約４．０Ｆ（５．６Ｆの約８０％）を超えない機能メモリセル幅を有することができる。実施例において、ここに開示されているメモリユニットは、約３．９Ｆ（５．６Ｆの約７０％）を超えない機能メモリセル幅を有することができる。実施例において、ここに開示されているメモリユニットは、約３．４Ｆ（５．６Ｆの約６０％）を超えない機能メモリセル幅を有することができる。実施例において、ここに開示されているメモリユニットは、約２．８Ｆである機能メモリセル幅を有することができる。
【００３３】
実施例において、ここに開示されているメモリユニットは約３Ｆの機能メモリセル幅を有することができる。
【００３４】
別の例示的実施例が図２Ｂに示される。図２Ｂに示される実施例は、第１のトランジスタ２１０、第２のトランジスタ２２０、第１のＲＳＭセル２３０、および第２のＲＳＭセル２５０を含む。第１のトランジスタ２１０は第１のＲＳＭセル２３０に電気的に結合され、これは第１の電気接続２１５によって示される。第２のトランジスタ２２０は第２のＲＳＭセル２５０に電気的に結合され、これは第２の電気接続２２５によって示される。実施例において、第１のトランジスタ２１０および第２のトランジスタ２２０は両方とも、ソースおよびドレイン領域を含み、電気接続２１５および２２５は、第１のトランジスタ２１０および第２のトランジスタ２２０のドレイン領域を介して、ＲＳＭセル２３０および２５０にそれぞれ接続する。このような実施例において、各ＲＳＭセルは自己の単一トランジスタによって駆動される。実施例において、第１のＲＳＭセル２３０および第２のＲＳＭセル２５０は同じ種類のＲＳＭセルであり得る。実施例において、第１のＲＳＭセル２３０および第２のＲＳＭ２５０は両方ともＳＴＲＡＭまたは両方ともＲＲＡＭ（登録商標）であり得る。実施例において、第１のトランジスタ２１０および第２のトランジスタ２２０は、同じ種類のトランジスタであり得る。実施例において、第１のトランジスタ２１０および第２のトランジスタ２２０は、ＭＯＳＦＥＴであり得る。
【００３５】
図２Ｂに示されるように、メモリユニット２２０は、ｘ軸、ｙ軸、およびｚ軸によって示されるように、一般に３つの次元を有する。実施例において、ｘまたはｙ軸でのメモリユニットの長さを減少させることは、メモリユニットが占める面積を減らすことになる。図２Ｂに示されるような実施例において、ｘ次元においてメモリユニットの幅を減らすことは、メモリユニットが占める面積を減らすことになる。図２Ｂに示されるように、例示的メモリユニット２００は、ｘ軸の方向においてｘ１の長さを有する。図２Ｂに示されるような実施例において、ｘ軸の面におけるメモリユニットの幅は、一般に用いられるメモリ構成の幅よりも２分の１以上小さくなり得る。
【００３６】
例示的メモリユニット２００は、第１のトランジスタ２１０および第２のトランジスタ２２０を含む。第２のトランジスタ２２０は一般に、ｚ軸の方向において第１のトランジスタ２１０上に位置付けられる。第１のトランジスタ２１０はある幅を有し、メモリユニット内のｘ軸の面においてある領域（第１のトランジスタ領域と呼ぶ）に広がる。第２のトランジスタ２２０もある幅を有し、メモリユニット内のｘ軸の面においてある領域（第２のトランジスタ領域と呼ぶ）に広がる。第２のトランジスタ領域は、ｘ軸の面において、少なくとも部分的に第１のトランジスタ領域に重なる。この領域は図２Ｂに示され、トランジスタ重畳領域２４０と呼ばれる。言い換えると、メモリユニットにおいて、第１のトランジスタ２１０および第２のトランジスタ２２０の両方を含むｚ軸およびｙ軸によって規定される面を通る断面が少なくとも１つあり、さらに、第１のトランジスタ２１０または第２のトランジスタ２２０の一方しか含まないｚ軸およびｙ軸によって規定される面を通る断面が少なくとも１つあり得るが、これはなくてもよい。
【００３７】
例示的メモリユニット２００はさらに第１のＲＳＭセル２３０および第２のＲＳＭセル２５０を含む。第１のＲＳＭセル２３０および第２のＲＳＭセル２５０は、ｚ軸の方向において第２のトランジスタ２２０上に位置付けられる。第２のトランジスタ２２０がｚ軸の面において第１のトランジスタ２１０上に位置付けられるので、第１のＲＳＭセル２３０および第２のＲＳＭセル２５０も第１のトランジスタ２１０上に位置付けられる。第１のＲＳＭセル２３０はある幅を有し、メモリユニットのｘ軸面内においてある領域（第１のメモリ領域という）に広がる。第２のＲＳＭセル２５０もある幅を有し、メモリユニットのｘ軸面内においてある領域（第２のメモリ領域という）に広がる。第１のメモリ領域および第２のメモリ領域のどちらも、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。言い換えると、メモリユニットにおいて、ＲＳＭセル２３０または２５０のどちらかを含むが、第１のトランジスタ２１０または第２のトランジスタ２２０の一方または両方を含まない、ｚ軸およびｙ軸によって規定される面を通る断面はない。
【００３８】
第１のトランジスタ２１０は、メモリユニットの第１の層内にある。第２のトランジスタ２２０は、メモリユニットの第２の層内にある。ＲＳＭセル２３０および２５０は、メモリセルの第３の層にある。一般に、第２の層は、第１の層と第３の層との間にある。コンポーネントが３つの重なる層にあり、第１および第２のトランジスタのトランジスタ重畳領域２４０、ならびにＲＳＭセルの相対的に小さい面積（単一のトランジスタが占める領域内において２つを位置付けることができる）により、この構成によって機能メモリセル幅を最小化することができる。
【００３９】
このようなメモリユニットの別のビューが図２Ｃに見られる。第１の電気接続２１５および第２の電気接続２２５はこのビューには示されていない。図２Ｃは、図２Ｂに示されるメモリユニットの「トップダウン式」ビューであると考えることができる。この図は、トランジスタ重畳領域２４０として、ｘ軸の面において第１のトランジスタ２１０および第２のトランジスタ２２０が少なくとも部分的に重なっていることを示す。さらに、第１のＲＳＭセル２３０の第１のメモリ領域および第２のＲＳＭセル２５０の第２のメモリ領域が、第１のトランジスタ２１０および第２のトランジスタ２２０を越えて延在せず、具体的には、ｘ軸の面において第１のトランジスタ２１０および第２のトランジスタ２２０を越えて延在しないことを示す。この図により、２つのトランジスタの重なりが大きければ大きいほど、すなわち、トランジスタ重畳領域２４０が大きければ大きいほど、幅ｘ１は小さくなり、単一トランジスタの幅により近づき、したがってメモリユニットの全体の面積が小さくなる。
【００４０】
図２Ｄは、図２Ｂおよび図２Ｃに示される構成の回路図である。第１のトランジスタ２１０は第１のＲＳＭセル２３０に電気的に接続され、第２のトランジスタ２２０は第２のＲＳＭセル２５０に電気的に接続される。ｚ軸面における２つのトランジスタの位置付け、第２のトランジスタが占める幅上の２つのＲＳＭセルの位置付け、および２つの別個のトランジスタの２つの別個のＲＳＭセルへの電気接続により、最小機能メモリセル幅（１つのメモリセルおよび関連するトランジスタが占める幅）が約２．８Ｆであるメモリユニットとなる。実施例において、ユニット幅は２．８Ｆを超えることができるが、５．６Ｆよりも小さい。実施例において、機能メモリセル幅は金属配線、付加的周辺回路、より複雑な復号化、他の考慮点、またはこれらの組合せにより、２．８Ｆにしか近づけない。
【００４１】
ここに開示されているメモリユニットは、電気接続を介して他のメモリユニット、他の電気的コンポーネント、または他のメモリユニットおよび他の電気的コンポーネントの両方に接続することができる。実施例において、ビット線、ソース線、およびワード線と呼ばれる電気接続を用いて、メモリユニットのさまざまな部分への電気接続を提供する。これら（または他の）電気接続を含むメモリユニットは、メモリユニットがこのような電気接続に接続され、その電気接続はメモリユニットを越えて延在可能であることを意味する。ビット線は一般にＲＳＭセルへの電気接続をなすために用いられている。一般に、ビット線はＲＳＭセルの上部電極（または均等な構造体）に電気的に接続される。ソース線はトランジスタへの電気接続をなすために一般的に用いられ、それにより（トランジスタがオンの場合）トランジスタ／メモリセルを介して電気的回路をなす。一般的に、ソース線はトランジスタのソース（または均等な構造体）に電気的に接続される。ワード線はトランジスタをオンおよびオフにするために用いられる。一般に、ワード線はトランジスタの構造体（または均等な構造体）に電気的に接続されるか、トランジスタの基板内にある。
【００４２】
図３Ａはここに開示されているメモリユニットの実施例の概略図である。図３Ａの記載は必ずしも断面ではない。なぜなら、断面ではさまざまなコンポーネントすべてを区別するのが難しくなるからである。本例示的実施例は、上述のような第１のトランジスタ３１０、第２のトランジスタ３２０、第１のＲＳＭセル３３０、および上記の第２のＲＳＭセル３５０を含む。ここに示されるように、第２のトランジスタ３２０は第１のトランジスタ３１０上に位置付けられ、トランジスタ重畳領域３４０において少なくとも部分的に第１のトランジスタ３１０に重畳する。第１のＲＳＭセル３３０および第２のＲＳＭセル３５０は、第２のトランジスタ３２０上に位置付けられ、第１のトランジスタ３１０および第２のトランジスタ３２０を越えて延在しない。
【００４３】
ここで用いられる例示的第１のトランジスタ３１０および第２のトランジスタ３２０は、ソース領域３１１および３２１；ドレイン領域３１３および３２３；基板３１７および３２７；ならびにゲート領域３１９および３２９を含む。図３Ａに示されるように、ソース領域３１１および３２１ならびにドレイン領域３１３および３２３は対向して構成されている。言い換えると、第１のトランジスタ３１０は、左側にソース領域３１１を含み、第２のトランジスタ３２０は右側にソース領域３２１を含む。
【００４４】
さらに、ソース線３６０が示される。図３Ａに示されるように、ソース線３６０は、第１のソース電気接続３１５および第２のソース電気接続３２５を介して、それぞれ第１のトランジスタ３１０および第２のトランジスタ３２０のソース領域３１１および３２１に電気的に接続される。ソース線３６０は一般に、第１のトランジスタ３１０と第２のトランジスタ３２０との間に配置される。第１のＲＳＭセル３３０は、第１のドレイン電気接続３１８を介して、第１のトランジスタ３１０のドレイン領域３１３に電気的に接続される。同様に、第２のＲＳＭセル３５０は、第２のドレイン電気接続３２８を介して、第２のトランジスタ３２０のドレイン領域３２３に電気的に接続される。
【００４５】
図３Ａに示されるように、ソース線３６０の一部は、第１のドレイン電気接続３１８からビア絶縁体３６２によって電気的に絶縁されている。ビア絶縁体３６２は電気的絶縁性材料からなる、または材料の空間であり得る（たとえば、空気は絶縁体として働く）。一般に、ビア絶縁体３６２は、他の態様でソース線３６０に接触するのなら、第１のドレイン電気接続３１８を含む。
【００４６】
図３Ａに示される実施例は、第１のビット線３７０および第２のビット線３８０をも含む。第１のビット線３７０は第１のＲＳＭセル３３０に電気的に接続される。第２のビット線３８０は第２のＲＳＭセル３５０に電気的に接続される。ここでは示されていないが、ビット線のＲＳＭセルへの電気接続は、ＲＳＭセルの上部電極を介して行なうことができる。
【００４７】
図３Ｂは、図３Ａに示されるメモリユニットの「トップダウン式」ビューを示す。同様のコンポーネントは、図３Ａと同じ態様で番号が付けられている。トランジスタ重畳領域３４０は斜線で示される。図３Ｂに示されるように、第１のビット線３７０および第２のビット線３８０は、第１のドレイン電気接続３１８および第２のドレイン電気接続３２８を介してそれぞれ第１のメモリセル３３０および第２のメモリセル３５０に電気的に接続される。ここでは、ビア絶縁体３６２は第１のドレイン電気接続３１８をソース線３６０から隔離していることがわかる。さらに、第１のワード線３９０および第２のワード線３９５が示される。ワード線は、図３Ａに示される第１の基板３１７および第２の基板３２７の中を通る、またはその中にある、またはそのものである。
【００４８】
図３Ｃは、ここに開示されるメモリユニットの他の実施例の概略図である。図３Ｃに示されるメモリユニットは、図３Ａおよび図３Ｂに示されるものと類似しており、同様のエレメントは同様の番号が付けられている。図３Ｃに示される実施例のいくつかのコンポーネントは、図３Ａおよび図３Ｂに既にありかつ記載されているので、さらには記載されない。トランジスタ重畳領域３４０はここでも斜線で示される。図３Ｃに示される実施例は、ＳＴＲＡＭセルをＲＳＭセルとして含む。図３Ｃに示されるように、本実施例のＲＳＭセルである第１のＲＳＭセル３３０および第２のＲＳＭセル３５０は複数の層、固定層３３２および３５２；トンネル接合３３４および３５４；ならびに自由層３３６および３５６を含む。トンネル接合３３４および３５４はそれぞれ固定層３３２および３３５と自由層３３６および３３８との間に配置されている。第１のＲＳＭセル３３０および第２のＲＳＭセル３５０は、第１の底部電極３３３および第２の底部電極３５３を含むか、第１の底部電極３３３および第２の底部電極３５３に電気的に接続される。第１の底部電極３３３および第２の底部電極３５３は第１のドレイン電気接続３１８および第２のドレイン電気接続３２８を介して、それぞれ第１のトランジスタ３１０および第２のトランジスタ３２０のドレイン３１３および３２３に電気的に接続される。
【００４９】
図４Ａは、ここに開示されるメモリユニットの別の実施例の概略図である。図４Ａの記載は必ずしも断面ではない。なぜなら、断面ではさまざまなコンポーネントすべてを区別するのが難しくなるからである。この例示的実施例は、上述のような第１のトランジスタ４１０、第２のトランジスタ４２０、第１のＲＳＭセル４３０、および第２のＲＳＭセル４５０を含む。ここに示されるように、第２のトランジスタ４２０は第１のトランジスタ４１０上に位置付けられ、少なくとも部分的に第１のトランジスタ４１０に重畳する。トランジスタ重畳領域４４０は斜線で示される。第１のＲＳＭセル３３０および第２のＲＳＭセル３５０は、第２のトランジスタ３２０上に位置付けられ、第１のトランジスタ３１０および第２のトランジスタ３２０を越えて延在しない。
【００５０】
図４Ａに示されるように、ソース領域４１１および４２１ならびにドレイン領域４１３および４２３は、ｘ軸の面において平行な構成を有する。言い換えると、第１のトランジスタ４１０は左側にソース領域４１１を含み、第２のトランジスタ４２０は左側にソース領域４２１を含む。このような実施例において、トランジスタは必ずしも同じ大きさではない。具体的には、第１のトランジスタ４１０のドレイン領域４１３は、第２のトランジスタ４２０のドレイン領域４２３よりも大きくてもよい。第１のトランジスタ４１０のドレイン領域４１３は、第２のトランジスタ４２０のドレイン領域４２３よりも、ｘ軸面においてより遠くに延在することができる。第１のトランジスタ４１０の他の部分は第２のトランジスタ４２０の同様の部分よりも大きくてもよいが、必ずしもその必要はない。このようなコンポーネントにより、第２のトランジスタ４２０は第１のトランジスタ４１０上に位置付けることができ、さらに通る他の構造体から電気接続部を電気的に分離する必要なく、第１のドレイン電気接続４１８を介して第１のＲＳＭセル４３０を第１のトランジスタ４１０と電気的に接続できる。これはより効率よくおよび／または費用効果的に生産できる利点を提供する。ただし、他の単一メモリセル−単一トランジスタ構成と比べて面積オーバーヘッドは少し大きいかもしれない。
【００５１】
本実施例のソース線４６０は、一般に第１のトランジスタ４１０と第２のトランジスタ４２０との間に位置付けられる。別個の電気接続構造体（第１のソース電気接続部３１５および第２のソース電気接続部３２５）を設けて第１のトランジスタ３１０および第２のトランジスタ３２０のソース領域３１１および３２１をソース線３６０に電気的に接続する図３Ａの実施例に反して、ソース領域４６０は電気接続のための別個の構造を必要とせず、第１のトランジスタ４１０および第２のトランジスタ４２０のソース領域４１１および４２１への自己の電気接続として機能するよう形成することができる。より効率よくおよび／または費用効果的に生産できるので、このような構成は利点をもたらす。
【００５２】
図４Ａに示されるように、第２のＲＳＭセル４５０は、第１のＲＳＭセル４３０と異なる構造（または動作的に結合される付加的エレメント）を有することができるが、必ずしも必要ない。実施例において、第２のＲＳＭセル４５０は、第２のＲＳＭセル４５０の残り部分を越えて延在する底部電極４５１を有することができる。本明細書を読んだ当業者なら、たとえば底部電極４５１のような個々のコンポーネントのレイアウトは、面積を節減するために調整できることは理解するであろう。
【００５３】
図４Ｂは、図４Ａに示されるメモリユニットの「トップダウン式」のビューを示す。同様のコンポーネントは、図４Ａと同じ態様で番号が付けられている。図４Ｂに示されるように、第１のビット線４７０および第２のビット線４８０は、それぞれ第１のドレイン電気接続４１８および第２のドレイン電気接続４２８を介して第１のメモリセル４３０および第２のメモリセル４５０に電気的に接続される。図４Ｂは、第２のＲＳＭセル４５０の底部電極４５１が、第２のドレイン電気接続４２８を介して第２のビット線４８０への電気接続を与えることを示す。さらに、第１のワード線４９０および第２のワード線４９５が示される。図４Ｂでは識別可能ではないが、第２のトランジスタ４２０が第１のトランジスタの上に位置付けられるので、第２のワード線４９５も第１のワード線４９０上に位置付けられ、図４Ａの第１の基板４１７および第２の基板４２７の中を通る、またはその中にある、またはそのものである。トランジスタ重畳領域４４０はここでも斜線で示される。
【００５４】
図４Ｃは、ここに開示されるメモリユニットの他の実施例の概略図である。図４Ｃに示されるメモリユニットは、図４Ａおよび図４Ｂに示されるものと類似しており、同様のエレメントは同様の番号が付けられている。図４Ｃに示される実施例のいくつかのコンポーネントは図４Ａおよび図４Ｂにあって、既に記載されているので、さらには記載されない。図４Ｃに示される実施例は、ＳＴＲＡＭセルをＲＳＭセルとして含む。図４Ｃに示されるように、本実施例のＲＳＭセルである第１のＲＳＭセル４３０および第２のＲＳＭセル４５０は、図３Ｃで記載されたような固定層４３２および４５２、トンネル接合層４３４および４５４、ならびに自由層４３６および４５６を含む。第１のＲＳＭセル４３０および第２のＲＳＭセル４５０セルは、第１の底部電極４３３および第２の底部電極４５３を含む、または第１の底部電極４３３および第２の底部電極４５３に電気的に接続される。本例示的実施例に示されるように、第２の底部電極４５３は第１の底部電極４３３よりも大きくてもよい。ここでもトランジスタ重畳領域４４０は斜線で示される。
【００５５】
ここに示されるメモリユニットの別の実施例は、単一のＲＳＭセルを、別のトランジスタに（直列に）電気的に接続されるトランジスタに電気的に接続するものである。図５Ａはこのような構成の回路図を示す。第１のトランジスタ５１０は第２のトランジスタ５２０に電気的に接続される。第１のトランジスタ５１０および第２のトランジスタ５２０は、一般に用いられるトランジスタよりも幅が小さい。なぜならこれら２つのトランジスタは並列に接続されるので、従来用いられるトランジスタの半分の幅しかないからである。２つのトランジスタは基板上において半分の面積しか必要としないが、２つの縦の層にかけて同じ駆動力を提供する。ＲＳＭセル５３０は第２のトランジスタ５２０に電気的に接続される。一方が他方の上にある２つのトランジスタの位置付け（以下の図５Ｂ、図５Ｃ、図５Ｄおよび図５Ｅで説明される）およびこの２つのトランジスタが占める幅上のＲＳＭセルにより、約２．８Ｆの機能メモリセル幅（１つのメモリセルおよび付随するトランジスタが占める幅）を有するメモリユニットが提供される。実施例において、ユニット幅は２．８Ｆを超えることができるが、５．６Ｆよりも小さい。実施例において、機能メモリセル幅は金属配線、付加的周辺回路、より複雑な復号化、他の考慮点、またはこれらの組合せにより、２．８Ｆにしか近づけない。
【００５６】
メモリユニットの別の実施例が、図５Ｂにおいて概略的に示される。本メモリユニットは、ｘ軸、ｙ軸およびｚ軸によって示されるように、一般に三次元を有する。メモリユニット５００は、第１のトランジスタ５１０、第２のトランジスタ５２０、および第１のＲＳＭセル５３０を含む。第１のトランジスタ５１０は、トランジスタ接続５０５を介して第２のトランジスタ５２０に電気的に接続される。トランジスタ接続５０５により、第１のトランジスタ５１０および第２のトランジスタ５２０は、ＲＳＭユニットに対して単一のトランジスタとして機能できる。第２のトランジスタ５２０は、メモリ接続５０７を介してＲＳＭユニット５３０に電気的に接続される。メモリ接続５０７は、第１のトランジスタおよび第２のトランジスタの両方が（ともに）ＲＳＭセル５３０を駆動可能とする。
【００５７】
図５Ｂに示されるように、メモリユニット５００は、ｘ軸の面において一般にｘ２の幅を有する。一般に、ｘ２は通常用いられるトランジスタの長さよりも小さい。例示的メモリユニット５００は、第１のトランジスタ５１０および第２のトランジスタ５２０を含む。第２のトランジスタ５２０は、一般にｚ軸方向において、第１のトランジスタ５１０上に位置付けられる。第１のトランジスタ５１０はある幅を有し、メモリユニット内のｘ軸面において（第１のトランジスタ領域と呼ばれる）領域に広がる。第２のトランジスタ５２０はある幅を有し、メモリユニット内のｘ軸面において（第２のトランジスタ領域と呼ばれる）領域に広がる。第２のトランジスタ領域はｚ軸の面において少なくとも部分的に第１のトランジスタ領域に重畳する。実施例において、第２のトランジスタ領域はｚ軸面において実質的に第１のトランジスタ領域に重畳する。実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０はｘ軸面において実質的に同様の幅を有し、ｚ軸方向において実質的に重なる。実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０はｘ軸方向において同じ幅を有し、ｚ軸面において全体的に重なる。トランジスタ重畳領域５４０は図５Ｂに示される。
【００５８】
例示的メモリユニット５００はさらにＲＳＭセル５３０を含む。ＲＳＭセル５３０は一般に第２のトランジスタ５２０上に位置付けられる。第２のトランジスタ５２０が第１のトランジスタ５１０上に位置付けられるので、ＲＳＭセル５３０も第１のトランジスタ５１０上に位置付けられる。ＲＳＭセル５３０はある幅を有し、メモリユニット内のｘ軸面において（メモリ領域と呼ばれる）ある領域に広がる。第１のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。言い換えると、メモリユニットにおいて、ＲＳＭセル５３０を含むが、第１のトランジスタ５１０または第２のトランジスタ５２０の一方または両方を含まない、ｚ軸およびｙ軸によって規定される面を通る断面はない。実施例において、メモリユニットでは、ＲＳＭセル５３０を含むが、第１のトランジスタ５１０および第２のトランジスタ５２０の両方を含まない、ｚ軸およびｙ軸によって規定される面を通る断面はない。
【００５９】
実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０はソースおよびドレインを含み、トランジスタ電気接続５０５は２つの別個の電気接続を含むことができる。トランジスタ接続５０５の一部は、第１のトランジスタ５１０のソースを第２のトランジスタ５２０のソースに接続し、他の部分は第１のトランジスタ５１０のドレインを第２のトランジスタ５２０のドレインに接続する。このような実施例において、メモリ接続５０７は第２のトランジスタ５２０のドレインをＲＳＭセル５３０に電気的に接続することができる。実施例において、ＲＳＭセル５３０は、ＳＴＲＡＭセルまたはＲＲＡＭ（登録商標）セルであり得る。実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０は同じ種類のトランジスタであり得る。実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０はＭＯＳＦＥＴであり得る。
【００６０】
図５Ｃは、図５Ｂに示されるメモリユニットの「トップダウン式」のビューであると考えることができる。トランジスタ接続５０５およびメモリ接続５０７はここには示されていない。図５Ｃに示される実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０は実質的に同じ寸法を有し、したがって、高さ（ｚ軸の面）方向においてほぼ完全に、または完全に重なり、第２のトランジスタ５２０は第１のトランジスタ５１０上に位置付けられる。図５Ｃに示されるように、トランジスタ重畳領域５４０はこれら２つのトランジスタに隣接する。なぜなら、これらは寸法的にほぼ同じだからである。このような実施例において２つのトランジスタは実質的に類似している必要はない。ＲＳＭセル５３０は第１のトランジスタ５１０および第２のトランジスタ５２０の両方の上およびその外周内にある。
【００６１】
図５Ｄはここに開示されるメモリユニットの実施例の概略図である。図５Ｄは必ずしも断面に対応しない。本例示的実施例は、上述のような第１のトランジスタ５１０、第２のトランジスタ５２０およびＲＳＭセル５３０を含む。ここに示されるように、第２のトランジスタ５２０は第１のトランジスタ５１０上に位置付けられ、第１のトランジスタ５１０に対して少なくとも部分的に重畳する。この少なくとも部分的重畳は、トランジスタ重畳領域５４０によって示される。ＲＳＭセル５３０は第２のトランジスタ５２０上に位置付けられ、第１のトランジスタ５１０および第２のトランジスタ５２０を越えて延在しない。
【００６２】
ここで用いられる例示的第１のトランジスタ５１０および第２のトランジスタ５２０は、ソース領域５１１および５２１；ドレイン領域５１３および５２３；基板５１７および５２７；ならびにゲート領域５１９および５２９を含む。図５Ｄに示されるように、ソース領域５１１および５２１ならびにドレイン領域５１３および５２３は平行な構造を有する。言い換えると、第１のトランジスタ５１０および第２のトランジスタ５２０の両方は、その左側にソース領域５１１および５２１と、右側にドレイン領域５１３および５２３とを含む（またはその逆）。第１のトランジスタ５１０のソース領域５１１は、ソース電気接続５０２によって、第２のトランジスタ５２０のソース領域５２１に電気的に接続される。第１のトランジスタ５１０のドレイン領域５１３は、ドレイン電気接続５０１によって、第２のトランジスタ５２０のドレイン領域５２３に電気的に接続される。ソース電気接続５０２およびドレイン電気接続５０１はともにトランジスタ接続を形成する（図５Ｂにおいて、エレメント５０５として示される）。
【００６３】
さらにソース線５６０が示される。図５Ｄに示されるように、ソース線５６０は第１のトランジスタ５１０のソース領域５１１に電気的に接続される。一般に、ソース線５６０は第１のトランジスタ５１０の下に配置される。図５Ｄに示される実施例は、さらにビット線５７０を含む。ビット線５７０はＲＳＭセル５３０に電気的に接続される。ここには示されていないが、ビット線のＲＳＭセルへの電気接続は、ＲＳＭセルの上部電極によって達成できる。
【００６４】
図５Ｅはここに開示されるメモリユニットの別の実施例の概略図である。図５Ｅに示されるメモリユニットは、図５Ｂ、図５Ｃおよび図５Ｄに示されるものと同様であり、同様のエレメントは同じ番号が付けられている。少なくとも部分的重畳は、トランジスタ重畳領域５４０によって示される。図５Ｅに示される実施例のいくつかのコンポーネントは、図５Ｂ、図５Ｃおよび図５Ｄに既にありかつ記載されているので、さらには記載されない。図５Ｅに示される実施例は、ＳＴＲＡＭ ＲＳＭセルを含む。図５Ｅに示されるように、ＲＳＭセル５３０は、図３Ｃにおいて既に説明されたような固定層５３２、トンネル接合層５３４、および自由層５３６を含む。ＲＳＭセル５３０は、底部電極５３１を含む、または底部電極５３１に電気的に接続される。
【００６５】
図５Ｆは図５Ｅに示されるメモリユニットの「トップダウン式」のビューを示す。同様のコンポーネントは、図５Ｅと同じ態様で、番号が付けられている。ここでも、トランジスタ重畳領域５４０は斜線で示される。図５Ｆに示されるように、ビット線５７０はメモリ接続５１８を介してＲＳＭセル５３０に電気的に接続される。さらに、ワード線５９０が示される。本メモリユニットにおいて２つのトランジスタが示されるが、ワード線５９０は１本しかない。なぜなら、トランジスタは単一トランジスタであるかのように制御されるからである。ワード線５９０は（図５Ｅに示される）第１の基板５１７を通る、またはその中に存在する、またはそのものである。
【００６６】
単一トランジスタを単一ＲＳＭセルに電気的に接続するここに開示されているメモリユニットを用いて、周知のように「データ」を記憶することができる。図６はＲＳＭセル６１０および付随する（または電気的に接続される）トランジスタ６１５を含むことができるメモリユニットの部分を含むシステムを示す。このようなメモリユニットの各部分は、（三次元的空間において）上記の第２の部分を有して構成され、小さい機能メモリセル幅を有するメモリユニットを提供する。ＲＳＭセル６１０およびその電気的に接続されるトランジスタ６１５は、ビット線６２０とソース線６２５との間で動作可能に結合される。読取／書込回路６３５は読取または書込のために電流がビット線６２０およびソース線６２５のどちらを通過するかを制御する。読取／書込回路６３５はソース線６２５からビット線６２０（またはその逆方向）を通って印加される電圧を制御することもできる。メモリセル６１０を流れる電流の方向は、ビット線６２０およびソース線６２５にかかる電圧差によって定められる。
【００６７】
特定のメモリセル６１０はその対応するトランジスタ６１５を活性化することにより読取ることができ、オンされた場合、電流はビット線６２０からメモリセル６１０を通ってソース線６２５（またはその逆方向）に流れる。トランジスタ６１５はワード線６３０によって活性化および不活性化される。ワード線６３０はトランジスタ６１５に動作的に結合されて電圧を印加し、電流がメモリセル６１０に流れることができるようトランジスタをオンにする。メモリセル６１０の抵抗に依存する電圧は、（たとえば）ソース線６２５からセンスアンプ６４０によって検出される。メモリセル６１０の抵抗を示す、ビット線６２０とソース線６２５（またはその逆）との間の電圧差は基準電圧６４５と比較され、センスアンプ６４０によって増幅されて、メモリセル６１０が１または０を含むかを判断する。
【００６８】
ここに開示されるメモリユニットの単一メモリセル−ダブルトランジスタ構成の実施例（たとえば図５Ａから図５Ｆにおいて記載されたもの）は、他の一般的に用いられるメモリユニットと異なる態様で用いることができる。しかし、これらの実施例は図６において記載されたようにも用いることができる。ＲＳＭセルの抵抗状態（読取データ）を判断するのに必要な電流は、ＲＳＭセルの抵抗状態（書込データ）を変えるのに必要な電流よりも小さい。２つのトランジスタが１つのトランジスタとして機能するよう電気的に接続されている実施例において、ＲＳＭセルの抵抗状態（すなわち読取データ）を判断するためには１つのトランジスタだけをオンにすればよい。実施例において、ＲＳＭセルの抵抗状態を判断するのに第１のトランジスタしかオンにできない。実施例において、読取動作のために第１のトランジスタを用いることは、復号回路をより簡単にする。実施例において、第１および第２のトランジスタ両方をオンにして、ＲＳＭセルの抵抗状態を設定することができる。
【００６９】
図７はここに開示されている複数のメモリユニット７１０ａおよび７１０ｂを含む例示的メモリアレイ７００を示す。メモリアレイ７００に示される構成は、（図５Ａから図５Ｆで示されるような）第１および第２のトランジスタに電気的に接続される単一のＲＳＭセルを含むメモリユニット用である。しかし、本明細書を読んだ当業者なら、ここに開示されている他の実施例も三次元アレイに構成できることは理解するであろう。一般に、「複数」とは少なくとも２つを意味し、一般には３つ以上を意味する。図７に示されるアレイ７００は６個のメモリユニットを示すが、ここに示されているものより多くの、または少ない数のメモリユニットを用いることができる。図７に示されるように、メモリユニット７１０ａおよび７１０ｂの各々は、ビット線７９０ａおよび７９０ｂ、ソース線７６０ａおよび７６０ｂ、ビット線７７０ａおよび７７０ｂ、またはその組合せにより、さまざまな態様および構成で電気的に接続できる。ここに開示されているメモリユニットのアレイを用いた他の構成も企図される。
【００７０】
ここに記載されているメモリ装置はさまざまな用途で用いることができ、ＰＣ（たとえば、ノートブックコンピュータ、デスクトップコンピュータ）やサーバのようなコンピュータシステムにおいて用いることができ、またはカメラ、ビデオ、もしくはオーディオ再生装置のような専用の機械において用いてもよい。
【００７１】
以上のように、三次元的スタックド不揮発性メモリユニットの実施例が開示された。上記の実施の形態および他の実施の形態は、添付の請求の範囲内にある。当業者なら本発明は開示されているもの以外の形態で実施できることは理解するであろう。今回開示された実施の形態は例示であって制限するものではなく、本開示は添付の特許請求の範囲によってのみ限定される。
【技術分野】
【０００１】
背景
新しい種類のメモリは、一般に用いられる種類のメモリと競合する著しい可能性を示している。たとえば、不揮発性スピン転送トルクランダムアクセスメモリ（ここではＳＴＲＡＭという）および抵抗ランダムアクセスメモリ（ここではＲＲＡＭ（登録商標）と呼ぶ）は、次世代メモリの優れた候補であると考えられている。フラッシュメモリ（ＮＡＮＤまたはＮＯＲ）のような確立された種類のメモリとより有効に競合するＳＴＲＡＭおよびＲＲＡＭ（登録商標）の機能は、メモリユニット（メモリセルおよび付随する駆動装置）がチップ上に形成することができる密度を増加させることにより、最大限にすることができる。
【発明の概要】
【課題を解決するための手段】
【０００２】
概要
ここに開示されているメモリユニットは、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタと、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタと、メモリユニットの第３の層において第１のメモリ領域に広がる第１の抵抗センスメモリ（ＲＳＭ）セルと、メモリユニットの第３の層において第２のメモリ領域に広がる第２のＲＳＭセルとを含み、第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合され、第２の層は第１の層と第３の層との間にあり、第１および第２のトランジスタは、トランジスタ重畳領域を有し、第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。
【０００３】
ここに開示されているＲＳＭユニットは、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタと、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタと、メモリユニットの第３の層においてメモリ領域に広がるＲＳＭセルとを含み、第１のトランジスタは第２のトランジスタに電気的に結合され、第２のトランジスタはＲＳＭセルに電気的に結合され、第２の層は第１の層と第３の層との間にあり、第１のトランジスタおよび第２のトランジスタはトランジスタ重畳領域を有し、メモリ領域は第１および第２のトランジスタ領域を越えて延在しない。
【０００４】
ここに開示されているのは、ＲＳＭユニットを用いる方法であり、本方法は、ＲＳＭユニットを設けることを備え、ＲＳＭユニットは、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタと、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタと、メモリユニットの第３の層においてメモリ領域に広がるＲＳＭセルとを含み、第１のトランジスタは第２のトランジスタに電気的に結合され、第２のトランジスタはＲＳＭセルに電気的に結合され、第２の層は第１の層と第３の層との間にあり、第１のトランジスタおよび第２のトランジスタはトランジスタ重畳領域を有し、メモリ領域は第１および第２のトランジスタ領域を越えて延在せず、さらに、ＲＳＭセルの抵抗状態を定めるために、第１または第２のトランジスタのみを活性化することを備える。
【０００５】
上記のならびに他の特徴および利点は、以下の詳細な説明を読むことにより明らかとなる。
【０００６】
本明細書は、添付されている図面とともに、本明細書の以下のさまざまな実施例の詳細な説明を考慮することにより、より完全に理解することができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】例示的ＳＴＲＡＭセルの概略図である。
【図１Ｂ】例示的ＳＴＲＡＭセルの概略図である。
【図１Ｃ】例示的ＲＲＡＭ（登録商標）セルの概略図である。
【図２Ａ】ここに開示されるメモリユニットの一実施例の概略図である。
【図２Ｂ】ここに開示される単一メモリセル−単一トランジスタ構成を用いるメモリユニットの実施例の概略図である。
【図２Ｃ】図２Ｂに示されるメモリユニットの斜視図である。
【図２Ｄ】図２Ｂに示されるメモリユニットの回路図である。
【図３Ａ】ここに開示される単一メモリセル−単一トランジスタ構成を用いるメモリユニットの実施例の概略図である。
【図３Ｂ】図３Ａに示されるメモリユニットの異なる観点からの概略図である。
【図３Ｃ】ＳＴＲＡＭ単一メモリセル−単一トランジスタを用いるメモリユニットの概略図である。
【図４Ａ】ここに開示されている単一メモリセル−単一トランジスタ構成を用いるメモリユニットの実施例の概略図である。
【図４Ｂ】図４Ａに示されるメモリユニットの異なる観点からの概略図である。
【図４Ｃ】ＳＴＲＡＭ単一メモリセル−単一トランジスタを用いるメモリユニットの概略図である。
【図５Ａ】単一メモリセル−ダブルトランジスタ構成を利用するメモリユニットの回路図である。
【図５Ｂ】このようなメモリユニットの概略図である。
【図５Ｃ】図５Ｂに示されるメモリユニットの異なる観点からの概略図である。
【図５Ｄ】ここに開示されている単一メモリセル−単一トランジスタ構成を用いるメモリユニットの実施例の概略図である。
【図５Ｅ】ＳＴＲＡＭ単一メモリセル−ダブルトランジスタ構成を用いるメモリユニットの概略図である。
【図５Ｆ】図５Ｄに示されるメモリユニットの異なる観点からの概略図である。
【図６】メモリセルをアクセスするために他のエレメントで構成されるメモリユニットの一部の実施例の概略図である。
【図７】ここに開示されているメモリユニットを含む例示的メモリアレイの概略斜視図である。
【発明を実施するための形態】
【０００８】
図面は必ずしも尺度通りには描かれていない。図面において同じ参照符号は同じコンポーネントを示す。しかし、ある図面におけるコンポーネントを示すために用いられた番号は、同じ番号が付けられている別の図面におけるコンポーネントを制限するものではない。
【０００９】
詳細な説明
以下の説明において、ここの一部をなす添付の図面であって、実例としていくつかの具体的実施例が図示されている図面を参照する。しかし、他の実施例も意図され、本開示の範囲または精神から逸脱することなく実施することができる。したがって、以下の詳細な説明は、限定する意味で取られてはならない。
【００１０】
特に示さない限り、明細書および請求項で用いられる構造の大きさ、量、および物理的特性を表わす数値は、「約」の用語により、すべての場合において変えられると理解される。そうではないと示されない限り、上記に記載されている明細書および添付の請求項に記載されている数値的パラメータは、ここに開示されている教示を用いて当業者が求める所望の特性に応じて変えることができる近似値である。
【００１１】
端点を伴う数値的範囲の記載は、その範囲内に包含されるすべての数値を含み（たとえば、１から５は、１，１．５，２，２．７５，３，３．８０，４および５を含み）、さらにその範囲内のすべての範囲を含む。
【００１２】
本明細書および添付の請求項で用いられる単数形のａ、an、およびtheは、内容がそうではないとはっきりと示さない限り、複数のものを有する実施例を含む。本明細書および添付の請求項で用いられる「または」の用語は、内容がそうではないとはっきりと示さない限り、「および／または」を含む意味として用いられる。
【００１３】
「下部」、「上部」、「下」、「以下」、「上」および「上面」を含むがこれらに限定されない空間に関連する用語は、ここで用いられた場合、エレメントの互いに対する空間的関係の記載を容易にするために用いられる。このような空間に関連する用語は、図面に示され、かつ記載されている特定の配向に加えて、使用されているまたは動作中の装置の異なる配向をも含有する。たとえば、図面に示されるものが裏返されたりひっくり返されたりした場合、他のエレメントに対して下または下部にあると記載されていた部分は、それら他のエレメントに対して、上にあることになる。
【００１４】
ここでは、たとえばあるエレメント、コンポーネント、または層が、他のエレメント、コンポーネントまたは層に対して「上」、「接続」、「結合」、または「接触」すると記載されているのなら、直接上に、直接接続する、直接結合する、または直接接触する場合と、介在するエレメント、コンポーネント、または層がたとえば特定のエレメント、コンポーネント、または層の上に、接続する、結合する、または接触する場合とを含む。たとえばあるエレメント、コンポーネント、または層が、他のエレメントに対して「直接上に」、「直接接続される」、「直接結合される」、または「直接接触する」と言及されているのなら、介在するたとえばエレメント、コンポーネント、または層はない。
【００１５】
たとえばＳＴＲＡＭやＲＲＡＭ（登録商標）のような不揮発性メモリセルは、相対的に大きい駆動電流を必要とする。たとえば、一部のＳＴＲＡＭセルは、約４００マイクロアンペア（μＡ）の駆動電流を必要とする。一般に用いられる金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は一般に約８００μＡ／マイクロメートル（μｍ）の駆動力を有する。したがって、この必要な駆動電流を提供することができるＭＯＳＦＥＴは約０．５μｍでなければならない。現在利用可能な半導体製造技術の最小寸法が９０ｎｍ（Ｆ）であるとすると、有用なＭＯＳＦＥＴの幅は約５．６Ｆである。一般的に用いられるメモリユニット構成は、一般に単一のメモリセルおよび付随する単一のトランジスタを有する。メモリセルの寸法がＦ×２Ｆであり、かつメモリユニットは各メモリユニット間にＦの空間が必要であるとすると、一般的に用いられるメモリユニット構成は、（５．６Ｆ＋Ｆ）＊（２Ｆ＋Ｆ＋Ｆ）の面積を有し、これは約２６．４Ｆ2に匹敵する。必要な合計面積である２６．４Ｆ2をメモリセルだけの面積２Ｆ2と比較すると、一般に用いられるメモリユニット構成では、トランジスタはメモリセルよりも著しく大きな領域を必要とし、単一の機能メモリセルに必要な相対的に広い面積の主要原因となる。
【００１６】
ここに開示されているメモリユニットは、著しく少ない面積を用いるメモリセルおよびトランジスタ用の代替えの構成を提供し、費用および効率において利点を与える。開示されているメモリユニットは、１つのメモリセルを２つのより小さいトランジスタで電力を供給することにより、または、２つのトランジスタを２つの縦に重なる層に配置し、２つのメモリセルを２つのトランジスタ上の共有の第３の層上に配置することによって、トランジスタおよび付随するメモリセルの三次元の構成を変えることにより、このような利点が得られる。このような利点を得るために用いることができるさまざまな異なる構成がここに記載される。このような構成に必要な面積の計算（上記と同様のもの）は、各実施例において説明される。
【００１７】
ここに用いられる「メモリユニット」の用語は、電流を１つ以上のメモリセルに流すことができるように機能する１つ以上のデバイスに電気的に接続される１つ以上のメモリセルを指す。ある実施例において、メモリユニットは、２つのトランジスタに電気的に接続される１つのメモリセルを含むことができる。一実施例において、１つのメモリセルは、他のトランジスタに電気的に接続されている２つのトランジスタの一方に電気的に接続されることができる。このような構成は、単一メモリセル−ダブルトランジスタ構成と呼ぶことができる。一実施例において、メモリユニットは第１のトランジスタに電気的に接続される第１のメモリセルと、第２のトランジスタに電気的に接続される第２のメモリセルとを含むことができる。このような構成は、単一メモリセル−単一トランジスタ構成と呼ぶことができる。
【００１８】
ここに記載されているメモリ装置に用いられるメモリセルは、多くの異なる種類のメモリを含むことができる。ここに開示されている装置に用いることができる例示的な種類のメモリは、抵抗センスメモリ（ＲＳＭ）セルのような不揮発性メモリを含むが、これに限定されない。ＲＳＭセルは、ＲＳＭセルの異なる抵抗状態を用いて、データ記憶を与える、変化し得る抵抗を有する。例示的ＲＳＭセルは、強誘電性ＲＡＭ（ＦｅＲＡＭまたはＦＲＡＭ（登録商標））；磁気抵抗ＲＡＭ（ＭＲＡＭ）；抵抗ＲＡＭ（ＲＲＡＭ（登録商標））；ＰＲＡＭ、ＰＣＲＡＭおよびＣ−ＲＡＭとも呼ばれる相変化メモリ（ＰＣＭ）；コンダクティブブリッジングＲＡＭまたはＣＢＲＡＭとも呼ばれるプログラム可能金属化セル（ＰＭＣ）；およびＳＴＲＡＭとも呼ばれるスピントルク転送ＲＡＭを含むが、これらに限定されない。
【００１９】
実施例において、ＲＳＭセルはＳＴＲＡＭセルであり得る。ＳＴＲＡＭメモリセルは、ＭＴＪ（磁気トンネル接合）を含み、トンネルバリアとして知られている薄膜絶縁層によって分離されている２つの磁気電極層を含む。ＭＴＪの実施例は、図１Ａに示される。図１ＡのＭＴＪ１００は、第１の磁気層１１０および第２の磁気層１３０を含み、これらは絶縁層１２０によって分離されている。図１Ｂに示されるＭＴＪ１００は、第１の電極層１４０および第２の電極層１５０と接触する。第１の電極層１４０および第２の電極層１５０は、第１の磁気層１１０および第２の磁気層１３０をそれぞれ制御回路（図示されていない）に電気的に接続し、磁気層を通して読取および書込電流を供給する。第１の磁気層１１０および第２の磁気層１３０の磁化ベクトルの相対的配向は、ＭＴＪ１００にかかる抵抗によって定めることができ、ＭＴＪ１００にかかる抵抗は、第１の磁気層１１０および第２の磁気層１３０の磁化ベクトルの相対的配向によって定めることができる。
【００２０】
第１の磁気層１１０および第２の磁気層１３０は一般に、鉄（Ｆｅ）、コバルト（Ｃｏ）、およびニッケル（Ｎｉ）合金のような強磁性合金からなる。実施例において、第１の磁気層１１０および第２の磁気層１３０はＦｅＭｎ、ＮｉＯ、ＩｒＭｎ、ＰｔＰｄＭｎ、ＮｉＭｎおよびＴｂＣｏのような合金からなり得る。絶縁層１２０は、酸化アルミニウム（Ａｌ2Ｏ3）または酸化マグネシウム（ＭｇＯ）のような絶縁材から作成される。
【００２１】
磁気層の一方、たとえば第１の磁気層１１０の磁化は、一般に所定の方向に固定され、他方の磁気層、たとえば第２の磁気層１３０の磁化方向は、スピントルクの影響下で自由に回転することができる。第１の磁気層１１０の固定は、ＰｔＭｎ、ＩｒＭｎなどのような反強磁性的に整えられた材料との交換バイアスを用いることによって達成できる。
【００２２】
実施例において、ＲＳＭセルはＲＲＡＭ（登録商標）セルであり得る。図１Ｃは、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セル１６０の概略図である。ＲＲＡＭ（登録商標）セル１６０は、媒体層１１２を含み、これは媒体層１１２の電気的抵抗を変えることにより、電流または電圧パルスに応答する。この現象は、電気パルス誘起抵抗変化効果と呼ぶことができる。この効果は、メモリの抵抗（すなわちデータ状態）を、たとえば１つ以上の高抵抗状態から低抵抗状態に変える。媒体層１１２は第１の電極１１４と第２の電極１１６との間に配置され、ＲＲＡＭ（登録商標）セルのデータ記憶材層として働く。第１の電極１１４および第２の電極１１６は電圧源（図示されていない）に電気的に接続される。第１の電極１１４および第２の電極１１６は、たとえば金属のような有用な電気的に導通する材料から形成され得る。
【００２３】
媒体層１１２を形成する材料は、既知であるどのような有用なＲＲＡＭ（登録商標）材であってもよい。実施例において、媒体層１１２を形成する材料は、たとえば金属酸化物のような酸化物材を含むことができる。一部の実施例において、金属酸化物は二元系酸化物材または複合金属酸化物材であり得る。別の実施例において、媒体層１１２を形成する材料は、カルコゲニド固体電解質材または有機／高分子材を含むことができる。
【００２４】
二元系金属酸化物材はＭxＯyの化学式で表わすことができる。この式において、Ｍ、Ｏ、ｘおよびｙはそれぞれ金属、酸素、金属組成比、および酸素構成比を示す。金属Ｍは遷移金属および／またはアルミニウム（Ａｌ）であり得る。この場合、遷移金属はニッケル（Ｎｉ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、コバルト（社）、鉄（Ｆｅ）、銅（Ｃｕ）および／またはクロム（Ｃｒ）であり得る。媒体層１１２として用いることができる二元系金属酸化物の具体的例は、CuO, NiO, CoO, ZnO, CrO2, TiO2, HfO2, ZrO2、Ｆｅ2Ｏ3およびＮｂ2Ｏ5を含む。
【００２５】
実施例において、金属酸化物はいずれかの有用な複合金属酸化物であってもよく、たとえばＰｒ0.7Ｃａ0.3ＭｎＯ3、もしくはＳｒＴｉＯ3、もしくはＳｉＺｒＯ3の式を有する複合酸化物材、またはＣｒもしくはＮｂでドーピングされた上記の酸化物であり得る。複合物はＬａＣｕＯ4またはＢｉ2Ｓｒ2ＣａＣｕ2Ｏ8を含み得る。固体カルコゲニド材の一例は、銀（Ａｇ）成分を含むゲルマニウムセレニド（ＧｅxＳｅ100-x）である。有機材の一例は、ポリ（３，４−エチレンジオキシチオフェン）（すなわちＰＥＤＯＴ）である。
【００２６】
ＲＳＭセルは図１Ｃと同様の構造を有する強誘電性キャパシタを含むこともでき、この場合ジルコニウム酸チタン酸塩（ＰＺＴと呼ぶ）またはＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴと呼ぶ）のような材料を用いる。このようなメモリセルにおいて、電流を用いて分極方向を切換え、読取電流は分極が上であるのか下であるのか検出することができる。このような実施例において、読取動作は破壊的なプロセスであり、セルは含まれているデータを失い、セルにデータを再度書込みたい場合はリフレッシュを必要とする。
【００２７】
ここに開示されているメモリユニットはトランジスタをも含む。一般に、電界効果トランジスタ（ＦＥＴ）が用いられる。すべての一般的に用いられるＦＥＴは、ゲート、ドレイン、ソース、および本体（または基板）を有する。ゲートは、物理的ゲートと同様に、ＦＥＴの開閉を制御する。ゲートは、ソースとドレインとの間にチャネルを作成またはなくすことにより、電子が流れる（開いている場合）または通過を妨げる（閉じている場合）を可能にする。電子は、印加電圧の影響を受けると、ソース端子からドレイン端子に流れる。本体または基板は、ゲート、ソースおよびドレインがある半導体の塊である。
【００２８】
実施例において、ここに開示されているメモリユニットは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いることができる。ＭＯＳＦＥＴは一般にｎ型またはｐ型の半導体材のチャネルからなり、それぞれＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴ（一般にｎＭＯＳ、ｐＭＯＳ）と呼ばれる。実施例は相補型金属酸化物半導体トランジスタ（ＣＭＯＳトランジスタ）を用いることもできる。メモリユニットのトランジスタは同じ種類のトランジスタであり得るが、必ずしも同じ種類である必要はない。
【００２９】
ここに開示されるメモリユニットの一実施例は、図２Ａに示される。図２Ａのメモリユニット２００は、第１のトランジスタ２１０、第２のトランジスタ２２０、および少なくとも第１のＲＳＭセル２３０を含む。一般に、ここに開示されているメモリユニットは、図２Ａに示されるように、高さの寸法を用いる構成を有し、ｚ軸は幅の寸法を減少させるものであり、ｘ軸は図２Ａに示されているとおりである。図２Ａに示されるように、第２のトランジスタ２２０は第１のトランジスタ２１０上に位置付けられ、少なくとも第１のＲＳＭセル２３０は、第２のトランジスタ２２０上に位置付けられる。第１のトランジスタ２１０および第２のトランジスタ２２０はｘ次元において重なり、トランジスタ重畳領域２４０と呼ばれるものを形成する。トランジスタ重畳領域２４０がｘ次元において長くなればなるほど、全体のメモリユニットの必要な幅は小さくなる。
【００３０】
第１のトランジスタ２１０はメモリユニットの第１の層にあり、第２のトランジスタ２２０は、メモリユニットの第２の層内にあり、第１のＲＳＭセル２３０は、メモリユニットの第３の層にある。一般に、第２の層は、第１の層と第３の層との間にある。メモリユニットに対して用いられる「層」の用語は、第１のトランジスタ２１０、第２のトランジスタ２３０、または第１のＲＳＭセル２３０のようなコンポーネントを含むメモリユニットの部分（図２Ａに示されるｚ軸の方向においてメモリユニットの部分を占める）に対して用いられる。
【００３１】
一般に、ここに開示されているすべての実施例は、基本的な３層およびトランジスタ重畳領域構成を共有する。このような構成は、コンポーネントを高さ寸法（図２Ａにおけるｚ軸）において重ね、かつｘ軸（または一部の実施例においてｙ軸）の少なくとも一部を共有することにより、幅または長さ寸法（図２Ａにおいて、ｙまたはｘ軸）のスペースを節減する。ここに開示されているさまざまな実施例は、２つのトランジスタが同じ大きさであるか否か、２つのトランジスタが互いに完全に重なるかまたは部分的に重なるか、含まれるメモリセルが１つまたは２つであるか、およびメモリセルが１つまたは２つのトランジスタに電気的に接続されているかに依存して変わる。
【００３２】
ここに開示されているメモリユニットは、２つのトランジスタの（ｚ軸における）重なりにより、空間を有効に利用し、ＲＳＭセルと比べてはるかに大きい。このような態様で構成されている２つのトランジスタおよび２つの付随するＲＳＭセルを含むメモリユニットは、一つの機能モリセルの幅が一般的に用いられるメモリユニットよりも小さいメモリユニットを提供する。上記のように、一般的に用いられるメモリ構成は、トランジスタの幅によって決定付けられる機能メモリセル幅（１つのメモリセルおよび付随するトランジスタが占める幅）を与え、これはＲＳＭセルに必要な駆動電流に基づき、約５．６Ｆと見積もることができる（Ｆは製造できる構造の最小幅に基づく係数である）。ここに開示されているメモリユニットの実施例は、５．６Ｆより小さい機能メモリセル幅を有することができる。実施例において、ここに開示されているメモリユニットは約４．０Ｆ（５．６Ｆの約８０％）を超えない機能メモリセル幅を有することができる。実施例において、ここに開示されているメモリユニットは、約３．９Ｆ（５．６Ｆの約７０％）を超えない機能メモリセル幅を有することができる。実施例において、ここに開示されているメモリユニットは、約３．４Ｆ（５．６Ｆの約６０％）を超えない機能メモリセル幅を有することができる。実施例において、ここに開示されているメモリユニットは、約２．８Ｆである機能メモリセル幅を有することができる。
【００３３】
実施例において、ここに開示されているメモリユニットは約３Ｆの機能メモリセル幅を有することができる。
【００３４】
別の例示的実施例が図２Ｂに示される。図２Ｂに示される実施例は、第１のトランジスタ２１０、第２のトランジスタ２２０、第１のＲＳＭセル２３０、および第２のＲＳＭセル２５０を含む。第１のトランジスタ２１０は第１のＲＳＭセル２３０に電気的に結合され、これは第１の電気接続２１５によって示される。第２のトランジスタ２２０は第２のＲＳＭセル２５０に電気的に結合され、これは第２の電気接続２２５によって示される。実施例において、第１のトランジスタ２１０および第２のトランジスタ２２０は両方とも、ソースおよびドレイン領域を含み、電気接続２１５および２２５は、第１のトランジスタ２１０および第２のトランジスタ２２０のドレイン領域を介して、ＲＳＭセル２３０および２５０にそれぞれ接続する。このような実施例において、各ＲＳＭセルは自己の単一トランジスタによって駆動される。実施例において、第１のＲＳＭセル２３０および第２のＲＳＭセル２５０は同じ種類のＲＳＭセルであり得る。実施例において、第１のＲＳＭセル２３０および第２のＲＳＭ２５０は両方ともＳＴＲＡＭまたは両方ともＲＲＡＭ（登録商標）であり得る。実施例において、第１のトランジスタ２１０および第２のトランジスタ２２０は、同じ種類のトランジスタであり得る。実施例において、第１のトランジスタ２１０および第２のトランジスタ２２０は、ＭＯＳＦＥＴであり得る。
【００３５】
図２Ｂに示されるように、メモリユニット２２０は、ｘ軸、ｙ軸、およびｚ軸によって示されるように、一般に３つの次元を有する。実施例において、ｘまたはｙ軸でのメモリユニットの長さを減少させることは、メモリユニットが占める面積を減らすことになる。図２Ｂに示されるような実施例において、ｘ次元においてメモリユニットの幅を減らすことは、メモリユニットが占める面積を減らすことになる。図２Ｂに示されるように、例示的メモリユニット２００は、ｘ軸の方向においてｘ１の長さを有する。図２Ｂに示されるような実施例において、ｘ軸の面におけるメモリユニットの幅は、一般に用いられるメモリ構成の幅よりも２分の１以上小さくなり得る。
【００３６】
例示的メモリユニット２００は、第１のトランジスタ２１０および第２のトランジスタ２２０を含む。第２のトランジスタ２２０は一般に、ｚ軸の方向において第１のトランジスタ２１０上に位置付けられる。第１のトランジスタ２１０はある幅を有し、メモリユニット内のｘ軸の面においてある領域（第１のトランジスタ領域と呼ぶ）に広がる。第２のトランジスタ２２０もある幅を有し、メモリユニット内のｘ軸の面においてある領域（第２のトランジスタ領域と呼ぶ）に広がる。第２のトランジスタ領域は、ｘ軸の面において、少なくとも部分的に第１のトランジスタ領域に重なる。この領域は図２Ｂに示され、トランジスタ重畳領域２４０と呼ばれる。言い換えると、メモリユニットにおいて、第１のトランジスタ２１０および第２のトランジスタ２２０の両方を含むｚ軸およびｙ軸によって規定される面を通る断面が少なくとも１つあり、さらに、第１のトランジスタ２１０または第２のトランジスタ２２０の一方しか含まないｚ軸およびｙ軸によって規定される面を通る断面が少なくとも１つあり得るが、これはなくてもよい。
【００３７】
例示的メモリユニット２００はさらに第１のＲＳＭセル２３０および第２のＲＳＭセル２５０を含む。第１のＲＳＭセル２３０および第２のＲＳＭセル２５０は、ｚ軸の方向において第２のトランジスタ２２０上に位置付けられる。第２のトランジスタ２２０がｚ軸の面において第１のトランジスタ２１０上に位置付けられるので、第１のＲＳＭセル２３０および第２のＲＳＭセル２５０も第１のトランジスタ２１０上に位置付けられる。第１のＲＳＭセル２３０はある幅を有し、メモリユニットのｘ軸面内においてある領域（第１のメモリ領域という）に広がる。第２のＲＳＭセル２５０もある幅を有し、メモリユニットのｘ軸面内においてある領域（第２のメモリ領域という）に広がる。第１のメモリ領域および第２のメモリ領域のどちらも、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。言い換えると、メモリユニットにおいて、ＲＳＭセル２３０または２５０のどちらかを含むが、第１のトランジスタ２１０または第２のトランジスタ２２０の一方または両方を含まない、ｚ軸およびｙ軸によって規定される面を通る断面はない。
【００３８】
第１のトランジスタ２１０は、メモリユニットの第１の層内にある。第２のトランジスタ２２０は、メモリユニットの第２の層内にある。ＲＳＭセル２３０および２５０は、メモリセルの第３の層にある。一般に、第２の層は、第１の層と第３の層との間にある。コンポーネントが３つの重なる層にあり、第１および第２のトランジスタのトランジスタ重畳領域２４０、ならびにＲＳＭセルの相対的に小さい面積（単一のトランジスタが占める領域内において２つを位置付けることができる）により、この構成によって機能メモリセル幅を最小化することができる。
【００３９】
このようなメモリユニットの別のビューが図２Ｃに見られる。第１の電気接続２１５および第２の電気接続２２５はこのビューには示されていない。図２Ｃは、図２Ｂに示されるメモリユニットの「トップダウン式」ビューであると考えることができる。この図は、トランジスタ重畳領域２４０として、ｘ軸の面において第１のトランジスタ２１０および第２のトランジスタ２２０が少なくとも部分的に重なっていることを示す。さらに、第１のＲＳＭセル２３０の第１のメモリ領域および第２のＲＳＭセル２５０の第２のメモリ領域が、第１のトランジスタ２１０および第２のトランジスタ２２０を越えて延在せず、具体的には、ｘ軸の面において第１のトランジスタ２１０および第２のトランジスタ２２０を越えて延在しないことを示す。この図により、２つのトランジスタの重なりが大きければ大きいほど、すなわち、トランジスタ重畳領域２４０が大きければ大きいほど、幅ｘ１は小さくなり、単一トランジスタの幅により近づき、したがってメモリユニットの全体の面積が小さくなる。
【００４０】
図２Ｄは、図２Ｂおよび図２Ｃに示される構成の回路図である。第１のトランジスタ２１０は第１のＲＳＭセル２３０に電気的に接続され、第２のトランジスタ２２０は第２のＲＳＭセル２５０に電気的に接続される。ｚ軸面における２つのトランジスタの位置付け、第２のトランジスタが占める幅上の２つのＲＳＭセルの位置付け、および２つの別個のトランジスタの２つの別個のＲＳＭセルへの電気接続により、最小機能メモリセル幅（１つのメモリセルおよび関連するトランジスタが占める幅）が約２．８Ｆであるメモリユニットとなる。実施例において、ユニット幅は２．８Ｆを超えることができるが、５．６Ｆよりも小さい。実施例において、機能メモリセル幅は金属配線、付加的周辺回路、より複雑な復号化、他の考慮点、またはこれらの組合せにより、２．８Ｆにしか近づけない。
【００４１】
ここに開示されているメモリユニットは、電気接続を介して他のメモリユニット、他の電気的コンポーネント、または他のメモリユニットおよび他の電気的コンポーネントの両方に接続することができる。実施例において、ビット線、ソース線、およびワード線と呼ばれる電気接続を用いて、メモリユニットのさまざまな部分への電気接続を提供する。これら（または他の）電気接続を含むメモリユニットは、メモリユニットがこのような電気接続に接続され、その電気接続はメモリユニットを越えて延在可能であることを意味する。ビット線は一般にＲＳＭセルへの電気接続をなすために用いられている。一般に、ビット線はＲＳＭセルの上部電極（または均等な構造体）に電気的に接続される。ソース線はトランジスタへの電気接続をなすために一般的に用いられ、それにより（トランジスタがオンの場合）トランジスタ／メモリセルを介して電気的回路をなす。一般的に、ソース線はトランジスタのソース（または均等な構造体）に電気的に接続される。ワード線はトランジスタをオンおよびオフにするために用いられる。一般に、ワード線はトランジスタの構造体（または均等な構造体）に電気的に接続されるか、トランジスタの基板内にある。
【００４２】
図３Ａはここに開示されているメモリユニットの実施例の概略図である。図３Ａの記載は必ずしも断面ではない。なぜなら、断面ではさまざまなコンポーネントすべてを区別するのが難しくなるからである。本例示的実施例は、上述のような第１のトランジスタ３１０、第２のトランジスタ３２０、第１のＲＳＭセル３３０、および上記の第２のＲＳＭセル３５０を含む。ここに示されるように、第２のトランジスタ３２０は第１のトランジスタ３１０上に位置付けられ、トランジスタ重畳領域３４０において少なくとも部分的に第１のトランジスタ３１０に重畳する。第１のＲＳＭセル３３０および第２のＲＳＭセル３５０は、第２のトランジスタ３２０上に位置付けられ、第１のトランジスタ３１０および第２のトランジスタ３２０を越えて延在しない。
【００４３】
ここで用いられる例示的第１のトランジスタ３１０および第２のトランジスタ３２０は、ソース領域３１１および３２１；ドレイン領域３１３および３２３；基板３１７および３２７；ならびにゲート領域３１９および３２９を含む。図３Ａに示されるように、ソース領域３１１および３２１ならびにドレイン領域３１３および３２３は対向して構成されている。言い換えると、第１のトランジスタ３１０は、左側にソース領域３１１を含み、第２のトランジスタ３２０は右側にソース領域３２１を含む。
【００４４】
さらに、ソース線３６０が示される。図３Ａに示されるように、ソース線３６０は、第１のソース電気接続３１５および第２のソース電気接続３２５を介して、それぞれ第１のトランジスタ３１０および第２のトランジスタ３２０のソース領域３１１および３２１に電気的に接続される。ソース線３６０は一般に、第１のトランジスタ３１０と第２のトランジスタ３２０との間に配置される。第１のＲＳＭセル３３０は、第１のドレイン電気接続３１８を介して、第１のトランジスタ３１０のドレイン領域３１３に電気的に接続される。同様に、第２のＲＳＭセル３５０は、第２のドレイン電気接続３２８を介して、第２のトランジスタ３２０のドレイン領域３２３に電気的に接続される。
【００４５】
図３Ａに示されるように、ソース線３６０の一部は、第１のドレイン電気接続３１８からビア絶縁体３６２によって電気的に絶縁されている。ビア絶縁体３６２は電気的絶縁性材料からなる、または材料の空間であり得る（たとえば、空気は絶縁体として働く）。一般に、ビア絶縁体３６２は、他の態様でソース線３６０に接触するのなら、第１のドレイン電気接続３１８を含む。
【００４６】
図３Ａに示される実施例は、第１のビット線３７０および第２のビット線３８０をも含む。第１のビット線３７０は第１のＲＳＭセル３３０に電気的に接続される。第２のビット線３８０は第２のＲＳＭセル３５０に電気的に接続される。ここでは示されていないが、ビット線のＲＳＭセルへの電気接続は、ＲＳＭセルの上部電極を介して行なうことができる。
【００４７】
図３Ｂは、図３Ａに示されるメモリユニットの「トップダウン式」ビューを示す。同様のコンポーネントは、図３Ａと同じ態様で番号が付けられている。トランジスタ重畳領域３４０は斜線で示される。図３Ｂに示されるように、第１のビット線３７０および第２のビット線３８０は、第１のドレイン電気接続３１８および第２のドレイン電気接続３２８を介してそれぞれ第１のメモリセル３３０および第２のメモリセル３５０に電気的に接続される。ここでは、ビア絶縁体３６２は第１のドレイン電気接続３１８をソース線３６０から隔離していることがわかる。さらに、第１のワード線３９０および第２のワード線３９５が示される。ワード線は、図３Ａに示される第１の基板３１７および第２の基板３２７の中を通る、またはその中にある、またはそのものである。
【００４８】
図３Ｃは、ここに開示されるメモリユニットの他の実施例の概略図である。図３Ｃに示されるメモリユニットは、図３Ａおよび図３Ｂに示されるものと類似しており、同様のエレメントは同様の番号が付けられている。図３Ｃに示される実施例のいくつかのコンポーネントは、図３Ａおよび図３Ｂに既にありかつ記載されているので、さらには記載されない。トランジスタ重畳領域３４０はここでも斜線で示される。図３Ｃに示される実施例は、ＳＴＲＡＭセルをＲＳＭセルとして含む。図３Ｃに示されるように、本実施例のＲＳＭセルである第１のＲＳＭセル３３０および第２のＲＳＭセル３５０は複数の層、固定層３３２および３５２；トンネル接合３３４および３５４；ならびに自由層３３６および３５６を含む。トンネル接合３３４および３５４はそれぞれ固定層３３２および３３５と自由層３３６および３３８との間に配置されている。第１のＲＳＭセル３３０および第２のＲＳＭセル３５０は、第１の底部電極３３３および第２の底部電極３５３を含むか、第１の底部電極３３３および第２の底部電極３５３に電気的に接続される。第１の底部電極３３３および第２の底部電極３５３は第１のドレイン電気接続３１８および第２のドレイン電気接続３２８を介して、それぞれ第１のトランジスタ３１０および第２のトランジスタ３２０のドレイン３１３および３２３に電気的に接続される。
【００４９】
図４Ａは、ここに開示されるメモリユニットの別の実施例の概略図である。図４Ａの記載は必ずしも断面ではない。なぜなら、断面ではさまざまなコンポーネントすべてを区別するのが難しくなるからである。この例示的実施例は、上述のような第１のトランジスタ４１０、第２のトランジスタ４２０、第１のＲＳＭセル４３０、および第２のＲＳＭセル４５０を含む。ここに示されるように、第２のトランジスタ４２０は第１のトランジスタ４１０上に位置付けられ、少なくとも部分的に第１のトランジスタ４１０に重畳する。トランジスタ重畳領域４４０は斜線で示される。第１のＲＳＭセル３３０および第２のＲＳＭセル３５０は、第２のトランジスタ３２０上に位置付けられ、第１のトランジスタ３１０および第２のトランジスタ３２０を越えて延在しない。
【００５０】
図４Ａに示されるように、ソース領域４１１および４２１ならびにドレイン領域４１３および４２３は、ｘ軸の面において平行な構成を有する。言い換えると、第１のトランジスタ４１０は左側にソース領域４１１を含み、第２のトランジスタ４２０は左側にソース領域４２１を含む。このような実施例において、トランジスタは必ずしも同じ大きさではない。具体的には、第１のトランジスタ４１０のドレイン領域４１３は、第２のトランジスタ４２０のドレイン領域４２３よりも大きくてもよい。第１のトランジスタ４１０のドレイン領域４１３は、第２のトランジスタ４２０のドレイン領域４２３よりも、ｘ軸面においてより遠くに延在することができる。第１のトランジスタ４１０の他の部分は第２のトランジスタ４２０の同様の部分よりも大きくてもよいが、必ずしもその必要はない。このようなコンポーネントにより、第２のトランジスタ４２０は第１のトランジスタ４１０上に位置付けることができ、さらに通る他の構造体から電気接続部を電気的に分離する必要なく、第１のドレイン電気接続４１８を介して第１のＲＳＭセル４３０を第１のトランジスタ４１０と電気的に接続できる。これはより効率よくおよび／または費用効果的に生産できる利点を提供する。ただし、他の単一メモリセル−単一トランジスタ構成と比べて面積オーバーヘッドは少し大きいかもしれない。
【００５１】
本実施例のソース線４６０は、一般に第１のトランジスタ４１０と第２のトランジスタ４２０との間に位置付けられる。別個の電気接続構造体（第１のソース電気接続部３１５および第２のソース電気接続部３２５）を設けて第１のトランジスタ３１０および第２のトランジスタ３２０のソース領域３１１および３２１をソース線３６０に電気的に接続する図３Ａの実施例に反して、ソース領域４６０は電気接続のための別個の構造を必要とせず、第１のトランジスタ４１０および第２のトランジスタ４２０のソース領域４１１および４２１への自己の電気接続として機能するよう形成することができる。より効率よくおよび／または費用効果的に生産できるので、このような構成は利点をもたらす。
【００５２】
図４Ａに示されるように、第２のＲＳＭセル４５０は、第１のＲＳＭセル４３０と異なる構造（または動作的に結合される付加的エレメント）を有することができるが、必ずしも必要ない。実施例において、第２のＲＳＭセル４５０は、第２のＲＳＭセル４５０の残り部分を越えて延在する底部電極４５１を有することができる。本明細書を読んだ当業者なら、たとえば底部電極４５１のような個々のコンポーネントのレイアウトは、面積を節減するために調整できることは理解するであろう。
【００５３】
図４Ｂは、図４Ａに示されるメモリユニットの「トップダウン式」のビューを示す。同様のコンポーネントは、図４Ａと同じ態様で番号が付けられている。図４Ｂに示されるように、第１のビット線４７０および第２のビット線４８０は、それぞれ第１のドレイン電気接続４１８および第２のドレイン電気接続４２８を介して第１のメモリセル４３０および第２のメモリセル４５０に電気的に接続される。図４Ｂは、第２のＲＳＭセル４５０の底部電極４５１が、第２のドレイン電気接続４２８を介して第２のビット線４８０への電気接続を与えることを示す。さらに、第１のワード線４９０および第２のワード線４９５が示される。図４Ｂでは識別可能ではないが、第２のトランジスタ４２０が第１のトランジスタの上に位置付けられるので、第２のワード線４９５も第１のワード線４９０上に位置付けられ、図４Ａの第１の基板４１７および第２の基板４２７の中を通る、またはその中にある、またはそのものである。トランジスタ重畳領域４４０はここでも斜線で示される。
【００５４】
図４Ｃは、ここに開示されるメモリユニットの他の実施例の概略図である。図４Ｃに示されるメモリユニットは、図４Ａおよび図４Ｂに示されるものと類似しており、同様のエレメントは同様の番号が付けられている。図４Ｃに示される実施例のいくつかのコンポーネントは図４Ａおよび図４Ｂにあって、既に記載されているので、さらには記載されない。図４Ｃに示される実施例は、ＳＴＲＡＭセルをＲＳＭセルとして含む。図４Ｃに示されるように、本実施例のＲＳＭセルである第１のＲＳＭセル４３０および第２のＲＳＭセル４５０は、図３Ｃで記載されたような固定層４３２および４５２、トンネル接合層４３４および４５４、ならびに自由層４３６および４５６を含む。第１のＲＳＭセル４３０および第２のＲＳＭセル４５０セルは、第１の底部電極４３３および第２の底部電極４５３を含む、または第１の底部電極４３３および第２の底部電極４５３に電気的に接続される。本例示的実施例に示されるように、第２の底部電極４５３は第１の底部電極４３３よりも大きくてもよい。ここでもトランジスタ重畳領域４４０は斜線で示される。
【００５５】
ここに示されるメモリユニットの別の実施例は、単一のＲＳＭセルを、別のトランジスタに（直列に）電気的に接続されるトランジスタに電気的に接続するものである。図５Ａはこのような構成の回路図を示す。第１のトランジスタ５１０は第２のトランジスタ５２０に電気的に接続される。第１のトランジスタ５１０および第２のトランジスタ５２０は、一般に用いられるトランジスタよりも幅が小さい。なぜならこれら２つのトランジスタは並列に接続されるので、従来用いられるトランジスタの半分の幅しかないからである。２つのトランジスタは基板上において半分の面積しか必要としないが、２つの縦の層にかけて同じ駆動力を提供する。ＲＳＭセル５３０は第２のトランジスタ５２０に電気的に接続される。一方が他方の上にある２つのトランジスタの位置付け（以下の図５Ｂ、図５Ｃ、図５Ｄおよび図５Ｅで説明される）およびこの２つのトランジスタが占める幅上のＲＳＭセルにより、約２．８Ｆの機能メモリセル幅（１つのメモリセルおよび付随するトランジスタが占める幅）を有するメモリユニットが提供される。実施例において、ユニット幅は２．８Ｆを超えることができるが、５．６Ｆよりも小さい。実施例において、機能メモリセル幅は金属配線、付加的周辺回路、より複雑な復号化、他の考慮点、またはこれらの組合せにより、２．８Ｆにしか近づけない。
【００５６】
メモリユニットの別の実施例が、図５Ｂにおいて概略的に示される。本メモリユニットは、ｘ軸、ｙ軸およびｚ軸によって示されるように、一般に三次元を有する。メモリユニット５００は、第１のトランジスタ５１０、第２のトランジスタ５２０、および第１のＲＳＭセル５３０を含む。第１のトランジスタ５１０は、トランジスタ接続５０５を介して第２のトランジスタ５２０に電気的に接続される。トランジスタ接続５０５により、第１のトランジスタ５１０および第２のトランジスタ５２０は、ＲＳＭユニットに対して単一のトランジスタとして機能できる。第２のトランジスタ５２０は、メモリ接続５０７を介してＲＳＭユニット５３０に電気的に接続される。メモリ接続５０７は、第１のトランジスタおよび第２のトランジスタの両方が（ともに）ＲＳＭセル５３０を駆動可能とする。
【００５７】
図５Ｂに示されるように、メモリユニット５００は、ｘ軸の面において一般にｘ２の幅を有する。一般に、ｘ２は通常用いられるトランジスタの長さよりも小さい。例示的メモリユニット５００は、第１のトランジスタ５１０および第２のトランジスタ５２０を含む。第２のトランジスタ５２０は、一般にｚ軸方向において、第１のトランジスタ５１０上に位置付けられる。第１のトランジスタ５１０はある幅を有し、メモリユニット内のｘ軸面において（第１のトランジスタ領域と呼ばれる）領域に広がる。第２のトランジスタ５２０はある幅を有し、メモリユニット内のｘ軸面において（第２のトランジスタ領域と呼ばれる）領域に広がる。第２のトランジスタ領域はｚ軸の面において少なくとも部分的に第１のトランジスタ領域に重畳する。実施例において、第２のトランジスタ領域はｚ軸面において実質的に第１のトランジスタ領域に重畳する。実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０はｘ軸面において実質的に同様の幅を有し、ｚ軸方向において実質的に重なる。実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０はｘ軸方向において同じ幅を有し、ｚ軸面において全体的に重なる。トランジスタ重畳領域５４０は図５Ｂに示される。
【００５８】
例示的メモリユニット５００はさらにＲＳＭセル５３０を含む。ＲＳＭセル５３０は一般に第２のトランジスタ５２０上に位置付けられる。第２のトランジスタ５２０が第１のトランジスタ５１０上に位置付けられるので、ＲＳＭセル５３０も第１のトランジスタ５１０上に位置付けられる。ＲＳＭセル５３０はある幅を有し、メモリユニット内のｘ軸面において（メモリ領域と呼ばれる）ある領域に広がる。第１のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。言い換えると、メモリユニットにおいて、ＲＳＭセル５３０を含むが、第１のトランジスタ５１０または第２のトランジスタ５２０の一方または両方を含まない、ｚ軸およびｙ軸によって規定される面を通る断面はない。実施例において、メモリユニットでは、ＲＳＭセル５３０を含むが、第１のトランジスタ５１０および第２のトランジスタ５２０の両方を含まない、ｚ軸およびｙ軸によって規定される面を通る断面はない。
【００５９】
実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０はソースおよびドレインを含み、トランジスタ電気接続５０５は２つの別個の電気接続を含むことができる。トランジスタ接続５０５の一部は、第１のトランジスタ５１０のソースを第２のトランジスタ５２０のソースに接続し、他の部分は第１のトランジスタ５１０のドレインを第２のトランジスタ５２０のドレインに接続する。このような実施例において、メモリ接続５０７は第２のトランジスタ５２０のドレインをＲＳＭセル５３０に電気的に接続することができる。実施例において、ＲＳＭセル５３０は、ＳＴＲＡＭセルまたはＲＲＡＭ（登録商標）セルであり得る。実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０は同じ種類のトランジスタであり得る。実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０はＭＯＳＦＥＴであり得る。
【００６０】
図５Ｃは、図５Ｂに示されるメモリユニットの「トップダウン式」のビューであると考えることができる。トランジスタ接続５０５およびメモリ接続５０７はここには示されていない。図５Ｃに示される実施例において、第１のトランジスタ５１０および第２のトランジスタ５２０は実質的に同じ寸法を有し、したがって、高さ（ｚ軸の面）方向においてほぼ完全に、または完全に重なり、第２のトランジスタ５２０は第１のトランジスタ５１０上に位置付けられる。図５Ｃに示されるように、トランジスタ重畳領域５４０はこれら２つのトランジスタに隣接する。なぜなら、これらは寸法的にほぼ同じだからである。このような実施例において２つのトランジスタは実質的に類似している必要はない。ＲＳＭセル５３０は第１のトランジスタ５１０および第２のトランジスタ５２０の両方の上およびその外周内にある。
【００６１】
図５Ｄはここに開示されるメモリユニットの実施例の概略図である。図５Ｄは必ずしも断面に対応しない。本例示的実施例は、上述のような第１のトランジスタ５１０、第２のトランジスタ５２０およびＲＳＭセル５３０を含む。ここに示されるように、第２のトランジスタ５２０は第１のトランジスタ５１０上に位置付けられ、第１のトランジスタ５１０に対して少なくとも部分的に重畳する。この少なくとも部分的重畳は、トランジスタ重畳領域５４０によって示される。ＲＳＭセル５３０は第２のトランジスタ５２０上に位置付けられ、第１のトランジスタ５１０および第２のトランジスタ５２０を越えて延在しない。
【００６２】
ここで用いられる例示的第１のトランジスタ５１０および第２のトランジスタ５２０は、ソース領域５１１および５２１；ドレイン領域５１３および５２３；基板５１７および５２７；ならびにゲート領域５１９および５２９を含む。図５Ｄに示されるように、ソース領域５１１および５２１ならびにドレイン領域５１３および５２３は平行な構造を有する。言い換えると、第１のトランジスタ５１０および第２のトランジスタ５２０の両方は、その左側にソース領域５１１および５２１と、右側にドレイン領域５１３および５２３とを含む（またはその逆）。第１のトランジスタ５１０のソース領域５１１は、ソース電気接続５０２によって、第２のトランジスタ５２０のソース領域５２１に電気的に接続される。第１のトランジスタ５１０のドレイン領域５１３は、ドレイン電気接続５０１によって、第２のトランジスタ５２０のドレイン領域５２３に電気的に接続される。ソース電気接続５０２およびドレイン電気接続５０１はともにトランジスタ接続を形成する（図５Ｂにおいて、エレメント５０５として示される）。
【００６３】
さらにソース線５６０が示される。図５Ｄに示されるように、ソース線５６０は第１のトランジスタ５１０のソース領域５１１に電気的に接続される。一般に、ソース線５６０は第１のトランジスタ５１０の下に配置される。図５Ｄに示される実施例は、さらにビット線５７０を含む。ビット線５７０はＲＳＭセル５３０に電気的に接続される。ここには示されていないが、ビット線のＲＳＭセルへの電気接続は、ＲＳＭセルの上部電極によって達成できる。
【００６４】
図５Ｅはここに開示されるメモリユニットの別の実施例の概略図である。図５Ｅに示されるメモリユニットは、図５Ｂ、図５Ｃおよび図５Ｄに示されるものと同様であり、同様のエレメントは同じ番号が付けられている。少なくとも部分的重畳は、トランジスタ重畳領域５４０によって示される。図５Ｅに示される実施例のいくつかのコンポーネントは、図５Ｂ、図５Ｃおよび図５Ｄに既にありかつ記載されているので、さらには記載されない。図５Ｅに示される実施例は、ＳＴＲＡＭ ＲＳＭセルを含む。図５Ｅに示されるように、ＲＳＭセル５３０は、図３Ｃにおいて既に説明されたような固定層５３２、トンネル接合層５３４、および自由層５３６を含む。ＲＳＭセル５３０は、底部電極５３１を含む、または底部電極５３１に電気的に接続される。
【００６５】
図５Ｆは図５Ｅに示されるメモリユニットの「トップダウン式」のビューを示す。同様のコンポーネントは、図５Ｅと同じ態様で、番号が付けられている。ここでも、トランジスタ重畳領域５４０は斜線で示される。図５Ｆに示されるように、ビット線５７０はメモリ接続５１８を介してＲＳＭセル５３０に電気的に接続される。さらに、ワード線５９０が示される。本メモリユニットにおいて２つのトランジスタが示されるが、ワード線５９０は１本しかない。なぜなら、トランジスタは単一トランジスタであるかのように制御されるからである。ワード線５９０は（図５Ｅに示される）第１の基板５１７を通る、またはその中に存在する、またはそのものである。
【００６６】
単一トランジスタを単一ＲＳＭセルに電気的に接続するここに開示されているメモリユニットを用いて、周知のように「データ」を記憶することができる。図６はＲＳＭセル６１０および付随する（または電気的に接続される）トランジスタ６１５を含むことができるメモリユニットの部分を含むシステムを示す。このようなメモリユニットの各部分は、（三次元的空間において）上記の第２の部分を有して構成され、小さい機能メモリセル幅を有するメモリユニットを提供する。ＲＳＭセル６１０およびその電気的に接続されるトランジスタ６１５は、ビット線６２０とソース線６２５との間で動作可能に結合される。読取／書込回路６３５は読取または書込のために電流がビット線６２０およびソース線６２５のどちらを通過するかを制御する。読取／書込回路６３５はソース線６２５からビット線６２０（またはその逆方向）を通って印加される電圧を制御することもできる。メモリセル６１０を流れる電流の方向は、ビット線６２０およびソース線６２５にかかる電圧差によって定められる。
【００６７】
特定のメモリセル６１０はその対応するトランジスタ６１５を活性化することにより読取ることができ、オンされた場合、電流はビット線６２０からメモリセル６１０を通ってソース線６２５（またはその逆方向）に流れる。トランジスタ６１５はワード線６３０によって活性化および不活性化される。ワード線６３０はトランジスタ６１５に動作的に結合されて電圧を印加し、電流がメモリセル６１０に流れることができるようトランジスタをオンにする。メモリセル６１０の抵抗に依存する電圧は、（たとえば）ソース線６２５からセンスアンプ６４０によって検出される。メモリセル６１０の抵抗を示す、ビット線６２０とソース線６２５（またはその逆）との間の電圧差は基準電圧６４５と比較され、センスアンプ６４０によって増幅されて、メモリセル６１０が１または０を含むかを判断する。
【００６８】
ここに開示されるメモリユニットの単一メモリセル−ダブルトランジスタ構成の実施例（たとえば図５Ａから図５Ｆにおいて記載されたもの）は、他の一般的に用いられるメモリユニットと異なる態様で用いることができる。しかし、これらの実施例は図６において記載されたようにも用いることができる。ＲＳＭセルの抵抗状態（読取データ）を判断するのに必要な電流は、ＲＳＭセルの抵抗状態（書込データ）を変えるのに必要な電流よりも小さい。２つのトランジスタが１つのトランジスタとして機能するよう電気的に接続されている実施例において、ＲＳＭセルの抵抗状態（すなわち読取データ）を判断するためには１つのトランジスタだけをオンにすればよい。実施例において、ＲＳＭセルの抵抗状態を判断するのに第１のトランジスタしかオンにできない。実施例において、読取動作のために第１のトランジスタを用いることは、復号回路をより簡単にする。実施例において、第１および第２のトランジスタ両方をオンにして、ＲＳＭセルの抵抗状態を設定することができる。
【００６９】
図７はここに開示されている複数のメモリユニット７１０ａおよび７１０ｂを含む例示的メモリアレイ７００を示す。メモリアレイ７００に示される構成は、（図５Ａから図５Ｆで示されるような）第１および第２のトランジスタに電気的に接続される単一のＲＳＭセルを含むメモリユニット用である。しかし、本明細書を読んだ当業者なら、ここに開示されている他の実施例も三次元アレイに構成できることは理解するであろう。一般に、「複数」とは少なくとも２つを意味し、一般には３つ以上を意味する。図７に示されるアレイ７００は６個のメモリユニットを示すが、ここに示されているものより多くの、または少ない数のメモリユニットを用いることができる。図７に示されるように、メモリユニット７１０ａおよび７１０ｂの各々は、ビット線７９０ａおよび７９０ｂ、ソース線７６０ａおよび７６０ｂ、ビット線７７０ａおよび７７０ｂ、またはその組合せにより、さまざまな態様および構成で電気的に接続できる。ここに開示されているメモリユニットのアレイを用いた他の構成も企図される。
【００７０】
ここに記載されているメモリ装置はさまざまな用途で用いることができ、ＰＣ（たとえば、ノートブックコンピュータ、デスクトップコンピュータ）やサーバのようなコンピュータシステムにおいて用いることができ、またはカメラ、ビデオ、もしくはオーディオ再生装置のような専用の機械において用いてもよい。
【００７１】
以上のように、三次元的スタックド不揮発性メモリユニットの実施例が開示された。上記の実施の形態および他の実施の形態は、添付の請求の範囲内にある。当業者なら本発明は開示されているもの以外の形態で実施できることは理解するであろう。今回開示された実施の形態は例示であって制限するものではなく、本開示は添付の特許請求の範囲によってのみ限定される。
【特許請求の範囲】
【請求項１】
メモリユニットであって、
メモリユニットの第１の層において、第１のトランジスタ領域に広がる第１のトランジスタと、
メモリユニットの第２の層において、第２のトランジスタ領域に広がる第２のトランジスタと、
メモリユニットの第３の層において、第１のメモリ領域に広がる第１のＲＳＭセルと、
メモリユニットの第３の層において、第２のメモリ領域に広がる第２のＲＳＭセルとを備え、
第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合され、
第２の層は第１の層と第３の層との間にあり、
第１のトランジスタおよび第２のトランジスタは、トランジスタ重畳領域を有し、
第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない、メモリユニット。
【請求項２】
第１のトランジスタはソース領域およびドレイン領域を含み、第１のトランジスタのドレイン領域は、第１のドレイン電気接続を介して、第１のＲＳＭセルに電気的に結合される、請求項１に記載のメモリユニット。
【請求項３】
第２のトランジスタはソース領域およびドレイン領域を含み、第２のトランジスタのドレイン領域は第２のＲＳＭセルに電気的に結合される、請求項１または２に記載のメモリユニット。
【請求項４】
第１のビット線および第２のビット線をさらに備え、第１のＲＳＭセルは第１のビット線に電気的に結合され、第２のＲＳＭセルは第２のビット線に電気的結合される、請求項１から３のいずれか１項に記載のメモリユニット。
【請求項５】
第１のトランジスタおよび第２のトランジスタのソースおよびドレイン領域は対向して構成される、請求項３または４に記載のメモリユニット。
【請求項６】
メモリユニットの第１の層と第２の層との間に配置されるソース線をさらに備え、第１のトランジスタおよび第２のトランジスタは別個にソース線に電気的に接続される、請求項５に記載のメモリユニット。
【請求項７】
第１のドレイン電気接続をソース線から電気的に絶縁するためのビア絶縁体をさらに備える、請求項６に記載のメモリユニット。
【請求項８】
第１のトランジスタおよび第２のトランジスタのソースおよびドレイン領域は平行な構成を有する、請求項３から７のいずれか１項に記載のメモリユニット。
【請求項９】
第１のトランジスタのドレイン領域は、第２のトランジスタのドレイン領域よりも大きい、請求項３から８のいずれか１項に記載のメモリユニット。
【請求項１０】
第１のトランジスタと第２のトランジスタとの間に配置されるソース線をさらに備え、ソース線は第１のトランジスタおよび第２のトランジスタを電気的に接続する、請求項８に記載のメモリユニット。
【請求項１１】
メモリユニットは約５．６Ｆより小さい機能メモリセル幅を有する、請求項１から１０のいずれか１項に記載のメモリユニット。
【請求項１２】
メモリユニットは、約３Ｆ以下の機能メモリセル幅を有する、請求項１から１１のいずれか１項に記載のメモリユニット。
【請求項１３】
第１および第２のＲＳＭセルは、スピントルク転送ランダムアクセスメモリ（ＳＴＲＡＭ）セルである、請求項１から１２のいずれか１項に記載のメモリユニット。
【請求項１４】
第１および第２のＲＳＭセルは、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セルである、請求項１から１３のいずれか１項に記載のメモリユニット。
【請求項１５】
ＲＳＭユニットであって、
メモリユニットの第１の層において、第１のトランジスタ領域に広がる第１のトランジスタと、
メモリユニットの第２の層において、第２のトランジスタ領域に広がる第２のトランジスタと、
メモリユニットの第３の層において、メモリ領域に広がるＲＳＭセルとを備え、
第１のトランジスタは第２のトランジスタに電気的に結合され、第２のトランジスタはＲＳＭセルに電気的に結合され、
第２の層は第１の層と第３の層との間にあり、
第１のトランジスタおよび第２のトランジスタはトランジスタ重畳領域を有し、
メモリ領域は第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない、ＲＳＭユニット。
【請求項１６】
第１のトランジスタはソースおよびドレインを含み、第２のトランジスタはソースおよびドレインを含み、第１のトランジスタのソースは、第２のトランジスタのソースに電気的に接続され、第１のトランジスタのドレインは、第２のトランジスタのドレインに電気的に接続される、請求項１５に記載のＲＳＭユニット。
【請求項１７】
ＲＳＭセルは第２のトランジスタのドレイン領域に電気的に結合される、請求項１５または１６に記載のＲＳＭユニット。
【請求項１８】
ＲＳＭセルに電気的に結合されるビット線をさらに備える、請求項１５から１７のいずれか１項に記載のＲＳＭユニット。
【請求項１９】
ＲＳＭユニットを用いる方法であって、
ＲＳＭユニットを設けることを備え、ＲＳＭユニットは
メモリユニットの第１の層において、第１のトランジスタ領域に広がる第１のトランジスタと、
メモリユニットの第２の層において、第２のトランジスタ領域に広がる第２のトランジスタと、
メモリユニットの第３の層において、メモリ領域に広がるＲＳＭセルとを含み、
第１のトランジスタは第２のトランジスタに電気的に結合され、
第２のトランジスタはＲＳＭセルに電気的に結合され、
第２の層は第１の層と第３の層との間にあり、
第１のトランジスタおよび第２のトランジスタはトランジスタ重畳領域を有し、
メモリ領域は第１のトランジスタ領域および第２のトランジスタ領域を越えて延在せず、さらに
ＲＳＭセルの抵抗状態を判断するために第１のトランジスタまたは第２のトランジスタだけを活性化することを備える、方法。
【請求項２０】
ＲＳＭセルの抵抗状態を設定するために、第１のトランジスタおよび第２のトランジスタの両方を活性化することを備える、請求項１９に記載の方法。
【請求項１】
メモリユニットであって、
メモリユニットの第１の層において、第１のトランジスタ領域に広がる第１のトランジスタと、
メモリユニットの第２の層において、第２のトランジスタ領域に広がる第２のトランジスタと、
メモリユニットの第３の層において、第１のメモリ領域に広がる第１のＲＳＭセルと、
メモリユニットの第３の層において、第２のメモリ領域に広がる第２のＲＳＭセルとを備え、
第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合され、
第２の層は第１の層と第３の層との間にあり、
第１のトランジスタおよび第２のトランジスタは、トランジスタ重畳領域を有し、
第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない、メモリユニット。
【請求項２】
第１のトランジスタはソース領域およびドレイン領域を含み、第１のトランジスタのドレイン領域は、第１のドレイン電気接続を介して、第１のＲＳＭセルに電気的に結合される、請求項１に記載のメモリユニット。
【請求項３】
第２のトランジスタはソース領域およびドレイン領域を含み、第２のトランジスタのドレイン領域は第２のＲＳＭセルに電気的に結合される、請求項１または２に記載のメモリユニット。
【請求項４】
第１のビット線および第２のビット線をさらに備え、第１のＲＳＭセルは第１のビット線に電気的に結合され、第２のＲＳＭセルは第２のビット線に電気的結合される、請求項１から３のいずれか１項に記載のメモリユニット。
【請求項５】
第１のトランジスタおよび第２のトランジスタのソースおよびドレイン領域は対向して構成される、請求項３または４に記載のメモリユニット。
【請求項６】
メモリユニットの第１の層と第２の層との間に配置されるソース線をさらに備え、第１のトランジスタおよび第２のトランジスタは別個にソース線に電気的に接続される、請求項５に記載のメモリユニット。
【請求項７】
第１のドレイン電気接続をソース線から電気的に絶縁するためのビア絶縁体をさらに備える、請求項６に記載のメモリユニット。
【請求項８】
第１のトランジスタおよび第２のトランジスタのソースおよびドレイン領域は平行な構成を有する、請求項３から７のいずれか１項に記載のメモリユニット。
【請求項９】
第１のトランジスタのドレイン領域は、第２のトランジスタのドレイン領域よりも大きい、請求項３から８のいずれか１項に記載のメモリユニット。
【請求項１０】
第１のトランジスタと第２のトランジスタとの間に配置されるソース線をさらに備え、ソース線は第１のトランジスタおよび第２のトランジスタを電気的に接続する、請求項８に記載のメモリユニット。
【請求項１１】
メモリユニットは約５．６Ｆより小さい機能メモリセル幅を有する、請求項１から１０のいずれか１項に記載のメモリユニット。
【請求項１２】
メモリユニットは、約３Ｆ以下の機能メモリセル幅を有する、請求項１から１１のいずれか１項に記載のメモリユニット。
【請求項１３】
第１および第２のＲＳＭセルは、スピントルク転送ランダムアクセスメモリ（ＳＴＲＡＭ）セルである、請求項１から１２のいずれか１項に記載のメモリユニット。
【請求項１４】
第１および第２のＲＳＭセルは、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セルである、請求項１から１３のいずれか１項に記載のメモリユニット。
【請求項１５】
ＲＳＭユニットであって、
メモリユニットの第１の層において、第１のトランジスタ領域に広がる第１のトランジスタと、
メモリユニットの第２の層において、第２のトランジスタ領域に広がる第２のトランジスタと、
メモリユニットの第３の層において、メモリ領域に広がるＲＳＭセルとを備え、
第１のトランジスタは第２のトランジスタに電気的に結合され、第２のトランジスタはＲＳＭセルに電気的に結合され、
第２の層は第１の層と第３の層との間にあり、
第１のトランジスタおよび第２のトランジスタはトランジスタ重畳領域を有し、
メモリ領域は第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない、ＲＳＭユニット。
【請求項１６】
第１のトランジスタはソースおよびドレインを含み、第２のトランジスタはソースおよびドレインを含み、第１のトランジスタのソースは、第２のトランジスタのソースに電気的に接続され、第１のトランジスタのドレインは、第２のトランジスタのドレインに電気的に接続される、請求項１５に記載のＲＳＭユニット。
【請求項１７】
ＲＳＭセルは第２のトランジスタのドレイン領域に電気的に結合される、請求項１５または１６に記載のＲＳＭユニット。
【請求項１８】
ＲＳＭセルに電気的に結合されるビット線をさらに備える、請求項１５から１７のいずれか１項に記載のＲＳＭユニット。
【請求項１９】
ＲＳＭユニットを用いる方法であって、
ＲＳＭユニットを設けることを備え、ＲＳＭユニットは
メモリユニットの第１の層において、第１のトランジスタ領域に広がる第１のトランジスタと、
メモリユニットの第２の層において、第２のトランジスタ領域に広がる第２のトランジスタと、
メモリユニットの第３の層において、メモリ領域に広がるＲＳＭセルとを含み、
第１のトランジスタは第２のトランジスタに電気的に結合され、
第２のトランジスタはＲＳＭセルに電気的に結合され、
第２の層は第１の層と第３の層との間にあり、
第１のトランジスタおよび第２のトランジスタはトランジスタ重畳領域を有し、
メモリ領域は第１のトランジスタ領域および第２のトランジスタ領域を越えて延在せず、さらに
ＲＳＭセルの抵抗状態を判断するために第１のトランジスタまたは第２のトランジスタだけを活性化することを備える、方法。
【請求項２０】
ＲＳＭセルの抵抗状態を設定するために、第１のトランジスタおよび第２のトランジスタの両方を活性化することを備える、請求項１９に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６】
【図７】
【図１Ｂ】
【図１Ｃ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６】
【図７】
【公表番号】特表２０１２−５２４４０７（Ｐ２０１２−５２４４０７Ａ）
【公表日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１２−５０６０８３（Ｐ２０１２−５０６０８３）
【出願日】平成２２年４月９日（２０１０．４．９）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３０４６６
【国際公開番号】ＷＯ２０１０／１２０６３４
【国際公開日】平成２２年１０月２１日（２０１０．１０．２１）
【出願人】（５００３７３７５８）シーゲイト テクノロジー エルエルシー (278)
【Ｆターム（参考）】
【公表日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２２年４月９日（２０１０．４．９）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３０４６６
【国際公開番号】ＷＯ２０１０／１２０６３４
【国際公開日】平成２２年１０月２１日（２０１０．１０．２１）
【出願人】（５００３７３７５８）シーゲイト テクノロジー エルエルシー (278)
【Ｆターム（参考）】
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