【課題】高速動作を可能にする磁気メモリを提供する。
【解決手段】本実施形態の磁気メモリは、スピン注入書込みによって磁化の方向が不変の第１磁性層と、磁化の方向が可変の第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子の前記第１および第２磁性層の一方の磁性層に電気的に接続された第１配線と、ソース／ドレインの一方が前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に接続された選択トランジスタと、前記選択トランジスタのソース／ドレインの他方に電気的に接続された第２配線と、前記磁気抵抗素子の前記第１および第２磁性層の他方に電気的に一端子が電気的に接続されたダイオードと、前記ダイオードの他の端子に電気的に接続された第３配線と、前記第３配線に電気的に接続されたセンスアンプと、を備えている。 （もっと読む）

【課題】メモリセル部及び周辺回路部を微細化する。
【解決手段】半導体基板２０に設けられたメモリセル部１１及び周辺回路部１２を有する半導体記憶装置の製造方法であって、メモリセル部１１及び周辺回路部１２にそれぞれ層間絶縁層３７及び４７を形成する工程と、層間絶縁層３７及び４７上にそれぞれ、心材５０を形成する工程と、心材５０をスリミングする工程と、メモリセル部１１及び周辺回路部１２の心材５０の側面にそれぞれ、側壁３８及び４８を形成する工程と、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する工程と、加工された層間絶縁層３７及び４７内にそれぞれビット線ＢＬ及び配線層４４を形成する工程とを含む。 （もっと読む）

【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。 （もっと読む）

【課題】 セル面積を縮小させつつ、コストの増大を抑制する。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、第１の方向Ｘに所定のピッチ２Ｆを有して配置され、第１の方向と直交する第２の方向Ｙに延在された第１及び第２のゲート電極ＧＣ１、ＧＣ２と、第１及び第２のゲート電極間の上方に配置された磁気抵抗素子ＭＴＪａと、磁気抵抗素子より高い位置に配置され、磁気抵抗素子と第１の方向にピッチの半分の距離Ｆを有して配置された電極層ＵＥ２と、電極層より高い位置に配置され、第１の方向に延在された配線Ｍ１と、磁気抵抗素子と配線との接続及び電極層と配線との接続を１つの導電層で行うビアＶ１Ｙと、を具備する。 （もっと読む）

【課題】簡便な半導体装置の評価試験を実現する。
【解決手段】半導体装置１０は、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１を備え、第１及び第２のコアチップＣＣ０，ＣＣ１のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードＮ_２，Ｎ_３を設け、この第２及び第３のノードＮ_２，Ｎ_３を介して、観測対象の内部信号ＭＡを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。 （もっと読む）

【課題】本発明の技術的な課題は、共通ソースラインを含む磁気メモリ装置に対してビットラインへ記録電流を供給することができるライトドライバー回路を提供すること、集積度が向上された磁気メモリ装置を提供すること、及び、共通ソースラインを有する磁気メモリ装置のレイアウト構造を提供することにある。
【解決手段】ビットラインとソースラインとの間に接続され、前記ビットライン方向に隣接する一対の磁気メモリセルが前記ソースラインを共有する複数の磁気メモリセルよりなるメモリセルアレイを有する磁気メモリ装置のためのライトドライバー回路であり、正の記録電圧の供給端子と副の記録電圧の供給端子との間に接続されて、ライトイネーブル信号及びデータ信号によって前記正の記録電圧または前記副の記録電圧による電流を前記ビットラインに選択的に供給するスイチング部を備える磁気メモリ装置を提供する。 （もっと読む）

【課題】書き込み電流を低減する磁気ランダムアクセスメモリを提供する。
【解決手段】磁気ランダムアクセスメモリは、半導体基板と、半導体基板の上方に配置され、垂直磁化膜で形成されたＭＴＪ素子１０と、ＭＴＪ素子１０の上側に配置されかつ半導体基板に対して引っ張る方向に応力を加える引っ張り応力膜２１及びＭＴＪ素子１０の下側に配置されかつ半導体基板に対して圧縮する方向に応力を加える圧縮応力膜の少なくとも一方を有する応力膜と、を具備する。 （もっと読む）

【課題】制御チップと複数の被制御チップが積層されたタイプの半導体装置において、コマンド信号よりも層アドレス信号を早く伝送させる。
【解決手段】互いに異なる層情報を保持する複数の被制御チップＣＣ０〜ＣＣ７と、被制御チップＣＣ０〜ＣＣ７に対して層アドレス信号Ａ１３〜Ａ１５及びコマンド信号ＩＣＭＤを共通に供給する制御チップＩＦとを備える。層アドレス信号Ａ１３〜Ａ１５を構成する各ビットは、複数の第１の貫通電極のうち、被制御チップごとに並列接続された少なくとも２本の貫通電極を経由して伝送され、コマンド信号ＩＣＭＤを構成する各ビットは、出力切り替え回路及び入力切り替え回路によって選択された対応する１本の貫通電極を経由して伝送される。これにより、コマンド信号ＩＣＭＤよりも先に層アドレス信号Ａ１３〜Ａ１５が各被制御チップに到達する。 （もっと読む）

【課題】より低抵抗な配線層を有する不揮発性記憶装置を提供する。
【解決手段】実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第１導電層と、前記第１導電層の上に設けられた第２導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第１導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第２導電層の埋め込み性よりも高く、前記第２導電層の比抵抗は、前記第１導電層の比抵抗よりも低い。 （もっと読む）

【課題】電源投入後、高速なセットアップが可能な不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する第１および第２のメモリモジュール１６−１、１６−２と、第１および第２のメモリモジュールとそれぞれ接続されて、前記第１および第２のメモリモジュールを駆動するための外部電源を供給する第１および第２の外部電源線ＶＬ１１、ＶＬ１２とを備え、第１の外部電源線の電源容量Ｃ１は、前記第２の外部電源線の電源容量Ｃ２よりも小さい。 （もっと読む）

【課題】信頼性が高いシフトレジスタ型記憶装置及びデータ記憶方法を提供する。
【解決手段】一態様によれば、一方向に沿って連なり、その特徴方向が前記一方向に延びる回転軸についてそれぞれ回転可能な複数の回転子を備えたシフトレジスタが提供される。前記複数の回転子には一軸異方性が付与され、前記複数の回転子は、隣り合う２つの前記回転子毎に複数の対に組分けされており、同一の前記対に属する２つの前記回転子には、前記特徴方向を反平行とするような第１の力が作用し、隣り合う前記対に属する隣り合う２つの前記回転子には、前記第１の力よりも弱く、前記特徴方向を反平行とするような第２の力が作用する。 （もっと読む）

【課題】下層の配線層にＭＴＪ素子を形成しつつ、ＭＴＪ素子に熱が加わることを抑制する。
【解決手段】基板１０上に絶縁層２２０を形成する。次いで絶縁層２２０上にＭＴＪ素子１００を形成する。次いで、ＭＴＪ素子１００上に配線２４２を形成する。次いで配線２４２上に絶縁層２５０を形成する。次いで絶縁層２５０の表層に配線２５２を形成する。そして配線２５２を光照射により熱処理する。そして配線２５２を形成する工程において遮蔽導体２５４を形成する。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる。
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】磁気トンネル接合部（ＭＴＪ）を有するメモリセルを用いてデータ記憶を行なう薄膜磁性体記憶装置において、データ読出動作を高速化する。
【解決手段】ＭＴＪメモリセルに対しては、データ書込およびデータ読出にそれぞれ用いられるライトワード線ＷＷＬおよびリードワード線ＲＷＬが独立して設けられる。メモリアレイ１０を列方向に分割して形成される領域ＡＲ１，ＡＲ２ごとにリードワード線ＲＷＬを分割配置することによって、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。各リードワード線ＲＷＬの活性化は、行選択結果に応じてライトワード線ＷＷＬと階層的に制御される。ワード線電流制御回路４０は、データ書込時およびデータ読出時のそれぞれに対応して、ライトワード線ＷＷＬにおける電流経路を形成および遮断する。 （もっと読む）

スピン注入型ランダムアクセスメモリ（ＳＴＲＡＭ）等の不揮発性メモリセル（１４０，１５４）にデータを書込むための装置および関連する方法。いくつかの実施例に従うと、抵抗性検知素子（ＲＳＥ）（１４０）は、ヒートアシスト領域（１５０）、磁気トンネル接合（ＭＴＪ）（１４２）およびピン止め領域（１５２）を有する。スピン分極された電流を用いてＭＴＪに第１論理状態が書込まれるとき、ピン止め領域およびヒートアシスト領域は、各々、実質的にゼロの正味磁気モーメントを有する。静磁場を用いてＭＴＪに第２論理状態が書込まれるとき、ピン止め領域は実質的にゼロの正味磁気モーメントを有し、ヒートアシスト領域は非ゼロの正味磁気モーメントを有する。
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メモリユニット（２００）であって、メモリユニットの第１の層において第１のトランジスタ領域に広がる第１のトランジスタ（２１０）と、メモリユニットの第２の層において第２のトランジスタ領域に広がる第２のトランジスタ（２２０）と、メモリユニットの第３の層において第１のメモリ領域に広がる第１の抵抗センスメモリ（ＲＳＭ）セル（２３０）と、メモリユニットの第３の層において、第２のメモリ領域に広がる第２のＲＳＭセル（２５０）とを含む。第１のトランジスタは第１のＲＳＭセルに電気的に結合され、第２のトランジスタは第２のＲＳＭセルに電気的に結合される。第２の層は第１の層と第３の層との間にある。第１のトランジスタおよび第２のトランジスタは、トランジスタ重畳領域を有する。第１のメモリ領域および第２のメモリ領域は、第１のトランジスタ領域および第２のトランジスタ領域を越えて延在しない。
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【課題】可変抵抗素子を記憶素子として利用する不揮発性半導体記憶装置のアクセス時間を消費電流を増大することなく短縮する。
【解決手段】メモリセル（ＭＣ）に対し、書込ビット線（ＷＢＬ）および読出ビット線（ＲＢＬ）をそれぞれ別々に設け、またメモリセルの接続するソース線（ＳＬ）を、基板領域と同一導電型のソース不純物領域（３）で形成する。メモリセルトランジスタ（ＭＴ）とソース不純物領域とは、低抵抗のメタル配線（４）により接続する。ソース線電位の浮き上がりを防止することができ、正確に記憶データに応じたメモリセル電流を生じさせることができ、高速でデータの読出を行うことができる。また、読出ビット線単位でプリチャージおよびデータ増幅を行うことにより読出ビット線負荷を軽減して高速読出を実現することができる。 （もっと読む）

【課題】集積度を高めることが容易な３次元積層された多層構造メモリ素子を提供する。
【解決手段】本積層メモリ素子は、基板と、基板上に相互積層され、複数の群に分割された複数のメモリ層と、各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配された複数のインターデコーダと、複数のインターデコーダと電気的に接続され、複数のインターデコーダの間に配された少なくとも一つのプレデコーダと、を備えることを特徴とする。 （もっと読む）

【課題】最適な書き込み電流を磁気抵抗素子に供給する。
【解決手段】半導体記憶装置は、半導体基板１１に設けられた選択トランジスタ１３と、半導体基板１１の上方に設けられ、かつ第１の方向に延在する第１の配線層ＢＬと、磁化の方向が固定された固定層２２Ａと、固定層２２Ａ上に設けられた非磁性層２２Ｂと、非磁性層２２Ｂ上に設けられかつ磁化の方向が可変である記録層２２Ｃとを有し、かつ第１の配線層ＢＬの上方に設けられ磁気抵抗素子２２と、第１の方向に延在し、かつ選択トランジスタ１３の拡散領域１７に電気的に接続された第２の配線層ｂＢＬとを含む。固定層２２Ａは第１の配線層ＢＬに電気的に接続され、記録層２２Ｃは選択トランジスタ１３の拡散領域１６に電気的に接続される。 （もっと読む）