情報処理方法、積層型集積回路メモリ
【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる。
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層形集積回路メモリ(stacked integrated circuit memory)における情報処理方法に関する。
【背景技術】
【０００２】
電子回路の性能を高めかつコストを低下させる製造方法は、例外なく、回路の集積度を高めかつトランジスタまたはコンデンサ等の回路デバイスの同等回路数当たりの回路の物理的サイズを縮小する方法である。１９９６年現在、これらの方法により、１秒間当たり１億回以上の作動が可能な1,000ドル以下のコストのマイクロプロセッサおよび５０ns以下の速度でデータにアクセスしかつ５０ドル以下のコストの６４Ｍｂｉｔ ＤＲＡＭが製造されている。このような回路の物理的サイズは２cm2以下である。このような製造方法は、主要工業国の生活の経済的標準の大きな割合をサポートしており、全世界の人々の日常生活に間違いなく大きな影響を与えるであろう。
【０００３】
回路製造方法には２つの主要形態、すなわち加工集積化およびアセンブリ集積化がある。歴史的に、これらの２つの製造技術分野間の路線は明瞭になっているが、最近では、ＭＣＭ（Multi-Chip Modules、マルチチップ・モジュール）およびフリップチップ・ダイアタッチ（flip-chip die attach）の使用が増大しており、この明瞭な区分は間もなく無くなるであろう（本願明細書における用語「集積回路（ＩＣ）」の主な使用は、例えば、パッケージ形態の集積回路に対して、半導体ウェーハのように回路基板から切断される単体化されたダイ形態の集積回路に関する）。初期のダイ形態における大部分のＩＣは、現在では個々にパッケージされているか、ＭＣＭの使用が増大している。ＭＣＭのダイは、通常、ワイヤボンディング、ＤＣＡ（Direct Chip Attach、ダイレクトチップアタッチ）またはＦＣＡ（Flip-Chip Attach、フリップチップアタッチ）のような慣用的なＩＣダイＩ／Ｏ相互接続接合法を用いて、平坦態様で回路基板に取り付けられる。
【０００４】
ＤＲＡＭ、ＳＲＡＭ、フラッシュＥＰＲＯＭ、ＥＥＰＲＯＭ、強誘電体、ＧＭＲ（Giant Magneto Resistance、ジャイアント・マグネトレジスタンス）等の集積回路メモリは、メモリアレー回路により同じダイ上に集積された制御回路と一体であるという一般的な構成的すなわち構造的特徴を有している。この確立された（標準的または慣用的な）構成すなわち回路レイアウト構造は、大形メモリ回路用の制御回路とメモリアレー回路との間の設計上の妥協できる制約を創出する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセル回路の幾何学的組立て構造（fabrication geometries）の縮小により、より高密度のメモリＩＣを製造できるようになったが、これらの高いメモリ密度は、大きなＩＣ領域を犠牲にして、より複雑な制御回路を形成している。ＩＣ領域が大きいということは、少なくとも、単位ＩＣ当たりのより高い製造コスト（単位ウェーハ当たりのより少数のＩＣ）およびより低いＩＣ歩留り（単位ウェーハ当たりのより低いＩＣ加工性）を意味し、最悪の場合には、その非競争的なコストまたは信頼性のない作動により製造できないＩＣ設計を意味する。
【０００６】
メモリ密度が増大しかつ個々のメモリセルサイズが減少すると、より多くの制御回路が必要になる。ＤＲＡＭのような或る場合のメモリＩＣの制御回路は、ＩＣ領域の割合として４０％近くまたはこれ以上である。制御回路の一部は、読出し作動中にメモリアレー回路のメモリセルの状態、電位または電荷を検出するセンスアンプである。センスアンプ回路は制御回路の重要部分であり、センスアンプにより使用される領域が大きくなり過ぎないように防止すると同時に、より小さいメモリセルを検出できるようにセンスアンプの感度を高めることは、ＩＣメモリ設計者が常に挑戦するところである。
【０００７】
制御回路とメモリ回路との間のこの設計上の制約または妥協が存在しないならば、制御回路は、単位メモリセル当たりの多数の記憶状態の検出、より大形でより高感度のセンスアンプを使用して、より高速のメモリアクセス、キャッシング、リフレッシュ、アドレス変換等の多数の付加機能を遂行できるであろう。しかしながら、現在メモリＩＣが全ての製造業者によって製造されるとき、この妥協はメモリＩＣにとっての物理的および経済的な現実となっている。
【０００８】
ＤＲＡＭ回路の容量は、例えば１Ｍｂｉｔ、４Ｍｂｉｔ、１６Ｍｂｉｔおよび６４ＭｂｉｔＤＲＡＭのごとくに、１つの世代から次の世代へと、４の倍数で増大する。世代当たりの回路のメモリ容量がこのように４倍ずつ増大することは、ＤＲＡＭの回路領域を益々大きくした。新しいＤＲＡＭ世代が導入されるとき、回路の歩留りは非常に低く、従って大量生産にとってコスト有効性に優れたものではない。新しいＤＲＡＭのプロトタイプサンプルの年代間の間隔は通常数年であり、各年代でこのような回路は大量生産される。
【０００９】
本願に援用する、本発明者に係る米国特許第5,354,695号には、積層形すなわち三次元（３Ｄ）態様のアセンブル・ダイが開示されている。また、３Ｄ態様のアセンブル・ダイはメモリに関しても試みられている。Texas Instruments社（テキサス州、Dallas）、Irvine Sensors社（カリフォルニア州、Costa Mesa）およびCubic Memory Corporation社(カリフォルニア州、Scotts Valley)の全社は、積層形すなわち３Ｄ・ＤＲＡＭ製品の製造を試みてきた。これらの全３社の場合、ダイ形態の慣用的なＤＲＡＭ回路は積層され、かつ積層された各ＤＲＡＭ間の相互接続は回路積層体の外面に沿って形成される。これらの製品は過去数年来に亘って利用されておりかつ商業用途には高価過ぎることが明らかであるが、これらの物理的サイズすなわちフットプリントが小さいことから、宇宙開発および軍事用には或る用途が見出されている。
【００１０】
本願明細書では、ＤＲＡＭ回路形式に言及しかつＤＲＡＭ回路形式を一例としてしばしば使用するが、本発明はＤＲＡＭ形式の回路に限定されないことは明らかである。三次元構造（Three Dimensional Structure、３ＤＳ）のメモリデバイスを形成する本発明の３ＤＳ法は、当然、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memories、電気的消去・書込み可能な読出し専用メモリ）、フラッシュＥＰＲＯＭ、強誘電体、ＧＭＲまたはこれらのメモリセルの組合せ（イントラまたはインター）等のメモリセルにも使用できる。
【００１１】
また、数或る中で、本発明は次の目的を促進することにある。
【００１２】
１．メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させること。
【００１３】
２．性能を、慣用的に製造されるメモリ回路の数倍に高めること。
【００１４】
３．単位ＩＣ当たりメモリ密度を、慣用的に製造されるメモリ回路の数倍に高めること。
【００１５】
４．回路領域サイズ、従ってコストの設計者によるコントロールを大きいものとすること。
【００１６】
５．内部コントローラによるメモリセルの動的および静的な回路自己試験が行なえるようにすること。
【００１７】
６．動誤差復元および再構成ができるようにすること。
【００１８】
７．単位メモリセル当たりの多レベル記憶が行なえるようにすること。
【００１９】
８．バーチャルアドレス変換、アドレス・ウィンドウィング（address windowing）、間接アドレシングまたは内容アドレシング等の種々のアドレス機能、アナログ回路機能および種々のグラフィック加速機能およびマイクロプロセッサ機能を達成できるようにすること。
【課題を解決するための手段】
【００２０】
本発明の３ＤＳメモリ技術は、積層形すなわち３Ｄ回路アセンブリ技術であり、その特徴は次の通りである。
【００２１】
１．メモリ回路および制御論理回路の、異なる層上への物理的分離。
【００２２】
２．幾つかのメモリ回路への１つの制御論理回路の使用。
【００２３】
３．平坦化加工された接合面を備えた実質的な可撓性基板を形成する約５０μｍ以下の厚さへのメモリ回路の薄肉化およびウェーハ基板形態のままでの回路積層体への回路の接合。
【００２４】
４．微粒子の高密度層間垂直バス相互接続部の使用。
【００２５】
５．薄肉化され実質的に可撓性のある複数の集積回路層を有する積層形集積回路を用いた情報処理方法であって、集積回路層のうち任意の２層の間で情報を転送するステップを含み、積層形集積回路内部の垂直相互接続部を介して情報の転送が行われることを特徴とする方法。
【００２６】
３ＤＳメモリ製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。一例として0.25μｍ加工法で作られた６４ＭｂｉｔＤＲＡＭのようなＤＲＡＭ回路の使用により、８４mm2のダイサイズ、ダイサイズに対するメモリ領域の４０％の比率、および８Ｍｂｙｔｅ記憶について約５０nsのアクセス時間が得られるであろう。同じ0.25μｍ加工法で作られた３ＤＳ・ＤＲＡＭ・ＩＣは、18.6mmのダイサイズを有し、１７個のＤＲＡＭアレー回路層、ダイサイズに対するメモリ領域の94.4％の比率、および６４Ｍｂｙｔｅ記憶について１０ns以下の期待アクセス時間が得られるであろう。
【００２７】
３ＤＳ・ＤＲＡＭ・ＩＣ製造法は、慣用的なＤＲＡＭ・ＩＣ製造法の単位メガバイト当たりコストに比べて、スケーリング可能な数分の一の低減を呈する。換言すれば、３ＤＳメモリ製造法は、基本構造レベルで、使用される加工製造技術とは無関係な基本的コスト節約をもたらす。
【００２８】
本発明は、添付図面を参照して述べる以下の説明により更に理解できるであろう。
【図面の簡単な説明】
【００２９】
【図１ａ】方法Ａおよび方法Ｂにより製造された３ＤＳ・ＤＲＡＭ・ＩＣの斜視図であり、慣用ＩＣダイとしてのＩ／Ｏ接合パッドと同じ物理的外観を示すものである。
【図１ｂ】薄肉化された幾つかの回路層間の金属接合相互接続部を示す３ＤＳメモリＩＣを示す断面図である。
【図１ｃ】大形の慣用ＩＣまたは他の３ＤＳ・ＩＣ上に下向きに接合されかつ相互接続された３ＤＳ・ＤＲＡＭ・ＩＣ積層体を示す斜視図である。
【図２ａ】バスラインの１つのデータライン組すなわち１つのポートを備えた３ＤＳ・ＤＲＡＭアレー回路ブロックの物理的レイアウトを示す模式図である。
【図２ｂ】バスラインの２つのデータライン組すなわち２つのポートを備えた３ＤＳ・ＤＲＡＭアレー回路ブロックの物理的レイアウトを示す模式図である。
【図２ｃ】例示のメモリコントローラ回路の一部の物理的レイアウトを示す模式図である。
【図３】６４個の３ＤＳ・ＤＲＡＭアレーブロックの仕切りを示す３ＤＳ・ＤＲＡＭアレー回路の物理的レイアウトを示す模式図である。
【図４】薄肉化された基板の一般的な３ＤＳ垂直相互接続部すなわちフィードスルーを示す断面図である。
【図５】ダウンセレクティング・ゲートラインの読出しまたは書込みの選択を行なう３ＤＳメモリマルチプレクサのレイアウトを示す模式図である。
【発明を実施するための形態】
【００３０】
図１ａおよび図１ｂに示すように、３ＤＳ（三次元構造）メモリデバイス１００は集積回路層からなる積層体（スタック）であり、全ての回路層間には微粒子の層間垂直連結部が設けられている。用語「微粒子の層間垂直連結部(fine-grain inter-layer vertical interconnect)」は、介在デバイスを用いて（または用いないで）回路層を貫通する導電体を意味し、該導電体は、図２ａおよび図２ｂに最も良く示すように、公称１００μｍ以下、より一般的には１０μｍ以下のピッチを有するが、２μｍ以下のピッチに限定されるものではない。微粒子の層間垂直連結部も、種々の回路層を一体接合する機能を有する。図１ｂに示すように、接合／相互連結層１０５ａ、１０５ｂ…は金属が好ましいが、より詳細に後述するように他の金属を使用することもできる。
【００３１】
接合／相互連結層１０５ａ、１０５ｂ…内のパターン１０７ａ、１０７ｂ…は、集積回路の層間垂直相互接続接点を形成し、かつこれらの接点を互いに絶縁するとともにこれらの接点を残余の接合材料から電気的に絶縁する機能を有する。
【００３２】
３ＤＳメモリ積層体は、一般に、１つのコントローラ回路１０１と、幾つか（一般に９〜３２個）のメモリアレー回路層１０３として組織されるが、層の個数には特別な制限はない。コントローラ回路は公称回路厚さ（一般に0.5mm以上）を有するか、各メモリアレー回路層１０３は、５０μｍ以下、一般に１０μｍ以下の厚さをもつ正味応力が小さい、薄くて大きな可撓性を有する回路である。最終のメモリアレー回路層には、慣用的なパッケージ法に使用するための慣用的なＩ／Ｏ接合パッドが形成されている。挿入相互接続（本発明者に係る米国特許第5,323,035号および第5,453,404号参照）、ＤＣＡ（Direct Chip Attach、直接チップアタッチ）およびＦＣＡ（Flip-Chip Attach、フリップチップアタッチ）等の他の金属パターンを使用することもできる。
【００３３】
また、微粒子の層間垂直連結部は、３ＤＳメモリダイと慣用ダイ（慣用ダイは図１ｃに示すようにコントローラ回路で構成できる）との間、または３ＤＳメモリダイと他の３ＤＳメモリダイとの間の単体化された直接ダイ接合（direct singulated die bonding）に使用できる。一体接合すべきそれぞれのダイの領域（サイズ）は変えることができ、同じにする必要はないことに留意すべきである。
【００３４】
図１ｃをより詳細に参照すると、３ＤＳ・ＤＲＡＭ積層体１００は、より大きい慣用ＩＣまたは他の３ＤＳ・ＩＣ１０７に直面させて接合および相互接続される。任意であるが、３ＤＳ積層体１００は、より大きいダイの一部として、DRAMコントローラ回路を備えたＤＲＡＭアレー回路のみで構成することもできる。ＤＲＡＭコントローラ回路かより大きいダイの一部である場合には、３ＤＳ・ＤＲＡＭアレー回路とＤＲＡＭコントローラとを接続するため、（３ＤＳ・DRAM・ＩＣ積層体１００の面１０９には）微粒子の垂直バス相互接続部が必要になるか、或いはより大きな粒子の慣用相互接続部を平坦な接合層内に組み込む（パターン化する）ことができる。
【００３５】
図３に示すように、各メモリアレー回路層は、メモリアレーブロック３０１（面積は、公称５mm2以下）からなるメモリアレー回路３００を有しており、各ブロックは、メモリセル（ＤＲＡＭまたはＥＥＰＲＯＭ回路のセルアレーと全く同じ態様）と、ブシュ電極と、メモリアレーの特定列または行の選択を行なうイネーブリング・ゲート（enabling gates）（これを加えるか否かは、設計者の任意である）とで構成される。コントローラ回路は、センスアンプと、アドルスと、通常、慣用ＤＲＡＭにおけるモノリシック設計の一般的なメモリ回路の周辺に見られる制御／駆動論理とで構成される。
【００３６】
微粒子ブシュは、コントローラが、他のどの層の状態にも影響を与えることなく、任意の１つの層に駆動（電力）またはイネーブル信号を供給できるように、コントローラを独立的に各メモリアレー層に垂直に接続する。これにより、コントローラが、各メモリ回路層を独立的に試験し、読出しまたは書込むことが可能になる。
【００３７】
図２ａおよび図２ｂは、図３のブロック３０１のようなメモリアレーの可能ブロックのレイアウトの一例を示す。図示の実施形態にはブロックの一部のみが示されているが、図示の部分から完全ブロックのレイアウトを推測できるように、ブロックは二軸対称性を有している。略語「Ｔ」、「Ｌ」および「ＴＬ」は、それぞれ、「上」、「左」および「上・左」を示す参照符号として使用され、図示されていない対応要素を暗示するものである。
【００３８】
図２ａを参照すると、ブロックのコア部分２００は、多数のメモリセルからなる。論理的に、メモリセルの集合体は「マクロセル」２０１に細分され、各マクロセル２０１は、或る数のメモリセル、例えば８×８アレーの６４メモリセルを含んでいる。コアの周辺には、層間接合／バス接点金属被膜(inter-layer bond and bus contact metallizations)４００が形成され、該金属被膜４００については、図４を参照してより詳細に後述する。微粒子の垂直相互接続部は、Ｉ／Ｏ電力／接地バスライン(I/O power and ground bus lines)２０３ＴＬと、メモリ回路層セレクト２０５Ｔと、メモリマクロセル列セレクト２０７Ｔと、データライン２０９Ｌと、ゲートライン・マルチプレクサ（ｍｕｘ）セレクト２０９ＴＬとを有している。図示の実施形態では、ゲートライン・マルチプレクサ２１１Ｔは、８個のワイドメモリ・マクロセル列内の４つの列のうちの１つを選択するのに使用される４：１マルチプレクサである。対応する下方の４：１マルチプレクサは上方のマルチプレクサ２１１Ｔと組み合わされて、８個のゲートライン・ワイドメモリ・マクロセル列から単一のゲートラインを選択する等価８：１マルチプレクサを形成する。
【００３９】
図５には、４：１ゲートラインバス・マルチプレクサ５００の一実施形態が示されている。ゲートラインは、（例えば、金属−１層に形成された）２０９ＴＬ’が、それぞれ、トランジスタ５０１ａ〜５０１ｄを制御できるようにする。
【００４０】
トランジスタには、それぞれのゲートライン５０３ａ〜５０３ｄが接続されている。また、対応する４：１マルチプレクサ（図示せず）に接続されたゲートライン５０５ａ〜５０５ｄを部分的に見ることができる。ゲートライン・イネーブルの１つが活動しているときには、対応するゲートラインが、（例えば金属−２層に形成された）マルチプレクサの出力ライン５０７に接続される。出力ラインは、（例えば、金属−３層に形成されかつ垂直バス接続部の金属接点４００に対応する）ライン５０９およびタングステンプラグ５１１、５１３を介して１つ以上の垂直バス接続部に接続される。タングステンプラグ５１３は、ライン５０９を垂直相互接続部（図示せず）に接合する。
【００４１】
再び図２ａを参照すると、メモリ回路層の場合には、層には、コントローラ層のイネーブル信号２０５Ｔからの出力ライン・イネーブル（ゲート）を設けることもでき、またこのためのＩ／Ｏイネーブル（ゲート）２１３を設けることもできる。
【００４２】
メモリ層レベルでは、各メモリブロック３０１が、他の全てのメモリブロック３０１から電気的に絶縁される。従って、各メモリブロックについての歩留り見込みは独立したものとなる。
【００４３】
付加ゲートライン垂直相互接続部として、付加読出し／書込みポートを付加できる。付加垂直相互接続部は、垂直相互接続部の歩留りを向上させるべく、余剰態様で使用できる。３ＤＳメモリ回路は、１つ以上のデータ読出し／書込みバスポート相互接続部をもつように設計できる。図２ｂを参照すると、メモリブロック３０１’は、ポートＰ0（２０９Ｌ）および他のポートＰ1（２０９Ｌ’）を備えたものとして示されている。垂直相互接続部の個数に関する唯一の制限は、このような垂直相互接続部が回路のコストに賦課されるオーバヘッドである。微粒子の垂直相互接続法は、ダイ領域の僅か数％の増大で、単位ブロック当たり数千の相互接続部を得ることを可能にする。
【００４４】
一例として、２つの読出し／書込みポートを備えた４Ｍｂｉｔ ＤＲＡＭメモリブロック用の図２ｂに示されかつ0.35μｍまたは0.15μｍのデザインルールで実施される垂直相互接続部のオーバヘッドは、約5,000個の接続部からなりかつメモリアレーブロックの全領域の６％以下である。従って、３ＤＳ・ＤＲＡＭの各メモリアレー回路層の垂直相互接続部のオーバヘッドは６％以下である。
【００４５】
これは、非メモリセル領域の割合が４０％以上である、モノリシックＤＲＡＭ回路設計で現在得られるものに比べ非常に小さい。完成した３ＤＳ・ＤＲＡＭ回路では、非メモリセル領域の割合は、一般に、積層構造における全回路の全領域の１０％以下である。
【００４６】
３ＤＳメモリデバイスは、通常、モノリシックメモリ回路のメモリセルに隣接して見られる制御機能を分離して、該制御機能をコントローラ回路に隔離する。
【００４７】
制御機能は、慣用メモリＩＣにおけるように各メモリアレー層に生じるのではなく、コントローラ回路に一度だけ生じる。これにより、幾つかのメモリアレー層が同じコントローラ論理を共有する経済性が創出され、従って、慣用メモリ設計に比べ、単位メモリセル当たり正味コストを１／２に低減させる。
【００４８】
別のコントローラ回路への制御機能の隔離により、これらの機能のための領域（すなわち、１つまたは幾つかのメモリアレーブロックの領域に等しい領域）を増大させることができる。機能のこの物理的隔離はまた、制御論理およびメモリアレーに使用される非常に異なる２つの製造技術の製造工程の隔離を可能にし、かつ慣用メモリに使用されるより複雑な組合せ論理／メモリ製造工程に比べ、製造コストの更なる節約を実現する。また、メモリアレーは、制御論理機能の加工条件を考慮しない加工技術で製造できる。これにより、現在のメモリ回路を用いる場合よりも低コストで、より高性能のコントローラ機能を設計することができる。また、メモリアレー回路は、より少ない加工工程で製造できかつメモリ回路製造コストを３０〜４０％低減させるであろう（例えば、ＤＲＡＭアレーの場合には、加工技術を、ＣＭＯＳに対してＮＭＯＳまたはＰＭＯＳに制限できる）。
【００４９】
従って、メモリコントローラ基板およびメモリアレー基板の充分に平らな表面の接合は熱拡散金属接合を用いて行なうのが好ましいが、本発明のより広い態様では、本発明は、異方導電性エポキシ接着剤等の任意の種々の慣用的な表面接合法により別々のメモリコントローラ基板およびメモリアレー基板を接合して、ランダムアクセスデータ記憶を行なうための相互接続部を両者の間に形成する。
【００５０】
図２ｃを参照すると、ここには、一例としてのメモリコントローラ回路の一部のレイアウトが示されている。層間接合／バス接点金属被膜は、図２ａに関連して前述したのと同じパターンを有している。しかしながら、多数のメモリセルの代わりに、例えばセンスアンプおよびデータラインバッファ２１５を含むメモリコントローラ回路が設けられている。ダイ領域の利用性が増大したことにより、センスアンプおよびデータラインバッファ２１５に関連して多レベル論理を設けることができる。また、図２ｃには、アトルスデコード、ゲートライン／ＤＲＡＭ層セレクト論理２１７、リフレッシュ／自己試験論理２１９、ECC論理２２３、およびウィンドウィング論理等が示されている。自己試験論理、ＥＣＣ論理およびウィンドウィング論理は、ＤＲＡＭメモリコントローラ回路内に通常見られる機能に加えて設けられる。使用されるコントローラ回路層のサイズまたは数に基づいて、例えば、バーチャルメモリ管理、間接アトルッシングまたは内容アトルッシング等のアトルス機能、データ圧縮、データデコンプレッション（伸張）、オーディオエンコーディング、ビデオエンコーディング、ビデオデコーディング、音声認識、筆跡認識、電力管理、データベースプロセッシング、グラフィックアクセラレーション、マイクロプロセッサ機能（マイクロプロセッサ基板の付加を含む）等を含む任意の他の多くの機能を付与することもできる。
【００５１】
３ＤＳメモリ回路ダイのサイズは、必要数のメモリセルおよび１つのモノリシック層の制御機能論理を収容するという現在の制約とは無関係である。これにより、回路設計者は、３ＤＳ回路ダイのサイズを小さくすること、または回路の歩留りにとってより適したダイサイズを選択することが可能になる。３ＤＳメモリ回路ダイのサイズは、主として、メモリアレーブロックのサイズおよび個数、および最終メモリ回路の製造に使用されるメモリアレー層の個数に基づいて定められる（１９層、0.25μｍの３ＤＳ・ＤＲＡＭメモリ回路の歩留りは、後述のように９０％以上であることが証明されている）。３ＤＳ回路ダイのサイズを選択することの長所により、慣用的なモノリシック回路設計に通常可能であるよりも優れた加工技術を、より早い最初の製造に使用することが可能になる。このことは、もちろん、慣用的なメモリ回路に比べて、付加コストの低減および性能の向上を意味する。
【００５２】
３ＤＳメモリデバイスの製造方法
３ＤＳメモリ回路には２つの主要な製造方法がある。しかしながら、２つの３ＤＳメモリ製造方法は、剛性支持基板すなわち共通基板（基板自体も回路部品層にすることは任意である）上への多数の回路基板の熱拡散金属接合（熱圧縮接合とも呼ばれる）である共通目的を有する。
【００５３】
支持基板すなわち共通基板は、標準半導体ウェーハ、石英ウェーハまたは３ＤＳ回路の加工工程、回路の作動および使用される加工機器との相容性がある任意の材料組成からなる基板で構成できる。支持基板のサイズおよび形状は、利用できる製造機器および方法を最適化するものが選択である。回路基板は支持基板に接合され、次に種々の方法により薄肉化される。回路基板は標準単結晶半導体基板上に形成されるか、ポリシリコン回路としてシリコンまたは石英等の適当な基板上に形成される。
【００５４】
ポリシリコントランジスタ回路は、ポリシリコン回路が形成される基板を離型しかつ再使用できるようにする分離層（膜）を組み込むことの重要なコスト節約オプションを有する。ポリシリコントランジスタすなわちＴＦＴ（薄膜トランジスタ）デバイスは広く使用されており、シリコンから単独に作る必要はない。
【００５５】
３ＤＳメモリ回路の種々の回路層は、２つの金属表面（一般的にはアルミニウム）の熱拡散を用いて一体に接合される。接合すべき回路の表面は滑らかでありかつ未処理半導体ウェーハの表面程度またはＣＭＰ（Chemical Mechanical Processing、化学機械的処理）により平坦化された処理半導体ウェーハの充分な平坦さを有し、少なくとも（基板上に形成される）接合すべき回路の表面領域に亘って１ｍｍ以下、好ましくは１，０００Å以下の表面平坦度を有する。接合すべき回路の表面上の金属接合材料は、互いに鏡像関係をなすようにかつ図２ａ、図２ｂ、図２ｃおよび図５に示すような種々の垂直相互接続接点を形成するようにパターン化される。２つの回路基板を接合する工程により、２つのそれぞれの回路層すなわち基板間に垂直相互接続部が同時形成される。
【００５６】
回路層の熱拡散接合は、制御された圧力で、およびＨ2ＯおよびＯ2を殆ど含有しないＮ2のような大気成分を用いて、好ましくは機器のチャンバ内で行なわれる。接合機器は接合すべき基板のパターンと整合し、かつ接合材料として使用される金属の種類により必要とされる時間をかけてかつプログラム化された圧力と１つ以上の温度との１つの組を用いて、接合すべき基板を一体に押圧する。接合材料の厚さは、公称、５００〜１５，０００Åまたはこれ以上の範囲内にあり、好ましい厚さは１，５００Åである。基板の初期接合は、接合パターンの設計に基づいて、１〜７４０トルの負圧のように標準圧力より低い圧力で行なうのが好ましい。これにより、接合面間に内部負圧を維持でき、ひとたび外部大気圧に戻されるならば、接合の形成を更に補助しかつ接合の信頼性を高める。
【００５７】
好ましい接合材料は純粋アルミニウムまたはアルミニウムの合金であるが、アルミニウムに限定されるものではなく、例えば、Ｓｎ、Ｔｉ、Ｉｎ、Ｐｂ、Ｚｎ、Ｎｉ、Ｃｕ、Ｐｔ、Ａｕのような金属または許容できる温度および形成時間で許容できる表面接合拡散能力が得られるこれらの金属の合金を使用できる。接合材料は金属に限定されず、高導電性ポリシリコンのような接合材料（これらの或るものは、二酸化ケイ素のような非導電性材料である）の組合せで構成でき、接合材料の選択の先に例示したタイプは、回路層の接合方法に関する限定であると解するべきではない。
【００５８】
金属接合材料が、満足できる接合の形成を妨げるか、接合により形成される垂直相互接続部の抵抗を増大させる天然表面酸化物を形成する場合には、この酸化物を除去すべきである。接合機器は酸化物還元能力を有し、これにより接合材料の接合表面は天然表面酸化物がないものとなる。表面酸化物の還元を行なうガス雰囲気の形成方法は良く知られており、天然酸化物を除去する他の方法として、スパッタエッチング、プラズマエッチングまたはイオンミルエッチング等がある。接合材料としてアルミニウムが使用される場合には、接合表面上の約４０オングストロームの薄い天然アルミニウム酸化物膜は接合前に除去するのが好ましい。
【００５９】
３ＤＳメモリ回路の薄肉化された（実質的に可撓性のある）基板回路層は、一般的にメモリアレー回路であるが、薄肉化された基板回路層はメモリ回路に限定されるものではない。他の回路層の種類として、コントローラ回路、EEPROMのような不揮発性メモリ、グラフィックまたはデータベース処理等を行なう機能のようなマイクロプロセッサ論理機能およびアプリケーション特定論理機能を含む付加論理回路がある。このような回路層種類の選択は、回路設計の機能的条件に従ってなされるものであり、３ＤＳメモリ製造工程によって制限されるものではない。
【００６０】
薄肉化された（実質的に可撓性のある）基板回路層は、好ましくは、慣用的なメモリ回路製造に一般的に使用されている酸化ケイ素および窒化ケイ素からなる高応力誘電体とは異なり、低応力二酸化ケイ素誘電体および窒化ケイ素誘電体のような低応力（５×１０8ダイン／cm2）の誘電体で作られる。このような低応力誘電体は、本願に援用する、本発明者に係る米国特許第5,354,695号において詳細に説明されている。慣用的な応力レベルをもつ誘電体は３ＤＳ・ＤＲＡＭ回路のアセンブリに使用されているが、積層アセンブリが数層より多い層で形成される場合には、アセンブリの各層は、層の蒸着膜の正味応力が５×１０8ダイン／cm2以下になるように応力バランスをとらなければならない。個々に蒸着された膜の応力が、等しくはないがバランスのとれた小さい正味応力を形成すべく蒸着される方法を使用するよりは、本質的に低応力の蒸着膜を使用する方が好ましい製造方法である。
【００６１】
３ＤＳメモリデバイス製造順序（方法Ａ）
この製造順序は、幾つかの回路層が共通基板すなわち支持基板に接合され、次に所定位置で薄肉化されることを想定する。図１ａには、この結果得られる３ＤＳメモリ回路の一例が示されている。
【００６２】
１．第２回路基板の上面を共通基板に整合させかつ接合させる。
【００６３】
２Ａ．第２回路基板の裏面すなわち露出面を５０μｍ以下の厚さに研摩し、次に表面を研摩すなわち円滑化する。薄肉化された基板は、今や、実質的に可撓性のある基板となっている。
【００６４】
任意であるが、デバイスの組立て前に、半導体表面の下１μｍ以下〜数μｍの位置で、第２基板内にエッチストップを組み込むことができる。このエッチストップは、（本願に援用する、本発明者に係る米国特許第5,354,695号および第5,323,035号に開示された）ＧｅＢのようなエピタキシャル形に形成された膜で構成するか、第２基板の上面上のデバイス層の直ぐ下に、埋没酸化物または窒化物のバリヤエッチストップ層を形成するためのＯ2またはＮ2の低密度移植層で構成できる。基板の裏面の大きな部分を予備研摩した後、第２基板の裏面の残部が、エピタキシャル層または移植層の表面上に留まる化学浴内で選択的にエッチングされる。第２基板の薄肉化を完成するのに、必要に応じて、次の研摩工程およびＲＩＥ工程を使用することができる。
【００６５】
別の構成として、第２基板の裏面の大部分からクラックを除去するため、デバイスの製造前に第２基板の上面内に移植されるＨ2のような分離層（parting1ayer）を熱工程に使用することができる。
【００６６】
２Ｂ．別の構成として、第２基板は、アルミニウム、チタン、ＡｌＡｓ、ＫＢｒ等の分離層上にポリシリコントランジスタまたはＴＦＴで形成された回路で構成できる。次に、離型層(release layer)の活性化（溶解）時に第２基板の裏面が除去され、かつ必要に応じて、相互接続半導体加工工程が続けられる。
【００６７】
３．第２基板の接合面側に図４に示すような垂直相互接続部を形成すべく、第２基板の薄肉化された裏面を加工する。一般に、裏面加工は、誘電体および金属蒸着、リソグラフィーおよびＲＩＥの慣用的な半導体加工工程からなり、これらの順序は大きく変えることができる。また、裏面加工が完了すると、上面の接合材料のパターンと同じパターン化された金属層が得られ、付加回路基板、慣用的なＩ／Ｏ接合パッド（ワイヤボンディング）パターンのようなターミナルパターン、他のダイ（他の３ＤＳ回路または慣用ダイ）への３ＤＳメモリ回路の熱拡散接合用パターン、または挿入相互接続用の慣用ＤＣＡ（Direct Chip Attach、ダイレクトチップアタッチ）またはＦＣＡ（Flip-Chip Attach、フリップチップアタッチ）のその後の接合が容易になる。
【００６８】
図４により詳細に示すように、能動回路デバイスの製造中、酸化物マスク４０１が熱的に成長されるか、蒸着される。次に、垂直バス接点４０３が、例えば、ポリシリコンゲート形成工程と同様に、高ドープ形ポリシリコンから形成される。別の構成として、接点４０３は金属で形成することができる。次に、慣用的な加工方法を用いて、慣用的なＤＲＡＭ相互接続構造４１０が形成される。ＤＲＡＭ相互接続部には内部パッド４０５を設けることができる。ウェーハの「ＤＲＡＭ加工(DRAM processed)」部分４２０には、種々の誘電体層および金属層が含まれる。最終受動層４０７が蒸着され、次にバイアス４０９が形成される。次に、慣用ＣＭＰ加工を用いて平坦面４１１を得る。次に、最上金属層（例えば、メタル−３）内に接点４１３および接合面（図示せず）がパターン化される。
【００６９】
第２基板の裏面の接合および約１〜８mmのシリコン（または他の半導体）基板４１５への薄肉化の後に、接点４０３と整合するようにしてフィードスルー４１７が形成される。次に、受動層４１９および接点４２１が形成される。接点４１３の鏡像関係をなすようにして、他のウェーハの接合を可能にする接点４２１を形成することができる。
【００７０】
４．他の回路層を３ＤＳ回路積層体に接合すべき場合には、工程１〜３が反復される。
【００７１】
５Ａ．次に、完成された３ＤＳメモリ基板の回路が慣用的にダイに切断される（単体に分離される）。これにより図１ａに示す種類の回路が得られ、慣用集積回路と同様にパッケージされる。
【００７２】
５Ｂ．次に、完成された３ＤＳメモリ基板の回路が慣用的に切断され、上記工程１の回路基板の接合に使用される方法と同様にして、第２（慣用ＩＣ）ダイまたはＭＣＭ基板の表面に個々に整合されかつ（金属パターンを下にして）熱拡散接合される（慣用ダイまたはＭＣＭ基板は、３ＤＳメモリ基板より大きい領域を有しかつグラフィックコントローラ、ビデオコントローラまたはマイクロプロセッサを設けることができ、３ＤＳは他の回路の一部として埋入される）。この最終接合工程は、一般に、３ＤＳメモリ回路とダイまたはＭＣＭ基板との間に微粒子の相互接続部を組み込むが、慣用的な相互接続パターンを使用することもできる。また、３ＤＳメモリ回路は、ダイ形態をなす慣用ＩＣまたはＭＣＭ基板および慣用Ｉ／Ｏ相互接続部の形成に使用されるワイヤボンディングに直接接合できる。
【００７３】
３ＤＳメモリデバイス製造順序（方法Ｂ）
この製造順序は、回路基板が最初にトランスファ基板に接合され、薄肉化され、次に回路積層体の１つの層として共通基板に接合されることを想定する。次に、トランスファ基板が離型される。この方法は、方法Ａに比べて、最終回路積層体に接合される前に基板を薄肉化できるという長所を有し、かつ基板の回路層の同時薄肉化および垂直相互接続加工を行なうことができる。
【００７４】
１．離型剤(release)または分離層を用いて、第２回路基板をトランスファ基板に接合する。トランスファ基板は、高公差平行面（１μｍ以下のＴＴＶすなわち全圧分散量（Total Thickness Variance））を有しかつ分離作業を補助するため１列の小孔を穿けることができる。分離層は、接合金属のブランケット蒸着で形成できる。表面同士の正確な整合は不要である。
【００７５】
２．方法Ａの工程２Ａまたは２Ｂを遂行する。
【００７６】
３．第２基板の裏面を加工して、図４に示すように第２基板の接合された上面との相互接続部を形成する。裏面加工は、一般に、誘電体および金属蒸着、リソグラフィーおよびＲＩＥの慣用的な半導体加工工程からなり、これらの順序は大きく変えることができる。また、裏面加工が完了すると、共通基板の接合材料パターンと同じパターン化された金属層が得られ、その後の付加回路層の接合が容易になる。
【００７７】
４．第２回路を共通基板または支持基板（３ＤＳ積層体）に接合しかつトランスファ基板と第２回路との間の分離層を活性化させることによりトランスファ基板を離型させる。
【００７８】
５．今や露出された第２基板の上面を加工して、次の基板接合を行なうための相互接続部、すなわち慣用的なＩ／Ｏ接合（ワイヤボンディング）パッドパターン用ターミナルパターン、他のダイ（他の３ＤＳ回路または慣用ダイ）への３ＤＳメモリ回路の熱拡散接合用パターン、または慣用的な挿入相互接続用のＤＣＡ（Direct Chip Attach、ダイレクトチップアタッチ）またはＦＣＡ（Flip-Chip Attach、フリップチップアタッチ）を形成する。他の回路層を３ＤＳ回路積層体に接合すべき場合には、工程１〜４が反復される。
【００７９】
６．方法Ａの工程５Ａまたは５Ｂを遂行する。
【００８０】
３ＤＳメモリデバイスの歩留り向上方法 ３ＤＳ回路は、垂直方向に組み立てられたＭＣＭ（Multi-Chip Module、マルチチップ・モジュール）であると考えることができ、ＭＣＭと同様に、最終歩留りは、完成された３ＤＳ回路における各部品回路（層）の歩留り確率を掛けたもの（積）である。３ＤＳ回路は、単一メモリＩＣ内での組合せ使用における相乗効果を呈する幾つかの歩留り改善法を使用する。３ＤＳメモリ回路に使用される歩留り改善法には、小さいメモリアレーブロックサイズ、物理的にユニークなすなわち別々の垂直バス相互接続部を使用するメモリアレーブロック電気絶縁、イントラ・メモリアレーブロック・ゲートライン・スペアリング（intra memory array block gate-line sparing）、メモリアレー層スペアリング（イントラ・ブロック・ゲートライン・スペアリング）、コントローラスペアリングおよびECC（Error Correcting Codes）がある。用語「スペアリング」は、余剰要素での置換を意味するのに使用される。
【００８１】
メモリアレーブロックの選択されたサイズは、３ＤＳメモリ回路の歩留り方程式における第１構成要素である。各メモリアレーブロックは、コントローラ回路により個々に（一意的に）アクセスおよび給電され、かつ別のメモリアレー層上のメモリアレーブロック以外に、同じメモリアレー層上のメモリアレーブロックを含む他のそれぞれのメモリアレーブロックとは物理的に独立している。メモリアレーブロックのサイズは、一般に、５mm2より小さい（好ましくは３mm2以下）が、特定サイズに限定されるものではない。ほぼ全てのＩＣ製造方法について、メモリアレーブロックのサイズ、そのＮＭＯＳまたはＰＭＯＳ製造方法の簡単さ、および他の各メモリアレーブロックからのその物理的独立性は、控え目に見積もって公称99.5％以上の歩留りを与える。この歩留りは、切断されまたは短絡された相互接続ラインすなわち故障したメモリセルのようなメモリアレーブロックにおける最大の欠陥は、余剰ゲートラインのイントラブロックまたはインターブロック組からスペアリング（置換）されるということを想定している。完成したメモリアレーブロックを使用不能にするメモリアレーブロックの大きな欠陥は、余剰メモリアレー層からのブロックの完全なスペアリングまたは３ＤＳ回路の排除をもたらす。
【００８２】
３ＤＳ・ＤＲＡＭ回路の例では、メモリアレーブロックの積層体の歩留りは、歩留り方程式ＹS＝〔｛１−（１−Ｐy）2｝n〕bにより計算される。ここで、ｎはＤＲＡＭアレー層の数、ｂは単位ＤＲＡＭアレー当たりのブロック数、Ｐyは領域が３mm2以下のＤＲＡＭアレーブロックの有効歩留り（確率）である。ＤＲＡＭアレーブロックラインおよび１つの余剰ＤＲＡＭアレー層のゲートラインについて４％のＤＲＡＭアレーブロック余剰かあり、かつ単位層当たりのブロックの数は６４であると仮定すると、積層体におけるメモリアレー層の数は１７、Ｐyの有効値は0.995であり、この場合、完成したメモリアレー（全メモリアレーブロックの積層体を含む）の積層体歩留りＹSは97.47％となる。
【００８３】
次に、ＹSメモリアレー積層体の歩留りに、コントローラの歩留りＹCを掛ける。ダイサイズが５０mm2以下であると仮定すると、0.5μｍのＢｉＣＭＯＳすなわち混合信号加工法により製造されるコントローラのリーズナブルなＹCは６５〜８５％の範囲となり、63.4〜82.8％の正味３ＤＳメモリ回路歩留りが得られる。
【００８４】
余剰のコントローラ回路層が３ＤＳメモリ積層体に付加されるならば、歩留り確率は85.7〜95.2％の範囲になるであろう。
【００８５】
メモリアレーブロックの有効歩留りは、ＥＣＣ論理の任意の使用により更に高められるであろう。ＥＣＣ論理は、データビットの或るグループのサイズについてのデータビット誤差を矯正する。ＥＣＣ論理の作動に必要なシンドロームビットは、垂直方向に関連するブロック積層体における任意のメモリアレー層の余剰ゲートラインに記憶されるであろう。また、必要ならば、ＥＣＣシンドロームビットの記憶に適合させるため、付加メモリアレー層を回路に付加することができる。
【００８６】
優れた３ＤＳメモリデバイスコントローラの能力 慣用的なメモリ回路と比較して、３ＤＳメモリコントローラ回路は、コントローラ回路に利用できる付加領域による種々の優れた能力および種々の混合信号加工製造技術の利用可能性を有している。これらの能力のうちの幾つかは、ゲートラインアドレス割当て、バーチャルアドレス変換、プログラム可能なアドレス・ウィンドウィングまたはマッピング、ＥＣＣ、データ圧縮および多レベル記憶についてのメモリセルの自己試験である。
【００８７】
ダイナミックゲートラインアドレス割当て（dynamic gate-line address assignment）は、プログラム可能なゲートを使用して、層およびゲートラインが、読出し／書込み作動ができるようにすることである。これにより、メモリ記憶の物理的順序を、記憶されたメモリとは別のものにする、すなわち異ならせることができる。
【００８８】
各世代のメモリデバイスの試験は、試験コストを非常に増大させている。３ＤＳメモリコントローラは、種々のメモリアレーブロックの内部試験（自己試験）を遂行するのに充分な制御論理を組み込むことにより試験コストを低減させる。
【００８９】
慣用的なＡＴＥ法での回路試験は、コントローラ回路機能の確認にのみ必要である。内部試験の範囲は、各層上での各メモリアレーブロックの種々のゲートラインに対応するユニークアドレスのプログラム可能な（ダイナミック）割当てまで更に拡大される。３ＤＳコントローラ回路の自己試験能力は、３ＤＳメモリ回路の寿命がある間は、診断ツールとして、および３ＤＳメモリ回路が製品に使用された後に故障したゲートラインのアドレスを再構成（スペアリング）することにより回路の信頼性を高める手段としていつでも使用できる。
【００９０】
ＥＣＣは、コントローラ回路内に含まれる場合には、プログラミング信号により可能または不能にされる回路能力であるか、専用化された機能をもつ回路能力である。
【００９１】
データ圧縮論理は、３ＤＳメモリアレーに記憶できる全データ量を増大させることができる。この目的に利用できる種々のデータ圧縮法が広く知られている。
【００９２】
大形センスアンプはより大きいダイナミック性能が得られ、メモリセルからのより高速な読出し作動を可能にする。大形センスアンプは、各メモリセルに１ビット以上の情報を記憶（多レベル記憶）する能力を与えることが期待される。この能力は、フラッシュＥＰＲＯＭのような不揮発性メモリセル回路では既に実証されている。多レベル記憶はまた、４ＧｂｉｔＤＲＡＭ世代の回路に使用することが提案されている。
【００９３】
当業者ならば、本発明の精神または本質的特徴から逸脱することなく、本発明を他の特定形態で具現できることは明白であろう。従って、本願に開示する実施形態はあらゆる点で例示であって、限定的なものではないと考えるべきである。
【００９４】
本発明の範囲は、上記説明ではなく請求の範囲に記載されており、本発明の意味および均等範囲内のあらゆる変更は本発明の範囲に包含されるものである。
【符号の説明】
【００９５】
１００ メモリデバイス、１０１ コントローラ回路、１０３ メモリアレー回路層、１０５ａ、１０５ｂ 相互連結層、１０７ａ、１０７ｂ パターン。
【技術分野】
【０００１】
本発明は、積層形集積回路メモリ(stacked integrated circuit memory)における情報処理方法に関する。
【背景技術】
【０００２】
電子回路の性能を高めかつコストを低下させる製造方法は、例外なく、回路の集積度を高めかつトランジスタまたはコンデンサ等の回路デバイスの同等回路数当たりの回路の物理的サイズを縮小する方法である。１９９６年現在、これらの方法により、１秒間当たり１億回以上の作動が可能な1,000ドル以下のコストのマイクロプロセッサおよび５０ns以下の速度でデータにアクセスしかつ５０ドル以下のコストの６４Ｍｂｉｔ ＤＲＡＭが製造されている。このような回路の物理的サイズは２cm2以下である。このような製造方法は、主要工業国の生活の経済的標準の大きな割合をサポートしており、全世界の人々の日常生活に間違いなく大きな影響を与えるであろう。
【０００３】
回路製造方法には２つの主要形態、すなわち加工集積化およびアセンブリ集積化がある。歴史的に、これらの２つの製造技術分野間の路線は明瞭になっているが、最近では、ＭＣＭ（Multi-Chip Modules、マルチチップ・モジュール）およびフリップチップ・ダイアタッチ（flip-chip die attach）の使用が増大しており、この明瞭な区分は間もなく無くなるであろう（本願明細書における用語「集積回路（ＩＣ）」の主な使用は、例えば、パッケージ形態の集積回路に対して、半導体ウェーハのように回路基板から切断される単体化されたダイ形態の集積回路に関する）。初期のダイ形態における大部分のＩＣは、現在では個々にパッケージされているか、ＭＣＭの使用が増大している。ＭＣＭのダイは、通常、ワイヤボンディング、ＤＣＡ（Direct Chip Attach、ダイレクトチップアタッチ）またはＦＣＡ（Flip-Chip Attach、フリップチップアタッチ）のような慣用的なＩＣダイＩ／Ｏ相互接続接合法を用いて、平坦態様で回路基板に取り付けられる。
【０００４】
ＤＲＡＭ、ＳＲＡＭ、フラッシュＥＰＲＯＭ、ＥＥＰＲＯＭ、強誘電体、ＧＭＲ（Giant Magneto Resistance、ジャイアント・マグネトレジスタンス）等の集積回路メモリは、メモリアレー回路により同じダイ上に集積された制御回路と一体であるという一般的な構成的すなわち構造的特徴を有している。この確立された（標準的または慣用的な）構成すなわち回路レイアウト構造は、大形メモリ回路用の制御回路とメモリアレー回路との間の設計上の妥協できる制約を創出する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセル回路の幾何学的組立て構造（fabrication geometries）の縮小により、より高密度のメモリＩＣを製造できるようになったが、これらの高いメモリ密度は、大きなＩＣ領域を犠牲にして、より複雑な制御回路を形成している。ＩＣ領域が大きいということは、少なくとも、単位ＩＣ当たりのより高い製造コスト（単位ウェーハ当たりのより少数のＩＣ）およびより低いＩＣ歩留り（単位ウェーハ当たりのより低いＩＣ加工性）を意味し、最悪の場合には、その非競争的なコストまたは信頼性のない作動により製造できないＩＣ設計を意味する。
【０００６】
メモリ密度が増大しかつ個々のメモリセルサイズが減少すると、より多くの制御回路が必要になる。ＤＲＡＭのような或る場合のメモリＩＣの制御回路は、ＩＣ領域の割合として４０％近くまたはこれ以上である。制御回路の一部は、読出し作動中にメモリアレー回路のメモリセルの状態、電位または電荷を検出するセンスアンプである。センスアンプ回路は制御回路の重要部分であり、センスアンプにより使用される領域が大きくなり過ぎないように防止すると同時に、より小さいメモリセルを検出できるようにセンスアンプの感度を高めることは、ＩＣメモリ設計者が常に挑戦するところである。
【０００７】
制御回路とメモリ回路との間のこの設計上の制約または妥協が存在しないならば、制御回路は、単位メモリセル当たりの多数の記憶状態の検出、より大形でより高感度のセンスアンプを使用して、より高速のメモリアクセス、キャッシング、リフレッシュ、アドレス変換等の多数の付加機能を遂行できるであろう。しかしながら、現在メモリＩＣが全ての製造業者によって製造されるとき、この妥協はメモリＩＣにとっての物理的および経済的な現実となっている。
【０００８】
ＤＲＡＭ回路の容量は、例えば１Ｍｂｉｔ、４Ｍｂｉｔ、１６Ｍｂｉｔおよび６４ＭｂｉｔＤＲＡＭのごとくに、１つの世代から次の世代へと、４の倍数で増大する。世代当たりの回路のメモリ容量がこのように４倍ずつ増大することは、ＤＲＡＭの回路領域を益々大きくした。新しいＤＲＡＭ世代が導入されるとき、回路の歩留りは非常に低く、従って大量生産にとってコスト有効性に優れたものではない。新しいＤＲＡＭのプロトタイプサンプルの年代間の間隔は通常数年であり、各年代でこのような回路は大量生産される。
【０００９】
本願に援用する、本発明者に係る米国特許第5,354,695号には、積層形すなわち三次元（３Ｄ）態様のアセンブル・ダイが開示されている。また、３Ｄ態様のアセンブル・ダイはメモリに関しても試みられている。Texas Instruments社（テキサス州、Dallas）、Irvine Sensors社（カリフォルニア州、Costa Mesa）およびCubic Memory Corporation社(カリフォルニア州、Scotts Valley)の全社は、積層形すなわち３Ｄ・ＤＲＡＭ製品の製造を試みてきた。これらの全３社の場合、ダイ形態の慣用的なＤＲＡＭ回路は積層され、かつ積層された各ＤＲＡＭ間の相互接続は回路積層体の外面に沿って形成される。これらの製品は過去数年来に亘って利用されておりかつ商業用途には高価過ぎることが明らかであるが、これらの物理的サイズすなわちフットプリントが小さいことから、宇宙開発および軍事用には或る用途が見出されている。
【００１０】
本願明細書では、ＤＲＡＭ回路形式に言及しかつＤＲＡＭ回路形式を一例としてしばしば使用するが、本発明はＤＲＡＭ形式の回路に限定されないことは明らかである。三次元構造（Three Dimensional Structure、３ＤＳ）のメモリデバイスを形成する本発明の３ＤＳ法は、当然、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memories、電気的消去・書込み可能な読出し専用メモリ）、フラッシュＥＰＲＯＭ、強誘電体、ＧＭＲまたはこれらのメモリセルの組合せ（イントラまたはインター）等のメモリセルにも使用できる。
【００１１】
また、数或る中で、本発明は次の目的を促進することにある。
【００１２】
１．メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させること。
【００１３】
２．性能を、慣用的に製造されるメモリ回路の数倍に高めること。
【００１４】
３．単位ＩＣ当たりメモリ密度を、慣用的に製造されるメモリ回路の数倍に高めること。
【００１５】
４．回路領域サイズ、従ってコストの設計者によるコントロールを大きいものとすること。
【００１６】
５．内部コントローラによるメモリセルの動的および静的な回路自己試験が行なえるようにすること。
【００１７】
６．動誤差復元および再構成ができるようにすること。
【００１８】
７．単位メモリセル当たりの多レベル記憶が行なえるようにすること。
【００１９】
８．バーチャルアドレス変換、アドレス・ウィンドウィング（address windowing）、間接アドレシングまたは内容アドレシング等の種々のアドレス機能、アナログ回路機能および種々のグラフィック加速機能およびマイクロプロセッサ機能を達成できるようにすること。
【課題を解決するための手段】
【００２０】
本発明の３ＤＳメモリ技術は、積層形すなわち３Ｄ回路アセンブリ技術であり、その特徴は次の通りである。
【００２１】
１．メモリ回路および制御論理回路の、異なる層上への物理的分離。
【００２２】
２．幾つかのメモリ回路への１つの制御論理回路の使用。
【００２３】
３．平坦化加工された接合面を備えた実質的な可撓性基板を形成する約５０μｍ以下の厚さへのメモリ回路の薄肉化およびウェーハ基板形態のままでの回路積層体への回路の接合。
【００２４】
４．微粒子の高密度層間垂直バス相互接続部の使用。
【００２５】
５．薄肉化され実質的に可撓性のある複数の集積回路層を有する積層形集積回路を用いた情報処理方法であって、集積回路層のうち任意の２層の間で情報を転送するステップを含み、積層形集積回路内部の垂直相互接続部を介して情報の転送が行われることを特徴とする方法。
【００２６】
３ＤＳメモリ製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。一例として0.25μｍ加工法で作られた６４ＭｂｉｔＤＲＡＭのようなＤＲＡＭ回路の使用により、８４mm2のダイサイズ、ダイサイズに対するメモリ領域の４０％の比率、および８Ｍｂｙｔｅ記憶について約５０nsのアクセス時間が得られるであろう。同じ0.25μｍ加工法で作られた３ＤＳ・ＤＲＡＭ・ＩＣは、18.6mmのダイサイズを有し、１７個のＤＲＡＭアレー回路層、ダイサイズに対するメモリ領域の94.4％の比率、および６４Ｍｂｙｔｅ記憶について１０ns以下の期待アクセス時間が得られるであろう。
【００２７】
３ＤＳ・ＤＲＡＭ・ＩＣ製造法は、慣用的なＤＲＡＭ・ＩＣ製造法の単位メガバイト当たりコストに比べて、スケーリング可能な数分の一の低減を呈する。換言すれば、３ＤＳメモリ製造法は、基本構造レベルで、使用される加工製造技術とは無関係な基本的コスト節約をもたらす。
【００２８】
本発明は、添付図面を参照して述べる以下の説明により更に理解できるであろう。
【図面の簡単な説明】
【００２９】
【図１ａ】方法Ａおよび方法Ｂにより製造された３ＤＳ・ＤＲＡＭ・ＩＣの斜視図であり、慣用ＩＣダイとしてのＩ／Ｏ接合パッドと同じ物理的外観を示すものである。
【図１ｂ】薄肉化された幾つかの回路層間の金属接合相互接続部を示す３ＤＳメモリＩＣを示す断面図である。
【図１ｃ】大形の慣用ＩＣまたは他の３ＤＳ・ＩＣ上に下向きに接合されかつ相互接続された３ＤＳ・ＤＲＡＭ・ＩＣ積層体を示す斜視図である。
【図２ａ】バスラインの１つのデータライン組すなわち１つのポートを備えた３ＤＳ・ＤＲＡＭアレー回路ブロックの物理的レイアウトを示す模式図である。
【図２ｂ】バスラインの２つのデータライン組すなわち２つのポートを備えた３ＤＳ・ＤＲＡＭアレー回路ブロックの物理的レイアウトを示す模式図である。
【図２ｃ】例示のメモリコントローラ回路の一部の物理的レイアウトを示す模式図である。
【図３】６４個の３ＤＳ・ＤＲＡＭアレーブロックの仕切りを示す３ＤＳ・ＤＲＡＭアレー回路の物理的レイアウトを示す模式図である。
【図４】薄肉化された基板の一般的な３ＤＳ垂直相互接続部すなわちフィードスルーを示す断面図である。
【図５】ダウンセレクティング・ゲートラインの読出しまたは書込みの選択を行なう３ＤＳメモリマルチプレクサのレイアウトを示す模式図である。
【発明を実施するための形態】
【００３０】
図１ａおよび図１ｂに示すように、３ＤＳ（三次元構造）メモリデバイス１００は集積回路層からなる積層体（スタック）であり、全ての回路層間には微粒子の層間垂直連結部が設けられている。用語「微粒子の層間垂直連結部(fine-grain inter-layer vertical interconnect)」は、介在デバイスを用いて（または用いないで）回路層を貫通する導電体を意味し、該導電体は、図２ａおよび図２ｂに最も良く示すように、公称１００μｍ以下、より一般的には１０μｍ以下のピッチを有するが、２μｍ以下のピッチに限定されるものではない。微粒子の層間垂直連結部も、種々の回路層を一体接合する機能を有する。図１ｂに示すように、接合／相互連結層１０５ａ、１０５ｂ…は金属が好ましいが、より詳細に後述するように他の金属を使用することもできる。
【００３１】
接合／相互連結層１０５ａ、１０５ｂ…内のパターン１０７ａ、１０７ｂ…は、集積回路の層間垂直相互接続接点を形成し、かつこれらの接点を互いに絶縁するとともにこれらの接点を残余の接合材料から電気的に絶縁する機能を有する。
【００３２】
３ＤＳメモリ積層体は、一般に、１つのコントローラ回路１０１と、幾つか（一般に９〜３２個）のメモリアレー回路層１０３として組織されるが、層の個数には特別な制限はない。コントローラ回路は公称回路厚さ（一般に0.5mm以上）を有するか、各メモリアレー回路層１０３は、５０μｍ以下、一般に１０μｍ以下の厚さをもつ正味応力が小さい、薄くて大きな可撓性を有する回路である。最終のメモリアレー回路層には、慣用的なパッケージ法に使用するための慣用的なＩ／Ｏ接合パッドが形成されている。挿入相互接続（本発明者に係る米国特許第5,323,035号および第5,453,404号参照）、ＤＣＡ（Direct Chip Attach、直接チップアタッチ）およびＦＣＡ（Flip-Chip Attach、フリップチップアタッチ）等の他の金属パターンを使用することもできる。
【００３３】
また、微粒子の層間垂直連結部は、３ＤＳメモリダイと慣用ダイ（慣用ダイは図１ｃに示すようにコントローラ回路で構成できる）との間、または３ＤＳメモリダイと他の３ＤＳメモリダイとの間の単体化された直接ダイ接合（direct singulated die bonding）に使用できる。一体接合すべきそれぞれのダイの領域（サイズ）は変えることができ、同じにする必要はないことに留意すべきである。
【００３４】
図１ｃをより詳細に参照すると、３ＤＳ・ＤＲＡＭ積層体１００は、より大きい慣用ＩＣまたは他の３ＤＳ・ＩＣ１０７に直面させて接合および相互接続される。任意であるが、３ＤＳ積層体１００は、より大きいダイの一部として、DRAMコントローラ回路を備えたＤＲＡＭアレー回路のみで構成することもできる。ＤＲＡＭコントローラ回路かより大きいダイの一部である場合には、３ＤＳ・ＤＲＡＭアレー回路とＤＲＡＭコントローラとを接続するため、（３ＤＳ・DRAM・ＩＣ積層体１００の面１０９には）微粒子の垂直バス相互接続部が必要になるか、或いはより大きな粒子の慣用相互接続部を平坦な接合層内に組み込む（パターン化する）ことができる。
【００３５】
図３に示すように、各メモリアレー回路層は、メモリアレーブロック３０１（面積は、公称５mm2以下）からなるメモリアレー回路３００を有しており、各ブロックは、メモリセル（ＤＲＡＭまたはＥＥＰＲＯＭ回路のセルアレーと全く同じ態様）と、ブシュ電極と、メモリアレーの特定列または行の選択を行なうイネーブリング・ゲート（enabling gates）（これを加えるか否かは、設計者の任意である）とで構成される。コントローラ回路は、センスアンプと、アドルスと、通常、慣用ＤＲＡＭにおけるモノリシック設計の一般的なメモリ回路の周辺に見られる制御／駆動論理とで構成される。
【００３６】
微粒子ブシュは、コントローラが、他のどの層の状態にも影響を与えることなく、任意の１つの層に駆動（電力）またはイネーブル信号を供給できるように、コントローラを独立的に各メモリアレー層に垂直に接続する。これにより、コントローラが、各メモリ回路層を独立的に試験し、読出しまたは書込むことが可能になる。
【００３７】
図２ａおよび図２ｂは、図３のブロック３０１のようなメモリアレーの可能ブロックのレイアウトの一例を示す。図示の実施形態にはブロックの一部のみが示されているが、図示の部分から完全ブロックのレイアウトを推測できるように、ブロックは二軸対称性を有している。略語「Ｔ」、「Ｌ」および「ＴＬ」は、それぞれ、「上」、「左」および「上・左」を示す参照符号として使用され、図示されていない対応要素を暗示するものである。
【００３８】
図２ａを参照すると、ブロックのコア部分２００は、多数のメモリセルからなる。論理的に、メモリセルの集合体は「マクロセル」２０１に細分され、各マクロセル２０１は、或る数のメモリセル、例えば８×８アレーの６４メモリセルを含んでいる。コアの周辺には、層間接合／バス接点金属被膜(inter-layer bond and bus contact metallizations)４００が形成され、該金属被膜４００については、図４を参照してより詳細に後述する。微粒子の垂直相互接続部は、Ｉ／Ｏ電力／接地バスライン(I/O power and ground bus lines)２０３ＴＬと、メモリ回路層セレクト２０５Ｔと、メモリマクロセル列セレクト２０７Ｔと、データライン２０９Ｌと、ゲートライン・マルチプレクサ（ｍｕｘ）セレクト２０９ＴＬとを有している。図示の実施形態では、ゲートライン・マルチプレクサ２１１Ｔは、８個のワイドメモリ・マクロセル列内の４つの列のうちの１つを選択するのに使用される４：１マルチプレクサである。対応する下方の４：１マルチプレクサは上方のマルチプレクサ２１１Ｔと組み合わされて、８個のゲートライン・ワイドメモリ・マクロセル列から単一のゲートラインを選択する等価８：１マルチプレクサを形成する。
【００３９】
図５には、４：１ゲートラインバス・マルチプレクサ５００の一実施形態が示されている。ゲートラインは、（例えば、金属−１層に形成された）２０９ＴＬ’が、それぞれ、トランジスタ５０１ａ〜５０１ｄを制御できるようにする。
【００４０】
トランジスタには、それぞれのゲートライン５０３ａ〜５０３ｄが接続されている。また、対応する４：１マルチプレクサ（図示せず）に接続されたゲートライン５０５ａ〜５０５ｄを部分的に見ることができる。ゲートライン・イネーブルの１つが活動しているときには、対応するゲートラインが、（例えば金属−２層に形成された）マルチプレクサの出力ライン５０７に接続される。出力ラインは、（例えば、金属−３層に形成されかつ垂直バス接続部の金属接点４００に対応する）ライン５０９およびタングステンプラグ５１１、５１３を介して１つ以上の垂直バス接続部に接続される。タングステンプラグ５１３は、ライン５０９を垂直相互接続部（図示せず）に接合する。
【００４１】
再び図２ａを参照すると、メモリ回路層の場合には、層には、コントローラ層のイネーブル信号２０５Ｔからの出力ライン・イネーブル（ゲート）を設けることもでき、またこのためのＩ／Ｏイネーブル（ゲート）２１３を設けることもできる。
【００４２】
メモリ層レベルでは、各メモリブロック３０１が、他の全てのメモリブロック３０１から電気的に絶縁される。従って、各メモリブロックについての歩留り見込みは独立したものとなる。
【００４３】
付加ゲートライン垂直相互接続部として、付加読出し／書込みポートを付加できる。付加垂直相互接続部は、垂直相互接続部の歩留りを向上させるべく、余剰態様で使用できる。３ＤＳメモリ回路は、１つ以上のデータ読出し／書込みバスポート相互接続部をもつように設計できる。図２ｂを参照すると、メモリブロック３０１’は、ポートＰ0（２０９Ｌ）および他のポートＰ1（２０９Ｌ’）を備えたものとして示されている。垂直相互接続部の個数に関する唯一の制限は、このような垂直相互接続部が回路のコストに賦課されるオーバヘッドである。微粒子の垂直相互接続法は、ダイ領域の僅か数％の増大で、単位ブロック当たり数千の相互接続部を得ることを可能にする。
【００４４】
一例として、２つの読出し／書込みポートを備えた４Ｍｂｉｔ ＤＲＡＭメモリブロック用の図２ｂに示されかつ0.35μｍまたは0.15μｍのデザインルールで実施される垂直相互接続部のオーバヘッドは、約5,000個の接続部からなりかつメモリアレーブロックの全領域の６％以下である。従って、３ＤＳ・ＤＲＡＭの各メモリアレー回路層の垂直相互接続部のオーバヘッドは６％以下である。
【００４５】
これは、非メモリセル領域の割合が４０％以上である、モノリシックＤＲＡＭ回路設計で現在得られるものに比べ非常に小さい。完成した３ＤＳ・ＤＲＡＭ回路では、非メモリセル領域の割合は、一般に、積層構造における全回路の全領域の１０％以下である。
【００４６】
３ＤＳメモリデバイスは、通常、モノリシックメモリ回路のメモリセルに隣接して見られる制御機能を分離して、該制御機能をコントローラ回路に隔離する。
【００４７】
制御機能は、慣用メモリＩＣにおけるように各メモリアレー層に生じるのではなく、コントローラ回路に一度だけ生じる。これにより、幾つかのメモリアレー層が同じコントローラ論理を共有する経済性が創出され、従って、慣用メモリ設計に比べ、単位メモリセル当たり正味コストを１／２に低減させる。
【００４８】
別のコントローラ回路への制御機能の隔離により、これらの機能のための領域（すなわち、１つまたは幾つかのメモリアレーブロックの領域に等しい領域）を増大させることができる。機能のこの物理的隔離はまた、制御論理およびメモリアレーに使用される非常に異なる２つの製造技術の製造工程の隔離を可能にし、かつ慣用メモリに使用されるより複雑な組合せ論理／メモリ製造工程に比べ、製造コストの更なる節約を実現する。また、メモリアレーは、制御論理機能の加工条件を考慮しない加工技術で製造できる。これにより、現在のメモリ回路を用いる場合よりも低コストで、より高性能のコントローラ機能を設計することができる。また、メモリアレー回路は、より少ない加工工程で製造できかつメモリ回路製造コストを３０〜４０％低減させるであろう（例えば、ＤＲＡＭアレーの場合には、加工技術を、ＣＭＯＳに対してＮＭＯＳまたはＰＭＯＳに制限できる）。
【００４９】
従って、メモリコントローラ基板およびメモリアレー基板の充分に平らな表面の接合は熱拡散金属接合を用いて行なうのが好ましいが、本発明のより広い態様では、本発明は、異方導電性エポキシ接着剤等の任意の種々の慣用的な表面接合法により別々のメモリコントローラ基板およびメモリアレー基板を接合して、ランダムアクセスデータ記憶を行なうための相互接続部を両者の間に形成する。
【００５０】
図２ｃを参照すると、ここには、一例としてのメモリコントローラ回路の一部のレイアウトが示されている。層間接合／バス接点金属被膜は、図２ａに関連して前述したのと同じパターンを有している。しかしながら、多数のメモリセルの代わりに、例えばセンスアンプおよびデータラインバッファ２１５を含むメモリコントローラ回路が設けられている。ダイ領域の利用性が増大したことにより、センスアンプおよびデータラインバッファ２１５に関連して多レベル論理を設けることができる。また、図２ｃには、アトルスデコード、ゲートライン／ＤＲＡＭ層セレクト論理２１７、リフレッシュ／自己試験論理２１９、ECC論理２２３、およびウィンドウィング論理等が示されている。自己試験論理、ＥＣＣ論理およびウィンドウィング論理は、ＤＲＡＭメモリコントローラ回路内に通常見られる機能に加えて設けられる。使用されるコントローラ回路層のサイズまたは数に基づいて、例えば、バーチャルメモリ管理、間接アトルッシングまたは内容アトルッシング等のアトルス機能、データ圧縮、データデコンプレッション（伸張）、オーディオエンコーディング、ビデオエンコーディング、ビデオデコーディング、音声認識、筆跡認識、電力管理、データベースプロセッシング、グラフィックアクセラレーション、マイクロプロセッサ機能（マイクロプロセッサ基板の付加を含む）等を含む任意の他の多くの機能を付与することもできる。
【００５１】
３ＤＳメモリ回路ダイのサイズは、必要数のメモリセルおよび１つのモノリシック層の制御機能論理を収容するという現在の制約とは無関係である。これにより、回路設計者は、３ＤＳ回路ダイのサイズを小さくすること、または回路の歩留りにとってより適したダイサイズを選択することが可能になる。３ＤＳメモリ回路ダイのサイズは、主として、メモリアレーブロックのサイズおよび個数、および最終メモリ回路の製造に使用されるメモリアレー層の個数に基づいて定められる（１９層、0.25μｍの３ＤＳ・ＤＲＡＭメモリ回路の歩留りは、後述のように９０％以上であることが証明されている）。３ＤＳ回路ダイのサイズを選択することの長所により、慣用的なモノリシック回路設計に通常可能であるよりも優れた加工技術を、より早い最初の製造に使用することが可能になる。このことは、もちろん、慣用的なメモリ回路に比べて、付加コストの低減および性能の向上を意味する。
【００５２】
３ＤＳメモリデバイスの製造方法
３ＤＳメモリ回路には２つの主要な製造方法がある。しかしながら、２つの３ＤＳメモリ製造方法は、剛性支持基板すなわち共通基板（基板自体も回路部品層にすることは任意である）上への多数の回路基板の熱拡散金属接合（熱圧縮接合とも呼ばれる）である共通目的を有する。
【００５３】
支持基板すなわち共通基板は、標準半導体ウェーハ、石英ウェーハまたは３ＤＳ回路の加工工程、回路の作動および使用される加工機器との相容性がある任意の材料組成からなる基板で構成できる。支持基板のサイズおよび形状は、利用できる製造機器および方法を最適化するものが選択である。回路基板は支持基板に接合され、次に種々の方法により薄肉化される。回路基板は標準単結晶半導体基板上に形成されるか、ポリシリコン回路としてシリコンまたは石英等の適当な基板上に形成される。
【００５４】
ポリシリコントランジスタ回路は、ポリシリコン回路が形成される基板を離型しかつ再使用できるようにする分離層（膜）を組み込むことの重要なコスト節約オプションを有する。ポリシリコントランジスタすなわちＴＦＴ（薄膜トランジスタ）デバイスは広く使用されており、シリコンから単独に作る必要はない。
【００５５】
３ＤＳメモリ回路の種々の回路層は、２つの金属表面（一般的にはアルミニウム）の熱拡散を用いて一体に接合される。接合すべき回路の表面は滑らかでありかつ未処理半導体ウェーハの表面程度またはＣＭＰ（Chemical Mechanical Processing、化学機械的処理）により平坦化された処理半導体ウェーハの充分な平坦さを有し、少なくとも（基板上に形成される）接合すべき回路の表面領域に亘って１ｍｍ以下、好ましくは１，０００Å以下の表面平坦度を有する。接合すべき回路の表面上の金属接合材料は、互いに鏡像関係をなすようにかつ図２ａ、図２ｂ、図２ｃおよび図５に示すような種々の垂直相互接続接点を形成するようにパターン化される。２つの回路基板を接合する工程により、２つのそれぞれの回路層すなわち基板間に垂直相互接続部が同時形成される。
【００５６】
回路層の熱拡散接合は、制御された圧力で、およびＨ2ＯおよびＯ2を殆ど含有しないＮ2のような大気成分を用いて、好ましくは機器のチャンバ内で行なわれる。接合機器は接合すべき基板のパターンと整合し、かつ接合材料として使用される金属の種類により必要とされる時間をかけてかつプログラム化された圧力と１つ以上の温度との１つの組を用いて、接合すべき基板を一体に押圧する。接合材料の厚さは、公称、５００〜１５，０００Åまたはこれ以上の範囲内にあり、好ましい厚さは１，５００Åである。基板の初期接合は、接合パターンの設計に基づいて、１〜７４０トルの負圧のように標準圧力より低い圧力で行なうのが好ましい。これにより、接合面間に内部負圧を維持でき、ひとたび外部大気圧に戻されるならば、接合の形成を更に補助しかつ接合の信頼性を高める。
【００５７】
好ましい接合材料は純粋アルミニウムまたはアルミニウムの合金であるが、アルミニウムに限定されるものではなく、例えば、Ｓｎ、Ｔｉ、Ｉｎ、Ｐｂ、Ｚｎ、Ｎｉ、Ｃｕ、Ｐｔ、Ａｕのような金属または許容できる温度および形成時間で許容できる表面接合拡散能力が得られるこれらの金属の合金を使用できる。接合材料は金属に限定されず、高導電性ポリシリコンのような接合材料（これらの或るものは、二酸化ケイ素のような非導電性材料である）の組合せで構成でき、接合材料の選択の先に例示したタイプは、回路層の接合方法に関する限定であると解するべきではない。
【００５８】
金属接合材料が、満足できる接合の形成を妨げるか、接合により形成される垂直相互接続部の抵抗を増大させる天然表面酸化物を形成する場合には、この酸化物を除去すべきである。接合機器は酸化物還元能力を有し、これにより接合材料の接合表面は天然表面酸化物がないものとなる。表面酸化物の還元を行なうガス雰囲気の形成方法は良く知られており、天然酸化物を除去する他の方法として、スパッタエッチング、プラズマエッチングまたはイオンミルエッチング等がある。接合材料としてアルミニウムが使用される場合には、接合表面上の約４０オングストロームの薄い天然アルミニウム酸化物膜は接合前に除去するのが好ましい。
【００５９】
３ＤＳメモリ回路の薄肉化された（実質的に可撓性のある）基板回路層は、一般的にメモリアレー回路であるが、薄肉化された基板回路層はメモリ回路に限定されるものではない。他の回路層の種類として、コントローラ回路、EEPROMのような不揮発性メモリ、グラフィックまたはデータベース処理等を行なう機能のようなマイクロプロセッサ論理機能およびアプリケーション特定論理機能を含む付加論理回路がある。このような回路層種類の選択は、回路設計の機能的条件に従ってなされるものであり、３ＤＳメモリ製造工程によって制限されるものではない。
【００６０】
薄肉化された（実質的に可撓性のある）基板回路層は、好ましくは、慣用的なメモリ回路製造に一般的に使用されている酸化ケイ素および窒化ケイ素からなる高応力誘電体とは異なり、低応力二酸化ケイ素誘電体および窒化ケイ素誘電体のような低応力（５×１０8ダイン／cm2）の誘電体で作られる。このような低応力誘電体は、本願に援用する、本発明者に係る米国特許第5,354,695号において詳細に説明されている。慣用的な応力レベルをもつ誘電体は３ＤＳ・ＤＲＡＭ回路のアセンブリに使用されているが、積層アセンブリが数層より多い層で形成される場合には、アセンブリの各層は、層の蒸着膜の正味応力が５×１０8ダイン／cm2以下になるように応力バランスをとらなければならない。個々に蒸着された膜の応力が、等しくはないがバランスのとれた小さい正味応力を形成すべく蒸着される方法を使用するよりは、本質的に低応力の蒸着膜を使用する方が好ましい製造方法である。
【００６１】
３ＤＳメモリデバイス製造順序（方法Ａ）
この製造順序は、幾つかの回路層が共通基板すなわち支持基板に接合され、次に所定位置で薄肉化されることを想定する。図１ａには、この結果得られる３ＤＳメモリ回路の一例が示されている。
【００６２】
１．第２回路基板の上面を共通基板に整合させかつ接合させる。
【００６３】
２Ａ．第２回路基板の裏面すなわち露出面を５０μｍ以下の厚さに研摩し、次に表面を研摩すなわち円滑化する。薄肉化された基板は、今や、実質的に可撓性のある基板となっている。
【００６４】
任意であるが、デバイスの組立て前に、半導体表面の下１μｍ以下〜数μｍの位置で、第２基板内にエッチストップを組み込むことができる。このエッチストップは、（本願に援用する、本発明者に係る米国特許第5,354,695号および第5,323,035号に開示された）ＧｅＢのようなエピタキシャル形に形成された膜で構成するか、第２基板の上面上のデバイス層の直ぐ下に、埋没酸化物または窒化物のバリヤエッチストップ層を形成するためのＯ2またはＮ2の低密度移植層で構成できる。基板の裏面の大きな部分を予備研摩した後、第２基板の裏面の残部が、エピタキシャル層または移植層の表面上に留まる化学浴内で選択的にエッチングされる。第２基板の薄肉化を完成するのに、必要に応じて、次の研摩工程およびＲＩＥ工程を使用することができる。
【００６５】
別の構成として、第２基板の裏面の大部分からクラックを除去するため、デバイスの製造前に第２基板の上面内に移植されるＨ2のような分離層（parting1ayer）を熱工程に使用することができる。
【００６６】
２Ｂ．別の構成として、第２基板は、アルミニウム、チタン、ＡｌＡｓ、ＫＢｒ等の分離層上にポリシリコントランジスタまたはＴＦＴで形成された回路で構成できる。次に、離型層(release layer)の活性化（溶解）時に第２基板の裏面が除去され、かつ必要に応じて、相互接続半導体加工工程が続けられる。
【００６７】
３．第２基板の接合面側に図４に示すような垂直相互接続部を形成すべく、第２基板の薄肉化された裏面を加工する。一般に、裏面加工は、誘電体および金属蒸着、リソグラフィーおよびＲＩＥの慣用的な半導体加工工程からなり、これらの順序は大きく変えることができる。また、裏面加工が完了すると、上面の接合材料のパターンと同じパターン化された金属層が得られ、付加回路基板、慣用的なＩ／Ｏ接合パッド（ワイヤボンディング）パターンのようなターミナルパターン、他のダイ（他の３ＤＳ回路または慣用ダイ）への３ＤＳメモリ回路の熱拡散接合用パターン、または挿入相互接続用の慣用ＤＣＡ（Direct Chip Attach、ダイレクトチップアタッチ）またはＦＣＡ（Flip-Chip Attach、フリップチップアタッチ）のその後の接合が容易になる。
【００６８】
図４により詳細に示すように、能動回路デバイスの製造中、酸化物マスク４０１が熱的に成長されるか、蒸着される。次に、垂直バス接点４０３が、例えば、ポリシリコンゲート形成工程と同様に、高ドープ形ポリシリコンから形成される。別の構成として、接点４０３は金属で形成することができる。次に、慣用的な加工方法を用いて、慣用的なＤＲＡＭ相互接続構造４１０が形成される。ＤＲＡＭ相互接続部には内部パッド４０５を設けることができる。ウェーハの「ＤＲＡＭ加工(DRAM processed)」部分４２０には、種々の誘電体層および金属層が含まれる。最終受動層４０７が蒸着され、次にバイアス４０９が形成される。次に、慣用ＣＭＰ加工を用いて平坦面４１１を得る。次に、最上金属層（例えば、メタル−３）内に接点４１３および接合面（図示せず）がパターン化される。
【００６９】
第２基板の裏面の接合および約１〜８mmのシリコン（または他の半導体）基板４１５への薄肉化の後に、接点４０３と整合するようにしてフィードスルー４１７が形成される。次に、受動層４１９および接点４２１が形成される。接点４１３の鏡像関係をなすようにして、他のウェーハの接合を可能にする接点４２１を形成することができる。
【００７０】
４．他の回路層を３ＤＳ回路積層体に接合すべき場合には、工程１〜３が反復される。
【００７１】
５Ａ．次に、完成された３ＤＳメモリ基板の回路が慣用的にダイに切断される（単体に分離される）。これにより図１ａに示す種類の回路が得られ、慣用集積回路と同様にパッケージされる。
【００７２】
５Ｂ．次に、完成された３ＤＳメモリ基板の回路が慣用的に切断され、上記工程１の回路基板の接合に使用される方法と同様にして、第２（慣用ＩＣ）ダイまたはＭＣＭ基板の表面に個々に整合されかつ（金属パターンを下にして）熱拡散接合される（慣用ダイまたはＭＣＭ基板は、３ＤＳメモリ基板より大きい領域を有しかつグラフィックコントローラ、ビデオコントローラまたはマイクロプロセッサを設けることができ、３ＤＳは他の回路の一部として埋入される）。この最終接合工程は、一般に、３ＤＳメモリ回路とダイまたはＭＣＭ基板との間に微粒子の相互接続部を組み込むが、慣用的な相互接続パターンを使用することもできる。また、３ＤＳメモリ回路は、ダイ形態をなす慣用ＩＣまたはＭＣＭ基板および慣用Ｉ／Ｏ相互接続部の形成に使用されるワイヤボンディングに直接接合できる。
【００７３】
３ＤＳメモリデバイス製造順序（方法Ｂ）
この製造順序は、回路基板が最初にトランスファ基板に接合され、薄肉化され、次に回路積層体の１つの層として共通基板に接合されることを想定する。次に、トランスファ基板が離型される。この方法は、方法Ａに比べて、最終回路積層体に接合される前に基板を薄肉化できるという長所を有し、かつ基板の回路層の同時薄肉化および垂直相互接続加工を行なうことができる。
【００７４】
１．離型剤(release)または分離層を用いて、第２回路基板をトランスファ基板に接合する。トランスファ基板は、高公差平行面（１μｍ以下のＴＴＶすなわち全圧分散量（Total Thickness Variance））を有しかつ分離作業を補助するため１列の小孔を穿けることができる。分離層は、接合金属のブランケット蒸着で形成できる。表面同士の正確な整合は不要である。
【００７５】
２．方法Ａの工程２Ａまたは２Ｂを遂行する。
【００７６】
３．第２基板の裏面を加工して、図４に示すように第２基板の接合された上面との相互接続部を形成する。裏面加工は、一般に、誘電体および金属蒸着、リソグラフィーおよびＲＩＥの慣用的な半導体加工工程からなり、これらの順序は大きく変えることができる。また、裏面加工が完了すると、共通基板の接合材料パターンと同じパターン化された金属層が得られ、その後の付加回路層の接合が容易になる。
【００７７】
４．第２回路を共通基板または支持基板（３ＤＳ積層体）に接合しかつトランスファ基板と第２回路との間の分離層を活性化させることによりトランスファ基板を離型させる。
【００７８】
５．今や露出された第２基板の上面を加工して、次の基板接合を行なうための相互接続部、すなわち慣用的なＩ／Ｏ接合（ワイヤボンディング）パッドパターン用ターミナルパターン、他のダイ（他の３ＤＳ回路または慣用ダイ）への３ＤＳメモリ回路の熱拡散接合用パターン、または慣用的な挿入相互接続用のＤＣＡ（Direct Chip Attach、ダイレクトチップアタッチ）またはＦＣＡ（Flip-Chip Attach、フリップチップアタッチ）を形成する。他の回路層を３ＤＳ回路積層体に接合すべき場合には、工程１〜４が反復される。
【００７９】
６．方法Ａの工程５Ａまたは５Ｂを遂行する。
【００８０】
３ＤＳメモリデバイスの歩留り向上方法 ３ＤＳ回路は、垂直方向に組み立てられたＭＣＭ（Multi-Chip Module、マルチチップ・モジュール）であると考えることができ、ＭＣＭと同様に、最終歩留りは、完成された３ＤＳ回路における各部品回路（層）の歩留り確率を掛けたもの（積）である。３ＤＳ回路は、単一メモリＩＣ内での組合せ使用における相乗効果を呈する幾つかの歩留り改善法を使用する。３ＤＳメモリ回路に使用される歩留り改善法には、小さいメモリアレーブロックサイズ、物理的にユニークなすなわち別々の垂直バス相互接続部を使用するメモリアレーブロック電気絶縁、イントラ・メモリアレーブロック・ゲートライン・スペアリング（intra memory array block gate-line sparing）、メモリアレー層スペアリング（イントラ・ブロック・ゲートライン・スペアリング）、コントローラスペアリングおよびECC（Error Correcting Codes）がある。用語「スペアリング」は、余剰要素での置換を意味するのに使用される。
【００８１】
メモリアレーブロックの選択されたサイズは、３ＤＳメモリ回路の歩留り方程式における第１構成要素である。各メモリアレーブロックは、コントローラ回路により個々に（一意的に）アクセスおよび給電され、かつ別のメモリアレー層上のメモリアレーブロック以外に、同じメモリアレー層上のメモリアレーブロックを含む他のそれぞれのメモリアレーブロックとは物理的に独立している。メモリアレーブロックのサイズは、一般に、５mm2より小さい（好ましくは３mm2以下）が、特定サイズに限定されるものではない。ほぼ全てのＩＣ製造方法について、メモリアレーブロックのサイズ、そのＮＭＯＳまたはＰＭＯＳ製造方法の簡単さ、および他の各メモリアレーブロックからのその物理的独立性は、控え目に見積もって公称99.5％以上の歩留りを与える。この歩留りは、切断されまたは短絡された相互接続ラインすなわち故障したメモリセルのようなメモリアレーブロックにおける最大の欠陥は、余剰ゲートラインのイントラブロックまたはインターブロック組からスペアリング（置換）されるということを想定している。完成したメモリアレーブロックを使用不能にするメモリアレーブロックの大きな欠陥は、余剰メモリアレー層からのブロックの完全なスペアリングまたは３ＤＳ回路の排除をもたらす。
【００８２】
３ＤＳ・ＤＲＡＭ回路の例では、メモリアレーブロックの積層体の歩留りは、歩留り方程式ＹS＝〔｛１−（１−Ｐy）2｝n〕bにより計算される。ここで、ｎはＤＲＡＭアレー層の数、ｂは単位ＤＲＡＭアレー当たりのブロック数、Ｐyは領域が３mm2以下のＤＲＡＭアレーブロックの有効歩留り（確率）である。ＤＲＡＭアレーブロックラインおよび１つの余剰ＤＲＡＭアレー層のゲートラインについて４％のＤＲＡＭアレーブロック余剰かあり、かつ単位層当たりのブロックの数は６４であると仮定すると、積層体におけるメモリアレー層の数は１７、Ｐyの有効値は0.995であり、この場合、完成したメモリアレー（全メモリアレーブロックの積層体を含む）の積層体歩留りＹSは97.47％となる。
【００８３】
次に、ＹSメモリアレー積層体の歩留りに、コントローラの歩留りＹCを掛ける。ダイサイズが５０mm2以下であると仮定すると、0.5μｍのＢｉＣＭＯＳすなわち混合信号加工法により製造されるコントローラのリーズナブルなＹCは６５〜８５％の範囲となり、63.4〜82.8％の正味３ＤＳメモリ回路歩留りが得られる。
【００８４】
余剰のコントローラ回路層が３ＤＳメモリ積層体に付加されるならば、歩留り確率は85.7〜95.2％の範囲になるであろう。
【００８５】
メモリアレーブロックの有効歩留りは、ＥＣＣ論理の任意の使用により更に高められるであろう。ＥＣＣ論理は、データビットの或るグループのサイズについてのデータビット誤差を矯正する。ＥＣＣ論理の作動に必要なシンドロームビットは、垂直方向に関連するブロック積層体における任意のメモリアレー層の余剰ゲートラインに記憶されるであろう。また、必要ならば、ＥＣＣシンドロームビットの記憶に適合させるため、付加メモリアレー層を回路に付加することができる。
【００８６】
優れた３ＤＳメモリデバイスコントローラの能力 慣用的なメモリ回路と比較して、３ＤＳメモリコントローラ回路は、コントローラ回路に利用できる付加領域による種々の優れた能力および種々の混合信号加工製造技術の利用可能性を有している。これらの能力のうちの幾つかは、ゲートラインアドレス割当て、バーチャルアドレス変換、プログラム可能なアドレス・ウィンドウィングまたはマッピング、ＥＣＣ、データ圧縮および多レベル記憶についてのメモリセルの自己試験である。
【００８７】
ダイナミックゲートラインアドレス割当て（dynamic gate-line address assignment）は、プログラム可能なゲートを使用して、層およびゲートラインが、読出し／書込み作動ができるようにすることである。これにより、メモリ記憶の物理的順序を、記憶されたメモリとは別のものにする、すなわち異ならせることができる。
【００８８】
各世代のメモリデバイスの試験は、試験コストを非常に増大させている。３ＤＳメモリコントローラは、種々のメモリアレーブロックの内部試験（自己試験）を遂行するのに充分な制御論理を組み込むことにより試験コストを低減させる。
【００８９】
慣用的なＡＴＥ法での回路試験は、コントローラ回路機能の確認にのみ必要である。内部試験の範囲は、各層上での各メモリアレーブロックの種々のゲートラインに対応するユニークアドレスのプログラム可能な（ダイナミック）割当てまで更に拡大される。３ＤＳコントローラ回路の自己試験能力は、３ＤＳメモリ回路の寿命がある間は、診断ツールとして、および３ＤＳメモリ回路が製品に使用された後に故障したゲートラインのアドレスを再構成（スペアリング）することにより回路の信頼性を高める手段としていつでも使用できる。
【００９０】
ＥＣＣは、コントローラ回路内に含まれる場合には、プログラミング信号により可能または不能にされる回路能力であるか、専用化された機能をもつ回路能力である。
【００９１】
データ圧縮論理は、３ＤＳメモリアレーに記憶できる全データ量を増大させることができる。この目的に利用できる種々のデータ圧縮法が広く知られている。
【００９２】
大形センスアンプはより大きいダイナミック性能が得られ、メモリセルからのより高速な読出し作動を可能にする。大形センスアンプは、各メモリセルに１ビット以上の情報を記憶（多レベル記憶）する能力を与えることが期待される。この能力は、フラッシュＥＰＲＯＭのような不揮発性メモリセル回路では既に実証されている。多レベル記憶はまた、４ＧｂｉｔＤＲＡＭ世代の回路に使用することが提案されている。
【００９３】
当業者ならば、本発明の精神または本質的特徴から逸脱することなく、本発明を他の特定形態で具現できることは明白であろう。従って、本願に開示する実施形態はあらゆる点で例示であって、限定的なものではないと考えるべきである。
【００９４】
本発明の範囲は、上記説明ではなく請求の範囲に記載されており、本発明の意味および均等範囲内のあらゆる変更は本発明の範囲に包含されるものである。
【符号の説明】
【００９５】
１００ メモリデバイス、１０１ コントローラ回路、１０３ メモリアレー回路層、１０５ａ、１０５ｂ 相互連結層、１０７ａ、１０７ｂ パターン。
【特許請求の範囲】
【請求項１】
半導体基板、メモリコントローラ層および複数のメモリ層を有して構成される積層形集積回路メモリを用いて情報処理する方法であって、
該方法は、
メモリアクセスを開始するステップと、
該メモリコントローラ層と、複数のメモリブロックのそれぞれの内の選択された格納位置との間でデータを垂直方向に独立してルーティングするステップとを包含する、方法。
【請求項２】
１つのメモリアクセス中に、前記複数のメモリ層からデータにアクセスするステップをさらに包含する、請求項１に記載の方法。
【請求項３】
欠陥部分を有する１つのメモリ層からのデータの代わりに、他のメモリ層からのデータが用いられる、請求項２に記載の方法。
【請求項４】
１つのメモリ層からのデータが用いられて、他のメモリ層からのデータに対してＥＣＣ処理を実行する、請求項２に記載の方法。
【請求項５】
前記選択された格納位置からのデータを前記メモリコントローラ層内で受信するステップと、
各選択された格納位置に対して、少なくとも４つの電圧レベルを区別することにより、少なくとも２つのデータビットを生成するステップとをさらに包含する、請求項１に記載の方法。
【請求項６】
データを前記メモリコントローラ層内で受信するステップと、
該データをデコンプレッションするステップとをさらに包含する、請求項１に記載の方法。
【請求項７】
データを前記メモリコントローラ層内で圧縮するステップと、
該データを前記選択されたメモリ位置に書き込むステップとをさらに包含する、請求項１に記載の方法。
【請求項８】
メモリ回路およびメモリコントローラ回路のうちの一方が形成された第１の基板と、
前記メモリ回路および該メモリコントローラ回路の他方が形成され、該第１の基板にボンディングされている少なくとも１つの実質的に可撓性の基板と、を備えた積層形集積回路メモリであって、
前記第１の基板と前記実質的に可塑性の基板の少なくとも１つが、当該基板の第１の表面から反対側の表面に伸びる垂直相互接続部を有し、
前記垂直相互接続部が、導電性中心部分と、前記導電性中心部分の周囲に位置する絶縁性部分とを有することを特徴とする積層形集積回路メモリ。
【請求項９】
前記第１の基板には前記メモリ回路が形成されており、前記第１の基板は、メモリ回路基板の積層体の一部であり、前記実質的に可撓性の基板には前記メモリコントローラ回路が形成されている、請求項８に記載の装置。
【請求項１０】
前記第１の基板および前記実質的に可撓性の基板は、単体化されたダイであり、前記実質的に可撓性の基板は、前記第１の基板より大きい領域を有する、請求項９に記載の装置。
【請求項１１】
前記実質的に可撓性の基板には、前記メモリコントローラ回路から離れて付加回路が形成されている、請求項１０に記載の装置。
【請求項１２】
前記付加回路は、グラフィックディスプレイ・サブシステムの一部である、請求項１１に記載の装置。
【請求項１３】
記付加回路は、マイクロプロセッサを含む、請求項１１に記載の装置。
【請求項１４】
前記実質的に可撓性の基板は、メモリＩ/Ｏパッドを有する、請求項８に記載の装置。
【請求項１５】
前記メモリ回路は、前記可撓性の基板の上面に近接して形成されており、該上面は、前記第１の基板にボンディングされており、前記メモリＩ/Ｏパッドは、該可撓性の基板の反対側裏面に近接して形成されている、請求項１４に記載の装置。
【請求項１６】
前記メモリ回路および前記メモリコントローラ回路は、前記垂直相互接続部によって結合されている、請求項８に記載の装置。
【請求項１７】
前記垂直相互接続部は、１００μｍ未満のピッチで形成された垂直相互接続部を含む、請求項１６に記載の装置。
【請求項１８】
前記垂直相互接続部のうちの少なくともいくつかは、二次元で配列されている、請求項１６に記載の装置。
【請求項１９】
前記メモリ回路は、二次元配列のメモリブロックを含み、各メモリブロックには、垂直相互接続部の配列が近接して形成されており、該垂直相互接続部の配列は、該メモリブロックを前記メモリコントローラに結合する第１のポートを形成する、請求項１７に記載の装置。
【請求項２０】
少なくともいくつかのメモリブロックには、前記垂直相互接続部の配列が近接して形成されており、該垂直相互接続部の配列は、前記メモリブロックを前記メモリコントローラに結合する第２のポートを形成する、請求項１９に記載の装置。
【請求項２１】
前記メモリ回路のうちの少なくとも１つは、冗長メモリ位置を提供する、請求項８に記載の装置。
【請求項２２】
冗長メモリ回路が形成された実質的に可撓性の付加基板をさらに備えている、請求項２１に記載の装置。
【請求項２３】
前記メモリコントローラ回路は、ＥＣＣ論理を含み、ＥＣＣシンドロームを前記冗長メモリ回路内に格納するようにプログラムされている、請求項２２に記載の装置。
【請求項２４】
前記メモリコントローラ回路は、前記メモリ回路を試験するための論理を含む、請求項２１に記載の装置。
【請求項２５】
前記メモリコントローラ回路は、前記メモリ回路内の欠陥メモリ位置を冗長メモリ位置と置き換えるようにプログラムされている、請求項２４に記載の装置。
【請求項２６】
前記メモリコントローラ回路は、バーチャルメモリ管理、間接アドレシング、内容アドレシング、データ圧縮、データデコンプレッション、グラフィックアクセラレーション、オーディオエンコーディング、オーディオデコーディング、ビデオエンコーディング、ビデオデコーディング、音声認識、筆跡認識、電力管理およびデータベース処理の機能のうちの少なくとも１つを実行するための論理を含む、請求項８に記載の装置。
【請求項２７】
冗長メモリコントローラが形成され、前記実質的に可撓性の基板にボンディングされている第２の基板をさらに備えている、請求項８に記載の装置。
【請求項２８】
マイクロプロセッサが形成され、前記実質的に可撓性の基板にボンディングされている第２の基板をさらに備えている、請求項８に記載の装置。
【請求項２９】
前記メモリコントローラ回路は、前記メモリ回路のデータラインに結合されているセンスアンプを含む、請求項８に記載の装置。
【請求項３０】
前記センスアンプは、２つより多い信号レベルを区別し、各センスアンプは、複数レベルの出力信号を生成する、請求項２９に記載の装置。
【請求項３１】
前記センスアンプは、１０ｎｓ以下のスイッチング速度を示すようにサイズ化されている、請求項２９に記載の装置。
【請求項３２】
前記第１の基板と前記実質的に可塑性の基板の少なくとも１つが、５×１０８ダイン／ｃｍ２以下の応力の誘電体層で構成されていることを特徴とする請求項８に記載の装置
【請求項１】
半導体基板、メモリコントローラ層および複数のメモリ層を有して構成される積層形集積回路メモリを用いて情報処理する方法であって、
該方法は、
メモリアクセスを開始するステップと、
該メモリコントローラ層と、複数のメモリブロックのそれぞれの内の選択された格納位置との間でデータを垂直方向に独立してルーティングするステップとを包含する、方法。
【請求項２】
１つのメモリアクセス中に、前記複数のメモリ層からデータにアクセスするステップをさらに包含する、請求項１に記載の方法。
【請求項３】
欠陥部分を有する１つのメモリ層からのデータの代わりに、他のメモリ層からのデータが用いられる、請求項２に記載の方法。
【請求項４】
１つのメモリ層からのデータが用いられて、他のメモリ層からのデータに対してＥＣＣ処理を実行する、請求項２に記載の方法。
【請求項５】
前記選択された格納位置からのデータを前記メモリコントローラ層内で受信するステップと、
各選択された格納位置に対して、少なくとも４つの電圧レベルを区別することにより、少なくとも２つのデータビットを生成するステップとをさらに包含する、請求項１に記載の方法。
【請求項６】
データを前記メモリコントローラ層内で受信するステップと、
該データをデコンプレッションするステップとをさらに包含する、請求項１に記載の方法。
【請求項７】
データを前記メモリコントローラ層内で圧縮するステップと、
該データを前記選択されたメモリ位置に書き込むステップとをさらに包含する、請求項１に記載の方法。
【請求項８】
メモリ回路およびメモリコントローラ回路のうちの一方が形成された第１の基板と、
前記メモリ回路および該メモリコントローラ回路の他方が形成され、該第１の基板にボンディングされている少なくとも１つの実質的に可撓性の基板と、を備えた積層形集積回路メモリであって、
前記第１の基板と前記実質的に可塑性の基板の少なくとも１つが、当該基板の第１の表面から反対側の表面に伸びる垂直相互接続部を有し、
前記垂直相互接続部が、導電性中心部分と、前記導電性中心部分の周囲に位置する絶縁性部分とを有することを特徴とする積層形集積回路メモリ。
【請求項９】
前記第１の基板には前記メモリ回路が形成されており、前記第１の基板は、メモリ回路基板の積層体の一部であり、前記実質的に可撓性の基板には前記メモリコントローラ回路が形成されている、請求項８に記載の装置。
【請求項１０】
前記第１の基板および前記実質的に可撓性の基板は、単体化されたダイであり、前記実質的に可撓性の基板は、前記第１の基板より大きい領域を有する、請求項９に記載の装置。
【請求項１１】
前記実質的に可撓性の基板には、前記メモリコントローラ回路から離れて付加回路が形成されている、請求項１０に記載の装置。
【請求項１２】
前記付加回路は、グラフィックディスプレイ・サブシステムの一部である、請求項１１に記載の装置。
【請求項１３】
記付加回路は、マイクロプロセッサを含む、請求項１１に記載の装置。
【請求項１４】
前記実質的に可撓性の基板は、メモリＩ/Ｏパッドを有する、請求項８に記載の装置。
【請求項１５】
前記メモリ回路は、前記可撓性の基板の上面に近接して形成されており、該上面は、前記第１の基板にボンディングされており、前記メモリＩ/Ｏパッドは、該可撓性の基板の反対側裏面に近接して形成されている、請求項１４に記載の装置。
【請求項１６】
前記メモリ回路および前記メモリコントローラ回路は、前記垂直相互接続部によって結合されている、請求項８に記載の装置。
【請求項１７】
前記垂直相互接続部は、１００μｍ未満のピッチで形成された垂直相互接続部を含む、請求項１６に記載の装置。
【請求項１８】
前記垂直相互接続部のうちの少なくともいくつかは、二次元で配列されている、請求項１６に記載の装置。
【請求項１９】
前記メモリ回路は、二次元配列のメモリブロックを含み、各メモリブロックには、垂直相互接続部の配列が近接して形成されており、該垂直相互接続部の配列は、該メモリブロックを前記メモリコントローラに結合する第１のポートを形成する、請求項１７に記載の装置。
【請求項２０】
少なくともいくつかのメモリブロックには、前記垂直相互接続部の配列が近接して形成されており、該垂直相互接続部の配列は、前記メモリブロックを前記メモリコントローラに結合する第２のポートを形成する、請求項１９に記載の装置。
【請求項２１】
前記メモリ回路のうちの少なくとも１つは、冗長メモリ位置を提供する、請求項８に記載の装置。
【請求項２２】
冗長メモリ回路が形成された実質的に可撓性の付加基板をさらに備えている、請求項２１に記載の装置。
【請求項２３】
前記メモリコントローラ回路は、ＥＣＣ論理を含み、ＥＣＣシンドロームを前記冗長メモリ回路内に格納するようにプログラムされている、請求項２２に記載の装置。
【請求項２４】
前記メモリコントローラ回路は、前記メモリ回路を試験するための論理を含む、請求項２１に記載の装置。
【請求項２５】
前記メモリコントローラ回路は、前記メモリ回路内の欠陥メモリ位置を冗長メモリ位置と置き換えるようにプログラムされている、請求項２４に記載の装置。
【請求項２６】
前記メモリコントローラ回路は、バーチャルメモリ管理、間接アドレシング、内容アドレシング、データ圧縮、データデコンプレッション、グラフィックアクセラレーション、オーディオエンコーディング、オーディオデコーディング、ビデオエンコーディング、ビデオデコーディング、音声認識、筆跡認識、電力管理およびデータベース処理の機能のうちの少なくとも１つを実行するための論理を含む、請求項８に記載の装置。
【請求項２７】
冗長メモリコントローラが形成され、前記実質的に可撓性の基板にボンディングされている第２の基板をさらに備えている、請求項８に記載の装置。
【請求項２８】
マイクロプロセッサが形成され、前記実質的に可撓性の基板にボンディングされている第２の基板をさらに備えている、請求項８に記載の装置。
【請求項２９】
前記メモリコントローラ回路は、前記メモリ回路のデータラインに結合されているセンスアンプを含む、請求項８に記載の装置。
【請求項３０】
前記センスアンプは、２つより多い信号レベルを区別し、各センスアンプは、複数レベルの出力信号を生成する、請求項２９に記載の装置。
【請求項３１】
前記センスアンプは、１０ｎｓ以下のスイッチング速度を示すようにサイズ化されている、請求項２９に記載の装置。
【請求項３２】
前記第１の基板と前記実質的に可塑性の基板の少なくとも１つが、５×１０８ダイン／ｃｍ２以下の応力の誘電体層で構成されていることを特徴とする請求項８に記載の装置
【図１ａ】
【図１ｂ】
【図１ｃ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図３】
【図４】
【図５】
【図１ｂ】
【図１ｃ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１８１１７６（Ｐ２０１１−１８１１７６Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１１−１１９２１２（Ｐ２０１１−１１９２１２）
【出願日】平成２３年５月２７日（２０１１．５．２７）
【分割の表示】特願２００８−１３１８８（Ｐ２００８−１３１８８）の分割
【原出願日】平成１０年４月３日（１９９８．４．３）
【出願人】（５０７４２１９３５）
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２３年５月２７日（２０１１．５．２７）
【分割の表示】特願２００８−１３１８８（Ｐ２００８−１３１８８）の分割
【原出願日】平成１０年４月３日（１９９８．４．３）
【出願人】（５０７４２１９３５）
【Ｆターム（参考）】
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