【課題】ワード線の選択回路のサイズを縮小することにより、半導体装置のサイズを縮小する。
【解決手段】メインワード線は、複数のグループに分類され、メインワードドライバはアドレス情報にしたがってメインワード線を選択する。４本のメインワード線ＭＷＬ０〜ＭＷＬ３から構成される１つのグループが、１つのレベルシフタ１１８を共有する。アドレス情報は、グループ選択のための第１アドレスとメインワード線選択のための第２アドレスを含む。メインワードドライバは、第１アドレスにしたがって、第１グループ選択回路や第２グループ選択回路１２８ａを選択し、選択された第２グループ選択回路１２８ａのレベルシフタ１１８は活性電位（ローレベル）を出力する。そして、選択された第２グループ選択回路１２８ａに所属する複数のメインワード線ＭＷＬ０〜ＭＷＬ３のうちの１本が第２アドレスＡ３，Ａ４により選択される。 （もっと読む）

【課題】複数個のメモリチップが積層された構造を有する半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、複数のビットラインと複数のワードラインとの交差点に複数個のメモリセルが配列される複数個のメモリチップが垂直方向に積層され、いずれか一つのメモリチップには複数個のメモリチップの各々に配列された複数のビットラインと連結されアクティブにされるメモリチップのビットラインをイネーブルさせるためのビットラインセンスアンプと、複数個のメモリチップの各々に配列された複数のワードラインと連結されアクティブされるメモリチップのワードラインをイネーブルさせるためのサブワードラインドライバを含み、ビットラインセンスアンプとサブワードラインドライバがいずれか一つのメモリチップに備わる。 （もっと読む）

【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。メモリブロックＭＢ＿ｎ＿ｍはサブビット線ＳＢＬ＿ｎ＿ｍと書き込みスイッチと複数のメモリセルを有する。サブビット線ＳＢＬ＿ｎ＿ｍと隣接するサブビット線ＳＢＬ＿ｎ＋１＿ｍは２つのインバータと２つの選択スイッチよりなる増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍに接続し、増幅回路は選択スイッチによりその回路構成を変更できる。また、増幅回路は読み出しスイッチを介してビット線ＢＬ＿ｍに接続する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける半導体装置を提供する。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタ１０２は、半導体特性を示す金属酸化物により設けられ、下部のトランジスタ１００が有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、ゲート電極層と同一の層の一部を上部のトランジスタ１０２のバックゲートＢＧとして機能させる。下部のトランジスタ１００は、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタ１０２のソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。 （もっと読む）

【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】回路規模が小さい階層型ＤＲＡＭを提供すること。
【解決手段】それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、前記行方向または前記列方向に並べて配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ビット線構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する階層スイッチＳＷを備えている。階層スイッチＳＷの制御のため、ローカルスイッチ制御線ＬＳＬとメインスイッチ制御線ＭＳＬが配置される。ローカルスイッチ制御線ＬＳＬはローカルスイッチドライバＬＳＤにより駆動され、メインスイッチ制御線ＭＳＬはメインスイッチドライバＭＳＤにより選択的に活性化される。メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、階層スイッチＬＳＷによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続が制御され、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。プリチャージ動作時には、階層スイッチＬＳＷが導通している状態で、グローバルビット線ＧＢＬの側のプリチャージ回路（不図示）によりプリチャージ電圧がグローバルビット線ＧＢＬに供給される。所定時間が経過してローカルビット線ＬＢＬの電位がプリチャージ電圧に収束すると、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。 （もっと読む）

【課題】 半導体装置のレイアウト面積を大きくすることなく、内部電源回路の電流供給能力の向上を可能にする。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。 （もっと読む）

【課題】 レイアウト面積の増加を抑制しつつ、更なる高速動作を可能にする半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１４１と、半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線５０１と、半導体基板上に形成された第１の絶縁層１４２と、第１の絶縁層上に形成された第１のグローバルビット線ＧＢＬと、第１の絶縁層中に形成され、第１のローカルビット線の一端と第１のグローバルビット線とを接続する第１の経路５０２と、第１の絶縁層中に形成され、第１のローカルビット線の他端と第１のグローバルビット線とを接続する第２の経路５０３とを備えている。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる。
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）

【課題】ビット線が階層化された半導体装置において、端部に位置するメモリマットを他のメモリマットと同様に扱えるよう構成する。
【解決手段】グローバルビット線ＧＢＬ及びそれより短いダミーグローバルビット線ＤＧＢＬと、これらの電位差を増幅するセンスアンプＳＡと、階層スイッチＳＷを介してグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬをそれぞれ含む複数のメモリブロックＭＢと、ダミー階層スイッチＤＳＷを介してダミーグローバルビット線ＤＧＢＬに接続されるＬＢＬと同じ長さのダミーローカルビット線ＤＬＢＬを含むダミーメモリブロックＤＭＢと、階層スイッチＳＷのいずれか及びダミー階層スイッチＤＳＷを活性化させる制御回路１００とを備える。これにより、端部に位置するメモリマットと他のメモリマットとを同じ記憶容量とすることが可能となる。 （もっと読む）

【課題】階層化メモリセルアレイにおける信号電圧の判定タイミングを適切に制御して消費電力を低減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセルＭＣの信号を伝送する第１のビット線ＬＢＬと、第１のビット線ＬＢＬの伝送信号を増幅して増幅素子を含む第１のセンスアンプ２１と、第１のビット線ＬＢＬと選択的に接続される第２のビット線ＧＢＬと、第２のビット線の信号電圧のレベルを判定する第２のセンスアンプ２２と、第１のセンスアンプ２１の増幅動作中に信号電圧の判定タイミングを制御するセンスアンプ制御回路としてのレプリカ回路１４を備えている。この判定タイミングは、通常動作時には第１のタイミングに設定され、リフレッシュ動作時には第１のタイミングより遅延した第２のタイミングに設定され、リフレッシュの間隔を長くして消費電力を低減することができる。 （もっと読む）

【課題】
同一の機能を実行する構成要素を複数個積層して構成した電子回路装置において、各構成要素に構成要素を特定する情報を予め持たせることなく、制御要素が積層された複数の構成要素から任意の構成要素を選択することを可能とする。
【解決手段】
各構成要素に順序論理回路を設け、前段に積層された構成要素、或いは制御要素から送信された制御データにより順序論理回路の状態を変更することにより、制御対象の構成要素の状態を制御要素による選択を受け付ける状態に設定する。 （もっと読む）

【課題】複数の外部ポートを有する多重平面階層構造のメモリアーキテクチャを提供する。
【解決手段】多重階層平面を有するマルチポートメモリアーキテクチャは、典型的には最下位階層平面において１ポートメモリセルを有している。その上の各階層平面におけるメモリブロックは、それぞれすぐ下の階層平面におけるメモリブロックによって構成されている。多重階層平面を有する所定のマルチポートメモリアーキテクチャによって、チップ上の所要面積が低減される。階層平面におけるメモリブロックは要求に応じてメモリブロックマトリクス、交換ネットワーク、バンク技術構成等として配置することができる。このようにして、適用事例ごとに最大限の設計自由度が得られる。さらにこのマルチポートメモリアーキテクチャは、アクセスコンフリクトを処理するための回路を有している。 （もっと読む）

【課題】本発明は、半導体メモリ装置に関し、より詳しくは、複数のサブバンクからなる複数のバンクを含む半導体メモリ装置に関する。
【解決手段】本発明の半導体メモリ装置 は、データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなるスタックバンク構造体、及びスタックバンク構造体の一側に配置され、サブバンクのコラム関連信号を同時に制御するコントロールブロックを含む。他の発明は、一定間隔をおいて複数配置され、複数のサブバンクからなるスタックバンク構造体と、スタックバンク構造体を構成するサブバンクのコラム関連信号を全部制御するコントロールブロックと、スタックバンク構造体間に配置される複数のグローバル入出力ラインとを含む。 （もっと読む）

【課題】本発明は、面積マージンを増加させる半導体メモリ装置を提供する。
【解決手段】本発明の半導体メモリ装置は、複数のメモリセルを含む第１のメモリセル領域及び複数のメモリセルを含み、第１のメモリセル領域に隣接して配置される第２のメモリセル領域と、第１のメモリセル領域及び第２のメモリセル領域とデータ入出力動作を行うサブ−ローカルデータバスと、及び、第１のメモリセル領域と第２のメモリセル領域との間に配置され、サブ−ローカルデータバスとデータ入出力動作を行い、それぞれ第１のデータ入出力センスアンプと第２のデータ入出力センスアンプとに接続される第１のローカルデータバス及び第２のローカルデータバスを含む。 （もっと読む）

【課題】リードライトアンプ部分への入力信号の本数を減少させることにより、チップサイズを小さくした半導体記憶装置を提供する。
【解決手段】４ビットプリフェッチ動作のＤＤＲにおいて、カラムアドレスの下位２ビットの信号Ｙ０／Ｙ１で分離された４つのデータＤ０〜Ｄ３をデータバスＲＷＢＳに転送する際に、ＤＱ部１０から先に出力される２データ（前サイクルのデータ）と後に出力される２データ（後サイクルのデータ）の判定を、データセレクタ(１３Ａ、１３Ｂ)の部分においてＹ１信号のみにより行う。また、ＲＷＢＳ転送後のデータに対し、ＤＱ部１０のＹ０セレクタ＆ＲＷＢＳセレクタ１４においてＹ０信号により順番を切り替える。 （もっと読む）