半導体装置
【課題】ワード線の選択回路のサイズを縮小することにより、半導体装置のサイズを縮小する。
【解決手段】メインワード線は、複数のグループに分類され、メインワードドライバはアドレス情報にしたがってメインワード線を選択する。４本のメインワード線ＭＷＬ０〜ＭＷＬ３から構成される１つのグループが、１つのレベルシフタ１１８を共有する。アドレス情報は、グループ選択のための第１アドレスとメインワード線選択のための第２アドレスを含む。メインワードドライバは、第１アドレスにしたがって、第１グループ選択回路や第２グループ選択回路１２８ａを選択し、選択された第２グループ選択回路１２８ａのレベルシフタ１１８は活性電位（ローレベル）を出力する。そして、選択された第２グループ選択回路１２８ａに所属する複数のメインワード線ＭＷＬ０〜ＭＷＬ３のうちの１本が第２アドレスＡ３，Ａ４により選択される。
【解決手段】メインワード線は、複数のグループに分類され、メインワードドライバはアドレス情報にしたがってメインワード線を選択する。４本のメインワード線ＭＷＬ０〜ＭＷＬ３から構成される１つのグループが、１つのレベルシフタ１１８を共有する。アドレス情報は、グループ選択のための第１アドレスとメインワード線選択のための第２アドレスを含む。メインワードドライバは、第１アドレスにしたがって、第１グループ選択回路や第２グループ選択回路１２８ａを選択し、選択された第２グループ選択回路１２８ａのレベルシフタ１１８は活性電位（ローレベル）を出力する。そして、選択された第２グループ選択回路１２８ａに所属する複数のメインワード線ＭＷＬ０〜ＭＷＬ３のうちの１本が第２アドレスＡ３，Ａ４により選択される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体装置におけるワード線の選択制御に関する。
【背景技術】
【０００２】
近年、電子機器には、半導体装置が内蔵されるものが増加し、その半導体装置には、記憶装置としてDynamic Random Access Memory（DRAM）が一般的に用いられる。ＤＲＡＭは、複数のワード線と複数のビット線の交点に配置されたメモリセルに電荷を保持することによりデータを記憶する。したがって、所望のメモリセルへのアクセスは、アドレス情報に基づきワード線およびビット線を選択することにより行なわれる。
【０００３】
ワード線は、ワードドライバに接続される。ワードドライバは、入力されるアドレス情報に基づいてワード線を選択・駆動する。なお、メモリセルとワードドライバの関連技術は、特許文献１〜３に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１１１９４４号公報
【特許文献２】特開平１１−６８０６３号公報
【特許文献３】特開２００８−１３５０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセルの高集積化にともない、ワード線の数が増加し、それを駆動するワードドライバの負担も大きくなりつつある。ワードドライバの数を増やすと、半導体装置の回路規模が大きくなってしまう。また、ワードドライバの繰り返し方向のサイズはメモリセルのサイズの制約を受けるため、メモリセルの高集積化とともにワードドライバ用に確保できるサイズも減少する。この結果、限られた繰り返しピッチと限られた配線層のもとでは、１つのワードドライバの両側からワード線を引き出すのは困難となっていた。そこで、単純に片側のみからワード線を引き出すワードドライバを２つ並置することでこのような問題に対応することが多い。しかしながら、繰り返しピッチが更に小さくなり、メモリセルのほうがドライバよりも加工上の縮小率が大きくなると、ワードドライバを２つ並べる配置方法は半導体装置の回路規模をいっそう縮小する上での制約となりつつある。
【０００６】
なお、階層ワード線構造では、ワード線は、メインワード線（ＭＷＬ：Main-Word Line）とサブワード線（ＳＷＬ：Sub-Word Line）から構成される。メインワード線には複数のサブワード線が対応付けられている。アドレス情報に基づき、メインワード線が選択され、選択されたメインワード線に対応付けられている複数のサブワード線から１本のサブワード線が選択される。このような、階層ワード線構造のメモリにおいても、メインワード線とメインワードドライバについて、同様の問題が発生する。
【課題を解決するための手段】
【０００７】
本発明における半導体装置は、複数のグループに分類される複数のワード線と、アドレスにしたがってワード線を選択する選択回路を備える。選択回路においては、グループごとにレベルシフタが設けられる。アドレスは、グループを選択するための第１アドレスと選択したグループにおいてワード線を選択するための第２アドレスを含む。選択回路は、第１アドレスにより選択されたグループのレベルシフタによりワード線の活性電位を供給し、更に、選択されたグループに属する複数のワード線のうち第２アドレスにより選択されたワード線に活性電位を供給することにより、ワード線を選択する。
【発明の効果】
【０００８】
本発明によれば、ワード線の選択回路のサイズを縮小することにより、半導体装置のサイズを縮小しやすくなる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置におけるメモリセルバンクの配置図である。
【図２】半導体装置におけるメモリセルアレイとその周辺の回路図である。
【図３】メモリマットとその周辺の回路図である。
【図４】一般的なメインワードドライバの回路図である。
【図５】図４のメインワードドライバにおける第１グループ選択回路の回路図である。
【図６】一般的なメモリセルアレイとメインワードドライバのレイアウト図である。
【図７】本実施形態におけるメインワードドライバの回路図である。
【図８】本実施形態における第１グループ選択回路の回路図である。
【図９】本実施形態における第２グループ選択回路の回路図である。
【図１０】本実施形態におけるメモリセルアレイとメインワードドライバのレイアウト図である。
【図１１】隣り合う第２グループ選択回路とメインワード線の関係を示すレイアウト図である。
【図１２】第２グループ選択回路とメインワード線の関係をより詳細に示す配線図である。
【図１３】図５に示す一般的な第１グループ選択回路をゲート表現した図である。
【図１４】図７に示す本実施形態における第２グループ選択回路をゲート表現した図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてＤＲＡＭを対象として説明するが、本発明はＤＲＡＭに限定されるものではない。また、本実施形態においてはメインワード線の選択を対象として説明するが、メインワード線以外の信号線選択に対しても本発明を適用可能である。
【００１１】
図１は、半導体装置１００におけるメモリバンクの配置図である。図２は、半導体装置１００におけるメモリセルアレイ１０８とその周辺の回路図である。図２は、図１において点線で囲った部分の拡大図である。メモリセルアレイ１０８は、複数のメモリバンク１０６を有する。メモリバンク１０６は、独立してアクセス可能な記憶領域であり、複数のメモリマット（後述）を含む。
【００１２】
メモリバンク１０６には、縦横に複数のワード線ＷＬ（メインワード線とサブワード線）、ビット線ＢＬが配置され、それらの交点にメモリセルＭＣが配置される。メモリセルＭＣの保持する電荷により、１ビットの情報が記憶される。メモリバンク１０６の周囲には、ロウデコーダ１０２やカラムデコーダ１０４などの周辺回路が配置される。ロウデコーダ１０２はワード線ＷＬを選択し、カラムデコーダ１０４はビット線ＢＬを選択する。選択されたワード線ＷＬおよびビット線ＢＬの交点に位置するメモリセルＭＣがアクセス対象となる。
【００１３】
図３は、メモリマット１１０とその周辺の回路図である。メモリバンク１０６は、複数のメモリマット１１０を有する。このメモリマット１１０において、ワード線ＷＬ（メインワード線およびサブワード線）とビット線ＢＬが配置されている。メモリマット１１０の周囲には、センスアンプ回路ＳＡとサブワードドライバＳＷＤが配置される。ロウデコーダ１０２は、ロウコントロール回路１１２とメインワードドライバＭＷＤを含む。
【００１４】
メインワードドライバＭＷＤは、アドレス情報の一部にしたがってメインワード線を選択する。アドレス情報はロウコントロール回路１１２にも供給される。ロウコントロール回路１１２によりデコードされたアドレス情報にしたがって、サブワードドライバＳＷＤはサブワード線を選択する。１本のメインワード線に対して複数のサブワード線が対応付けられており、１つのメモリマット１１０に複数のメインワード線が対応付けられている。アドレス情報の一部により、メモリバンク１０６、メインワード線、サブワード線が順次特定される。
【００１５】
アドレス情報はカラムデコーダ１０４にも供給され、カラムデコーダ１０４はビット線ＢＬを選択する。選択されたビット線ＢＬは、センスアンプ回路ＳＡを介してローカルＩ／Ｏ線と接続される。選択されたワード線ＷＬ（サブワード線）とビット線ＢＬの交点に位置するメモリセルＭＣの電位は、ビット線ＢＬを経由してセンスアンプ回路ＳＡにより増幅され、ローカルＩ／Ｏ線を介して外部にデータとして出力される。また、センスアンプ回路ＳＡを介して、外部から電位として供給されるデータをメモリセルＭＣに供給することにより、書き込み処理が実行される。本実施形態においては、メインワードドライバＭＷＤがメインワード線の「選択回路」として機能する。次に、メインワードドライバＭＷＤの一般的な構成を図４〜図６に関連して説明し、その問題点を指摘する。
【００１６】
図４は、一般的なメインワードドライバＭＷＤの回路図である。１４ビットのアドレス情報（Ａ０〜Ａ１３）により、メモリバンク１０６、ワード線ＷＬ（メインワード線とサブワード線）、ビット線ＢＬが選択される。このうち、Ａ３〜Ａ９の計７ビットにより、メインワード線ＭＷＬを選択するとして説明する。以下、メインワード線ＭＷＬの選択に関わるアドレスＡ３〜Ａ９を「メインワードアドレス」とよぶ。
【００１７】
図４の構成においては、１２８本のメインワード線ＭＷＬは、メインワード線ＭＷＬ０〜７，ＭＷＬ８〜１５，・・・，ＭＷＬ１２４〜１２７のように、８本ずつ１６個のグループ（第１グループ）に分類されている。第１グループごとに、第１グループ選択回路１１４が割り当てられる。メインワード線ＭＷＬは、１６個の第１グループ選択回路１１４ａ〜１１４ｐを含む。
【００１８】
リセット信号ＤＰは、ローアクティブ信号である。リセット信号ＤＰがローレベルに活性化されると、すべてのメインワード線ＭＷＬ０〜ＭＷＬ１２７は非選択となる。イネーブル信号ＥＮも、ローアクティブ信号である。イネーブル信号ＥＮが不活性（ハイレベル）のときには、メインワード線ＭＷＬの選択はできない。メインワードアドレスＡ３〜Ａ９の一部である４ビットのアドレスＡ６〜Ａ９により、いずれかの第１グループ選択回路１１４を選択する。このグループ選択に関わるアドレスＡ６〜Ａ９を「第１アドレス」とよぶ。
【００１９】
図５は、第１グループ選択回路１１４ａの回路図である。第１グループ選択回路１１４ａは８本のメインワード線ＭＷＬ０〜ＭＷＬ７を含み、それぞれに対してワード活性化回路１１６＿０〜１１６＿７が対応付けられている。メインワードアドレスＡ３〜Ａ９の一部である３ビットのアドレスＡ３〜Ａ５により、いずれかのワード活性化回路１１６が選択される。このメインワード線ＭＷＬの選択に関わるアドレスＡ３〜Ａ５を「第２アドレス」とよぶ。
【００２０】
ワード活性化回路１１６は、それぞれレベルシフタ１１８と第３インバータ１２０を含む。レベルシフタ１１８は、第２アドレスＡ３〜Ａ５により制御され、メインワード線ＭＷＬの不活性電位である第１電位ＶＰＰと活性電位である第２電位ＶＳＳを生成する。レベルシフタ１１８は、第１インバータ１２２と第２インバータ１２４を含む。
【００２１】
リセット信号ＤＰがオフ（ハイレベル）、イネーブル信号ＥＮがオン（ローレベル）であるとき、第１アドレスＡ６〜Ａ９により第１グループ選択回路１１４ａが選択されたとする。各ワード活性化回路１１６の第１インバータ１２２は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）のトランジスタＴｒ１とＮＭＯＳ（Negative channel Metal Oxide Semiconductor）のトランジスタＴｒ２が直列接続された回路であり、第１インバータ１２２の一端（トランジスタＴｒ１側）は不活性電位ＶＰＰ（第１電位）に固定される。第１インバータ１２２の他端（トランジスタＴｒ２側）には、第１アドレスＡ６〜Ａ９により制御されるトランジスタＴｒ１０、Ｔｒ１１を介してイネーブル信号ＥＮが入力される。トランジスタＴｒ１０、Ｔｒ１１がオン、かつ、イネーブル信号ＥＮがアクティブのとき、第１インバータ１２２の他端（トランジスタＴｒ２側）には活性電位ＶＳＳ（第２電位）が供給される。このように、第１グループ選択回路１１４ａが選択されるときには、ワード活性化回路１１６＿０〜１１６＿７のすべてにおいて、第１インバータ１２２には不活性電位ＶＰＰおよび活性電位ＶＳＳが供給される。
【００２２】
ここで、メインワード線ＭＷＬ０を選択したとする。このときには、第２アドレス（Ａ３，Ａ４，Ａ５）＝（０００）となる。ワード活性化回路１１６＿０の第１インバータ１２２においては、トランジスタＴｒ２がオンとなり、その出力は活性電位ＶＳＳとなる。第２インバータ１２４は、トランジスタＴｒ３〜Ｔｒ６を含み、第１インバータ１２２の出力を反転するので、その出力は不活性電位ＶＰＰとなる。第３インバータ１２０は、トランジスタＴｒ７〜Ｔｒ９を含み、第２インバータ１２４の出力を反転するので、その出力は活性電位ＶＳＳとなる。こうして、メインワード線ＭＷＬ０には活性電位ＶＳＳ（第２電位）が供給され、メインワード線ＭＷＬ０が活性化される。一方、他のすべてのメインワード線ＭＷＬには不活性電位ＶＰＰが供給される。
【００２３】
以上に示す構成においては、ワード活性化回路１１６ごとにレベルシフタ１１８と第３インバータ１２０が設置されている。いいかえれば、１２８本のメインワード線ＭＷＬに対して１２８個のレベルシフタ１１８を用意する必要がある。
【００２４】
図６は、一般的なメモリセルアレイ１０８とメインワードドライバＭＷＤのレイアウト図である。図４および図５に示したメインワードドライバＭＷＤは、その片側のメモリマット１１０のみを制御する。これは、メインワードドライバＭＷＤの回路規模が大きく配線レイアウトが複雑になるため、メインワードドライバＭＷＤの片側からしかメインワード線ＭＷＬを引き出せないためである。また、ドライバの繰り返し方向のサイズがメモリセルの大きさの制約を受け、レイアウト上の余裕がないため、メインワード線をレベルシフタ１１８側に引き出す余裕がなく、これも１つのメインワードドライバＭＷＤによりその両側のメインワード線ＭＷＬをまとめて制御するのを難しくしている。
【００２５】
図６では、ロウデコーダ１０２ａとロウデコーダ１０２ｂが配置される領域の両側にメモリバンク１０６ａが配置されている。図４、５に示した一般的なメインワードドライバＭＷＤの構成では、２つのメモリバンク１０６ａ、１０６ｂに対して、４つのメインワードドライバＭＷＤを配置する必要がある。メモリセルアレイ１０８におけるメインワードドライバＭＷＤの占有面積を縮小するため、本実施形態においては図７〜図９に示すようにメインワードドライバＭＷＤを構成する。
【００２６】
図７は、本実施形態におけるメインワードドライバＭＷＤの回路図である。図７の構成においては、１２８本のメインワード線ＭＷＬは、メインワード線ＭＷＬ０〜１５，ＭＷＬ１６〜３１，・・・，ＭＷＬ９６〜１２７のように、１６本ずつ８個のグループ（第１グループ）に分類されている。第１グループごとに、第１グループ選択回路１２６が割り当てられる。すなわち、メインワードドライバＭＷＤは、８個の第１グループ選択回路１２６ａ〜１２６ｈを含む。
【００２７】
リセット信号ＤＰは、ローアクティブ信号である。リセット信号ＤＰが活性化されると、すべてのメインワード線ＭＷＬ０〜ＭＷＬ１２７は非選択となる。イネーブル信号ＥＮも、ローアクティブ信号である。イネーブル信号ＥＮが不活性のときには、メインワード線ＭＷＬの選択はできない。メインワードアドレスＡ３〜Ａ９の一部である３ビットのアドレスＡ７〜Ａ９により、いずれかの第１グループ選択回路１２６が選択される。本実施形態においては、５ビットのアドレスＡ５〜Ａ９が「第１アドレス」に対応する。
【００２８】
図８は、本実施形態における第１グループ選択回路１２６ａの回路図である。第１グループ選択回路１２６ａに対応付けられる１６本のメインワード線ＭＷＬ０〜１５は、更に、４本ずつ４個のグループ（第２グループ）に分類される。第２グループごとに、第２グループ選択回路１２８が割り当てられる。すなわち、第１グループ選択回路１２６ａは、４個の第２グループ選択回路１２８ａ〜１２８ｄを含む。第１アドレスＡ５〜Ａ９の一部である２ビットのアドレスＡ５、Ａ６により、いずれかの第２グループ選択回路１２８が選択される。
【００２９】
図９は、本実施形態における第２グループ選択回路１２８ａの回路図である。第２グループ選択回路１２８ａには、４つのメインワード線ＭＷＬが対応付けられているが、レベルシフタ１１８は共通化されている。第２グループ選択回路１２８ａが選択されたときには、第１インバータ１２２の出力はローレベル、第２インバータ１２４の出力はハイレベルとなる。この結果、トランジスタＴｒ１４がオンとなる。２ビットの第２アドレスＡ３、Ａ４により、４本のメインワード線ＭＷＬ０〜ＭＷＬ３のうちの１本が選択される。
【００３０】
メインワード線ＭＷＬ０が選択されたとする。４つの第３インバータ１２０ａ〜１２０ｄには、それぞれ第１電位ＶＰＰと第２電位ＶＳＳが供給される。メインワード線ＭＷＬ０に対応する第３インバータ１２０ａのトランジスタＴｒ９＿０がアドレス（Ａ３，Ａ４）＝（０，０）によりオンとなり、他のトランジスタＴｒ９＿１〜Ｔｒ９＿３はオフとなる。この結果、第３インバータ１２０ａ出力は活性電位ＶＳＳとなり、他の第３インバータ１２０ｂ〜１２０ｄの出力はハイインピーダンスとなる。
【００３１】
第３インバータ１２０ａ〜１２０ｄの後段には、それぞれ、トランジスタＴｒ１２＿０〜Ｔｒ１２＿３が接続される。トランジスタＴｒ１２は不活性電位ＶＰＰを供給するための「強制設定回路」として機能する。メインワード線ＭＷＬ０が選択されるとき、トランジスタＴｒ１２＿０のみがオフとなり、他のトランジスタＴｒ１２＿１〜Ｔｒ１２＿３はオンとなる。非選択のメインワード線ＭＷＬ１〜３には、トランジスタＴｒ１２＿１〜Ｔｒ１２＿３を介して不活性電位ＶＰＰが供給される。選択されたメインワード線ＭＷＬ０には第３インバータ１２０ａのトランジスタＴｒ９＿０を介して活性電位ＶＳＳが供給される。このようにして、１本のメインワード線ＭＷＬが選択される。
【００３２】
メインワード線ＭＷＬ１が選択されたときには、第３インバータ１２０ｂのトランジスタＴｒ９＿１がオンとなり、他のトランジスタＴｒ９＿０，Ｔｒ９＿２，Ｔｒ９＿３はオフとなる。この結果、メインワード線ＭＷＬ１には活性電位ＶＳＳが供給され、非選択の他のメインワード線ＭＷＬには不活性電位ＶＰＰがトランジスタＴｒ１２（強制設定回路）を介して供給される。
【００３３】
なお、トランジスタＴｒ１４と各トランジスタＴｒ９は、トランジスタＴｒ１４の方が先にオンとなるように制御することが望ましい。先にトランジスタＴｒ１４をオンにしておくことにより、トランジスタＴｒ１４やトランジスタＴｒ９のソース・ドレイン間の電位差を緩和できるため、ホットキャリア劣化を抑制しやすくなる。従来においても、ホットキャリア劣化を抑制するためにＮＭＯＳを挿入することが多い。本実施形態ではそのＮＭＯＳ（トランジスタＴｒ１４）をそのまま利用できる。
【００３４】
以上に示したように、本実施形態においては、レベルシフタ１１８を複数のワード活性化回路１１６が共有している。このため、第２グループ選択回路１２８の回路規模を大幅に縮小させることができ、配線レイアウトに余裕ができる。この結果、メインワード線ＭＷＬをメインワードドライバＭＷＤの両側に引き出すことも可能となる。レイアウトに余裕ができる結果、第３インバータ１２０において駆動能力の高いトランジスタを使用しやすくなる。この結果、メインワード線ＭＷＬに充分な活性電位・不活性電位を供給しやすくなることも、メインワード線ＭＷＬの両側への引き出しに寄与する。一方、メインワード線ＭＷＬの駆動速度に寄与しないトランジスタＴｒ１２のサイズは、第３インバータ１２０に含まれるトランジスタＴｒのサイズよりも小さい。
【００３５】
図１０は、本実施形態におけるメモリセルアレイ１０８とメインワードドライバＭＷＤのレイアウト図である。本実施形態におけるメインワードドライバＭＷＤは、その両側のメモリバンク１０６を制御する。この結果、図１０に示すように、２つのメモリバンク１０６ａ、１０６ｂを、２つのメインワードドライバＭＷＤで制御できる。この結果、メモリセルアレイ１０８におけるメインワードドライバＭＷＤの占有面積が縮小される。
【００３６】
図１１は、隣り合う第２グループ選択回路１２８とメインワード線ＭＷＬの関係を示すレイアウト図である。第２グループ選択回路１２８ａに対応する４本のメインワード線ＭＷＬ０〜ＭＷＬ３と、第２グループ選択回路１２８ｂに対応する４本のメインワード線ＭＷＬ４〜ＭＷＬ７は、互い違いとなるように並べられる。これは、カップリングによるメインワード線ＭＷＬの電位の乱れを抑制するためである。
【００３７】
図１２は、第２グループ選択回路１２８とメインワード線ＭＷＬの関係をより詳細に示す配線図である。第２グループ選択回路１２８ａのメインワード線ＭＷＬ１が選択されたとする。まず、第２グループ選択回路１２８ａのレベルシフタ１１８ａが活性化され、メインワード線ＭＷＬ１には活性電位ＶＳＳが供給される。このとき、トランジスタＴｒ７＿１、Ｔｒ９＿１が共にオンとなる。一方、メインワード線ＭＷＬ０，ＭＷＬ２，ＭＷＬ３に対しては、トランジスタＴｒ１２＿０，Ｔｒ１２＿２，Ｔｒ１２＿３（強制設定回路）のオンにより不活性電位ＶＰＰが供給される。このとき、メインワード線ＭＷＬ１とのカップリングにより、非選択のメインワード線ＭＷＬ０，ＭＷＬ２，ＭＷＬ３の電位が不活性電位ＶＰＰから活性電位ＶＳＳ側に電圧降下する可能性がある。トランジスタＴｒ１２（強制設定回路）は、トランジスタＴｒ７やトランジスタＴｒ９に比べると駆動能力が小さいため、メインワード線ＭＷＬ１を活性電位ＶＳＳに固定する力よりもメインワード線ＭＷＬ０，ＭＷＬ２，ＭＷＬ３を不活性電位ＶＰＰに固定する力の方が弱いためである。
【００３８】
一方、第２グループ選択回路１２８ｂは非選択であるため、第２グループ選択回路１２８ｂのレベルシフタ１１８ｂは不活性となる。この結果、トランジスタＴｒ７＿４〜Ｔｒ７＿７はすべてオンとなり、メインワード線ＭＷＬ４〜ＭＷＬ７には不活性電位ＶＰＰが供給される。トランジスタＴｒ７は、トランジスタＴｒ１２（強制設定回路）よりも大容量のトランジスタであるため、メインワード線ＭＷＬを不活性電位ＶＰＰに固定する力が強い。そこで、隣り合う第２グループ選択回路１２８ａ、１２８ｂのメインワード線ＭＷＬを互い違いに配線することにより、上述のカップリングにともなう電圧降下を抑制しやすくなる。
【００３９】
図１３は、図５に示した第１グループ選択回路１１４ａのゲート線図である。１つのワード活性化回路１１６の中に第１インバータ１２２〜第３インバータ１２０の３つのインバータが収まっている。図１４は、図９に示した第２グループ選択回路１２８ａのゲート線図である。第１インバータ１２２、第２インバータ１２４という２つのインバータが共通化されるため、ワード活性化回路１１６は実質的にＡＮＤゲートのみを含むシンプルな構成となっている。
【００４０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４１】
１００ 半導体装置、１０２ ロウデコーダ、１０４ カラムデコーダ、１０６ メモリバンク、１０８ メモリセルアレイ、１１０ メモリマット、１１２ ロウコントロール回路、１１４ 第１グループ選択回路、１１６ ワード活性化回路、１１８ レベルシフタ、１２０ 第３インバータ、１２２ 第１インバータ、１２４ 第２インバータ、１２６ 第１グループ選択回路、１２８ 第２グループ選択回路、ＷＬ ワード線、ＢＬ ビット線、ＭＣ メモリセル、ＳＡ センスアンプ回路、ＭＷＤ メインワードドライバ、ＳＷＤ サブワードドライバ、ＭＷＬ メインワード線、ＤＰ リセット信号、ＥＮ イネーブル信号、Ｔｒ トランジスタ。
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体装置におけるワード線の選択制御に関する。
【背景技術】
【０００２】
近年、電子機器には、半導体装置が内蔵されるものが増加し、その半導体装置には、記憶装置としてDynamic Random Access Memory（DRAM）が一般的に用いられる。ＤＲＡＭは、複数のワード線と複数のビット線の交点に配置されたメモリセルに電荷を保持することによりデータを記憶する。したがって、所望のメモリセルへのアクセスは、アドレス情報に基づきワード線およびビット線を選択することにより行なわれる。
【０００３】
ワード線は、ワードドライバに接続される。ワードドライバは、入力されるアドレス情報に基づいてワード線を選択・駆動する。なお、メモリセルとワードドライバの関連技術は、特許文献１〜３に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１１１９４４号公報
【特許文献２】特開平１１−６８０６３号公報
【特許文献３】特開２００８−１３５０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセルの高集積化にともない、ワード線の数が増加し、それを駆動するワードドライバの負担も大きくなりつつある。ワードドライバの数を増やすと、半導体装置の回路規模が大きくなってしまう。また、ワードドライバの繰り返し方向のサイズはメモリセルのサイズの制約を受けるため、メモリセルの高集積化とともにワードドライバ用に確保できるサイズも減少する。この結果、限られた繰り返しピッチと限られた配線層のもとでは、１つのワードドライバの両側からワード線を引き出すのは困難となっていた。そこで、単純に片側のみからワード線を引き出すワードドライバを２つ並置することでこのような問題に対応することが多い。しかしながら、繰り返しピッチが更に小さくなり、メモリセルのほうがドライバよりも加工上の縮小率が大きくなると、ワードドライバを２つ並べる配置方法は半導体装置の回路規模をいっそう縮小する上での制約となりつつある。
【０００６】
なお、階層ワード線構造では、ワード線は、メインワード線（ＭＷＬ：Main-Word Line）とサブワード線（ＳＷＬ：Sub-Word Line）から構成される。メインワード線には複数のサブワード線が対応付けられている。アドレス情報に基づき、メインワード線が選択され、選択されたメインワード線に対応付けられている複数のサブワード線から１本のサブワード線が選択される。このような、階層ワード線構造のメモリにおいても、メインワード線とメインワードドライバについて、同様の問題が発生する。
【課題を解決するための手段】
【０００７】
本発明における半導体装置は、複数のグループに分類される複数のワード線と、アドレスにしたがってワード線を選択する選択回路を備える。選択回路においては、グループごとにレベルシフタが設けられる。アドレスは、グループを選択するための第１アドレスと選択したグループにおいてワード線を選択するための第２アドレスを含む。選択回路は、第１アドレスにより選択されたグループのレベルシフタによりワード線の活性電位を供給し、更に、選択されたグループに属する複数のワード線のうち第２アドレスにより選択されたワード線に活性電位を供給することにより、ワード線を選択する。
【発明の効果】
【０００８】
本発明によれば、ワード線の選択回路のサイズを縮小することにより、半導体装置のサイズを縮小しやすくなる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置におけるメモリセルバンクの配置図である。
【図２】半導体装置におけるメモリセルアレイとその周辺の回路図である。
【図３】メモリマットとその周辺の回路図である。
【図４】一般的なメインワードドライバの回路図である。
【図５】図４のメインワードドライバにおける第１グループ選択回路の回路図である。
【図６】一般的なメモリセルアレイとメインワードドライバのレイアウト図である。
【図７】本実施形態におけるメインワードドライバの回路図である。
【図８】本実施形態における第１グループ選択回路の回路図である。
【図９】本実施形態における第２グループ選択回路の回路図である。
【図１０】本実施形態におけるメモリセルアレイとメインワードドライバのレイアウト図である。
【図１１】隣り合う第２グループ選択回路とメインワード線の関係を示すレイアウト図である。
【図１２】第２グループ選択回路とメインワード線の関係をより詳細に示す配線図である。
【図１３】図５に示す一般的な第１グループ選択回路をゲート表現した図である。
【図１４】図７に示す本実施形態における第２グループ選択回路をゲート表現した図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてＤＲＡＭを対象として説明するが、本発明はＤＲＡＭに限定されるものではない。また、本実施形態においてはメインワード線の選択を対象として説明するが、メインワード線以外の信号線選択に対しても本発明を適用可能である。
【００１１】
図１は、半導体装置１００におけるメモリバンクの配置図である。図２は、半導体装置１００におけるメモリセルアレイ１０８とその周辺の回路図である。図２は、図１において点線で囲った部分の拡大図である。メモリセルアレイ１０８は、複数のメモリバンク１０６を有する。メモリバンク１０６は、独立してアクセス可能な記憶領域であり、複数のメモリマット（後述）を含む。
【００１２】
メモリバンク１０６には、縦横に複数のワード線ＷＬ（メインワード線とサブワード線）、ビット線ＢＬが配置され、それらの交点にメモリセルＭＣが配置される。メモリセルＭＣの保持する電荷により、１ビットの情報が記憶される。メモリバンク１０６の周囲には、ロウデコーダ１０２やカラムデコーダ１０４などの周辺回路が配置される。ロウデコーダ１０２はワード線ＷＬを選択し、カラムデコーダ１０４はビット線ＢＬを選択する。選択されたワード線ＷＬおよびビット線ＢＬの交点に位置するメモリセルＭＣがアクセス対象となる。
【００１３】
図３は、メモリマット１１０とその周辺の回路図である。メモリバンク１０６は、複数のメモリマット１１０を有する。このメモリマット１１０において、ワード線ＷＬ（メインワード線およびサブワード線）とビット線ＢＬが配置されている。メモリマット１１０の周囲には、センスアンプ回路ＳＡとサブワードドライバＳＷＤが配置される。ロウデコーダ１０２は、ロウコントロール回路１１２とメインワードドライバＭＷＤを含む。
【００１４】
メインワードドライバＭＷＤは、アドレス情報の一部にしたがってメインワード線を選択する。アドレス情報はロウコントロール回路１１２にも供給される。ロウコントロール回路１１２によりデコードされたアドレス情報にしたがって、サブワードドライバＳＷＤはサブワード線を選択する。１本のメインワード線に対して複数のサブワード線が対応付けられており、１つのメモリマット１１０に複数のメインワード線が対応付けられている。アドレス情報の一部により、メモリバンク１０６、メインワード線、サブワード線が順次特定される。
【００１５】
アドレス情報はカラムデコーダ１０４にも供給され、カラムデコーダ１０４はビット線ＢＬを選択する。選択されたビット線ＢＬは、センスアンプ回路ＳＡを介してローカルＩ／Ｏ線と接続される。選択されたワード線ＷＬ（サブワード線）とビット線ＢＬの交点に位置するメモリセルＭＣの電位は、ビット線ＢＬを経由してセンスアンプ回路ＳＡにより増幅され、ローカルＩ／Ｏ線を介して外部にデータとして出力される。また、センスアンプ回路ＳＡを介して、外部から電位として供給されるデータをメモリセルＭＣに供給することにより、書き込み処理が実行される。本実施形態においては、メインワードドライバＭＷＤがメインワード線の「選択回路」として機能する。次に、メインワードドライバＭＷＤの一般的な構成を図４〜図６に関連して説明し、その問題点を指摘する。
【００１６】
図４は、一般的なメインワードドライバＭＷＤの回路図である。１４ビットのアドレス情報（Ａ０〜Ａ１３）により、メモリバンク１０６、ワード線ＷＬ（メインワード線とサブワード線）、ビット線ＢＬが選択される。このうち、Ａ３〜Ａ９の計７ビットにより、メインワード線ＭＷＬを選択するとして説明する。以下、メインワード線ＭＷＬの選択に関わるアドレスＡ３〜Ａ９を「メインワードアドレス」とよぶ。
【００１７】
図４の構成においては、１２８本のメインワード線ＭＷＬは、メインワード線ＭＷＬ０〜７，ＭＷＬ８〜１５，・・・，ＭＷＬ１２４〜１２７のように、８本ずつ１６個のグループ（第１グループ）に分類されている。第１グループごとに、第１グループ選択回路１１４が割り当てられる。メインワード線ＭＷＬは、１６個の第１グループ選択回路１１４ａ〜１１４ｐを含む。
【００１８】
リセット信号ＤＰは、ローアクティブ信号である。リセット信号ＤＰがローレベルに活性化されると、すべてのメインワード線ＭＷＬ０〜ＭＷＬ１２７は非選択となる。イネーブル信号ＥＮも、ローアクティブ信号である。イネーブル信号ＥＮが不活性（ハイレベル）のときには、メインワード線ＭＷＬの選択はできない。メインワードアドレスＡ３〜Ａ９の一部である４ビットのアドレスＡ６〜Ａ９により、いずれかの第１グループ選択回路１１４を選択する。このグループ選択に関わるアドレスＡ６〜Ａ９を「第１アドレス」とよぶ。
【００１９】
図５は、第１グループ選択回路１１４ａの回路図である。第１グループ選択回路１１４ａは８本のメインワード線ＭＷＬ０〜ＭＷＬ７を含み、それぞれに対してワード活性化回路１１６＿０〜１１６＿７が対応付けられている。メインワードアドレスＡ３〜Ａ９の一部である３ビットのアドレスＡ３〜Ａ５により、いずれかのワード活性化回路１１６が選択される。このメインワード線ＭＷＬの選択に関わるアドレスＡ３〜Ａ５を「第２アドレス」とよぶ。
【００２０】
ワード活性化回路１１６は、それぞれレベルシフタ１１８と第３インバータ１２０を含む。レベルシフタ１１８は、第２アドレスＡ３〜Ａ５により制御され、メインワード線ＭＷＬの不活性電位である第１電位ＶＰＰと活性電位である第２電位ＶＳＳを生成する。レベルシフタ１１８は、第１インバータ１２２と第２インバータ１２４を含む。
【００２１】
リセット信号ＤＰがオフ（ハイレベル）、イネーブル信号ＥＮがオン（ローレベル）であるとき、第１アドレスＡ６〜Ａ９により第１グループ選択回路１１４ａが選択されたとする。各ワード活性化回路１１６の第１インバータ１２２は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）のトランジスタＴｒ１とＮＭＯＳ（Negative channel Metal Oxide Semiconductor）のトランジスタＴｒ２が直列接続された回路であり、第１インバータ１２２の一端（トランジスタＴｒ１側）は不活性電位ＶＰＰ（第１電位）に固定される。第１インバータ１２２の他端（トランジスタＴｒ２側）には、第１アドレスＡ６〜Ａ９により制御されるトランジスタＴｒ１０、Ｔｒ１１を介してイネーブル信号ＥＮが入力される。トランジスタＴｒ１０、Ｔｒ１１がオン、かつ、イネーブル信号ＥＮがアクティブのとき、第１インバータ１２２の他端（トランジスタＴｒ２側）には活性電位ＶＳＳ（第２電位）が供給される。このように、第１グループ選択回路１１４ａが選択されるときには、ワード活性化回路１１６＿０〜１１６＿７のすべてにおいて、第１インバータ１２２には不活性電位ＶＰＰおよび活性電位ＶＳＳが供給される。
【００２２】
ここで、メインワード線ＭＷＬ０を選択したとする。このときには、第２アドレス（Ａ３，Ａ４，Ａ５）＝（０００）となる。ワード活性化回路１１６＿０の第１インバータ１２２においては、トランジスタＴｒ２がオンとなり、その出力は活性電位ＶＳＳとなる。第２インバータ１２４は、トランジスタＴｒ３〜Ｔｒ６を含み、第１インバータ１２２の出力を反転するので、その出力は不活性電位ＶＰＰとなる。第３インバータ１２０は、トランジスタＴｒ７〜Ｔｒ９を含み、第２インバータ１２４の出力を反転するので、その出力は活性電位ＶＳＳとなる。こうして、メインワード線ＭＷＬ０には活性電位ＶＳＳ（第２電位）が供給され、メインワード線ＭＷＬ０が活性化される。一方、他のすべてのメインワード線ＭＷＬには不活性電位ＶＰＰが供給される。
【００２３】
以上に示す構成においては、ワード活性化回路１１６ごとにレベルシフタ１１８と第３インバータ１２０が設置されている。いいかえれば、１２８本のメインワード線ＭＷＬに対して１２８個のレベルシフタ１１８を用意する必要がある。
【００２４】
図６は、一般的なメモリセルアレイ１０８とメインワードドライバＭＷＤのレイアウト図である。図４および図５に示したメインワードドライバＭＷＤは、その片側のメモリマット１１０のみを制御する。これは、メインワードドライバＭＷＤの回路規模が大きく配線レイアウトが複雑になるため、メインワードドライバＭＷＤの片側からしかメインワード線ＭＷＬを引き出せないためである。また、ドライバの繰り返し方向のサイズがメモリセルの大きさの制約を受け、レイアウト上の余裕がないため、メインワード線をレベルシフタ１１８側に引き出す余裕がなく、これも１つのメインワードドライバＭＷＤによりその両側のメインワード線ＭＷＬをまとめて制御するのを難しくしている。
【００２５】
図６では、ロウデコーダ１０２ａとロウデコーダ１０２ｂが配置される領域の両側にメモリバンク１０６ａが配置されている。図４、５に示した一般的なメインワードドライバＭＷＤの構成では、２つのメモリバンク１０６ａ、１０６ｂに対して、４つのメインワードドライバＭＷＤを配置する必要がある。メモリセルアレイ１０８におけるメインワードドライバＭＷＤの占有面積を縮小するため、本実施形態においては図７〜図９に示すようにメインワードドライバＭＷＤを構成する。
【００２６】
図７は、本実施形態におけるメインワードドライバＭＷＤの回路図である。図７の構成においては、１２８本のメインワード線ＭＷＬは、メインワード線ＭＷＬ０〜１５，ＭＷＬ１６〜３１，・・・，ＭＷＬ９６〜１２７のように、１６本ずつ８個のグループ（第１グループ）に分類されている。第１グループごとに、第１グループ選択回路１２６が割り当てられる。すなわち、メインワードドライバＭＷＤは、８個の第１グループ選択回路１２６ａ〜１２６ｈを含む。
【００２７】
リセット信号ＤＰは、ローアクティブ信号である。リセット信号ＤＰが活性化されると、すべてのメインワード線ＭＷＬ０〜ＭＷＬ１２７は非選択となる。イネーブル信号ＥＮも、ローアクティブ信号である。イネーブル信号ＥＮが不活性のときには、メインワード線ＭＷＬの選択はできない。メインワードアドレスＡ３〜Ａ９の一部である３ビットのアドレスＡ７〜Ａ９により、いずれかの第１グループ選択回路１２６が選択される。本実施形態においては、５ビットのアドレスＡ５〜Ａ９が「第１アドレス」に対応する。
【００２８】
図８は、本実施形態における第１グループ選択回路１２６ａの回路図である。第１グループ選択回路１２６ａに対応付けられる１６本のメインワード線ＭＷＬ０〜１５は、更に、４本ずつ４個のグループ（第２グループ）に分類される。第２グループごとに、第２グループ選択回路１２８が割り当てられる。すなわち、第１グループ選択回路１２６ａは、４個の第２グループ選択回路１２８ａ〜１２８ｄを含む。第１アドレスＡ５〜Ａ９の一部である２ビットのアドレスＡ５、Ａ６により、いずれかの第２グループ選択回路１２８が選択される。
【００２９】
図９は、本実施形態における第２グループ選択回路１２８ａの回路図である。第２グループ選択回路１２８ａには、４つのメインワード線ＭＷＬが対応付けられているが、レベルシフタ１１８は共通化されている。第２グループ選択回路１２８ａが選択されたときには、第１インバータ１２２の出力はローレベル、第２インバータ１２４の出力はハイレベルとなる。この結果、トランジスタＴｒ１４がオンとなる。２ビットの第２アドレスＡ３、Ａ４により、４本のメインワード線ＭＷＬ０〜ＭＷＬ３のうちの１本が選択される。
【００３０】
メインワード線ＭＷＬ０が選択されたとする。４つの第３インバータ１２０ａ〜１２０ｄには、それぞれ第１電位ＶＰＰと第２電位ＶＳＳが供給される。メインワード線ＭＷＬ０に対応する第３インバータ１２０ａのトランジスタＴｒ９＿０がアドレス（Ａ３，Ａ４）＝（０，０）によりオンとなり、他のトランジスタＴｒ９＿１〜Ｔｒ９＿３はオフとなる。この結果、第３インバータ１２０ａ出力は活性電位ＶＳＳとなり、他の第３インバータ１２０ｂ〜１２０ｄの出力はハイインピーダンスとなる。
【００３１】
第３インバータ１２０ａ〜１２０ｄの後段には、それぞれ、トランジスタＴｒ１２＿０〜Ｔｒ１２＿３が接続される。トランジスタＴｒ１２は不活性電位ＶＰＰを供給するための「強制設定回路」として機能する。メインワード線ＭＷＬ０が選択されるとき、トランジスタＴｒ１２＿０のみがオフとなり、他のトランジスタＴｒ１２＿１〜Ｔｒ１２＿３はオンとなる。非選択のメインワード線ＭＷＬ１〜３には、トランジスタＴｒ１２＿１〜Ｔｒ１２＿３を介して不活性電位ＶＰＰが供給される。選択されたメインワード線ＭＷＬ０には第３インバータ１２０ａのトランジスタＴｒ９＿０を介して活性電位ＶＳＳが供給される。このようにして、１本のメインワード線ＭＷＬが選択される。
【００３２】
メインワード線ＭＷＬ１が選択されたときには、第３インバータ１２０ｂのトランジスタＴｒ９＿１がオンとなり、他のトランジスタＴｒ９＿０，Ｔｒ９＿２，Ｔｒ９＿３はオフとなる。この結果、メインワード線ＭＷＬ１には活性電位ＶＳＳが供給され、非選択の他のメインワード線ＭＷＬには不活性電位ＶＰＰがトランジスタＴｒ１２（強制設定回路）を介して供給される。
【００３３】
なお、トランジスタＴｒ１４と各トランジスタＴｒ９は、トランジスタＴｒ１４の方が先にオンとなるように制御することが望ましい。先にトランジスタＴｒ１４をオンにしておくことにより、トランジスタＴｒ１４やトランジスタＴｒ９のソース・ドレイン間の電位差を緩和できるため、ホットキャリア劣化を抑制しやすくなる。従来においても、ホットキャリア劣化を抑制するためにＮＭＯＳを挿入することが多い。本実施形態ではそのＮＭＯＳ（トランジスタＴｒ１４）をそのまま利用できる。
【００３４】
以上に示したように、本実施形態においては、レベルシフタ１１８を複数のワード活性化回路１１６が共有している。このため、第２グループ選択回路１２８の回路規模を大幅に縮小させることができ、配線レイアウトに余裕ができる。この結果、メインワード線ＭＷＬをメインワードドライバＭＷＤの両側に引き出すことも可能となる。レイアウトに余裕ができる結果、第３インバータ１２０において駆動能力の高いトランジスタを使用しやすくなる。この結果、メインワード線ＭＷＬに充分な活性電位・不活性電位を供給しやすくなることも、メインワード線ＭＷＬの両側への引き出しに寄与する。一方、メインワード線ＭＷＬの駆動速度に寄与しないトランジスタＴｒ１２のサイズは、第３インバータ１２０に含まれるトランジスタＴｒのサイズよりも小さい。
【００３５】
図１０は、本実施形態におけるメモリセルアレイ１０８とメインワードドライバＭＷＤのレイアウト図である。本実施形態におけるメインワードドライバＭＷＤは、その両側のメモリバンク１０６を制御する。この結果、図１０に示すように、２つのメモリバンク１０６ａ、１０６ｂを、２つのメインワードドライバＭＷＤで制御できる。この結果、メモリセルアレイ１０８におけるメインワードドライバＭＷＤの占有面積が縮小される。
【００３６】
図１１は、隣り合う第２グループ選択回路１２８とメインワード線ＭＷＬの関係を示すレイアウト図である。第２グループ選択回路１２８ａに対応する４本のメインワード線ＭＷＬ０〜ＭＷＬ３と、第２グループ選択回路１２８ｂに対応する４本のメインワード線ＭＷＬ４〜ＭＷＬ７は、互い違いとなるように並べられる。これは、カップリングによるメインワード線ＭＷＬの電位の乱れを抑制するためである。
【００３７】
図１２は、第２グループ選択回路１２８とメインワード線ＭＷＬの関係をより詳細に示す配線図である。第２グループ選択回路１２８ａのメインワード線ＭＷＬ１が選択されたとする。まず、第２グループ選択回路１２８ａのレベルシフタ１１８ａが活性化され、メインワード線ＭＷＬ１には活性電位ＶＳＳが供給される。このとき、トランジスタＴｒ７＿１、Ｔｒ９＿１が共にオンとなる。一方、メインワード線ＭＷＬ０，ＭＷＬ２，ＭＷＬ３に対しては、トランジスタＴｒ１２＿０，Ｔｒ１２＿２，Ｔｒ１２＿３（強制設定回路）のオンにより不活性電位ＶＰＰが供給される。このとき、メインワード線ＭＷＬ１とのカップリングにより、非選択のメインワード線ＭＷＬ０，ＭＷＬ２，ＭＷＬ３の電位が不活性電位ＶＰＰから活性電位ＶＳＳ側に電圧降下する可能性がある。トランジスタＴｒ１２（強制設定回路）は、トランジスタＴｒ７やトランジスタＴｒ９に比べると駆動能力が小さいため、メインワード線ＭＷＬ１を活性電位ＶＳＳに固定する力よりもメインワード線ＭＷＬ０，ＭＷＬ２，ＭＷＬ３を不活性電位ＶＰＰに固定する力の方が弱いためである。
【００３８】
一方、第２グループ選択回路１２８ｂは非選択であるため、第２グループ選択回路１２８ｂのレベルシフタ１１８ｂは不活性となる。この結果、トランジスタＴｒ７＿４〜Ｔｒ７＿７はすべてオンとなり、メインワード線ＭＷＬ４〜ＭＷＬ７には不活性電位ＶＰＰが供給される。トランジスタＴｒ７は、トランジスタＴｒ１２（強制設定回路）よりも大容量のトランジスタであるため、メインワード線ＭＷＬを不活性電位ＶＰＰに固定する力が強い。そこで、隣り合う第２グループ選択回路１２８ａ、１２８ｂのメインワード線ＭＷＬを互い違いに配線することにより、上述のカップリングにともなう電圧降下を抑制しやすくなる。
【００３９】
図１３は、図５に示した第１グループ選択回路１１４ａのゲート線図である。１つのワード活性化回路１１６の中に第１インバータ１２２〜第３インバータ１２０の３つのインバータが収まっている。図１４は、図９に示した第２グループ選択回路１２８ａのゲート線図である。第１インバータ１２２、第２インバータ１２４という２つのインバータが共通化されるため、ワード活性化回路１１６は実質的にＡＮＤゲートのみを含むシンプルな構成となっている。
【００４０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４１】
１００ 半導体装置、１０２ ロウデコーダ、１０４ カラムデコーダ、１０６ メモリバンク、１０８ メモリセルアレイ、１１０ メモリマット、１１２ ロウコントロール回路、１１４ 第１グループ選択回路、１１６ ワード活性化回路、１１８ レベルシフタ、１２０ 第３インバータ、１２２ 第１インバータ、１２４ 第２インバータ、１２６ 第１グループ選択回路、１２８ 第２グループ選択回路、ＷＬ ワード線、ＢＬ ビット線、ＭＣ メモリセル、ＳＡ センスアンプ回路、ＭＷＤ メインワードドライバ、ＳＷＤ サブワードドライバ、ＭＷＬ メインワード線、ＤＰ リセット信号、ＥＮ イネーブル信号、Ｔｒ トランジスタ。
【特許請求の範囲】
【請求項１】
複数のグループに分類される複数のワード線と、
アドレスにしたがってワード線を選択する選択回路と、を備え、
前記選択回路においては、前記グループごとにレベルシフタが設けられており、
前記アドレスは、前記グループを選択するための第１アドレスと前記選択したグループにおいてワード線を選択するための第２アドレスを含み、
前記選択回路は、前記第１アドレスにより選択されたグループの前記レベルシフタによりワード線の活性電位を供給し、更に、前記選択されたグループに属する複数のワード線のうち前記第２アドレスにより選択された前記ワード線に前記活性電位を供給することにより、前記ワード線を選択することを特徴とする半導体装置。
【請求項２】
前記選択回路においては前記レベルシフタの後段にワード線ごとにインバータが設けられ、前記インバータは前記第２アドレスにより選択されたとき前記ワード線に前記活性電位を供給することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記インバータの一端は第１電位に固定され、他端は前記第１アドレスにより選択されたとき第２電位に設定されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記インバータは、前記第２アドレスにより選択されたとき、前記第２電位を前記活性電位として前記ワード線に供給することを特徴とすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１アドレスにより選択されたグループの前記レベルシフタは、前記インバータの他端に前記第２電位を供給することを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記選択回路は、前記インバータの後段に、更に、非選択のワード線に不活性電位を供給する強制設定回路を有することを特徴とする請求項２から５のいずれかに記載の半導体装置。
【請求項７】
前記強制設定回路は、前記第１電位を前記不活性電位として前記ワード線に供給することを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１のグループに属する複数のワード線と、第２のグループに属するワード線は、互い違いとなるように配線されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項１】
複数のグループに分類される複数のワード線と、
アドレスにしたがってワード線を選択する選択回路と、を備え、
前記選択回路においては、前記グループごとにレベルシフタが設けられており、
前記アドレスは、前記グループを選択するための第１アドレスと前記選択したグループにおいてワード線を選択するための第２アドレスを含み、
前記選択回路は、前記第１アドレスにより選択されたグループの前記レベルシフタによりワード線の活性電位を供給し、更に、前記選択されたグループに属する複数のワード線のうち前記第２アドレスにより選択された前記ワード線に前記活性電位を供給することにより、前記ワード線を選択することを特徴とする半導体装置。
【請求項２】
前記選択回路においては前記レベルシフタの後段にワード線ごとにインバータが設けられ、前記インバータは前記第２アドレスにより選択されたとき前記ワード線に前記活性電位を供給することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記インバータの一端は第１電位に固定され、他端は前記第１アドレスにより選択されたとき第２電位に設定されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記インバータは、前記第２アドレスにより選択されたとき、前記第２電位を前記活性電位として前記ワード線に供給することを特徴とすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１アドレスにより選択されたグループの前記レベルシフタは、前記インバータの他端に前記第２電位を供給することを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記選択回路は、前記インバータの後段に、更に、非選択のワード線に不活性電位を供給する強制設定回路を有することを特徴とする請求項２から５のいずれかに記載の半導体装置。
【請求項７】
前記強制設定回路は、前記第１電位を前記不活性電位として前記ワード線に供給することを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１のグループに属する複数のワード線と、第２のグループに属するワード線は、互い違いとなるように配線されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−１１４７００（Ｐ２０１３−１１４７００Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５７１７５（Ｐ２０１１−２５７１７５）
【出願日】平成２３年１１月２５日（２０１１．１１．２５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２５日（２０１１．１１．２５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]