【課題】ワード線の選択回路のサイズを縮小することにより、半導体装置のサイズを縮小する。
【解決手段】メインワード線は、複数のグループに分類され、メインワードドライバはアドレス情報にしたがってメインワード線を選択する。４本のメインワード線ＭＷＬ０〜ＭＷＬ３から構成される１つのグループが、１つのレベルシフタ１１８を共有する。アドレス情報は、グループ選択のための第１アドレスとメインワード線選択のための第２アドレスを含む。メインワードドライバは、第１アドレスにしたがって、第１グループ選択回路や第２グループ選択回路１２８ａを選択し、選択された第２グループ選択回路１２８ａのレベルシフタ１１８は活性電位（ローレベル）を出力する。そして、選択された第２グループ選択回路１２８ａに所属する複数のメインワード線ＭＷＬ０〜ＭＷＬ３のうちの１本が第２アドレスＡ３，Ａ４により選択される。 （もっと読む）

【課題】複数個のメモリチップが積層された構造を有する半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、複数のビットラインと複数のワードラインとの交差点に複数個のメモリセルが配列される複数個のメモリチップが垂直方向に積層され、いずれか一つのメモリチップには複数個のメモリチップの各々に配列された複数のビットラインと連結されアクティブにされるメモリチップのビットラインをイネーブルさせるためのビットラインセンスアンプと、複数個のメモリチップの各々に配列された複数のワードラインと連結されアクティブされるメモリチップのワードラインをイネーブルさせるためのサブワードラインドライバを含み、ビットラインセンスアンプとサブワードラインドライバがいずれか一つのメモリチップに備わる。 （もっと読む）

【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】比較的小振幅な信号が伝送される第１の信号線対で発生するカップリングノイズを低減しつつ、該第１の信号線対と直交する方向に異なる配線層で配置される、第１の信号線対よりも振幅が大きい信号が伝送される第２の信号線毎の信号遅延量の差異を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリアレイ上で配線される第１の振幅信号が伝送される複数の第１の信号線対と、該第１の信号線対と直交する方向に異なる配線層で配置される複数の第２の信号線とを有する。第１の信号線対は、メモリマットの列毎に配置され、メモリマットの列方向において、それぞれ所定の一定間隔で交差される。また、第１の信号線対の交差部位は第２の信号線の配線方向におけるメモリマットの列毎にずらして配置される。 （もっと読む）

【課題】回路構成が簡略化され、安定して動作可能なワード線分割回路を提供する。また、回路構成が簡略化され、安定して動作可能な記憶装置を提供する。
【解決手段】ワード線と、サブワード線との間に、リーク電流が極めて低減されたトランジスタを直列に接続し、ワード線分割回路を構成すればよい。当該トランジスタには、チャネルが形成される半導体層に酸化物半導体を含むトランジスタを適用できる。また、このような回路構成が簡略化されたワード線分割回路を、記憶装置に適用すればよい。 （もっと読む）

【課題】ワード線の活性化電位への立ち上がりの遅れを回避しチップサイズの縮小化、動作速度の高速化に対応可能とする。
【解決手段】メモリセル容量（Ｃ）と、前記メモリセル容量及びビット線（ＢＬＴ）との間に設けられたメモリセルトランジスタ（ＮＭ）と、前記メモリセルトランジスタの制御電極に接続されるワード線（ＳＷＬ）と、前記ワード線を駆動するワードドライバ（ＳＷＤ）と、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第１の期間、及びそれに続く第２の期間において、それぞれ第１の電源電圧、及び、第２の電源電圧により前記ワード線を駆動し、前記第１の電源電圧は前記第２の電源電圧よりも高い電位である。 （もっと読む）

【課題】回路規模が小さい階層型ＤＲＡＭを提供すること。
【解決手段】それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、前記行方向または前記列方向に並べて配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。 （もっと読む）

【課題】 隣接する他のワード線と短絡したワード線に接続されているメモリセルについて個々の評価試験を可能にする。
【解決手段】 半導体装置は、入力されるテストモード信号が活性化されたときに、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含んでいる。 （もっと読む）

【課題】ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することである。
【解決手段】本発明かかる半導体記憶装置は、メインワードデコーダ１と、サブワードドライバ２_１〜２_４と、両端にサブワードドライバ２_１、２_２がそれぞれ設けられると共に、複数のサブワード線を含む第１のメモリセルアレイ３_１と、メインワードデコーダ１から最も離れた位置に配置され、サブワードドライバ２_３、２_４がメインワードデコーダ１に近い側のみに配置された第２のメモリセルアレイ３_２と、を備える。メインワード線４およびプリデコード線５は、メインワードデコーダ１から第２のメモリセルアレイ３_２のサブワードドライバ２_４まで延びるように配置されている。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ビット線構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する階層スイッチＳＷを備えている。階層スイッチＳＷの制御のため、ローカルスイッチ制御線ＬＳＬとメインスイッチ制御線ＭＳＬが配置される。ローカルスイッチ制御線ＬＳＬはローカルスイッチドライバＬＳＤにより駆動され、メインスイッチ制御線ＭＳＬはメインスイッチドライバＭＳＤにより選択的に活性化される。メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 （もっと読む）

【課題】複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化したいという要望が存在する。しかし、１本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を同時に活性化することができない。そのため、複数のメインワード線を同時に活性化する半導体記憶装置が望まれる。
【解決手段】図１に示す半導体記憶装置は、第１及び第２のメインワード線と、外部から入力されるテストコマンドに応じて、第１のメインワード線を第１のタイミングで活性化させ、かつ、第１のメインワード線の活性状態を維持させたまま第１のタイミングとは異なる第２のタイミングで第２のメインワード線を活性化させる制御回路と、を備える。 （もっと読む）

【課題】センスアンプのイコライズ速度を高めつつ、イコライズ動作とワード線のリセット動作との同期を取る。
【解決手段】ビット線対ＢＬＴ，ＢＬＢをイコライズするイコライズ回路を含むセンスアンプＳＡと、イコライズ信号ＥＱＢの振幅をＶＤＤレベルに変換するイコライズ制御回路６４と、タイミング信号に基づいてサブワード線ＳＷＬを制御するワードドライバＷＤとを備える。ワードドライバＷＤは、ＶＤＤレベルに応じてサブワード線ＳＷＬの動作タイミングを変化させるためのレベルシフト回路ＬＶ１を含んでおり、これによりＶＤＤレベルが変化した場合であっても、イコライズ動作の完了タイミングとサブワード線のリセットタイミングが連動する。 （もっと読む）

【課題】ビットライン間のカップリング、またはワードライン間のカップリングを低減させることができる半導体メモリ装置を提供する。
【解決手段】第１ビットラインＢＬ１２に連結される第１メモリセルを含む第１領域ＳＭＣＢ１、及び第２ビットラインＢＬ２２に連結される第２メモリセルを含む第２領域ＳＭＣＢ２を具備する複数のメモリセル・ブロック１１０＿１〜１１０＿８と、対応するメモリセル・ブロックの前記第１メモリセル、または前記第２メモリセルと連結される複数のビットライン・センスアンプ１２０＿１〜１２０＿６と、第１ビットラインを、対応するビットライン・センスアンプに連結したり、グローバル・ビットラインＧＢＬ１〜ＧＢＬ８を介して、前記第２ビットラインを、前記対応するビットライン・センスアンプに連結する複数の連結部１３０＿１〜１３０＿８と、を具備する。 （もっと読む）

【課題】バックバイアス電圧のリップル・ノイズを減らす半導体メモリ装置及びその駆動方法を提供する。
【解決手段】ワードライン駆動回路と遅延ロジック回路とを含み、該ワードライン駆動回路は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせ、該遅延ロジック回路は、サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する半導体メモリ装置である。 （もっと読む）

【課題】ネガティブワードライン方式の適用時において、隣接ゲート効果が深刻になる現象を防止し、かつ、無駄な電流消費の増加を防止することのできる半導体メモリ装置及びその駆動方法を提供すること。
【解決手段】本発明の半導体メモリ装置は、アクティブコマンドが印加されて選択されたいずれか１本のワードラインが活性化されることにより、活性化されたワードラインが高電位電圧で駆動される期間において、活性化されたワードラインに隣接する少なくとも１本の非活性化ワードラインと残りの非活性化ワードラインとに対するワードライン駆動電圧を互いに異なる大きさで印加する。 （もっと読む）

【課題】不良救済効率を改善する。
【解決手段】サブワード線レベルの不良のときとメインワード線レベルの不良のときとで、スペアワード線の選択態様を変更する。スペア判定結果信号ＳＰ２が活性化される時同時にスペア判定結果信号ＳＰ１が活性化される時には、３本のノーマルサブワード線間においてショート不良が存在する。この場合には、スペア判定結果信号ＳＰ１が活性化されるため、ノーマルロウデコーダ２６４が非活性状態であり、スペアメインワード線のみが選択されてスペアサブワード線対により不良救済が実行される。この場合においても、ツインセルモードにしたがってサブワード線を選択することができる。 （もっと読む）

【課題】メインアンプから見てメモリセルアレイ側における配線長の差を低減する。
【解決手段】Ｘ方向に沿って配置されたメイン入出力線ＭＩＯＸと、Ｘ方向に沿って配置された複数の入出力ノードＮＤと、複数の増幅回路ＡＭＰを含む増幅回路領域ＡＭＰＡと、Ｙ方向に沿って配置され、メイン入出力線ＭＩＯＸの夫々と対応する入出力ノードＮＤとを各々接続する複数のメイン入出力線ＭＩＯＹとを備える。互いに異なる増幅回路ＡＭＰに割り当てられたメイン入出力線ＭＩＯＹのうち、配線長の長いものほど対応するメイン入出力線ＭＩＯＸのより中央部に接続され、配線長の短いものほど対応するメイン入出力線ＭＩＯＸのより端部に接続されている。これにより、信号経路ごとの配線長の差が小さくなるとともに、最も長い配線経路の配線長が短縮される。 （もっと読む）

【課題】高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を提供する。
【解決手段】第１方向に沿って配置された複数のメモリアレイ領域と、上記複数のメモリアレイ領域と交互に配置された複数のワード選択領域とを有し、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のワード線と、上記第１方向と直交する第２方向に沿って設けられた複数のビット線と、上記複数のワード線と上記複数のビット線との交差部に対応して設けられた複数のメモリセルとを備え、各ワード線選択領域に隣接する両側のメモリアレイ領域のうちの一方に延びるワード線及び他方に延びるワード線のそれぞれに対応してワード線選択回路が上記各ワード線選択領域内に設けられ、各メモリアレイ領域に対するそれぞれのワード線選択タイミングが独立に制御される。 （もっと読む）

【課題】アクセス対象外の回路領域をアドレス信号に基づいてダイナミックに非活性化させることにより、諸費電力を低減する。
【解決手段】アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し、対応するバンク選択信号（ソーストランジスタ制御信号ＳＴＣ１〜ＳＴＣ４）によって選択される複数のメモリバンク２１〜２４と、バンク選択信号に基づいて選択されるメモリバンクに含まれる複数の回路領域のうち、アドレス信号ＰＸ０〜ＰＸ７に基づいていずれかの回路領域を活性化させるとともに、残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路２００とを備える。本発明によれば、外部コマンドによる一括制御ではなく、アドレス信号に応じたダイナミックな制御によって、アクティブ時における消費電力を削減することが可能となる。 （もっと読む）

【課題】アクセス速度の低下を最小限に抑制しつつ、プリデコード信号のリセットによる消費電力の増大を防止する。
【解決手段】ロウアドレスＲＡＤＴをプリデコードすることによりプリデコード信号ＲＦを生成するプリデコーダ１００と、ロウアドレスＲＡＤＴが不良アドレスであるか否かを判定する救済判定回路３００と、救済判定回路３００によりロウアドレスＲＡＤＴが不良アドレスであると判定された場合に、救済アドレスＲＲＥＤを生成する救済アドレスデコーダ４００と、プリチャージコマンドの発行に応答して、プリデコード信号ＲＦをリセットすることなく救済アドレスＲＲＥＤをリセットする信号制御回路２００とを備える。これにより、プリデコード信号ＲＦのリセットによる消費電力の増大が防止される一方、ロウ系アクセスを律速する冗長パスについては高速なアクセスが担保される。 （もっと読む）