バックバイアス電圧のリップル・ノイズを減らす半導体メモリ装置及びその駆動方法
【課題】バックバイアス電圧のリップル・ノイズを減らす半導体メモリ装置及びその駆動方法を提供する。
【解決手段】ワードライン駆動回路と遅延ロジック回路とを含み、該ワードライン駆動回路は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせ、該遅延ロジック回路は、サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する半導体メモリ装置である。
【解決手段】ワードライン駆動回路と遅延ロジック回路とを含み、該ワードライン駆動回路は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせ、該遅延ロジック回路は、サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する半導体メモリ装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、バックバイアス電圧のリップル・ノイズを減らす半導体メモリ装置及びその駆動方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（dynamic random-access memory）のような半導体メモリ装置では、漏れ電流（leakage current）の減少が主要な課題である。ＤＲＡＭで生じる漏れ電流は、メモリセルのリフレッシュ時間を短縮させる要因になる。漏れ電流には、接合漏れ電流（junction leakage current）とサブ・スレショルド電流（sub-threshold current）とがある。接合漏れ電流は、例えば、セル・トランジスタの接合境界の欠陥によって発生し、サブ・スレショルド電流は、セル・トランジスタを介して流れるチャンネル漏れ電流である。
【０００３】
接合漏れ電流は、チャネルのイオン濃度を低くすることによって減少させることができるが、これは、サブ・スレショルド漏れ電流を増加させる原因になる。サブ・スレショルド電流は、セル・トランジスタのスレショルド電圧を増加させることによって、減少させることができる。しかし、これは、接合漏れ電流を増加させる原因になる。
【０００４】
このような問題点を解決するために、接合漏れ電流とサブ・スレショルド電流とを同時に減少させるための方法としてネガティブにバイアスされるワードライン構造を採用する。ネガティブ・ワードライン構造を有する半導体メモリ装置は、選択されていないワードラインに、ネガティブ電圧を供給する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明がなそうとする技術的課題は、バックバイアス電圧ＶＢＢのリップル・ノイズを減らす半導体メモリ装置を提供することにある。
本発明がなそうとする他の技術的課題は、前記半導体メモリ装置の駆動方法を提供することにある。
本発明がなそうとするさらに他の技術的課題は、前記半導体メモリ装置を含むメモリ・モジュールを提供することにある。
本発明がなそうとするさらに他の技術的課題は、前記半導体メモリ装置を含むシステムを提供することにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を解決するために、本発明の一面による半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【０００７】
本発明の実施形態によって、第１電圧は、昇圧電圧であり、第２電圧は、接地電圧であり、第３電圧は、接地電圧より低いネガティブ電圧に設定されうる。
本発明の実施形態によって、遅延ロジック回路は、第１テストモード信号及び第２テストモード信号に応答し、第１ワードライン駆動信号の遷移時点より、サブ・ワードライン・イネーブル信号の遷移時点を後に遅延させることができる。
【０００８】
本発明の実施形態によって、遅延ロジック回路は、第１テストモード信号が入力される第１インバータ、第１インバータの出力と第１ワードライン駆動信号とが入力される第１ＮＡＮＤゲート、第１テストモード信号が入力される第１遅延部、第１ＮＡＮＤゲートの出力と第１遅延部の出力とが入力される第２ＮＡＮＤゲート、第２テストモード信号が入力される第２インバータ、第２インバータの出力と第２ＮＡＮＤゲートの出力とが入力される第３ＮＡＮＤゲート、第２テストモード信号が入力される第２遅延部、第３ＮＡＮＤゲートの出力と第２遅延部の出力とが入力される第４ＮＡＮＤゲート、及び第４ＮＡＮＤゲートの出力が入力され、サブ・ワードライン・イネーブル信号を出力する第３インバータを含むことができる。
【０００９】
本発明の実施形態によって、ワードライン駆動回路は、第１ワードライン駆動信号がそのソースに連結され、サブ・ワードライン・イネーブル信号がそのゲートに連結され、サブ・ワードラインがそのドレインに連結されるＰＭＯＳトランジスタ、第２電圧がそのソースに連結され、サブ・ワードライン・イネーブル信号がそのゲートに連結され、サブ・ワードラインがそのドレインに連結される第１ＮＭＯＳトランジスタ、及び第２ワードライン駆動信号がそのゲートに連結され、第２電圧がそのソースに連結され、サブ・ワードラインがそのドレインに連結される第２ＮＭＯＳトランジスタを含むことができる。
【００１０】
本発明の実施形態によって、第１ワードライン駆動信号は、電源電圧より高い昇圧電圧と接地電圧とによって駆動され、第２ワードライン駆動信号は、電源電圧と接地電圧とによって駆動され、サブ・ワードライン・イネーブル信号は、昇圧電圧と接地電圧とによって駆動されるように設定されうる。
【００１１】
前記技術的課題を解決するために、本発明の他の面による半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、サブ・ワードライン・イネーブル信号の遷移時点を基準にして、第１ワードライン駆動信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【００１２】
本発明の実施形態によって、遅延ロジック回路は、第１テストモード信号及び第２テストモード信号に応答し、サブ・ワードライン・イネーブル信号の遷移時点より、第１ワードライン駆動信号の遷移時点を前に早めることができる。
【００１３】
本発明の実施形態によって、遅延ロジック回路は、第１テストモード信号が入力される第１インバータ、第１テストモード信号と、半導体メモリ装置に入力されるロウ・アドレス信号をデコーディングしたアドレス・デコーディング信号とが入力される第１ＮＡＮＤゲート、第１インバータの出力とアドレス・デコーディング信号とが入力される第１遅延部、第１ＮＡＮＤゲートの出力と第１遅延部の出力とが入力される第２ＮＡＮＤゲート、第２テストモード信号が入力される第２インバータ、第２テストモード信号と第２ＮＡＮＤゲートの出力とが入力される第３ＮＡＮＤゲート、第２インバータの出力と第２ＮＡＮＤゲートの出力とが入力される第２遅延部、第３ＮＡＮＤゲートの出力と第２遅延部の出力とが入力され、第１ワードライン駆動信号を出力する第４ＮＡＮＤゲート、及びアドレス・デコーディング信号が入力され、サブ・ワードライン・イネーブル信号を発する遅延部を含むことができる。
【００１４】
前記技術的課題を解決するために、本発明のさらに他の面による半導体メモリ装置は、複数個のメモリセルがサブ・ワードラインとビットラインとの交差点に配列されている多数個のメモリセル・アレイと、メモリセル・アレイ間に配され、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路が配列されているワードライン駆動ブロックと、を含み、メモリセル・アレイのエッジ側に配されるダミー・キャパシタと第３電圧とが連結される。
【００１５】
前記他の技術的課題を解決するために、本発明の一面による半導体メモリ装置の駆動方法は、選択されたメモリセルと連結されるサブ・ワードラインを第１電圧に駆動し、メモリセルをイネーブルさせる段階と、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせる段階と、を含む。サブ・ワードラインをディセーブルさせる段階は、第１ワードライン駆動信号を遷移させ、サブ・ワードラインのチャージを第２電圧にディスチャージさせる段階と、サブ・ワードライン・イネーブル信号に応答し、サブ・ワードラインのチャージを第３電圧にディスチャージさせる段階と、を含み、第１ワードライン駆動信号の遷移時点より、サブ・ワードライン・イネーブル信号の遷移時点を後に遅延させる。
【００１６】
前記他の技術的課題を解決するために、本発明の他の面による半導体メモリ装置の駆動方法は、選択されたメモリセルと連結されるサブ・ワードラインを第１電圧に駆動し、メモリセルをイネーブルさせる段階と、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせる段階と、を含む。サブ・ワードラインをディセーブルさせる段階は、第１ワードライン駆動信号を遷移させ、サブ・ワードラインのチャージを第２電圧にディスチャージさせる段階と、サブ・ワードライン・イネーブル信号に応答し、サブ・ワードラインのチャージを第３電圧にディスチャージさせる段階と、を含み、サブ・ワードライン・イネーブル信号の遷移時点より、第１ワードライン駆動信号の遷移時点を前に早める。
【００１７】
前記さらに他の技術的課題を解決するために、本発明の一面によるメモリ・モジュールは、印刷回路基板と、印刷回路基板上に装着され、半導体メモリ装置を含む少なくとも１つ以上のメモリチップと、を含む。半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルと連結されるサブ・ワードラインを昇圧電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを接地電圧及びネガティブ電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、ネガティブ電圧に流入されるサブ・ワードラインのチャージ量より、接地電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【００１８】
前記さらに他の技術的課題を解決するために、本発明の他の面によるメモリ・モジュールは、印刷回路基板と、印刷回路基板上に装着され、半導体メモリ装置を含む少なくとも１つ以上のメモリチップと、含む。半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを昇圧電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを接地電圧及びネガティブ電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、サブ・ワードライン・イネーブル信号の遷移時点を基準にして、第１ワードライン駆動信号の遷移時点を可変させ、ネガティブ電圧に流入されるサブ・ワードラインのチャージ量より、接地電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【００１９】
前記さらに他の技術的課題を解決するために、本発明のさらに他の面によるメモリ・モジュールは、印刷回路基板と、印刷回路基板上に装着され、半導体メモリ装置を含む少なくとも１つ以上のメモリチップと、を含む。半導体メモリ装置は、複数個のメモリセルがサブ・ワードラインとビットラインとの交差点に配列されている多数個のメモリセル・アレイと、メモリセル・アレイ間に配され、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路が配列されているワードライン駆動ブロックと、を含み、メモリセル・アレイのエッジ側に配されるダミー・キャパシタと第３電圧とが連結される。
【００２０】
前記さらに他の技術的課題を解決するために、本発明の一面によるシステムは、半導体メモリ装置と、バスを介して半導体メモリ装置を制御するコントローラと、を含む。半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを昇圧電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを接地電圧及びネガティブ電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、ネガティブ電圧に流入されるサブ・ワードラインのチャージ量より、接地電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【００２１】
前記さらに他の技術的課題を解決するために、本発明の他の面によるシステムは、半導体メモリ装置と、バスを介して半導体装置を制御するコントローラと、を含む。半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを昇圧電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを接地電圧及びネガティブ電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、サブ・ワードライン・イネーブル信号の遷移時点を基準にして、第１ワードライン駆動信号の遷移時点を可変させ、ネガティブ電圧に流入されるサブ・ワードラインのチャージ量より、接地電圧に流入されるサブ・ワードラインのチャージ量が多いように、制御する遅延ロジック回路；を含む。
【００２２】
前記さらに他の技術的課題を解決するために、本発明のさらに他の面によるシステムは、半導体メモリ装置と、バスを介して半導体装置を制御するコントローラと、を含む。半導体メモリ装置は、複数個のメモリセルがサブ・ワードラインとビットラインとの交差点に配列されている多数個のメモリセル・アレイと、メモリセル・アレイ間に配され、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路が配列されているワードライン駆動ブロックと、を含み、メモリセル・アレイのエッジ側に配されるダミー・キャパシタと第３電圧とが連結される。
【図面の簡単な説明】
【００２３】
【図１】典型的なＤＲＡＭのメモリセルを示す図。
【図２】本発明の半導体メモリ装置について説明する図。
【図３】図２のワードライン駆動信号発生回路について説明する図。
【図４】図２のワードライン・ドライバについて説明する図。
【図５】ｔＲＡＳとｔＲＰとのタイミングについて説明する図。
【図６】図４のワードライン・ドライバの電流経路について説明する図。
【図７】本発明の第１実施形態による遅延ロジック回路について説明する回路ダイヤグラム。
【図８】本発明の第１実施形態による遅延ロジック回路について説明する動作タイミング・ダイヤグラム。
【図９】本発明の第２実施形態による遅延ロジック回路について説明する回路ダイヤグラム。
【図１０】本発明の第２実施形態による遅延ロジック回路について説明する動作タイミング・ダイヤグラム。
【図１１】本発明の第３実施形態によるバックバイアス電圧ＶＢＢリップル・ノイズ防止のためのバックバイアス電圧ＶＢＢの連結構造を有する半導体メモリ装置について説明する図。
【図１２】本発明の第３実施形態によるバックバイアス電圧ＶＢＢリップル・ノイズ防止のためのバックバイアス電圧ＶＢＢの連結構造を有する半導体メモリ装置について説明する図。
【図１３】本発明の第３実施形態によるバックバイアス電圧ＶＢＢリップル・ノイズ防止のためのバックバイアス電圧ＶＢＢの連結構造を有する半導体メモリ装置について説明する図。
【図１４】本発明の半導体メモリ装置を含むメモリチップを有するメモリ・モジュールについて説明する図。
【図１５】本発明の半導体メモリ装置で具現されるＲＡＭを使用するプロセッサ基盤のシステムについて説明するブロック・ダイヤグラム。
【発明を実施するための形態】
【００２４】
本発明、本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付図面を参照して、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同一参照符号は、同一部材を示す。
【００２５】
図１は、典型的なＤＲＡＭ（dynamic random-access memory）のメモリセルを示している。図１を参照すれば、メモリセルＭＣは、サブ・ワードラインＷＬとビットラインＢＬとに連結されるセル・トランジスタ１０と、セルキャパシタ１２とから構成される。セル・トランジスタ１０の接合境界の欠陥によって、接合漏れ電流（junction leakage current）Ｉ１が生じ、セル・トランジスタ１０を介して流れるチャネル漏れ電流によって、サブ・スレショルド電流Ｉ２が生じる。接合漏れ電流Ｉ１とサブ・スレショルド電流Ｉ２とを減少させるために、ネガティブにバイアスされるサブ・ワードラインＷＬ構造を採用する。選択されていないワードラインＷＬにネガティブ電圧、すなわち、典型的に、−０．３Ｖないし−０．４Ｖ程度のバックバイアス電圧ＶＢＢを供給する。キャパシタ１１の一端には、プレート電圧ＶＰが印加される。
【００２６】
図２は、本発明の半導体メモリ装置について説明する図面である。図２を参照すれば、半導体メモリ装置２０はメモリセル・アレイＡＲＲＡＹ、センスアンプ・ブロックＳＡｓ、ワードライン駆動ブロックＳＷＤｓ、コンジャンクション領域CONJUNCTION、ロウ・デコーダ３８、下位デコーディング信号発生回路３０及び遅延ロジック回路４０を含む。
各メモリセル・アレイＡＲＲＡＹには、サブ・ワードラインＷＬとビットラインＢＬ／ＢＬＢとの交差点に、図１のメモリセルＭＣが配される。
【００２７】
サブ・ワードライン駆動ブロックＳＷＤｓには、サブ・ワードラインＷＬを駆動するワードライン・ドライバＳＷＤが配される。ワードライン・ドライバＳＷＤそれぞれは、ロウ・デコーダ３８から出力されるそれぞれのワードライン・イネーブル信号ＷＥＩ；第１ワードライン駆動信号ＰＸＩＤ及び第２ワードライン駆動信号ＰＸＩＢ；によって制御される。
【００２８】
ロウ・デコーダ３８は、上位ロウ・アドレス信号ＭＲＡＤＤ（ＲＡ２〜ＲＡ８）に応答し、ワードライン・イネーブル信号ＷＥＩ＜ｉ＞を発する。ロウ・デコーダ３８は、上位ロウ・アドレス信号ＭＲＡＤＤを受信してデコーディングし、１つのワードライン・イネーブル信号ＷＥＩを活性化させる。活性化された各ワードライン・イネーブル信号ＷＥＩは、昇圧電圧ＶＰＰレベルを有する。
【００２９】
下位デコーディング信号発生回路３０は、下位ロウ・アドレス信号ＬＲＡＤＤ（ＲＡ０，ＲＡ１）を受信してデコーディングし、４個の下位デコーディング信号ＰＸＩ＜ｊ＞（Ｊは、０ないし３）を発する。下位デコーディング信号ＰＸＩ＜ｊ＞（ｊは、０ないし３）は、半導体メモリ装置に全般的に配される。下位デコーディング信号ＰＸＩ＜ｊ＞（ｊは、０ないし３）は、コンジャンクション領域CONJUNCTIONのワードライン駆動信号発生回路５０，６０を駆動する。
【００３０】
コンジャンクション領域CONJUNCTIONには、選択されたサブ・ワードラインＷＬに昇圧電圧ＶＰＰを供給し、非選択のサブ・ワードラインＷＬにネガティブ電圧ＶＢＢを印加するためのワードライン駆動信号発生回路５０，６０が配される。ワードライン駆動信号発生回路５０，６０は、ワードライン・ドライバＳＷＤを駆動する相補的な信号である第１ワードライン駆動信号ＰＸＩＤ＜ｊ＞及び第２ワードライン駆動信号ＰＸＩＢ＜ｊ＞（ｊは、０ないし３）を発する。
【００３１】
メモリセルＭＣがアクセスされるとき、対応するワードライン・イネーブル信号ＷＥＩとワードライン駆動信号ＰＸＩＤ＜ｊ＞，ＰＸＩＢ＜ｊ＞（ｊは、０ないし３）とが活性化される。対応するワードライン・ドライバＳＷＤは、対応するサブ・ワードラインＷＬを昇圧電圧ＶＰＰに駆動する。メモリセルＭＣのアクセス動作が終わった後、ワードライン・ドライバＳＷＤは、サブ・ワードラインＷＬを、接地電圧ＶＳＳを経てバックバイアス電圧ＶＢＢにプリチャージする。
【００３２】
図３は、図２のワードライン駆動信号発生回路５０，６０について説明する図である。図３を参照すれば、ワードライン駆動信号発生回路５０，６０は、下位デコーディング信号ＰＸＩが入力される直列連結された第１インバータ３０１、第２インバータ３０２及び第３インバータ３０３を含む。第１インバータ３０１及び第２インバータ３０２は、昇圧電圧ＶＰＰと接地電圧ＶＳＳとによって駆動され、第３インバータ３０３は、電源電圧ＶＣＣと接地電圧ＶＳＳとによって駆動される。第２インバータ３０２の出力信号である第１ワードライン駆動信号ＰＸＩＤは、昇圧電圧ＶＰＰレベルまたは接地電圧ＶＳＳレベルを有し、第３インバータ３０３の出力である第２ワードライン駆動信号ＰＸＩＢは、電源電圧ＶＣＣレベルまたは接地電圧ＶＳＳレベルを有する。昇圧電圧ＶＰＰは、電源電圧ＶＣＣより高い電圧レベルを有する。
【００３３】
下位デコーディング信号ＰＸＩが、ロジックロウ・レベルからロジックハイ・レベルに遷移する場合、第１ワードライン駆動信号ＰＸＩＤは、昇圧電圧ＶＰＰレベルを有し、第２ワードライン駆動信号ＰＸＩＢは、接地電圧ＶＳＳレベルを有する。下位デコーディング信号ＰＸＩが、ロジックハイ・レベルからロジックロウ・レベルに遷移すれば、第１ワードライン駆動信号ＰＸＩＤは、接地電圧ＶＳＳレベルを有し、第２ワードライン駆動信号ＰＸＩＢは、電源電圧ＶＣＣレベルを有する。第１ワードライン駆動信号ＰＸＩＤ及び第２ワードライン駆動信号ＰＸＩＢは、図２のワードライン・ドライバＳＷＤに提供される。
【００３４】
図４は、図２のワードライン・ドライバＳＷＤについて説明する図である。図４を参照すれば、ワードライン・ドライバＳＷＤは、第１ワードライン駆動信号ＰＸＩＤがそのソースに連結され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢがそのゲートに連結され、サブ・ワードラインＷＬがそのドレインに連結されるＰＭＯＳトランジスタ４１０、バックバイアス電圧ＶＢＢがそのソースに連結され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢがそのゲートに連結され、サブ・ワードラインＷＬがそのドレインに連結される第１ＮＭＯＳトランジスタ４３０、及び第２ワードライン駆動信号ＰＸＩＢがそのゲートに連結され、バックバイアス電圧ＶＢＢがそのソースに連結され、サブ・ワードラインＷＬがそのドレインに連結される第２ＮＭＯＳトランジスタ４５０を含む。
【００３５】
サブ・ワードライン・イネーブル信号ＮＷＥＩＢは、昇圧電圧ＶＰＰレベルに活性化されたワードライン・イネーブル信号ＷＥＩに応答し、接地電圧ＶＳＳレベルとして発せられる信号である。接地電圧ＶＳＳレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢと、昇圧電圧ＶＰＰレベルの第１ワードライン駆動信号ＰＸＩＤとに応答し、サブ・ワードラインＷＬは、昇圧電圧ＶＰＰレベルを有する。プリチャージ動作の間、昇圧電圧ＶＰＰレベルの、サブ・ワードライン・イネーブル信号ＮＷＥＩＢと、第２ワードライン駆動信号ＰＸＩＢとに応答し、サブ・ワードラインＷＬは、バックバイアス電圧ＶＢＢレベルを有する。
【００３６】
一方、図１で説明したメモリセルＭＣの漏れ電流Ｉ１，Ｉ２によって、メモリセルＭＣに保存されたデータが消失する場合が生じる。これにより、ＤＲＡＭのような半導体メモリ装置は、周期的にメモリセルＭＣのデータを感知増幅し、これをさらにメモリセルＭＣに再保存するリフレッシュ動作が必要になる。
【００３７】
ＤＲＡＭのリフレッシュ動作は、ロウ・アクティブ動作とロウ・プリチャージ動作とからなる。ロウ・アクティブ動作は、ロウ・アクティブ信号がイネーブルされれば、ロウ・アドレスによって選択されたサブ・ワードラインＷＬが活性化され、メモリセルＭＣに保存されたデータは、ビットラインＢＬに伝えられ、センスアンプ（sense amplifier）ＳＡの動作によって感知増幅され、再びメモリセルＭＣに再保存される動作からなる。ロウ・プリチャージ動作は、ロウ・プリチャージ命令によって選択されたサブ・ワードラインＷＬがディセーブルされ、メモリセルＭＣに再保存されたデータを一定時間維持する動作からなる。ＤＲＡＭでは、ロウ・アクティブ信号が活性化されてロウ・アクティブ動作が起こる区間をｔＲＡＳと定義し、ロウ・プリチャージ動作が起こる区間をｔＲＰと定義する。
【００３８】
ｔＲＡＳは、最小限の必要時間ｔＲＡＳ（ｍｉｎ）より長くなければならない。すなわち、ロウ・アクティブ命令によって、ロウ・アクティブ信号が活性化され、ロウ・アドレスＭＲＡＤＤ，ＬＲＡＤＤが入力され、リフレッシュされたデータが再びメモリセルＭＣに再保存される時間が必要である。ｔＲＡＳがｔＲＡＳ（ｍｉｎ）より短い場合には、センスアンプＳＡによって感知増幅されるデータが、メモリセルＭＣに適切に伝えられない。これにより、次の動作時、メモリセルに保存されたデータがビットラインＢＬに伝えられても、十分な幅のビットライン電圧のため△ＶＢＬを得られなくなる場合が生じる。これにより、ＤＲＡＭの特性が低下したり、またはメモリセルＭＣのデータを維持している時間が短くなり、不良が発生することもありうる。
【００３９】
ｔＲＰは、ロウ・プリチャージ信号によって、サブ・ワードラインＷＬとセンスアンプＳＡの動作とがディセーブルされ、次の動作を行うために、ビットラインＢＬをプリチャージさせるのにかかる時間を意味する。ｔＲＰもまた、最小限の必要時間ｔＲＰ（ｍｉｎ）より長くなければならない。ｔＲＰがｔＲＰ（ｍｉｎ）より短い場合には、ビットラインＢＬが完全に同じレベルにならなくなる。このように、完全に同じレベルではないビットライン対ＢＬ，／ＢＬに、メモリセルＭＣデータが伝えられる場合には、不正確なデータがメモリセルＭＣに保存され、ＤＲＡＭは誤動作する。
【００４０】
図５は、ｔＲＡＳとｔＲＰとのタイミングについて説明する図である。図５を参照すれば、ロウ・アドレス・ストローブ信号／ＲＡＳがイネーブルされた後、ロウ・プリチャージ命令が入力されるためのｔＲＡＳは、ｔＲＡＳ（ｍｉｎ）より長くなければならない。そして、ロウ・プリチャージ命令が入力された後、ロウ・アクティブ命令を入力させるためのｔＲＰもまた、ｔＲＰ（ｍｉｎ）より長くなければならない。しかし、ｔＲＡＳ（ｍｉｎ）とｔＲＰ（ｍｉｎ）とを満足する場合、いつでもロウ・アクティブ命令またはロウ・プリチャージ命令を入力できる。すなわち、ｔＲＡＳとｔＲＰとを短くできる。
【００４１】
ｔＲＰタイミング・マージンを確保するために、図６に図示されているように、ワードライン・ドライバＳＷＤの動作において、サブ・ワードラインＷＬをディセーブルさせる第１ワードライン駆動信号ＰＸＩＤと、サブ・ワードライン・イネーブル信号ＮＷＥＩＢとの間のタイミング(c)をできる限り短く設定する。昇圧電圧ＶＰＰレベルのサブ・ワードラインＷＬのチャージは、第１ワードライン駆動信号ＰＸＩＤの昇圧電圧ＶＰＰレベルのロジックハイ・レベルから接地電圧ＶＳＳレベルのロジックロウ・レベルへの遷移によって、ＰＭＯＳトランジスタ４１０を介する(a)電流経路によって、接地電圧ＶＳＳに流入され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢの接地電圧ＶＳＳレベルのロジックロウ・レベルから昇圧電圧ＶＰＰレベルのロジックハイ・レベルへの遷移によって、第１ＮＭＯＳトランジスタ４３０を介する(b)電流経路によって、バックバイアス電圧ＶＢＢに流入される。バックバイアス電圧ＶＢＢに流入されるサブ・ワードラインのチャージは、(b)電流経路以前に、接地電圧ＶＳＳレベルのロジックロウ・レベルから電源電圧ＶＣＣレベルのロジックハイ・レベルに遷移する第２ワードライン駆動信号ＰＸＩＢに応答する第２ＮＭＯＳトランジスタ４５０を介する(d)電流経路によっても、ディスチャージされる。
【００４２】
ＤＲＡＭのリフレッシュ動作で、リフレッシュ・サイクル減少モード（ＲＣＲ：refresh cycle reduction mode）がある。ＲＣＲモードは、イネーブルされるサブ・ワードラインＷＬの個数を２倍または４倍にして、リフレッシュ時間を短縮させる動作モードであり、テスト時間を短縮させるために使われる。ＲＣＲモードでのように、イネーブルされるワードラインの個数が増加する場合、それらをディセーブルさせるために、一度にバックバイアス電圧ＶＢＢに流入されるチャージが増加することによって、バックバイアス電圧ＶＢＢレベルにリップル（ripple）ノイズが生じる。バックバイアス電圧ＶＢＢのノイズは、図１のメモリセルＭＣのサブ・スレショルド電流Ｉ２を誘発し、ＤＲＡＭのリフレッシュ特性を劣化させるという問題点を起こす。
【００４３】
バックバイアス電圧ＶＢＢに流入されるチャージを減らすために、(a)電流経路を介して、サブ・ワードラインＷＬのチャージを接地電圧ＶＳＳにさらに多く流入されるように制御する遅延ロジック回路４０が、図２の半導体メモリ装置２０に採用される。
【００４４】
図７ないし図１０は、遅延ロジック回路４０について説明する回路ダイヤグラムと動作タイミング・ダイヤグラムとを示している。図７は、本発明の第１実施形態による遅延ロジック回路４０を示している。図７を参照すれば、遅延ロジック回路４０は、昇圧電圧ＶＰＰと接地電圧ＶＳＳとによって駆動される。
【００４５】
遅延ロジック回路４０は、第１テストモード信号ＴＭＯＤＥ１が入力される第１インバータ７０１、第１インバータ７０１の出力と第１ワードライン駆動信号ＰＸＩＤとが入力される第１ＮＡＮＤゲート７０３、第１テストモード信号ＴＭＯＤＥ１が入力される第１遅延部７０５、第１ＮＡＮＤゲート７０３の出力と第１遅延部７０５の出力とが入力される第２ＮＡＮＤゲート７０９、第２テストモード信号ＴＭＯＤＥ２が入力される第２インバータ７１１、第２インバータ７１１の出力と第２ＮＡＮＤゲート７０９の出力とが入力される第３ＮＡＮＤゲート７１３、第２テストモード信号ＴＭＯＤＥ２が入力される第２遅延部７１５、第３ＮＡＮＤゲート７１３の出力と第２遅延部７１５の出力とが入力される第４ＮＡＮＤゲート７１９、及び第４ＮＡＮＤゲート７１９の出力が入力され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢを出力する第３インバータ７２０を含む。
【００４６】
第１遅延部７０５は、第１ワードライン駆動信号ＰＸＩＤと、第１テストモード信号ＴＭＯＤＥ１とが入力されるＮＡＮＤゲート７０６；偶数個のインバータから構成される遅延チェーン７０７；を含む。第２遅延部７１５は、第２ＮＡＮＤゲート７０９の出力と、第２テストモード信号ＴＭＯＤＥ２とが入力されるＮＡＮＤゲート７１６；偶数個のインバータから構成される遅延チェーン７１７；を含む。
【００４７】
図７の遅延ロジック回路４０の動作について、図８のタイミング・ダイヤグラムと連繋させて説明する。ノーマル・モードであるとき、第１テストモード信号ＴＭＯＤＥ１及び第２テストモード信号ＴＭＯＤＥ２がロジックロウ・レベルに非活性化され、昇圧電圧ＶＰＰレベルのロジックハイ・レベルから接地電圧ＶＳＳレベルのロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤに応答し、第１ＮＡＮＤゲートないし第４ＮＡＮＤゲート７０３，７０９，７１３，７１９と、第３インバータ７２０とを通過するのにかかるデフォルト遅延時間△ｔＤＮ後、昇圧電圧ＶＰＰレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢを発する。
【００４８】
第１遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１は、ロジックハイ・レベルに活性化され、第２テストモード信号ＴＭＯＤＥ２は、ロジックロウ・レベルに非活性化され、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤに応答し、第１遅延部７０５と、第２ＮＡＮＤゲートないし第４ＮＡＮＤゲート７０９，７１３，７１９と、第３インバータ７２０とを通過するのにかかる第１遅延時間△ｔＤＮ１後、昇圧電圧ＶＰＰレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢを発する。
【００４９】
第２遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１は、ロジックロウ・レベルに非活性化され、第２テストモード信号ＴＭＯＤＥ２は、ロジックハイ・レベルに活性化され、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤに応答し、第１ＮＡＮＤゲート及び第２ＮＡＮＤゲート７０３，７０９、第２遅延部７１５、第４ＮＡＮＤゲート７１９、及び第３インバータ７２０を通過するのにかかる第２遅延時間△ｔＤＮ２後、昇圧電圧ＶＰＰレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢを発する。
【００５０】
第３遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１及び第２テストモード信号ＴＭＯＤＥ２は、ロジックハイ・レベルに活性化され、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤに応答し、第１遅延部７０５、第２ＮＡＮＤゲート７０９、第２遅延部７１５、第４ＮＡＮＤゲート７１９、及び第３インバータ７２０を通過するのにかかる第３遅延時間△ｔＮ３後、昇圧電圧ＶＰＰレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢを発する。
【００５１】
サブ・ワードラインＷＬは、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤを基準にして、昇圧電圧ＶＰＰレベルに遷移するサブ・ワードライン・イネーブル信号ＮＷＥＩＢの遷移時点を後に可変させることにより、サブ・ワードラインＷＬのチャージがバックバイアス電圧ＶＢＢにディスチャージされつつ、その電圧レベルが低くなり、バックバイアス電圧ＶＢＢレベルになる。すなわち、ノーマル・モードであるとき、Ｑ１に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第１遅延モードであるとき、Ｑ２に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第２遅延モードであるとき、Ｑ３に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第３遅延モードであるとき、Ｑ４に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされる。
【００５２】
ノーマル・モードに比べ、第１遅延モード、第２遅延モードそして第３遅延モードへ行くほど、バックバイアス電圧ＶＢＢにディスチャージされるサブ・ワードラインＷＬのチャージが小さくなることが分かる。図６のワードライン・ドライバＳＷＤの動作に合わせて説明すれば、第１遅延モード、第２遅延モードそして第３遅延モードへ行くほど、(a)電流経路を介して、サブ・ワードラインＷＬのチャージが接地電圧ＶＳＳにさらに多く流入され、(b)電流経路を介して、バックバイアス電圧ＶＢＢに流入されるチャージが減るということを意味する。バックバイアス電圧ＶＢＢに流入されるチャージが減ることによって、バックバイアス電圧ＶＢＢレベルのリップル・ノイズ発生が防止される。
【００５３】
図９は、本発明の第２実施形態による遅延ロジック回路について説明する図である。図９を参照すれば、遅延ロジック回路４０は、昇圧電圧ＶＰＰと接地電圧ＶＳＳとによって駆動される。遅延ロジック回路４０は、第１テストモード信号ＴＭＯＤＥ１が入力される第１インバータ９０１、第１テストモード信号ＴＭＯＤＥ１と、下位デコーディング信号ＰＸＩとが入力される第１ＮＡＮＤゲート９０３、第１インバータ９０１の出力と、下位デコーディング信号ＰＸＩとが入力される第１遅延部９０５、第１ＮＡＮＤゲート９０３の出力と、第１遅延部９０５の出力とが入力される第２ＮＡＮＤゲート９０９、第２テストモード信号ＴＭＯＤＥ２が入力される第２インバータ９１１、第２テストモード信号ＴＭＯＤＥ２と、第２ＮＡＮＤゲート９０９の出力とが入力される第３ＮＡＮＤゲート９１３、第２インバータ９１１の出力と、第２ＮＡＮＤゲート９０９の出力とが入力される第２遅延部９１５、第３ＮＡＮＤゲート９１３の出力と、第２遅延部９１５の出力とが入力され、第１ワードライン駆動信号ＰＸＩＤを出力する第４ＮＡＮＤゲート９１９、及び下位デコーディング信号ＰＸＩが入力され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢを出力する第３遅延部９２０及び第４遅延部９３０を含む。
【００５４】
第１遅延部９０５は、第１インバータ９０１の出力と、下位デコーディング信号ＰＸＩとが入力されるＮＡＮＤゲート９０６；ＮＡＮＤゲート９０６の出力が入力されるインバータ遅延チェーン９０７；を含む。第２遅延部９１５は、第２ＮＡＮＤゲート９０９の出力と、第２インバータ９１１の出力とが入力されるＮＡＮＤゲート９１６；ＮＡＮＤゲート９１６の出力が入力されるインバータ遅延チェーン９１７；を含む。第３遅延部９２０は、図３のワードライン駆動信号発生回路５０または６０で、下位デコーディング信号ＰＸＩから第１ワードライン駆動信号ＰＸＩＤの発生までにかかる遅延時間を補償し、第４遅延部９３０は、図７の遅延ロジック回路４０で、第１ワードライン駆動信号ＰＸＩＤからサブ・ワードライン・イネーブル信号ＮＷＥＩＢの発生までのデフォルト遅延時間を補償する。
【００５５】
図９の遅延ロジック回路４０の動作について、図１０のタイミング・ダイヤグラムと連繋させて説明する。ノーマル・モードであるとき、第１テストモード信号ＴＭＯＤＥ１及び第２テストモード信号ＴＭＯＤＥ２がロジックロウ・レベルに非活性化され、ロジックハイ・レベルからロジックロウ・レベルに遷移する下位デコーディング信号ＰＸＩに応答し、第１遅延部９０５、第１ＮＡＮＤゲート９０９、第２遅延部９１５、及び第４ＮＡＮＤゲート９１９を通過するのにかかるデフォルト遅延時間△ｔＤＰ後、接地電圧ＶＳＳレベルの第１ワードライン駆動信号ＰＸＩＤを発する。
【００５６】
第１遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１は、ロジックハイ・レベルに活性化され、第２テストモード信号ＴＭＯＤＥ２は、ロジックロウ・レベルに非活性化され、ロジックロウ・レベルに遷移する下位デコーディング信号ＰＸＩに応答し、第１ＮＡＮＤゲート９０３及び第２ＮＡＮＤゲート９０９、第２遅延部９１５、及び第４ＮＡＮＤゲート９１９を通過するのにかかる第１遅延時間△ｔＤＰ１後、接地電圧ＶＳＳレベルの第１ワードライン駆動信号ＰＸＩＤを発する。
【００５７】
第２遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１は、ロジックロウ・レベルに非活性化され、第２テストモード信号ＴＭＯＤＥ２は、ロジックハイ・レベルに活性化され、ロジックロウ・レベルに遷移する下位デコーディング信号ＰＸＩに応答し、第１遅延部９０５、第１ＮＡＮＤゲート９０９、及び第３ＮＡＮＤゲート９１３及び第４ＮＡＮＤゲート９１９を通過するのにかかる第２遅延時間△ｔＤＰ２後、接地電圧ＶＳＳレベルの第１ワードライン駆動信号ＰＸＩＤを発する。
【００５８】
第３遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１及び第２テストモード信号ＴＭＯＤＥ２は、ロジックハイ・レベルに活性化され、ロジックロウ・レベルに遷移する下位デコーディング信号ＰＸＩに応答し、第１ＮＡＮＤゲートないし第４ＮＡＮＤゲート９０３，９０９，９１３，９１９を通過するのにかかる第３遅延時間△ｔＤＰ３後、接地電圧ＶＳＳレベルの第１ワードライン駆動信号ＰＸＩＤを発する。
【００５９】
サブ・ワードラインＷＬは、昇圧電圧ＶＰＰレベルに遷移するサブ・ワードライン・イネーブル信号ＮＷＥＩＢを基準にして、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤの遷移時点を前に可変させることにより、サブ・ワードラインＷＬのチャージを接地電圧ＶＳＳにディスチャージさせた後、昇圧電圧ＶＰＰレベルに遷移するサブ・ワードライン・イネーブル信号ＮＷＥＩＢに応答し、サブ・ワードラインＷＬの残りのチャージをバックバイアス電圧ＶＢＢにディスチャージさせることにより、電圧レベルが低くなってバックバイアス電圧ＶＢＢレベルになる。
【００６０】
すなわち、ノーマル・モードであるとき、Ｑ１に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第１遅延モードであるとき、Ｑ２に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第２遅延モードであるとき、Ｑ３に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第３遅延モードであるとき、Ｑ４に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされる。
【００６１】
ノーマル・モードに比べ、第１遅延モード、第２遅延モードそして第３遅延モードへ行くほど、バックバイアス電圧ＶＢＢにディスチャージされるサブ・ワードラインＷＬのチャージが小さくなることが分かる。すなわち、第１遅延モード、第２遅延モードそして第３遅延モードへ行くほど、図６に図示された(a)電流経路を介して、サブ・ワードラインＷＬのチャージが接地電圧ＶＳＳにさらに多く流入され、(b)電流経路を介して、バックバイアス電圧ＶＢＢに流入されるチャージが減るということを意味する。これにより、バックバイアス電圧ＶＢＢに流入されるチャージが減り、バックバイアス電圧ＶＢＢレベルのリップル・ノイズ発生が防止される。
【００６２】
図１１ないし図１３は、本発明の第３実施形態によるバックバイアス電圧ＶＢＢリップル・ノイズ防止のためのバックバイアス電圧ＶＢＢの連結構造を有する半導体メモリ装置について説明する図である。図１１を参照すれば、半導体メモリ装置１１００は、バックバイアス電圧ＶＢＢがダミー・キャパシタ１１０１の第１電極に連結される。ダミー・キャパシタ１１０１は、図１２に図示されているように、メモリセル・アレイＡＲＲＡＹのエッジ側に配されている。ダミー・キャパシタ１１０１は、メモリセル・アレイＡＲＲＡＹ領域と、周辺回路領域との段差を補償するために配される。図１１で、バックバイアス電圧ＶＢＢは、ダミー・キャパシタ１１０１と、ビットラインＢＬとの間に配されるトランジスタ１１０２のゲートに連結される。これにより、バックバイアス電圧ＶＢＢレベルは、かなり大きい容量、例えば、サブ・マイクロ・ファラッド（μＦ）程度のダミー・キャパシタ１１０１によってリップル・ノイズ現象を防止できる。
【００６３】
図１３は、バックバイアス電圧ＶＢＢの連結構造を具現する半導体製造工程後の半導体メモリ装置の断面について説明する図である。図１３を参照すれば、半導体基板１３０１上に、トランジスタ１１０２が形成されるアクティブ領域を限定するように、浅いトレンチ素子分離工程（ＳＴＩ）によって、素子分離膜１３０３が形成されており、アクティブ領域上に、ゲート１３０５が形成されており、ゲート１３０５両側のアクティブ領域に、ソース１３０６，ドレイン１３０７が形成されている。ゲート１３０５間の空間を埋め込む層間絶縁膜（図示せず）の平坦化後、ドレイン１３０７と接触する自己整列コンタクト・（ＳＡＣ：self aligned contact）パッド１３０８が形成されている。
【００６４】
ソース１３０６と接触する直接コンタクト（ＤＣ）・パッド１３１０と、自己整列パッド１３０８が連結される直接コンタクト・パッド１３１０とが形成されている。ソース１３０６と接触する直接コンタクト・パッド１３１０は、ゲート１３０５と接触するように形成されている。自己整列パッド１３０８に接触する直接コンタクト・パッド１３１０と連結されるように、メタル層から形成されたビットライン１３１２が形成されており、ソース１３０６に接触する直接コンタクト・パッド１３１０と、埋没コンタクト（ＢＣ）・プラグ１３１４とが形成されている。埋没コンタクト・プラグ１３１４に連結されるダミー・キャパシタ１１０１の下部電極１３１６が形成されており、下部電極１３１６上に、誘電体膜（図示せず）を挟んで上部電極１３１８が形成されている。ダミー・キャパシタ１１０１は、シリンダ型キャパシタによって形成されている。
【００６５】
図１４は、本発明の半導体メモリ装置を含むメモリチップを有するメモリ・モジュールについて説明する図である。図１４のメモリ・モジュール１４００は、図２または図１１の半導体メモリ装置２０，１１００を含むメモリチップ１４０ないし１４８を含む。メモリ・モジュール１４００は、印刷回路基板（ＰＣＢ：printed circuit board）１４０）の一面に配列された９個のメモリチップ１４０ないし１４８を有するＳＩＭＭ（single in line memory module）である。ＳＩＭＭ内のこのようなメモリチップの数は、典型的には３ないし９程度と多様である。
【００６６】
印刷回路基板１４０１は、一方のエッジに沿って、コンピュータ・マザーボード上のメモリ・ソケットにはめ込まれるように、エッジ・コネクタ１４０２を有する。図示されてはいないが、ワイヤリング・パターン（wiring pattern）が印刷回路基板１４０１上に形成されており、エッジ・コネクタ１４０２を構成するターミナルまたはリードがメモリチップ１４０ないし１４８と連結される。
【００６７】
図１５は、本発明の半導体メモリ装置で具現されるＲＡＭ（random-access memory）１５１２を使用するプロセッサ基盤のシステム１５０４について説明するブロック・ダイヤグラムである。すなわち、ＲＡＭ １５１２は、図２または図１１を参照して説明したバックバイアスＶＢＢのリップル・ノイズを防止する。プロセッサ基盤のシステムは、コンピュータシステム、プロセッサ制御システム、またはプロセッサと関連したメモリを採用する他のシステムでありうる。該システム１５０４は、バス１５１１上に、ＲＡＭ １５１２並びにＩ／Ｏ（input／output）装置１５０８，１５１０と通信するマイクロ・プロセッサのようなＣＰＵ（central processor unit）１５０５を含む。該システム１５０４は、ＲＯＭ（read-only memory）１５１４を含み、バス１５１１上に、ＣＰＵ １５０５と通信するＣＤ ＲＯＭドライブ１５０９のような周辺装置を含む。
【００６８】
本発明は、図面に図示された実施形態を参考に説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【００６９】
１０ セル・トランジスタ
１１ セル・キャパシタ
２０，１１００ 半導体メモリ装置
３０ 下位デコーディング信号発生回路
３８ ロウ・デコーダ
４０ 遅延ロジック回路
５０，６０ ワードライン駆動信号発生回路
１４０ないし１４８ メモリチップ
３０１，７０１，９０１ 第１インバータ
３０２，７１１，９１１ 第２インバータ
３０３，７２０ 第３インバータ
４１０ ＰＭＯＳトランジスタ
４３０ 第１ＮＭＯＳトランジスタ
４５０ 第２ＮＭＯＳトランジスタ
７０３，９０３ 第１ＮＡＮＤゲート
７０５，９０５ 第１遅延部
７０６，７１６，９０６，９１６ ＮＡＮＤゲート
７０７，７１７ インバータ遅延チェーン
７０９，９０９ 第２ＮＡＮＤゲート
７１３，９１３ 第３ＮＡＮＤゲート
７１５，９１５ 第２遅延部
７１９，９１９ 第４ＮＡＮＤゲート
９０７，９１７ インバータ遅延チェーン
９２０ 第３遅延部
９３０ 第４遅延部
１１０１ ダミー・キャパシタ
１１０２ トランジスタ
１３０１ 半導体基板
１３０３ 素子分離膜
１３０５ ゲート
１３０６ ソース
１３０７ ドレイン
１３０８ 自己整列パッド
１３１０ 直接コンタクトパッド
１３１２，ＢＬ／ＢＬＢ ビットライン
１３１４ 埋没コンタクト・プラグ
１３１６ 下部電極
１３１８ 上部電極
１４００ メモリ・モジュール
１４０１ 印刷回路基板
１４０２ エッジ・コネクタ
１５０４ システム
１５０５ ＣＰＵ
１５０８，１５１０ Ｉ／Ｏ装置
１５０９ ＣＤ ＲＯＭドライブ
１５１１ バス
１５１２ ＲＡＭ
１５１４ ＲＯＭ
Ｉ１ 接合漏れ電流
Ｉ２ サブ・スレショルド電圧
ＡＲＲＡＹ メモリセル・アレイ
ＣＯＮＪＵＮＣＴＩＯＮ コンジャンクション領域
ＭＣ メモリセル
ＭＲＡＤＤ 上位ロウ・アドレス信号
ＮＲＡＤＤ 下位ロウ・アドレス信号
ＮＷＥＩＢ サブ・ワードライン・イネーブル信号
ＰＸＩＢ 第２ワードライン駆動信号
ＰＸＩＤ 第１ワードライン駆動信号
ＰＸＩ＜ｊ＞ 下位デコーディング信号
ＳＡｓ センスアンプ・ブロック
ＳＷＤ ワードライン・ドライバ
ＳＷＤｓ ワードライン駆動ブロック
ＴＭＯＤＥ１ 第１テストモード信号
ＴＭＯＤＥ２ 第２テストモード信号
ＶＢＢ バックバイアス電圧
ＶＣＣ 電源電圧
ＶＰ プレート電圧
ＶＰＰ 昇圧電圧
ＶＳＳ 接地電圧
ＷＬ サブ・ワードライン
ＷＥＩ ワードライン・イネーブル信号
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、バックバイアス電圧のリップル・ノイズを減らす半導体メモリ装置及びその駆動方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（dynamic random-access memory）のような半導体メモリ装置では、漏れ電流（leakage current）の減少が主要な課題である。ＤＲＡＭで生じる漏れ電流は、メモリセルのリフレッシュ時間を短縮させる要因になる。漏れ電流には、接合漏れ電流（junction leakage current）とサブ・スレショルド電流（sub-threshold current）とがある。接合漏れ電流は、例えば、セル・トランジスタの接合境界の欠陥によって発生し、サブ・スレショルド電流は、セル・トランジスタを介して流れるチャンネル漏れ電流である。
【０００３】
接合漏れ電流は、チャネルのイオン濃度を低くすることによって減少させることができるが、これは、サブ・スレショルド漏れ電流を増加させる原因になる。サブ・スレショルド電流は、セル・トランジスタのスレショルド電圧を増加させることによって、減少させることができる。しかし、これは、接合漏れ電流を増加させる原因になる。
【０００４】
このような問題点を解決するために、接合漏れ電流とサブ・スレショルド電流とを同時に減少させるための方法としてネガティブにバイアスされるワードライン構造を採用する。ネガティブ・ワードライン構造を有する半導体メモリ装置は、選択されていないワードラインに、ネガティブ電圧を供給する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明がなそうとする技術的課題は、バックバイアス電圧ＶＢＢのリップル・ノイズを減らす半導体メモリ装置を提供することにある。
本発明がなそうとする他の技術的課題は、前記半導体メモリ装置の駆動方法を提供することにある。
本発明がなそうとするさらに他の技術的課題は、前記半導体メモリ装置を含むメモリ・モジュールを提供することにある。
本発明がなそうとするさらに他の技術的課題は、前記半導体メモリ装置を含むシステムを提供することにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を解決するために、本発明の一面による半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【０００７】
本発明の実施形態によって、第１電圧は、昇圧電圧であり、第２電圧は、接地電圧であり、第３電圧は、接地電圧より低いネガティブ電圧に設定されうる。
本発明の実施形態によって、遅延ロジック回路は、第１テストモード信号及び第２テストモード信号に応答し、第１ワードライン駆動信号の遷移時点より、サブ・ワードライン・イネーブル信号の遷移時点を後に遅延させることができる。
【０００８】
本発明の実施形態によって、遅延ロジック回路は、第１テストモード信号が入力される第１インバータ、第１インバータの出力と第１ワードライン駆動信号とが入力される第１ＮＡＮＤゲート、第１テストモード信号が入力される第１遅延部、第１ＮＡＮＤゲートの出力と第１遅延部の出力とが入力される第２ＮＡＮＤゲート、第２テストモード信号が入力される第２インバータ、第２インバータの出力と第２ＮＡＮＤゲートの出力とが入力される第３ＮＡＮＤゲート、第２テストモード信号が入力される第２遅延部、第３ＮＡＮＤゲートの出力と第２遅延部の出力とが入力される第４ＮＡＮＤゲート、及び第４ＮＡＮＤゲートの出力が入力され、サブ・ワードライン・イネーブル信号を出力する第３インバータを含むことができる。
【０００９】
本発明の実施形態によって、ワードライン駆動回路は、第１ワードライン駆動信号がそのソースに連結され、サブ・ワードライン・イネーブル信号がそのゲートに連結され、サブ・ワードラインがそのドレインに連結されるＰＭＯＳトランジスタ、第２電圧がそのソースに連結され、サブ・ワードライン・イネーブル信号がそのゲートに連結され、サブ・ワードラインがそのドレインに連結される第１ＮＭＯＳトランジスタ、及び第２ワードライン駆動信号がそのゲートに連結され、第２電圧がそのソースに連結され、サブ・ワードラインがそのドレインに連結される第２ＮＭＯＳトランジスタを含むことができる。
【００１０】
本発明の実施形態によって、第１ワードライン駆動信号は、電源電圧より高い昇圧電圧と接地電圧とによって駆動され、第２ワードライン駆動信号は、電源電圧と接地電圧とによって駆動され、サブ・ワードライン・イネーブル信号は、昇圧電圧と接地電圧とによって駆動されるように設定されうる。
【００１１】
前記技術的課題を解決するために、本発明の他の面による半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、サブ・ワードライン・イネーブル信号の遷移時点を基準にして、第１ワードライン駆動信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【００１２】
本発明の実施形態によって、遅延ロジック回路は、第１テストモード信号及び第２テストモード信号に応答し、サブ・ワードライン・イネーブル信号の遷移時点より、第１ワードライン駆動信号の遷移時点を前に早めることができる。
【００１３】
本発明の実施形態によって、遅延ロジック回路は、第１テストモード信号が入力される第１インバータ、第１テストモード信号と、半導体メモリ装置に入力されるロウ・アドレス信号をデコーディングしたアドレス・デコーディング信号とが入力される第１ＮＡＮＤゲート、第１インバータの出力とアドレス・デコーディング信号とが入力される第１遅延部、第１ＮＡＮＤゲートの出力と第１遅延部の出力とが入力される第２ＮＡＮＤゲート、第２テストモード信号が入力される第２インバータ、第２テストモード信号と第２ＮＡＮＤゲートの出力とが入力される第３ＮＡＮＤゲート、第２インバータの出力と第２ＮＡＮＤゲートの出力とが入力される第２遅延部、第３ＮＡＮＤゲートの出力と第２遅延部の出力とが入力され、第１ワードライン駆動信号を出力する第４ＮＡＮＤゲート、及びアドレス・デコーディング信号が入力され、サブ・ワードライン・イネーブル信号を発する遅延部を含むことができる。
【００１４】
前記技術的課題を解決するために、本発明のさらに他の面による半導体メモリ装置は、複数個のメモリセルがサブ・ワードラインとビットラインとの交差点に配列されている多数個のメモリセル・アレイと、メモリセル・アレイ間に配され、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路が配列されているワードライン駆動ブロックと、を含み、メモリセル・アレイのエッジ側に配されるダミー・キャパシタと第３電圧とが連結される。
【００１５】
前記他の技術的課題を解決するために、本発明の一面による半導体メモリ装置の駆動方法は、選択されたメモリセルと連結されるサブ・ワードラインを第１電圧に駆動し、メモリセルをイネーブルさせる段階と、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせる段階と、を含む。サブ・ワードラインをディセーブルさせる段階は、第１ワードライン駆動信号を遷移させ、サブ・ワードラインのチャージを第２電圧にディスチャージさせる段階と、サブ・ワードライン・イネーブル信号に応答し、サブ・ワードラインのチャージを第３電圧にディスチャージさせる段階と、を含み、第１ワードライン駆動信号の遷移時点より、サブ・ワードライン・イネーブル信号の遷移時点を後に遅延させる。
【００１６】
前記他の技術的課題を解決するために、本発明の他の面による半導体メモリ装置の駆動方法は、選択されたメモリセルと連結されるサブ・ワードラインを第１電圧に駆動し、メモリセルをイネーブルさせる段階と、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせる段階と、を含む。サブ・ワードラインをディセーブルさせる段階は、第１ワードライン駆動信号を遷移させ、サブ・ワードラインのチャージを第２電圧にディスチャージさせる段階と、サブ・ワードライン・イネーブル信号に応答し、サブ・ワードラインのチャージを第３電圧にディスチャージさせる段階と、を含み、サブ・ワードライン・イネーブル信号の遷移時点より、第１ワードライン駆動信号の遷移時点を前に早める。
【００１７】
前記さらに他の技術的課題を解決するために、本発明の一面によるメモリ・モジュールは、印刷回路基板と、印刷回路基板上に装着され、半導体メモリ装置を含む少なくとも１つ以上のメモリチップと、を含む。半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルと連結されるサブ・ワードラインを昇圧電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを接地電圧及びネガティブ電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、ネガティブ電圧に流入されるサブ・ワードラインのチャージ量より、接地電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【００１８】
前記さらに他の技術的課題を解決するために、本発明の他の面によるメモリ・モジュールは、印刷回路基板と、印刷回路基板上に装着され、半導体メモリ装置を含む少なくとも１つ以上のメモリチップと、含む。半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを昇圧電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを接地電圧及びネガティブ電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、サブ・ワードライン・イネーブル信号の遷移時点を基準にして、第１ワードライン駆動信号の遷移時点を可変させ、ネガティブ電圧に流入されるサブ・ワードラインのチャージ量より、接地電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【００１９】
前記さらに他の技術的課題を解決するために、本発明のさらに他の面によるメモリ・モジュールは、印刷回路基板と、印刷回路基板上に装着され、半導体メモリ装置を含む少なくとも１つ以上のメモリチップと、を含む。半導体メモリ装置は、複数個のメモリセルがサブ・ワードラインとビットラインとの交差点に配列されている多数個のメモリセル・アレイと、メモリセル・アレイ間に配され、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路が配列されているワードライン駆動ブロックと、を含み、メモリセル・アレイのエッジ側に配されるダミー・キャパシタと第３電圧とが連結される。
【００２０】
前記さらに他の技術的課題を解決するために、本発明の一面によるシステムは、半導体メモリ装置と、バスを介して半導体メモリ装置を制御するコントローラと、を含む。半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを昇圧電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを接地電圧及びネガティブ電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、ネガティブ電圧に流入されるサブ・ワードラインのチャージ量より、接地電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路；を含む。
【００２１】
前記さらに他の技術的課題を解決するために、本発明の他の面によるシステムは、半導体メモリ装置と、バスを介して半導体装置を制御するコントローラと、を含む。半導体メモリ装置は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを昇圧電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを接地電圧及びネガティブ電圧にディセーブルさせるワードライン駆動回路；サブ・ワードラインのディセーブル時、サブ・ワードライン・イネーブル信号の遷移時点を基準にして、第１ワードライン駆動信号の遷移時点を可変させ、ネガティブ電圧に流入されるサブ・ワードラインのチャージ量より、接地電圧に流入されるサブ・ワードラインのチャージ量が多いように、制御する遅延ロジック回路；を含む。
【００２２】
前記さらに他の技術的課題を解決するために、本発明のさらに他の面によるシステムは、半導体メモリ装置と、バスを介して半導体装置を制御するコントローラと、を含む。半導体メモリ装置は、複数個のメモリセルがサブ・ワードラインとビットラインとの交差点に配列されている多数個のメモリセル・アレイと、メモリセル・アレイ間に配され、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路が配列されているワードライン駆動ブロックと、を含み、メモリセル・アレイのエッジ側に配されるダミー・キャパシタと第３電圧とが連結される。
【図面の簡単な説明】
【００２３】
【図１】典型的なＤＲＡＭのメモリセルを示す図。
【図２】本発明の半導体メモリ装置について説明する図。
【図３】図２のワードライン駆動信号発生回路について説明する図。
【図４】図２のワードライン・ドライバについて説明する図。
【図５】ｔＲＡＳとｔＲＰとのタイミングについて説明する図。
【図６】図４のワードライン・ドライバの電流経路について説明する図。
【図７】本発明の第１実施形態による遅延ロジック回路について説明する回路ダイヤグラム。
【図８】本発明の第１実施形態による遅延ロジック回路について説明する動作タイミング・ダイヤグラム。
【図９】本発明の第２実施形態による遅延ロジック回路について説明する回路ダイヤグラム。
【図１０】本発明の第２実施形態による遅延ロジック回路について説明する動作タイミング・ダイヤグラム。
【図１１】本発明の第３実施形態によるバックバイアス電圧ＶＢＢリップル・ノイズ防止のためのバックバイアス電圧ＶＢＢの連結構造を有する半導体メモリ装置について説明する図。
【図１２】本発明の第３実施形態によるバックバイアス電圧ＶＢＢリップル・ノイズ防止のためのバックバイアス電圧ＶＢＢの連結構造を有する半導体メモリ装置について説明する図。
【図１３】本発明の第３実施形態によるバックバイアス電圧ＶＢＢリップル・ノイズ防止のためのバックバイアス電圧ＶＢＢの連結構造を有する半導体メモリ装置について説明する図。
【図１４】本発明の半導体メモリ装置を含むメモリチップを有するメモリ・モジュールについて説明する図。
【図１５】本発明の半導体メモリ装置で具現されるＲＡＭを使用するプロセッサ基盤のシステムについて説明するブロック・ダイヤグラム。
【発明を実施するための形態】
【００２４】
本発明、本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付図面を参照して、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同一参照符号は、同一部材を示す。
【００２５】
図１は、典型的なＤＲＡＭ（dynamic random-access memory）のメモリセルを示している。図１を参照すれば、メモリセルＭＣは、サブ・ワードラインＷＬとビットラインＢＬとに連結されるセル・トランジスタ１０と、セルキャパシタ１２とから構成される。セル・トランジスタ１０の接合境界の欠陥によって、接合漏れ電流（junction leakage current）Ｉ１が生じ、セル・トランジスタ１０を介して流れるチャネル漏れ電流によって、サブ・スレショルド電流Ｉ２が生じる。接合漏れ電流Ｉ１とサブ・スレショルド電流Ｉ２とを減少させるために、ネガティブにバイアスされるサブ・ワードラインＷＬ構造を採用する。選択されていないワードラインＷＬにネガティブ電圧、すなわち、典型的に、−０．３Ｖないし−０．４Ｖ程度のバックバイアス電圧ＶＢＢを供給する。キャパシタ１１の一端には、プレート電圧ＶＰが印加される。
【００２６】
図２は、本発明の半導体メモリ装置について説明する図面である。図２を参照すれば、半導体メモリ装置２０はメモリセル・アレイＡＲＲＡＹ、センスアンプ・ブロックＳＡｓ、ワードライン駆動ブロックＳＷＤｓ、コンジャンクション領域CONJUNCTION、ロウ・デコーダ３８、下位デコーディング信号発生回路３０及び遅延ロジック回路４０を含む。
各メモリセル・アレイＡＲＲＡＹには、サブ・ワードラインＷＬとビットラインＢＬ／ＢＬＢとの交差点に、図１のメモリセルＭＣが配される。
【００２７】
サブ・ワードライン駆動ブロックＳＷＤｓには、サブ・ワードラインＷＬを駆動するワードライン・ドライバＳＷＤが配される。ワードライン・ドライバＳＷＤそれぞれは、ロウ・デコーダ３８から出力されるそれぞれのワードライン・イネーブル信号ＷＥＩ；第１ワードライン駆動信号ＰＸＩＤ及び第２ワードライン駆動信号ＰＸＩＢ；によって制御される。
【００２８】
ロウ・デコーダ３８は、上位ロウ・アドレス信号ＭＲＡＤＤ（ＲＡ２〜ＲＡ８）に応答し、ワードライン・イネーブル信号ＷＥＩ＜ｉ＞を発する。ロウ・デコーダ３８は、上位ロウ・アドレス信号ＭＲＡＤＤを受信してデコーディングし、１つのワードライン・イネーブル信号ＷＥＩを活性化させる。活性化された各ワードライン・イネーブル信号ＷＥＩは、昇圧電圧ＶＰＰレベルを有する。
【００２９】
下位デコーディング信号発生回路３０は、下位ロウ・アドレス信号ＬＲＡＤＤ（ＲＡ０，ＲＡ１）を受信してデコーディングし、４個の下位デコーディング信号ＰＸＩ＜ｊ＞（Ｊは、０ないし３）を発する。下位デコーディング信号ＰＸＩ＜ｊ＞（ｊは、０ないし３）は、半導体メモリ装置に全般的に配される。下位デコーディング信号ＰＸＩ＜ｊ＞（ｊは、０ないし３）は、コンジャンクション領域CONJUNCTIONのワードライン駆動信号発生回路５０，６０を駆動する。
【００３０】
コンジャンクション領域CONJUNCTIONには、選択されたサブ・ワードラインＷＬに昇圧電圧ＶＰＰを供給し、非選択のサブ・ワードラインＷＬにネガティブ電圧ＶＢＢを印加するためのワードライン駆動信号発生回路５０，６０が配される。ワードライン駆動信号発生回路５０，６０は、ワードライン・ドライバＳＷＤを駆動する相補的な信号である第１ワードライン駆動信号ＰＸＩＤ＜ｊ＞及び第２ワードライン駆動信号ＰＸＩＢ＜ｊ＞（ｊは、０ないし３）を発する。
【００３１】
メモリセルＭＣがアクセスされるとき、対応するワードライン・イネーブル信号ＷＥＩとワードライン駆動信号ＰＸＩＤ＜ｊ＞，ＰＸＩＢ＜ｊ＞（ｊは、０ないし３）とが活性化される。対応するワードライン・ドライバＳＷＤは、対応するサブ・ワードラインＷＬを昇圧電圧ＶＰＰに駆動する。メモリセルＭＣのアクセス動作が終わった後、ワードライン・ドライバＳＷＤは、サブ・ワードラインＷＬを、接地電圧ＶＳＳを経てバックバイアス電圧ＶＢＢにプリチャージする。
【００３２】
図３は、図２のワードライン駆動信号発生回路５０，６０について説明する図である。図３を参照すれば、ワードライン駆動信号発生回路５０，６０は、下位デコーディング信号ＰＸＩが入力される直列連結された第１インバータ３０１、第２インバータ３０２及び第３インバータ３０３を含む。第１インバータ３０１及び第２インバータ３０２は、昇圧電圧ＶＰＰと接地電圧ＶＳＳとによって駆動され、第３インバータ３０３は、電源電圧ＶＣＣと接地電圧ＶＳＳとによって駆動される。第２インバータ３０２の出力信号である第１ワードライン駆動信号ＰＸＩＤは、昇圧電圧ＶＰＰレベルまたは接地電圧ＶＳＳレベルを有し、第３インバータ３０３の出力である第２ワードライン駆動信号ＰＸＩＢは、電源電圧ＶＣＣレベルまたは接地電圧ＶＳＳレベルを有する。昇圧電圧ＶＰＰは、電源電圧ＶＣＣより高い電圧レベルを有する。
【００３３】
下位デコーディング信号ＰＸＩが、ロジックロウ・レベルからロジックハイ・レベルに遷移する場合、第１ワードライン駆動信号ＰＸＩＤは、昇圧電圧ＶＰＰレベルを有し、第２ワードライン駆動信号ＰＸＩＢは、接地電圧ＶＳＳレベルを有する。下位デコーディング信号ＰＸＩが、ロジックハイ・レベルからロジックロウ・レベルに遷移すれば、第１ワードライン駆動信号ＰＸＩＤは、接地電圧ＶＳＳレベルを有し、第２ワードライン駆動信号ＰＸＩＢは、電源電圧ＶＣＣレベルを有する。第１ワードライン駆動信号ＰＸＩＤ及び第２ワードライン駆動信号ＰＸＩＢは、図２のワードライン・ドライバＳＷＤに提供される。
【００３４】
図４は、図２のワードライン・ドライバＳＷＤについて説明する図である。図４を参照すれば、ワードライン・ドライバＳＷＤは、第１ワードライン駆動信号ＰＸＩＤがそのソースに連結され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢがそのゲートに連結され、サブ・ワードラインＷＬがそのドレインに連結されるＰＭＯＳトランジスタ４１０、バックバイアス電圧ＶＢＢがそのソースに連結され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢがそのゲートに連結され、サブ・ワードラインＷＬがそのドレインに連結される第１ＮＭＯＳトランジスタ４３０、及び第２ワードライン駆動信号ＰＸＩＢがそのゲートに連結され、バックバイアス電圧ＶＢＢがそのソースに連結され、サブ・ワードラインＷＬがそのドレインに連結される第２ＮＭＯＳトランジスタ４５０を含む。
【００３５】
サブ・ワードライン・イネーブル信号ＮＷＥＩＢは、昇圧電圧ＶＰＰレベルに活性化されたワードライン・イネーブル信号ＷＥＩに応答し、接地電圧ＶＳＳレベルとして発せられる信号である。接地電圧ＶＳＳレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢと、昇圧電圧ＶＰＰレベルの第１ワードライン駆動信号ＰＸＩＤとに応答し、サブ・ワードラインＷＬは、昇圧電圧ＶＰＰレベルを有する。プリチャージ動作の間、昇圧電圧ＶＰＰレベルの、サブ・ワードライン・イネーブル信号ＮＷＥＩＢと、第２ワードライン駆動信号ＰＸＩＢとに応答し、サブ・ワードラインＷＬは、バックバイアス電圧ＶＢＢレベルを有する。
【００３６】
一方、図１で説明したメモリセルＭＣの漏れ電流Ｉ１，Ｉ２によって、メモリセルＭＣに保存されたデータが消失する場合が生じる。これにより、ＤＲＡＭのような半導体メモリ装置は、周期的にメモリセルＭＣのデータを感知増幅し、これをさらにメモリセルＭＣに再保存するリフレッシュ動作が必要になる。
【００３７】
ＤＲＡＭのリフレッシュ動作は、ロウ・アクティブ動作とロウ・プリチャージ動作とからなる。ロウ・アクティブ動作は、ロウ・アクティブ信号がイネーブルされれば、ロウ・アドレスによって選択されたサブ・ワードラインＷＬが活性化され、メモリセルＭＣに保存されたデータは、ビットラインＢＬに伝えられ、センスアンプ（sense amplifier）ＳＡの動作によって感知増幅され、再びメモリセルＭＣに再保存される動作からなる。ロウ・プリチャージ動作は、ロウ・プリチャージ命令によって選択されたサブ・ワードラインＷＬがディセーブルされ、メモリセルＭＣに再保存されたデータを一定時間維持する動作からなる。ＤＲＡＭでは、ロウ・アクティブ信号が活性化されてロウ・アクティブ動作が起こる区間をｔＲＡＳと定義し、ロウ・プリチャージ動作が起こる区間をｔＲＰと定義する。
【００３８】
ｔＲＡＳは、最小限の必要時間ｔＲＡＳ（ｍｉｎ）より長くなければならない。すなわち、ロウ・アクティブ命令によって、ロウ・アクティブ信号が活性化され、ロウ・アドレスＭＲＡＤＤ，ＬＲＡＤＤが入力され、リフレッシュされたデータが再びメモリセルＭＣに再保存される時間が必要である。ｔＲＡＳがｔＲＡＳ（ｍｉｎ）より短い場合には、センスアンプＳＡによって感知増幅されるデータが、メモリセルＭＣに適切に伝えられない。これにより、次の動作時、メモリセルに保存されたデータがビットラインＢＬに伝えられても、十分な幅のビットライン電圧のため△ＶＢＬを得られなくなる場合が生じる。これにより、ＤＲＡＭの特性が低下したり、またはメモリセルＭＣのデータを維持している時間が短くなり、不良が発生することもありうる。
【００３９】
ｔＲＰは、ロウ・プリチャージ信号によって、サブ・ワードラインＷＬとセンスアンプＳＡの動作とがディセーブルされ、次の動作を行うために、ビットラインＢＬをプリチャージさせるのにかかる時間を意味する。ｔＲＰもまた、最小限の必要時間ｔＲＰ（ｍｉｎ）より長くなければならない。ｔＲＰがｔＲＰ（ｍｉｎ）より短い場合には、ビットラインＢＬが完全に同じレベルにならなくなる。このように、完全に同じレベルではないビットライン対ＢＬ，／ＢＬに、メモリセルＭＣデータが伝えられる場合には、不正確なデータがメモリセルＭＣに保存され、ＤＲＡＭは誤動作する。
【００４０】
図５は、ｔＲＡＳとｔＲＰとのタイミングについて説明する図である。図５を参照すれば、ロウ・アドレス・ストローブ信号／ＲＡＳがイネーブルされた後、ロウ・プリチャージ命令が入力されるためのｔＲＡＳは、ｔＲＡＳ（ｍｉｎ）より長くなければならない。そして、ロウ・プリチャージ命令が入力された後、ロウ・アクティブ命令を入力させるためのｔＲＰもまた、ｔＲＰ（ｍｉｎ）より長くなければならない。しかし、ｔＲＡＳ（ｍｉｎ）とｔＲＰ（ｍｉｎ）とを満足する場合、いつでもロウ・アクティブ命令またはロウ・プリチャージ命令を入力できる。すなわち、ｔＲＡＳとｔＲＰとを短くできる。
【００４１】
ｔＲＰタイミング・マージンを確保するために、図６に図示されているように、ワードライン・ドライバＳＷＤの動作において、サブ・ワードラインＷＬをディセーブルさせる第１ワードライン駆動信号ＰＸＩＤと、サブ・ワードライン・イネーブル信号ＮＷＥＩＢとの間のタイミング(c)をできる限り短く設定する。昇圧電圧ＶＰＰレベルのサブ・ワードラインＷＬのチャージは、第１ワードライン駆動信号ＰＸＩＤの昇圧電圧ＶＰＰレベルのロジックハイ・レベルから接地電圧ＶＳＳレベルのロジックロウ・レベルへの遷移によって、ＰＭＯＳトランジスタ４１０を介する(a)電流経路によって、接地電圧ＶＳＳに流入され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢの接地電圧ＶＳＳレベルのロジックロウ・レベルから昇圧電圧ＶＰＰレベルのロジックハイ・レベルへの遷移によって、第１ＮＭＯＳトランジスタ４３０を介する(b)電流経路によって、バックバイアス電圧ＶＢＢに流入される。バックバイアス電圧ＶＢＢに流入されるサブ・ワードラインのチャージは、(b)電流経路以前に、接地電圧ＶＳＳレベルのロジックロウ・レベルから電源電圧ＶＣＣレベルのロジックハイ・レベルに遷移する第２ワードライン駆動信号ＰＸＩＢに応答する第２ＮＭＯＳトランジスタ４５０を介する(d)電流経路によっても、ディスチャージされる。
【００４２】
ＤＲＡＭのリフレッシュ動作で、リフレッシュ・サイクル減少モード（ＲＣＲ：refresh cycle reduction mode）がある。ＲＣＲモードは、イネーブルされるサブ・ワードラインＷＬの個数を２倍または４倍にして、リフレッシュ時間を短縮させる動作モードであり、テスト時間を短縮させるために使われる。ＲＣＲモードでのように、イネーブルされるワードラインの個数が増加する場合、それらをディセーブルさせるために、一度にバックバイアス電圧ＶＢＢに流入されるチャージが増加することによって、バックバイアス電圧ＶＢＢレベルにリップル（ripple）ノイズが生じる。バックバイアス電圧ＶＢＢのノイズは、図１のメモリセルＭＣのサブ・スレショルド電流Ｉ２を誘発し、ＤＲＡＭのリフレッシュ特性を劣化させるという問題点を起こす。
【００４３】
バックバイアス電圧ＶＢＢに流入されるチャージを減らすために、(a)電流経路を介して、サブ・ワードラインＷＬのチャージを接地電圧ＶＳＳにさらに多く流入されるように制御する遅延ロジック回路４０が、図２の半導体メモリ装置２０に採用される。
【００４４】
図７ないし図１０は、遅延ロジック回路４０について説明する回路ダイヤグラムと動作タイミング・ダイヤグラムとを示している。図７は、本発明の第１実施形態による遅延ロジック回路４０を示している。図７を参照すれば、遅延ロジック回路４０は、昇圧電圧ＶＰＰと接地電圧ＶＳＳとによって駆動される。
【００４５】
遅延ロジック回路４０は、第１テストモード信号ＴＭＯＤＥ１が入力される第１インバータ７０１、第１インバータ７０１の出力と第１ワードライン駆動信号ＰＸＩＤとが入力される第１ＮＡＮＤゲート７０３、第１テストモード信号ＴＭＯＤＥ１が入力される第１遅延部７０５、第１ＮＡＮＤゲート７０３の出力と第１遅延部７０５の出力とが入力される第２ＮＡＮＤゲート７０９、第２テストモード信号ＴＭＯＤＥ２が入力される第２インバータ７１１、第２インバータ７１１の出力と第２ＮＡＮＤゲート７０９の出力とが入力される第３ＮＡＮＤゲート７１３、第２テストモード信号ＴＭＯＤＥ２が入力される第２遅延部７１５、第３ＮＡＮＤゲート７１３の出力と第２遅延部７１５の出力とが入力される第４ＮＡＮＤゲート７１９、及び第４ＮＡＮＤゲート７１９の出力が入力され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢを出力する第３インバータ７２０を含む。
【００４６】
第１遅延部７０５は、第１ワードライン駆動信号ＰＸＩＤと、第１テストモード信号ＴＭＯＤＥ１とが入力されるＮＡＮＤゲート７０６；偶数個のインバータから構成される遅延チェーン７０７；を含む。第２遅延部７１５は、第２ＮＡＮＤゲート７０９の出力と、第２テストモード信号ＴＭＯＤＥ２とが入力されるＮＡＮＤゲート７１６；偶数個のインバータから構成される遅延チェーン７１７；を含む。
【００４７】
図７の遅延ロジック回路４０の動作について、図８のタイミング・ダイヤグラムと連繋させて説明する。ノーマル・モードであるとき、第１テストモード信号ＴＭＯＤＥ１及び第２テストモード信号ＴＭＯＤＥ２がロジックロウ・レベルに非活性化され、昇圧電圧ＶＰＰレベルのロジックハイ・レベルから接地電圧ＶＳＳレベルのロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤに応答し、第１ＮＡＮＤゲートないし第４ＮＡＮＤゲート７０３，７０９，７１３，７１９と、第３インバータ７２０とを通過するのにかかるデフォルト遅延時間△ｔＤＮ後、昇圧電圧ＶＰＰレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢを発する。
【００４８】
第１遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１は、ロジックハイ・レベルに活性化され、第２テストモード信号ＴＭＯＤＥ２は、ロジックロウ・レベルに非活性化され、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤに応答し、第１遅延部７０５と、第２ＮＡＮＤゲートないし第４ＮＡＮＤゲート７０９，７１３，７１９と、第３インバータ７２０とを通過するのにかかる第１遅延時間△ｔＤＮ１後、昇圧電圧ＶＰＰレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢを発する。
【００４９】
第２遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１は、ロジックロウ・レベルに非活性化され、第２テストモード信号ＴＭＯＤＥ２は、ロジックハイ・レベルに活性化され、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤに応答し、第１ＮＡＮＤゲート及び第２ＮＡＮＤゲート７０３，７０９、第２遅延部７１５、第４ＮＡＮＤゲート７１９、及び第３インバータ７２０を通過するのにかかる第２遅延時間△ｔＤＮ２後、昇圧電圧ＶＰＰレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢを発する。
【００５０】
第３遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１及び第２テストモード信号ＴＭＯＤＥ２は、ロジックハイ・レベルに活性化され、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤに応答し、第１遅延部７０５、第２ＮＡＮＤゲート７０９、第２遅延部７１５、第４ＮＡＮＤゲート７１９、及び第３インバータ７２０を通過するのにかかる第３遅延時間△ｔＮ３後、昇圧電圧ＶＰＰレベルのサブ・ワードライン・イネーブル信号ＮＷＥＩＢを発する。
【００５１】
サブ・ワードラインＷＬは、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤを基準にして、昇圧電圧ＶＰＰレベルに遷移するサブ・ワードライン・イネーブル信号ＮＷＥＩＢの遷移時点を後に可変させることにより、サブ・ワードラインＷＬのチャージがバックバイアス電圧ＶＢＢにディスチャージされつつ、その電圧レベルが低くなり、バックバイアス電圧ＶＢＢレベルになる。すなわち、ノーマル・モードであるとき、Ｑ１に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第１遅延モードであるとき、Ｑ２に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第２遅延モードであるとき、Ｑ３に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第３遅延モードであるとき、Ｑ４に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされる。
【００５２】
ノーマル・モードに比べ、第１遅延モード、第２遅延モードそして第３遅延モードへ行くほど、バックバイアス電圧ＶＢＢにディスチャージされるサブ・ワードラインＷＬのチャージが小さくなることが分かる。図６のワードライン・ドライバＳＷＤの動作に合わせて説明すれば、第１遅延モード、第２遅延モードそして第３遅延モードへ行くほど、(a)電流経路を介して、サブ・ワードラインＷＬのチャージが接地電圧ＶＳＳにさらに多く流入され、(b)電流経路を介して、バックバイアス電圧ＶＢＢに流入されるチャージが減るということを意味する。バックバイアス電圧ＶＢＢに流入されるチャージが減ることによって、バックバイアス電圧ＶＢＢレベルのリップル・ノイズ発生が防止される。
【００５３】
図９は、本発明の第２実施形態による遅延ロジック回路について説明する図である。図９を参照すれば、遅延ロジック回路４０は、昇圧電圧ＶＰＰと接地電圧ＶＳＳとによって駆動される。遅延ロジック回路４０は、第１テストモード信号ＴＭＯＤＥ１が入力される第１インバータ９０１、第１テストモード信号ＴＭＯＤＥ１と、下位デコーディング信号ＰＸＩとが入力される第１ＮＡＮＤゲート９０３、第１インバータ９０１の出力と、下位デコーディング信号ＰＸＩとが入力される第１遅延部９０５、第１ＮＡＮＤゲート９０３の出力と、第１遅延部９０５の出力とが入力される第２ＮＡＮＤゲート９０９、第２テストモード信号ＴＭＯＤＥ２が入力される第２インバータ９１１、第２テストモード信号ＴＭＯＤＥ２と、第２ＮＡＮＤゲート９０９の出力とが入力される第３ＮＡＮＤゲート９１３、第２インバータ９１１の出力と、第２ＮＡＮＤゲート９０９の出力とが入力される第２遅延部９１５、第３ＮＡＮＤゲート９１３の出力と、第２遅延部９１５の出力とが入力され、第１ワードライン駆動信号ＰＸＩＤを出力する第４ＮＡＮＤゲート９１９、及び下位デコーディング信号ＰＸＩが入力され、サブ・ワードライン・イネーブル信号ＮＷＥＩＢを出力する第３遅延部９２０及び第４遅延部９３０を含む。
【００５４】
第１遅延部９０５は、第１インバータ９０１の出力と、下位デコーディング信号ＰＸＩとが入力されるＮＡＮＤゲート９０６；ＮＡＮＤゲート９０６の出力が入力されるインバータ遅延チェーン９０７；を含む。第２遅延部９１５は、第２ＮＡＮＤゲート９０９の出力と、第２インバータ９１１の出力とが入力されるＮＡＮＤゲート９１６；ＮＡＮＤゲート９１６の出力が入力されるインバータ遅延チェーン９１７；を含む。第３遅延部９２０は、図３のワードライン駆動信号発生回路５０または６０で、下位デコーディング信号ＰＸＩから第１ワードライン駆動信号ＰＸＩＤの発生までにかかる遅延時間を補償し、第４遅延部９３０は、図７の遅延ロジック回路４０で、第１ワードライン駆動信号ＰＸＩＤからサブ・ワードライン・イネーブル信号ＮＷＥＩＢの発生までのデフォルト遅延時間を補償する。
【００５５】
図９の遅延ロジック回路４０の動作について、図１０のタイミング・ダイヤグラムと連繋させて説明する。ノーマル・モードであるとき、第１テストモード信号ＴＭＯＤＥ１及び第２テストモード信号ＴＭＯＤＥ２がロジックロウ・レベルに非活性化され、ロジックハイ・レベルからロジックロウ・レベルに遷移する下位デコーディング信号ＰＸＩに応答し、第１遅延部９０５、第１ＮＡＮＤゲート９０９、第２遅延部９１５、及び第４ＮＡＮＤゲート９１９を通過するのにかかるデフォルト遅延時間△ｔＤＰ後、接地電圧ＶＳＳレベルの第１ワードライン駆動信号ＰＸＩＤを発する。
【００５６】
第１遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１は、ロジックハイ・レベルに活性化され、第２テストモード信号ＴＭＯＤＥ２は、ロジックロウ・レベルに非活性化され、ロジックロウ・レベルに遷移する下位デコーディング信号ＰＸＩに応答し、第１ＮＡＮＤゲート９０３及び第２ＮＡＮＤゲート９０９、第２遅延部９１５、及び第４ＮＡＮＤゲート９１９を通過するのにかかる第１遅延時間△ｔＤＰ１後、接地電圧ＶＳＳレベルの第１ワードライン駆動信号ＰＸＩＤを発する。
【００５７】
第２遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１は、ロジックロウ・レベルに非活性化され、第２テストモード信号ＴＭＯＤＥ２は、ロジックハイ・レベルに活性化され、ロジックロウ・レベルに遷移する下位デコーディング信号ＰＸＩに応答し、第１遅延部９０５、第１ＮＡＮＤゲート９０９、及び第３ＮＡＮＤゲート９１３及び第４ＮＡＮＤゲート９１９を通過するのにかかる第２遅延時間△ｔＤＰ２後、接地電圧ＶＳＳレベルの第１ワードライン駆動信号ＰＸＩＤを発する。
【００５８】
第３遅延モードであるとき、第１テストモード信号ＴＭＯＤＥ１及び第２テストモード信号ＴＭＯＤＥ２は、ロジックハイ・レベルに活性化され、ロジックロウ・レベルに遷移する下位デコーディング信号ＰＸＩに応答し、第１ＮＡＮＤゲートないし第４ＮＡＮＤゲート９０３，９０９，９１３，９１９を通過するのにかかる第３遅延時間△ｔＤＰ３後、接地電圧ＶＳＳレベルの第１ワードライン駆動信号ＰＸＩＤを発する。
【００５９】
サブ・ワードラインＷＬは、昇圧電圧ＶＰＰレベルに遷移するサブ・ワードライン・イネーブル信号ＮＷＥＩＢを基準にして、ロジックロウ・レベルに遷移する第１ワードライン駆動信号ＰＸＩＤの遷移時点を前に可変させることにより、サブ・ワードラインＷＬのチャージを接地電圧ＶＳＳにディスチャージさせた後、昇圧電圧ＶＰＰレベルに遷移するサブ・ワードライン・イネーブル信号ＮＷＥＩＢに応答し、サブ・ワードラインＷＬの残りのチャージをバックバイアス電圧ＶＢＢにディスチャージさせることにより、電圧レベルが低くなってバックバイアス電圧ＶＢＢレベルになる。
【００６０】
すなわち、ノーマル・モードであるとき、Ｑ１に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第１遅延モードであるとき、Ｑ２に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第２遅延モードであるとき、Ｑ３に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされ、第３遅延モードであるとき、Ｑ４に該当するチャージがバックバイアス電圧ＶＢＢにディスチャージされる。
【００６１】
ノーマル・モードに比べ、第１遅延モード、第２遅延モードそして第３遅延モードへ行くほど、バックバイアス電圧ＶＢＢにディスチャージされるサブ・ワードラインＷＬのチャージが小さくなることが分かる。すなわち、第１遅延モード、第２遅延モードそして第３遅延モードへ行くほど、図６に図示された(a)電流経路を介して、サブ・ワードラインＷＬのチャージが接地電圧ＶＳＳにさらに多く流入され、(b)電流経路を介して、バックバイアス電圧ＶＢＢに流入されるチャージが減るということを意味する。これにより、バックバイアス電圧ＶＢＢに流入されるチャージが減り、バックバイアス電圧ＶＢＢレベルのリップル・ノイズ発生が防止される。
【００６２】
図１１ないし図１３は、本発明の第３実施形態によるバックバイアス電圧ＶＢＢリップル・ノイズ防止のためのバックバイアス電圧ＶＢＢの連結構造を有する半導体メモリ装置について説明する図である。図１１を参照すれば、半導体メモリ装置１１００は、バックバイアス電圧ＶＢＢがダミー・キャパシタ１１０１の第１電極に連結される。ダミー・キャパシタ１１０１は、図１２に図示されているように、メモリセル・アレイＡＲＲＡＹのエッジ側に配されている。ダミー・キャパシタ１１０１は、メモリセル・アレイＡＲＲＡＹ領域と、周辺回路領域との段差を補償するために配される。図１１で、バックバイアス電圧ＶＢＢは、ダミー・キャパシタ１１０１と、ビットラインＢＬとの間に配されるトランジスタ１１０２のゲートに連結される。これにより、バックバイアス電圧ＶＢＢレベルは、かなり大きい容量、例えば、サブ・マイクロ・ファラッド（μＦ）程度のダミー・キャパシタ１１０１によってリップル・ノイズ現象を防止できる。
【００６３】
図１３は、バックバイアス電圧ＶＢＢの連結構造を具現する半導体製造工程後の半導体メモリ装置の断面について説明する図である。図１３を参照すれば、半導体基板１３０１上に、トランジスタ１１０２が形成されるアクティブ領域を限定するように、浅いトレンチ素子分離工程（ＳＴＩ）によって、素子分離膜１３０３が形成されており、アクティブ領域上に、ゲート１３０５が形成されており、ゲート１３０５両側のアクティブ領域に、ソース１３０６，ドレイン１３０７が形成されている。ゲート１３０５間の空間を埋め込む層間絶縁膜（図示せず）の平坦化後、ドレイン１３０７と接触する自己整列コンタクト・（ＳＡＣ：self aligned contact）パッド１３０８が形成されている。
【００６４】
ソース１３０６と接触する直接コンタクト（ＤＣ）・パッド１３１０と、自己整列パッド１３０８が連結される直接コンタクト・パッド１３１０とが形成されている。ソース１３０６と接触する直接コンタクト・パッド１３１０は、ゲート１３０５と接触するように形成されている。自己整列パッド１３０８に接触する直接コンタクト・パッド１３１０と連結されるように、メタル層から形成されたビットライン１３１２が形成されており、ソース１３０６に接触する直接コンタクト・パッド１３１０と、埋没コンタクト（ＢＣ）・プラグ１３１４とが形成されている。埋没コンタクト・プラグ１３１４に連結されるダミー・キャパシタ１１０１の下部電極１３１６が形成されており、下部電極１３１６上に、誘電体膜（図示せず）を挟んで上部電極１３１８が形成されている。ダミー・キャパシタ１１０１は、シリンダ型キャパシタによって形成されている。
【００６５】
図１４は、本発明の半導体メモリ装置を含むメモリチップを有するメモリ・モジュールについて説明する図である。図１４のメモリ・モジュール１４００は、図２または図１１の半導体メモリ装置２０，１１００を含むメモリチップ１４０ないし１４８を含む。メモリ・モジュール１４００は、印刷回路基板（ＰＣＢ：printed circuit board）１４０）の一面に配列された９個のメモリチップ１４０ないし１４８を有するＳＩＭＭ（single in line memory module）である。ＳＩＭＭ内のこのようなメモリチップの数は、典型的には３ないし９程度と多様である。
【００６６】
印刷回路基板１４０１は、一方のエッジに沿って、コンピュータ・マザーボード上のメモリ・ソケットにはめ込まれるように、エッジ・コネクタ１４０２を有する。図示されてはいないが、ワイヤリング・パターン（wiring pattern）が印刷回路基板１４０１上に形成されており、エッジ・コネクタ１４０２を構成するターミナルまたはリードがメモリチップ１４０ないし１４８と連結される。
【００６７】
図１５は、本発明の半導体メモリ装置で具現されるＲＡＭ（random-access memory）１５１２を使用するプロセッサ基盤のシステム１５０４について説明するブロック・ダイヤグラムである。すなわち、ＲＡＭ １５１２は、図２または図１１を参照して説明したバックバイアスＶＢＢのリップル・ノイズを防止する。プロセッサ基盤のシステムは、コンピュータシステム、プロセッサ制御システム、またはプロセッサと関連したメモリを採用する他のシステムでありうる。該システム１５０４は、バス１５１１上に、ＲＡＭ １５１２並びにＩ／Ｏ（input／output）装置１５０８，１５１０と通信するマイクロ・プロセッサのようなＣＰＵ（central processor unit）１５０５を含む。該システム１５０４は、ＲＯＭ（read-only memory）１５１４を含み、バス１５１１上に、ＣＰＵ １５０５と通信するＣＤ ＲＯＭドライブ１５０９のような周辺装置を含む。
【００６８】
本発明は、図面に図示された実施形態を参考に説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【００６９】
１０ セル・トランジスタ
１１ セル・キャパシタ
２０，１１００ 半導体メモリ装置
３０ 下位デコーディング信号発生回路
３８ ロウ・デコーダ
４０ 遅延ロジック回路
５０，６０ ワードライン駆動信号発生回路
１４０ないし１４８ メモリチップ
３０１，７０１，９０１ 第１インバータ
３０２，７１１，９１１ 第２インバータ
３０３，７２０ 第３インバータ
４１０ ＰＭＯＳトランジスタ
４３０ 第１ＮＭＯＳトランジスタ
４５０ 第２ＮＭＯＳトランジスタ
７０３，９０３ 第１ＮＡＮＤゲート
７０５，９０５ 第１遅延部
７０６，７１６，９０６，９１６ ＮＡＮＤゲート
７０７，７１７ インバータ遅延チェーン
７０９，９０９ 第２ＮＡＮＤゲート
７１３，９１３ 第３ＮＡＮＤゲート
７１５，９１５ 第２遅延部
７１９，９１９ 第４ＮＡＮＤゲート
９０７，９１７ インバータ遅延チェーン
９２０ 第３遅延部
９３０ 第４遅延部
１１０１ ダミー・キャパシタ
１１０２ トランジスタ
１３０１ 半導体基板
１３０３ 素子分離膜
１３０５ ゲート
１３０６ ソース
１３０７ ドレイン
１３０８ 自己整列パッド
１３１０ 直接コンタクトパッド
１３１２，ＢＬ／ＢＬＢ ビットライン
１３１４ 埋没コンタクト・プラグ
１３１６ 下部電極
１３１８ 上部電極
１４００ メモリ・モジュール
１４０１ 印刷回路基板
１４０２ エッジ・コネクタ
１５０４ システム
１５０５ ＣＰＵ
１５０８，１５１０ Ｉ／Ｏ装置
１５０９ ＣＤ ＲＯＭドライブ
１５１１ バス
１５１２ ＲＡＭ
１５１４ ＲＯＭ
Ｉ１ 接合漏れ電流
Ｉ２ サブ・スレショルド電圧
ＡＲＲＡＹ メモリセル・アレイ
ＣＯＮＪＵＮＣＴＩＯＮ コンジャンクション領域
ＭＣ メモリセル
ＭＲＡＤＤ 上位ロウ・アドレス信号
ＮＲＡＤＤ 下位ロウ・アドレス信号
ＮＷＥＩＢ サブ・ワードライン・イネーブル信号
ＰＸＩＢ 第２ワードライン駆動信号
ＰＸＩＤ 第１ワードライン駆動信号
ＰＸＩ＜ｊ＞ 下位デコーディング信号
ＳＡｓ センスアンプ・ブロック
ＳＷＤ ワードライン・ドライバ
ＳＷＤｓ ワードライン駆動ブロック
ＴＭＯＤＥ１ 第１テストモード信号
ＴＭＯＤＥ２ 第２テストモード信号
ＶＢＢ バックバイアス電圧
ＶＣＣ 電源電圧
ＶＰ プレート電圧
ＶＰＰ 昇圧電圧
ＶＳＳ 接地電圧
ＷＬ サブ・ワードライン
ＷＥＩ ワードライン・イネーブル信号
【特許請求の範囲】
【請求項１】
サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路と、
前記サブ・ワードラインのディセーブル時、前記第１ワードライン駆動信号の遷移時点を基準にして、前記サブ・ワードライン・イネーブル信号の遷移時点を可変させ、前記第３電圧に流入される前記サブ・ワードラインのチャージ量より、前記第２電圧に流入される前記サブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路と、を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記第１電圧は、電源電圧より高い昇圧電圧であり、第２電圧は、接地電圧であり、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記遅延ロジック回路は、
第１テストモード信号及び第２テストモード信号に応答し、前記第１ワードライン駆動信号の遷移時点より、前記サブ・ワードライン・イネーブル信号の遷移時点を後に遅延させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記遅延ロジック回路は、
前記第１テストモード信号が入力される第１インバータと、
前記第１インバータの出力と、前記第１ワードライン駆動信号とが入力される第１ＮＡＮＤゲートと、
前記第１テストモード信号が入力される第１遅延部と、
前記第１ＮＡＮＤゲートの出力と、前記第１遅延部の出力とが入力される第２ＮＡＮＤゲートと、
前記第２テストモード信号が入力される第２インバータと、
前記第２インバータの出力と、前記第２ＮＡＮＤゲートの出力とが入力される第３ＮＡＮＤゲートと、
前記第２テストモード信号が入力される第２遅延部と、
前記第３ＮＡＮＤゲートの出力と、前記第２遅延部の出力とが入力される第４ＮＡＮＤゲートと、
前記第４ＮＡＮＤゲートの出力を入力し、前記サブ・ワードライン・イネーブル信号を出力する第３インバータと、を具備することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路と、
前記サブ・ワードラインのディセーブル時、前記サブ・ワードライン・イネーブル信号の遷移時点を基準にして、前記第１ワードライン駆動信号の遷移時点を可変させ、前記第３電圧に流入される前記サブ・ワードラインのチャージ量より、前記第２電圧に流入される前記サブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路と、を具備することを特徴とする半導体メモリ装置。
【請求項６】
前記第１電圧は、電源電圧より高い昇圧電圧として、第２電圧は、接地電圧として、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記遅延ロジック回路は、
第１テストモード信号及び第２テストモード信号に応答し、前記サブ・ワードライン・イネーブル信号の遷移時点より、前記第１ワードライン駆動信号の遷移時点を前に早めることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記遅延ロジック回路は、
前記第１テストモード信号が入力される第１インバータと、
前記第１テストモード信号と、前記半導体メモリ装置に入力されるロウ・アドレス信号をデコーディングしたアドレス・デコーディング信号と、が入力される第１ＮＡＮＤゲートと、
前記第１インバータの出力と、前記アドレス・デコーディング信号とが入力される第１遅延部と、
前記第１ＮＡＮＤゲートの出力と、前記第１遅延部の出力とが入力される第２ＮＡＮＤゲートと、
前記第２テストモード信号が入力される第２インバータと、
前記第２テストモード信号と、前記第２ＮＡＮＤゲートの出力が入力される第３ＮＡＮＤゲートと、
前記第２インバータの出力と、前記第２ＮＡＮＤゲートの出力とが入力される第２遅延部と、
前記第３ＮＡＮＤゲートの出力と、前記第２遅延部の出力とを入力し、前記第１ワードライン駆動信号を出力する第４ＮＡＮＤゲートと、
前記アドレス・デコーディング信号を入力し、前記サブ・ワードライン・イネーブル信号を発する遅延部と、を具備することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
複数個のメモリセルがサブ・ワードラインとビットラインとの交差点に配列されている多数個のメモリセル・アレイと、
前記メモリセル・アレイ間に配され、選択されたメモリセルに連結される前記サブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路が配列されているワードライン駆動ブロックと、を具備し、
前記メモリセル・アレイのエッジ側に配されるダミー・キャパシタと前記第３電圧とが連結されることを特徴とする半導体メモリ装置。
【請求項１０】
前記第１電圧は、電源電圧より高い昇圧電圧であり、第２電圧は、接地電圧であり、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
選択されたメモリセルと連結されるサブ・ワードラインを第１電圧に駆動し、前記メモリセルをイネーブルさせる段階と、
非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせる段階と、を含み、
前記サブ・ワードラインをディセーブルさせる段階は、
第１ワードライン駆動信号を遷移させ、前記サブ・ワードラインのチャージを第２電圧にディスチャージさせる段階と、
サブ・ワードライン・イネーブル信号に応答し、前記サブ・ワードラインのチャージを第３電圧にディスチャージさせる段階と、を含み、
前記第１ワードライン駆動信号の遷移時点より、前記サブ・ワードライン・イネーブル信号の遷移時点を後に遅延させることを特徴とする半導体メモリ装置の駆動方法。
【請求項１２】
前記第１電圧は、電源電圧より高い昇圧電圧として、第２電圧は、接地電圧として、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項１１に記載の半導体メモリ装置の駆動方法。
【請求項１３】
選択されたメモリセルと連結されるサブ・ワードラインを第１電圧に駆動し、前記メモリセルをイネーブルさせる段階と、
非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせる段階と、を含み、
前記サブ・ワードラインをディセーブルさせる段階は、
第１ワードライン駆動信号を遷移させ、前記サブ・ワードラインのチャージを第２電圧にディスチャージさせる段階と、
サブ・ワードライン・イネーブル信号に応答し、前記サブ・ワードラインのチャージを第３電圧にディスチャージさせる段階と、を含み、
前記サブ・ワードライン・イネーブル信号の遷移時点より、前記第１ワードライン駆動信号の遷移時点を前に早めることを特徴とする半導体メモリ装置の駆動方法。
【請求項１４】
前記第１電圧は、電源電圧より高い昇圧電圧として、第２電圧は、接地電圧として、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項１３に記載の半導体メモリ装置の駆動方法。
【請求項１】
サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路と、
前記サブ・ワードラインのディセーブル時、前記第１ワードライン駆動信号の遷移時点を基準にして、前記サブ・ワードライン・イネーブル信号の遷移時点を可変させ、前記第３電圧に流入される前記サブ・ワードラインのチャージ量より、前記第２電圧に流入される前記サブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路と、を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記第１電圧は、電源電圧より高い昇圧電圧であり、第２電圧は、接地電圧であり、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記遅延ロジック回路は、
第１テストモード信号及び第２テストモード信号に応答し、前記第１ワードライン駆動信号の遷移時点より、前記サブ・ワードライン・イネーブル信号の遷移時点を後に遅延させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記遅延ロジック回路は、
前記第１テストモード信号が入力される第１インバータと、
前記第１インバータの出力と、前記第１ワードライン駆動信号とが入力される第１ＮＡＮＤゲートと、
前記第１テストモード信号が入力される第１遅延部と、
前記第１ＮＡＮＤゲートの出力と、前記第１遅延部の出力とが入力される第２ＮＡＮＤゲートと、
前記第２テストモード信号が入力される第２インバータと、
前記第２インバータの出力と、前記第２ＮＡＮＤゲートの出力とが入力される第３ＮＡＮＤゲートと、
前記第２テストモード信号が入力される第２遅延部と、
前記第３ＮＡＮＤゲートの出力と、前記第２遅延部の出力とが入力される第４ＮＡＮＤゲートと、
前記第４ＮＡＮＤゲートの出力を入力し、前記サブ・ワードライン・イネーブル信号を出力する第３インバータと、を具備することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路と、
前記サブ・ワードラインのディセーブル時、前記サブ・ワードライン・イネーブル信号の遷移時点を基準にして、前記第１ワードライン駆動信号の遷移時点を可変させ、前記第３電圧に流入される前記サブ・ワードラインのチャージ量より、前記第２電圧に流入される前記サブ・ワードラインのチャージ量が多いように制御する遅延ロジック回路と、を具備することを特徴とする半導体メモリ装置。
【請求項６】
前記第１電圧は、電源電圧より高い昇圧電圧として、第２電圧は、接地電圧として、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記遅延ロジック回路は、
第１テストモード信号及び第２テストモード信号に応答し、前記サブ・ワードライン・イネーブル信号の遷移時点より、前記第１ワードライン駆動信号の遷移時点を前に早めることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記遅延ロジック回路は、
前記第１テストモード信号が入力される第１インバータと、
前記第１テストモード信号と、前記半導体メモリ装置に入力されるロウ・アドレス信号をデコーディングしたアドレス・デコーディング信号と、が入力される第１ＮＡＮＤゲートと、
前記第１インバータの出力と、前記アドレス・デコーディング信号とが入力される第１遅延部と、
前記第１ＮＡＮＤゲートの出力と、前記第１遅延部の出力とが入力される第２ＮＡＮＤゲートと、
前記第２テストモード信号が入力される第２インバータと、
前記第２テストモード信号と、前記第２ＮＡＮＤゲートの出力が入力される第３ＮＡＮＤゲートと、
前記第２インバータの出力と、前記第２ＮＡＮＤゲートの出力とが入力される第２遅延部と、
前記第３ＮＡＮＤゲートの出力と、前記第２遅延部の出力とを入力し、前記第１ワードライン駆動信号を出力する第４ＮＡＮＤゲートと、
前記アドレス・デコーディング信号を入力し、前記サブ・ワードライン・イネーブル信号を発する遅延部と、を具備することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
複数個のメモリセルがサブ・ワードラインとビットラインとの交差点に配列されている多数個のメモリセル・アレイと、
前記メモリセル・アレイ間に配され、選択されたメモリセルに連結される前記サブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせるワードライン駆動回路が配列されているワードライン駆動ブロックと、を具備し、
前記メモリセル・アレイのエッジ側に配されるダミー・キャパシタと前記第３電圧とが連結されることを特徴とする半導体メモリ装置。
【請求項１０】
前記第１電圧は、電源電圧より高い昇圧電圧であり、第２電圧は、接地電圧であり、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
選択されたメモリセルと連結されるサブ・ワードラインを第１電圧に駆動し、前記メモリセルをイネーブルさせる段階と、
非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせる段階と、を含み、
前記サブ・ワードラインをディセーブルさせる段階は、
第１ワードライン駆動信号を遷移させ、前記サブ・ワードラインのチャージを第２電圧にディスチャージさせる段階と、
サブ・ワードライン・イネーブル信号に応答し、前記サブ・ワードラインのチャージを第３電圧にディスチャージさせる段階と、を含み、
前記第１ワードライン駆動信号の遷移時点より、前記サブ・ワードライン・イネーブル信号の遷移時点を後に遅延させることを特徴とする半導体メモリ装置の駆動方法。
【請求項１２】
前記第１電圧は、電源電圧より高い昇圧電圧として、第２電圧は、接地電圧として、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項１１に記載の半導体メモリ装置の駆動方法。
【請求項１３】
選択されたメモリセルと連結されるサブ・ワードラインを第１電圧に駆動し、前記メモリセルをイネーブルさせる段階と、
非選択のメモリセルの前記サブ・ワードラインを第２電圧及び第３電圧にディセーブルさせる段階と、を含み、
前記サブ・ワードラインをディセーブルさせる段階は、
第１ワードライン駆動信号を遷移させ、前記サブ・ワードラインのチャージを第２電圧にディスチャージさせる段階と、
サブ・ワードライン・イネーブル信号に応答し、前記サブ・ワードラインのチャージを第３電圧にディスチャージさせる段階と、を含み、
前記サブ・ワードライン・イネーブル信号の遷移時点より、前記第１ワードライン駆動信号の遷移時点を前に早めることを特徴とする半導体メモリ装置の駆動方法。
【請求項１４】
前記第１電圧は、電源電圧より高い昇圧電圧として、第２電圧は、接地電圧として、前記第３電圧は、前記接地電圧より低いネガティブ電圧として設定されることを特徴とする請求項１３に記載の半導体メモリ装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１４６１１７（Ｐ２０１１−１４６１１７Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−２７３８０４（Ｐ２０１０−２７３８０４）
【出願日】平成２２年１２月８日（２０１０．１２．８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２２年１２月８日（２０１０．１２．８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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