【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも
制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワ
イドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジス
タのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわた
って情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込
みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミス
を防ぐことが可能である。 （もっと読む）

【課題】慣用のロジックプロセスによる埋込みＤＲＡＭセルのデータ保持性能を改善できるワード線ドライバを提供する。
【解決手段】慣用のロジックプロセスによるｐチャネルトランジスタ１０１を含むＤＲＡＭセルにアクセスするためのワード線ドライバを提供する。このワード線ドライバは、ｐ型基板の中の深いｎ型ウェル領域の中に配置したｐ型ウェル領域に設けたｎチャネルトランジスタ３１３を含む。負極性のブースト電圧供給源から前記ｐ型ウェルおよび前記ｎチャネルトランジスタのソースに負極性ブースト電圧を供給する。この負極性ブースト電圧は、ｐチャネルアクセストランジスタのスレッショルド電圧以上の電圧値だけ接地電位よりも低い。深いｎ型ウェルおよびｐ型基板は接地電位点に接続する。 （もっと読む）

【課題】メモリセルの非アクティブ（非選択）時に定常的なリーク電流が発生するのを防止する半導体記憶装置を提供する。
【解決手段】ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 （もっと読む）

【課題】プリチャージ回路の高速化に限界があった。
【解決手段】本発明は、半導体記憶回路と、前記半導体記憶回路の周辺回路とを有する半導体集積装置であって、前記周辺回路は、ゲート酸化膜の耐圧が第１の電圧である第１のトランジスタを有し、前記半導体記憶回路は、いずれか一方に、メモリセルのゲートトランジスタが接続されるビット線対と、前記第１のトランジスタと実質的に同じ耐圧のトランジスタで構成され、活性化信号に応じて前記ビット線対を所定の電圧にプリチャージするプリチャージ回路と、を有し、前記プリチャージ回路の活性化信号に前記第１の電圧よりも高い第２の電圧が用いられる半導体集積装置である。 （もっと読む）

【課題】レイアウト面積の増加なしにワードラインを速くディセーブルさせるサブワードライン駆動回路を提供する。
【解決手段】第１ワードラインを活性及び非活性化する第１ワードライン駆動及びクリア手段Ｐ１，Ｎ１と、第１ワードラインの電位を接地電位に放出させる第１ワードライン電位放出手段Ｎ２と、第２ワードラインを活性及び非活性化する第２ワードライン駆動及びクリア手段Ｐ２，Ｎ３と、第２ワードラインの電位を接地電位に放出させる第２ワードライン電位放出手段Ｎ４と、ワードラインブースティング信号により第１及び第２ワードラインを等しくする等化手段Ｎ５と、を含み、等化手段は、第１及び第２ワードライン電位放出手段が形成される領域に形成され、第１及び第２ワードライン電位放出手段は、第１ワードライン駆動及びクリア手段と第２ワードライン駆動及びクリア手段との間に配置される。 （もっと読む）

【課題】省面積で高速、高精度、低消費電力の負昇圧ワード線ドライバを実現する。
【解決手段】リセット動作時に設定されたワード線リセットレベル電圧（負電圧）Ｖｗをラッチして記憶するように、ＰＭＯＳトランジスタＱＰ１〜２及びＮＭＯＳトランジスタＱＮ１〜２でワード線ドライバ１２０ａを基本構成する。更に、ストレス緩和用のＰＭＯＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ３をワード線ドライバ１２０ａに追加したり、ワード線セット時、リセット開始時及びリセット期間で供給バイアスをアクティブに制御するワード線バイアス制御回路２１０を追加したりする。 （もっと読む）

【課題】リフレッシュビジーレイトが小さく、あるいは、データ保持時の消費電流が低く、小型化に優れた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ソース層と、ドレイン層と、該ソース層と該ドレイン層との間に設けられ論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ゲート絶縁膜を介してボディ領域上に設けられたゲート電極とを含むメモリセル、メモリセルのドレイン層に接続されたビット線、メモリセルのゲート電極に接続され、あるいは、ゲート電極として機能するワード線および、ワード線に接続されたワード線ドライバを備え、ワード線ドライバは、ゲート絶縁膜を介して電子価電子帯トンネリングによって第１の論理データを前記メモリセルへ書き込む。 （もっと読む）

【課題】本発明は、無駄な電流消費動作を無くしながらも、非活性状態のメモリブロックにおけるリーク電流削減効果を維持できる半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、所定の時間間隔でタイミングを指示する周期信号を生成する周期信号生成回路と、アクセス対象のメモリブロックを選択するブロック選択回路と、複数のメモリブロックを順番に１つずつ選択する順次選択回路を含み、ブロック選択回路により選択されたメモリブロックのメインワード線を第３の電位に設定し、メインワード線をアクセスの後に第３の電位に維持し、順次選択回路により選択されているメモリブロックのメインワード線を周期信号の指示するタイミングで第２の電位に設定するようメインワードデコーダを制御する。 （もっと読む）

【課題】センスアンプの動作限界電圧の影響を受けずに、効率よく、電源電圧を供給可能な半導体装置を提供する。
【解決手段】半導体装置は、第１のメモリ２を具備し、第１のメモリ２は、メモリセルと、ワード線駆動回路と、センスアンプＳＡと、電圧生成回路５とを備える。メモリセルは、ワード線とビット線とに接続される。ワード線駆動回路は、ワード線を駆動する。センスアンプＳＡは、ビット線を通してメモリセルの情報を読み出す。電圧生成回路５は、外部から、第１の電圧ＧＮＤと、第１の電圧ＧＮＤよりも高電位の第２の電圧ＶＤＤと、第２の電圧ＶＤＤよりも高電位の第３の電圧ＶＰＰとが供給される。電圧生成回路５は、第３の電圧ＶＰＰを所定のモード時に降圧し、第２の電圧ＶＤＤよりも高電位の第４の電圧ＶＳＡを生成して、センスアンプＳＡに供給する第１電圧調整回路１０を備える。 （もっと読む）

【課題】チャージポンプ回路の昇圧方式を切り替えるときに、使用されないチャージポンプ容量（キャパシタ）が生じることを回避する。
【解決手段】チャージポンプ回路ユニット１１では、接続切替端子ＳＷ１が電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２とキャパシタＣ２により、電源電圧ＶＤＤの２倍（２×ＶＤＤ）の昇圧動作を行い、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力する。チャージポンプ回路ユニット１２では、接続切替端子ＳＷ１´によりチャージポンプ回路ユニット１１から出力される昇圧制御電圧ＶＢ（２×ＶＤＤ）を選択し、論理反転バッファゲートＧ２´とキャパシタＣ２´により、３×ＶＤＤの昇圧動作を行う。昇圧された電圧（３×ＶＤＤ）は、ＮＭＯＳトランジスタＭ４´を介して、内部電源線２１に向けて出力され、内部電圧ＶＰＰを生じさせる。 （もっと読む）

【課題】スタンバイ状態でのリーク電流を抑制する。
【解決手段】複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，ワード線を駆動するワードドライバ回路が，第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続される。そして，第３のノードには第１の電圧または第１の電圧より低い第２の電圧が印加され，第１のノードには第１の電圧または第２の電圧が印加される。さらに，前記第３のノードと駆動用ＰＭＯＳトランジスタのゲートとの間に，ゲートに第１の電圧またはその近傍の電圧が印加されたリーク防止用ＮＭＯＳトランジスタが設けられる。 （もっと読む）

【課題】 ＧＩＤＬ電流を削減するための回路動作による充放電電流を少なくする。
【解決手段】 ワードデコーダ、ワードドライバおよび電圧制御回路は、メモリブロックに対応してそれぞれ形成される。ワードデコーダは、ワードドライバのトランジスタのゲートに供給されるワード制御信号を生成する。電圧制御回路は、ワードデコーダに供給するワード制御信号用の高レベル電圧を、対応するメモリブロックのアクセス期間に第１高電圧に設定し、対応するメモリブロックの非アクセス期間に第１高電圧より低い第２高電圧に設定する。高レベル電圧は、アクセス状態が変化するメモリブロックに対応するワード制御回路でのみ第１または第２高電圧に切り替えられる。したがって、アクセス状態が変化しないメモリブロックに対応する高レベル電圧線に無駄な充放電電流が発生することが防止でき、消費電流を削減できる。 （もっと読む）

【課題】読み出し、書き込みを効率的に行い高速動作が可能な半導体装置を提供する。
【解決手段】半導体装置は、記憶素子と、前記記憶素子に接続されるワード線と、
前記記憶素子に接続されるビット線と、前記ビット線に接続されるセンスアンプと、前回の読み出しサイクルで前記記憶素子から前記センスアンプによって読み出されたデータの値に応じて決定されるリセット電位を次の読み出しサイクルのリセット電位として、前記ビット線を前記次の読み出しサイクルのリセット電位にリセットするリセット回路と、データ入出力回路を介して前記センスアンプに接続されるデータバス対と、前記データバス対をフローティング状態にする制御回路とを有し、前記制御回路は、データが、対応の記憶素子への書き込みを禁止するためにマスクされるべきビットを含む場合、前記回路は前記データバス対のうち、対応する一方のデータバスをフローティング状態にすることを特徴とする半導体記憶装置。 （もっと読む）

【課題】装置全体のサイズが小さく、電源電圧を効率良く昇圧することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、電源電位Ｖｃｃから該電源電位よりも高い第１の昇圧電位ＶＰＰＳへ昇圧する第１のチャージポンプ回路ＣＰ１と、第１の昇圧電位を受けて該第１の昇圧電位のパルス信号を出力するパルス発生器ＰＧ２、および、第１の昇圧電位のパルスを受けて電源電位を第１の昇圧電位よりも高い第２の昇圧電位ＶＰＰＷへ昇圧するキャパシタＣｐｗを含む第２のチャージポンプ回路ＣＰ２とを備えている。 （もっと読む）

集積回路の漏れ電流を抑制する回路及び方法が記載される。これら回路及び方法の多くは、ダイナミック・メモリー回路での使用に特に良く適する。例として、電源、接地、又は電源及び接地供給トランジスターの両方を仮想電圧を生成するために用いることが記載される。本発明の態様はリフレッシュ電流を低減する。ある態様はスタンバイ電流を低減する。本発明のある態様は、行デコーダー及びワード線ドライバのような冗長回路から生じる漏れを低減する。ある態様は供給トランジスターの早期起動を実行する方法を記載する。多くの供給トランジスター制御機構が教示される。供給トランジスターを用い集積回路配置を最適化する回路配置方法が教示される。
（もっと読む）

【課題】供給能力が比較的低い昇圧電位生成回路の電荷供給量が削減された半導体集積回路装置の駆動方法を実現できるようにする。
【解決手段】半導体集積回路装置の駆動方法は、メインワード線及び複数のサブワード線と、複数のビット線と、メモリセルアレイと、センスアンプ列と、メインワード線駆動信号生成回路と、サブワード線駆動信号生成回路と、サブワード線非選択信号生成回路と、サブワード線駆動部とを備えた半導体集積回路装置の駆動方法であって、選択されていたサブワード線駆動回路が非選択に変化する際には、サブワード線が非選択になった後メインワード線駆動信号を非選択にする。 （もっと読む）

【課題】ネガティブにバイアスされるワードライン構造を有する半導体メモリ装置において、ネガティブ電圧源への放電電流の流入を減少させることで、ネガティブ電圧の変動によって発生するノイズを減少させることができる半導体メモリ装置およびその駆動方法を提供する。
【解決手段】ワードラインイネーブル信号およびワードライン駆動信号をネガティブ電圧にプルダウンするＮＭＯＳトランジスタはネガティブ電圧に制御される。したがって、ネガティブにバイアスされたワードライン構造で、ネガティブ電圧源への放電電流の流入は減少する。よって、ネガティブ電圧の変動によって発生するノイズが著しく減少する。 （もっと読む）