【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】ワード線の活性化電位への立ち上がりの遅れを回避しチップサイズの縮小化、動作速度の高速化に対応可能とする。
【解決手段】メモリセル容量（Ｃ）と、前記メモリセル容量及びビット線（ＢＬＴ）との間に設けられたメモリセルトランジスタ（ＮＭ）と、前記メモリセルトランジスタの制御電極に接続されるワード線（ＳＷＬ）と、前記ワード線を駆動するワードドライバ（ＳＷＤ）と、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第１の期間、及びそれに続く第２の期間において、それぞれ第１の電源電圧、及び、第２の電源電圧により前記ワード線を駆動し、前記第１の電源電圧は前記第２の電源電圧よりも高い電位である。 （もっと読む）

【課題】半導体装置におけるデータアクセスに必要な時間を安定化させる。
【解決手段】半導体装置１００は、メモリセルアレイ１１０と、データ入出力回路１２３と、アクセス制御回路２００を備える。アクセス制御回路２００は、ワード線の活性化／非活性化を指示する第１信号Ｓ１を出力する第１信号部２０２と、ビット線の活性化／非活性化を指示する第２信号Ｓ２を出力する第２信号部２０４と、センス回路１２１へのオーバードライブ電圧の供給／停止を指示する第３信号Ｓ３を出力する第３信号部２０６と、ワード線の非活性化を指示する第４信号Ｓ４を出力する第４信号部２０８を含む。外部電圧に応じて第３信号Ｓ３の活性化期間が決定される。外部電圧に実質的に非依存にて第４信号Ｓ４の生成タイミングが決定される。 （もっと読む）

【課題】バックバイアス電圧のリップル・ノイズを減らす半導体メモリ装置及びその駆動方法を提供する。
【解決手段】ワードライン駆動回路と遅延ロジック回路とを含み、該ワードライン駆動回路は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせ、該遅延ロジック回路は、サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する半導体メモリ装置である。 （もっと読む）

【課題】ネガティブワードライン方式の適用時において、隣接ゲート効果が深刻になる現象を防止し、かつ、無駄な電流消費の増加を防止することのできる半導体メモリ装置及びその駆動方法を提供すること。
【解決手段】本発明の半導体メモリ装置は、アクティブコマンドが印加されて選択されたいずれか１本のワードラインが活性化されることにより、活性化されたワードラインが高電位電圧で駆動される期間において、活性化されたワードラインに隣接する少なくとも１本の非活性化ワードラインと残りの非活性化ワードラインとに対するワードライン駆動電圧を互いに異なる大きさで印加する。 （もっと読む）

【課題】ワード線ごとにレベルシフト回路を必要としないワード線選択回路を提供する。
【解決手段】出力ノードがワード線に接続されており、昇圧された電源電位VPPを電源として駆動するインバータ回路300と、インバータ回路300の入力ノードに出力配線された制御出力ノードを有し、前段のロウデコーダからのアドレス制御信号群をデコードした結果に基づいて制御出力ノードの電位を変化させる最終段ロウデコーダ200と、を備える。最終段ロウデコーダ300は、昇圧された電源電位VPPと制御出力ノードとの間に可変抵抗手段を備える。可変抵抗手段の抵抗値はアドレス制御信号群の少なくとも一つによって制御される。前段のロウデコーダからのアドレス制御信号群は、昇圧されていない電源電位VDD系の信号である。可変抵抗手段はpMOSトランジスタである。 （もっと読む）

【課題】アクセス対象外の回路領域をアドレス信号に基づいてダイナミックに非活性化させることにより、諸費電力を低減する。
【解決手段】アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し、対応するバンク選択信号（ソーストランジスタ制御信号ＳＴＣ１〜ＳＴＣ４）によって選択される複数のメモリバンク２１〜２４と、バンク選択信号に基づいて選択されるメモリバンクに含まれる複数の回路領域のうち、アドレス信号ＰＸ０〜ＰＸ７に基づいていずれかの回路領域を活性化させるとともに、残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路２００とを備える。本発明によれば、外部コマンドによる一括制御ではなく、アドレス信号に応じたダイナミックな制御によって、アクティブ時における消費電力を削減することが可能となる。 （もっと読む）

【課題】消費電流を低減できるワードライン駆動回路及び駆動方法を提供すること。
【解決手段】本発明に係るワードライン駆動回路は、ワードライン（ＷＬ）を活性化電圧（ＶＰＰ）で駆動する第１駆動手段（４１０）と、前記ワードラインを非活性化電圧（ＶＢＢＷ）で駆動する第２駆動手段（４２０）と、前記ワードラインを前記活性化電圧と前記非活性化電圧との間の電圧（ＶＳＳ）で駆動する第３駆動手段（４３０）と、を備える。 （もっと読む）

【課題】ワード線を選択から非選択へ切り替え時のピーク電流及びこれに伴うノイズを軽減すること。
【解決手段】本発明に係るＤＲＡＭ装置は、ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、前記ワード線ＷＬを選択電位ＶＢＯＯＴから非選択電位ＶＮＢに切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極ＨＶＣ１Ｐとを接続するワード線電位制御回路を備えるものである。これにより、ノイズを軽減することができる。 （もっと読む）

【課題】ロジック回路の電源電圧停止時にメモリリフレッシュ動作を可能とする。
【解決手段】半導体装置は、第１電圧、高い第２電圧を供給されるロジック回路３０、第１、第２電圧、高い第３電圧を供給されるメモリ部２０を備える。メモリ部２０は第１メモリ２、電圧生成回路５、リフレッシュ制御回路４０を含む。第１メモリ２は、第１、第２電圧を供給される周辺回路４、第１、第３電圧が供給されるセルアレイコア３を含む。電圧生成回路５は、第１、第３電圧が供給され、第３電圧を降圧又は昇圧した第２電圧より高い第４、第５電圧をセルアレイコア３に出力する。第３、第４、第５電圧はセンスアンプ５３、ワード線駆動回路５２、ビット線プリチャージ回路２２のいずれかに供給される。第３、第４、第５電圧のいずれかはリフレッシュ制御回路４０に供給される。リフレッシュ制御回路４０は第２電源停止時にセルアレイコア３のリフレッシュ動作を行う。 （もっと読む）

【課題】半導体記憶装置内の多数のＰＭＯＳトランジスタにおけるＧＩＤＬ電流を低減可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、複数のメインワード線ＭＷＬと複数のサブワード線ＳＷＬからなる階層ワード線構造を有している。メインワードドライバ１２は、非選択のメインワード線ＭＷＬをハイレベルとし、選択されたメインワード線ＭＷＬをローレベルとして活性化する。サブワードドライバ１３は、メインワード線ＭＷＬがゲートに接続されるＰＭＯＳトランジスタを有し、選択されたメインワード線ＭＷＬに対応するサブワード線ＳＷＬを選択的に活性化する。電圧切り替え回路１４は、メモリセルアレイを分割した複数の領域のうち、選択されたメインワード線ＭＷＬが属する所定領域では第１の昇圧電圧（ＶＰＰ）を、それ以外の領域では第１の昇圧電圧より低い第２の昇圧電圧（ＶＰＰＬ）を、メインワードドライバ１２に供給する。 （もっと読む）

【課題】ディープスタンバイモードとスタンバイモードを設定した擬似ＳＲＡＭを用いた装置において、ディープスタンバイモードからスタンバイモードへ復帰する時間を短縮する。
【解決手段】ディープスタンバイモードからスタンバイモードに切り替わるとタイマー１２及び１４が起動され、それぞれセルフリフレッシュに必要な一定周期のタイマー出力ＴＮ及びセルフリフレッシュ周期よりも短い周期のタイミング信号ＴＲを出力する。カウンタ１５は、ディープスタンバイモードからスタンバイモードに切り替わった直後からタイマー１４の出力ＴＲをカウントし、設定値と一致したとき切り替え信号Ｃを出力する。マルチプレクサ１７はカウンタ１５の出力で切換制御され、カウンタ１５のカウント値が設定値と一致するまではＴＲを選択し、以降のスタンバイモードではＴＮを選択して出力する。 （もっと読む）

【課題】 ＧＩＤＬ電流を削減するための回路動作による充放電電流を少なくする。
【解決手段】 ワードデコーダ、ワードドライバおよび電圧制御回路は、メモリブロックに対応してそれぞれ形成される。ワードデコーダは、ワードドライバのトランジスタのゲートに供給されるワード制御信号を生成する。電圧制御回路は、ワードデコーダに供給するワード制御信号用の高レベル電圧を、対応するメモリブロックのアクセス期間に第１高電圧に設定し、対応するメモリブロックの非アクセス期間に第１高電圧より低い第２高電圧に設定する。高レベル電圧は、アクセス状態が変化するメモリブロックに対応するワード制御回路でのみ第１または第２高電圧に切り替えられる。したがって、アクセス状態が変化しないメモリブロックに対応する高レベル電圧線に無駄な充放電電流が発生することが防止でき、消費電流を削減できる。 （もっと読む）

【課題】高電圧を直接受信することによって内部に高電圧生成回路を必要としない半導体メモリ装置を提供すること。
【解決手段】データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のデータを保存するコア領域と、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも１ヶ所に提供する高電圧伝達部と、前記高電圧を利用して前記コア領域で用いられる少なくとも１つ以上の第１駆動電圧を生成して提供するコア電圧生成部と、前記高電圧を利用して前記周辺領域で用いられる少なくとも１つ以上の第２駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部とを備える。 （もっと読む）

【課題】ＣＭＯＳのＤＲＡＭの記憶コンデンサの初期電圧を大きくし、また時間が経つにつれて電荷が漏れ出す速度を小さくする方法を提供する。
【解決手段】第１電圧範囲を持つ第１入力信号８１に応答して第１出力信号を出すデコーダ回路１０を備える。出力回路１１は前記第１出力信号に応答して、第２電圧範囲を持つ第２出力信号２６を出す。第２電圧範囲は、前記第１電圧範囲の最小電圧より小さい電圧と、前記第１電圧範囲の最大電圧より大きい電圧を含む。 （もっと読む）

【課題】電力消耗を減少させることができる半導体メモリ装置のサブワードライン駆動回路及びサブワードライン駆動方法を提供する。
【解決手段】サブワードラインドライバは、第１トランジスタ、第２トランジスタ、及び第３トランジスタを具備する。第１トランジスタはメインワードライン駆動信号に応答してブースティングノードを第１電圧にププリチャージする。第２トランジスタはサブワードライン駆動信号に応答してブースティングノードを第２電圧に昇圧しサブワードラインにサブワードライン駆動信号を提供する。第３トランジスタはサブワードライン駆動信号のロジック“ハイ”状態より低い第３電圧に応答してメインワードライン駆動信号をサブワードラインに提供する。 （もっと読む）

【課題】階層ワード線構造のＤＲＡＭ等において、ワード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等の高集積化を図る。
【解決手段】半導体集積回路装置は、メインワード線及び複数のサブワード線と、複数のビット線と、メモリセルアレイと、センスアンプ列と、メインワード線駆動信号生成回路と、サブワード線駆動信号生成回路と、サブワード線非選択信号生成回路と、サブワード線駆動部とを備えている。１つのサブワード線駆動部には、Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散領域が存在し、各Ｎ型拡散領域上に各々ゲート電極を有する複数のＭＯＳトランジスタが配置されており、１つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線が、その両側のサブワード線駆動部で共通の列に属するＮ型拡散領域の上のゲート電極に接続されている。 （もっと読む）

【課題】大型メモリチップに対して、動作に応じて最適な内部電圧を供給する。
【解決手段】本発明のダイナミックランダムアクセスメモリは、メモリセルからなる複数の独立アレイを有し、独立アレイはアレイを通って延びるディジット線を有しており、独立アレイは、行と列に配置されて複数のアレイブロックを形成しており、ディジット線を用いて、メモリセルについてデータの書込みとデータの読出しを行なう複数の周辺装置を有しており、複数の供給電圧を生成する電源を有し、該電源は、ディジット線をバイアスするバイアス電圧を生成する複数の発生器を有しており、該発生器の数はアレイブロックの数と同じであり、複数の供給電圧を、複数のアレイブロック及び周辺装置に送給する電力分配バスを有している。 （もっと読む）

【課題】出力バッファによる昇圧電圧に対する負荷電流を低減する。
【解決手段】本発明の出力バッファ回路は、第１電圧源とアースの間で直列接続された複数の出力ドライブトランジスタと、直列接続された出力ドライブトランジスタに応答する出力端子と、出力端子に出力されるデータを受信するラッチと、ラッチに応答して、出力データの論理状態を表す高電位又は低電位の電位に出力端子の電圧を駆動するように出力ドライブトランジスタを制御する論理回路と、出力ドライブトランジスタの幾つかに追加の電圧を供給するブートキャパシタと、論理回路に応答して、ブートキャパシタを第２の電圧源に接続する保持トランジスタと、保持トランジスタとブートキャパシタとの間に接続されたセルフタイマー式回路パスとを具えている。 （もっと読む）

【課題】出力バッファの昇圧電源に対する負荷を低減する。
【解決手段】本発明は、メモリデバイスの出力バッファ内のブートキャパシタの荷電を制御する方法であって、ブートキャパシタを、電圧源から所定の電圧に荷電するステップと、ブートキャパシタを所定の電圧に保持するステップと、プルアップトランジスタが伝導性のとき、ブートキャパシタの電荷をプルアップトランジスタへ供給するステップと、プルアップトランジスタが伝導性のとき、ブートキャパシタと電圧源の接続を解除するステップと、接続解除ステップを監視するステップと、ブートキャパシタが電圧源から接続解除された後、ブートキャパシタをアンブートするステップとを有している。また、監視するステップは、ブートキャパシタを所定の電圧に接続するために用いられる保持トランジスタの状態を感知するステップを含んでいる。 （もっと読む）