【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線にビット線制御トランジスタを直列に挿入し、そのゲートの最低電位は十分な負の値となるようにする。ビット線制御トランジスタのゲートは電池等に接続するビット線制御回路に接続される。ビット線の最低電位はワード線の最低電位よりも高くなるようにする。外部からの電源が切れた際には、ビット線はビット線制御トランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。あるいは外部電源遮断時にワード線の電位を十分な負の電位とできるような回路を設けてもよい。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、を有し、駆動回路は、
データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】低周波数のクロックしか供給できないバーンインテスタを用いた場合であっても、テストに長時間を要するディスターブテストを、高周波数で実行可能な半導体装置を提供する。
【解決手段】テスト動作モードにおいて、ロウアドレスバッファ部１２ｄにより、第１のワード線の位置を示すロウアドレスを取り込む。制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 （もっと読む）

【課題】複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化したいという要望が存在する。しかし、１本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を同時に活性化することができない。そのため、複数のメインワード線を同時に活性化する半導体記憶装置が望まれる。
【解決手段】図１に示す半導体記憶装置は、第１及び第２のメインワード線と、外部から入力されるテストコマンドに応じて、第１のメインワード線を第１のタイミングで活性化させ、かつ、第１のメインワード線の活性状態を維持させたまま第１のタイミングとは異なる第２のタイミングで第２のメインワード線を活性化させる制御回路と、を備える。 （もっと読む）

【課題】センスアンプのイコライズ速度を高めつつ、イコライズ動作とワード線のリセット動作との同期を取る。
【解決手段】ビット線対ＢＬＴ，ＢＬＢをイコライズするイコライズ回路を含むセンスアンプＳＡと、イコライズ信号ＥＱＢの振幅をＶＤＤレベルに変換するイコライズ制御回路６４と、タイミング信号に基づいてサブワード線ＳＷＬを制御するワードドライバＷＤとを備える。ワードドライバＷＤは、ＶＤＤレベルに応じてサブワード線ＳＷＬの動作タイミングを変化させるためのレベルシフト回路ＬＶ１を含んでおり、これによりＶＤＤレベルが変化した場合であっても、イコライズ動作の完了タイミングとサブワード線のリセットタイミングが連動する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１の信号線と、第２の信号線と、メモリセルと、電位変換回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第２のドレイン電極と、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、第２のゲート電極は、第２の信号線を介して電位変換回路と電気的に接続される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、第１の信号線と、第２の信号線と、ワード線と、ソース線とビット線との間に、接続されたメモリセルと、ビット線と電気的に接続された第１の駆動回路と、第１の信号線と電気的に接続された第２の駆動回路と、第２の信号線と電気的に接続された第３の駆動回路と、ワード線及びソース線と電気的に接続された第４の駆動回路と、を有し、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、第２のトランジスタは、酸化物半導体材料を含んで構成される。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタ１６０と、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第１〜第３のゲート電極、第１〜第３のソース電極、および第１〜第３のドレイン電極を有する第１〜第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置。 （もっと読む）

【課題】高速アクセス動作を実現する半導体記憶装置を提供する。
【解決手段】複数の正規メモリセルを含むメモリセルアレイと複数のセンスアンプ回路からなる半導体記憶装置において、メモリセルアレイには、所望のデータの書込み及び読出し動作に利用する正規メモリセルＭＣと、電源ノイズを低減するための平滑容量（具体的には平滑容量に利用するダミーセルＤＭＣ）を有する。また、ダミーセルＤＭＣのワード線は、正規メモリセルＭＣのワード線と同じタイミングで活性化する。また、データ線のプリチャージレベルはＶＤＤとし、ダミーセルＤＭＣの一部を参照レベル発生用のメモリセルとして利用しても良い。この場合、正規メモリセルＭＣのワード線の非活性化をダミーセルＤＭＣのワード線の非活性化よりも先行的に実施する。さらに、隣接データ線同士を短絡するための回路を付加しても良い。 （もっと読む）

【課題】データを書き込むときに、非選択メモリセルへのディスターブを抑制するメモリを提供する。
【解決手段】メモリは、互いに隣接する第１および第２のワード線ＷＬＬ０，ＷＬＬ１に対応して設けられ、第１、第２のワード線に対応するソース線を備え、第１のワード線ＷＬＬ０に接続されたメモリセルに“０”パージを行うとき、ドライバは、ＷＬＬ０に接続されたメモリセルにチャネルが形成されるようにＷＬＬ０に電圧ＶＷＬＨを印加し、ＷＬＬ０に対応する選択ソース線ＳＬＬ０１の電圧をＷＬＬ０の電圧から離れる方向に遷移させ、かつ、第２のワード線ＷＬＬ１の電圧を選択ソース線の電圧の遷移方向と同じ方向に遷移させ、次に、ＷＬＬ０に接続されたメモリセルのうち選択的に“１”を書き込むとき、ドライバは、ＳＬＬ０１の電圧およびＷＬＬ１の電圧を、ＷＬＬ０の電圧に接近させる方向へ遷移させる。 （もっと読む）

【課題】クロックサイクルを保持しつつ、適度なデュアルポートアクセスを行える擬似的なデュアルポート型のＤＲＡＭを提供する。
【解決手段】複数のＤＲＡＭセルＭＣと、対応するビット線対にそれぞれ接続された複数のセンスアンプ１０２と、複数のセンスアンプ１０２にそれぞれ割り当てられた第１及び第２のカラムスイッチ１０６，１０７と、それぞれカラムスイッチ１０６，１０７を介して複数のセンスアンプ１０２に接続されたデータラインＲＬＩＮＥ，ＷＬＩＮＥと、ライトデータ及びリードデータを入出力可能な第１及び第２のポートＰＯＲＴ１，２と、ＰＯＲＴ１，２とデータラインＲＬＩＮＥ，ＷＬＩＮＥを接続する入出力回路２３０とを備える。これにより、通常のＤＲＡＭアレイを用いて擬似的なデュアルポートメモリを構成することができる。 （もっと読む）

【課題】オープンビット線方式の半導体記憶装置において、チップ面積の増大を抑制しつつカップリングノイズをキャンセルする。
【解決手段】一列に配列された複数のメモリマットＭＡＴ０〜ＭＡＴ８と、隣り合うメモリマットの間に配置されたセンスアンプ列ＳＡＡとを備え、選択されたメモリマットにおけるワード線ＷＬの活性化に応答して、当該選択されたメモリマットの隣にあるメモリマットにおけるダミーワード線ＤＷＬを活性化する。ダミーワード線ＤＷＬは、ダミーセルには接続されておらず、このため、ダミーセルに中間電位などをストアする回路が不要となる。 （もっと読む）

【課題】本発明は、サブワードラインドライバーの占有面積を減少させることで、コア領域の面積マージンを増加させ、さらに全体的なチップサイズを減少させる半導体メモリ装置を提供する。
【解決手段】本発明の半導体メモリ装置は、正／負サブワードラインイネーブル信号及びメーンワードラインの活性化の可否に応じて動作するサブワードラインドライバーを含む半導体メモリ装置であって、サブワードラインドライバーは、メーンワードラインの活性化の可否に応じて、正サブワードラインイネーブル信号の電位レベルでサブワードラインをプルアップするプルアップ駆動部、及び負サブワードラインイネーブル信号に応じて、サブワードラインをプルダウンするプルダウン駆動部を含むことを特徴とする。 （もっと読む）

【課題】 コラムスイッチのオンによるメモリセルの記憶ノードの電圧変動を防止し、半導体メモリの読み出しサイクル時間を短縮する。
【解決手段】 ワード線活性化回路は、アドレスに基づいてワード線を活性化又は非活性化させるためのワード線選択信号を出力する。センスアンプ活性化回路は、ワード線選択信号に基づいてセンスアンプを活性化させる。コラム線活性化回路は、アドレスに基づいてコラム線を選択するためのコラム選択信号を出力する。ワード線活性化回路は、コラム線活性化回路を活性化させるための活性化信号に基づいて、活性化されたワード線選択信号を非活性化する。コラム選択信号が出力される前に、ワード線選択信号が非活性化するため、コラム選択によるメモリセルの記憶ノードの電圧変動を防止でき、半導体メモリのアクセス時間を短縮できる。 （もっと読む）

【課題】メモリセルの蓄積電荷量の不足による不良を効率よく検出することができる半導体記憶装置及びその不良検出方法を提供する。
【解決手段】不良検出試験の際に検査対象メモリセルが接続されたワード線を駆動している間に、検査対象メモリセルに書き込まれたデータの逆のデータが書き込まれたアクティブノイズ印加用メモリセルが接続されたワード線を駆動できるようにした。これにより、検査対象メモリセルからのデータが読み出されたデータ線に直接ノイズを印加する。 （もっと読む）

【課題】 ワード線と他の配線間のショート不良を効率よく検出し、ショート不良を検出するためのテスト時間を短縮する。
【解決手段】 ワード線ドライバは、ワード線を活性化する。リセット回路は、ワード線をリセットレベルにする。リセット制限回路は、待機状態においてリセット回路のリセットする能力を制限する。具体的には、リセット制限回路はテスト時にワード線をリセットレベルにするための電流量を制限する。ワード線と他の配線との間にショート不良が存在するときに、ワード線の電圧は、他の配線の電圧の影響を受けやすくなり、ショート不良は、ワード線の電圧変化により検出される。電流量の制限により、ワード線の電圧変化の速度を高くできるため、ショート不良を効率よく検出できる。すなわち、ショート不良を検出するためのテスト時間を短縮できる。 （もっと読む）

【課題】 書込み動作のマージンを改善させることができる１−トランジスタ型ＤＲＡＭの駆動方法を提供する。
【解決手段】 １−トランジスタ型ＤＲＡＭ駆動方法は、ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせて、データを保持する第１ホールド区間、ワードラインが活性化され、ソースラインの電圧はグラウンド電圧に転移され、ビットラインはプリチャージの状態を保持して、ＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分とを共に動作させる複合動作区間、ワードラインが負の電圧に転移されて、バイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、および、ソースラインがプリチャージされて、データを保持する第２ホールド区間を含むことによって、データ“１”の書込みを行う。 （もっと読む）

【課題】従来の半導体集積回路は、回路規模が過剰な大きさとなる問題があった。
【解決手段】本発明の半導体集積回路は、制御信号ＣＮＴに応じて第１の電圧ＶＰＰ又は第２の電圧ＶＳＳのいずれか一方の電圧で複数のワード線ＷＬ１〜ＷＬｎのそれぞれを駆動する複数の駆動回路ＤＲＶ１〜ＤＲＶｎと、複数のワード線ＷＬ１〜ＷＬｎのいずれか一本にゲートが接続され、ゲートに接続されるワード線ＷＬに供給される電圧に基づき記憶ノードＳＮとビット線ＤＴ、ＤＢとの接続状態を切り替える複数のゲートトランジスタＴＴｒと、複数のゲートトランジスタＴＴｒのいずれか１つを介して記憶ノードＳＮへのデータ書き込みあるいは読み出しを制御する制御回路１２と、を有し、複数のゲートトランジスタＴＴｒのゲート酸化膜厚は、複数の駆動回路ＤＲＶ１〜ＤＲＶ３を構成するトランジスタのゲート酸化膜厚よりも薄いことを特徴とするものである。 （もっと読む）