【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線にビット線制御トランジスタを直列に挿入し、そのゲートの最低電位は十分な負の値となるようにする。ビット線制御トランジスタのゲートは電池等に接続するビット線制御回路に接続される。ビット線の最低電位はワード線の最低電位よりも高くなるようにする。外部からの電源が切れた際には、ビット線はビット線制御トランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。あるいは外部電源遮断時にワード線の電位を十分な負の電位とできるような回路を設けてもよい。 （もっと読む）

【課題】ワード線非活性化における情報破壊を防止する半導体装置を提供すること。
【解決手段】半導体装置は、ワード線及びビット線を含むメモリセルマットと、サブワードドライバ回路と、サブワードドライバ回路を制御する第１制御部と、を有するメモリセルアレイを備える。第２制御部は、第１電源電位を低電位側とする第１電源電圧で動作する第３回路部と、第１電源電位よりも低い第２電源電位を低電位側とする第２電源電圧で動作する第４回路部と、を含む。第２制御部は、サブワードドライバ回路に第１制御信号を供給し、第１制御部に第２制御信号を供給する。第１制御部は、第１電源電位を受け取らずに第２電源電位を低電位側とする第３電源電圧で動作し、第２制御信号を受け取り第３制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第１制御信号と第３制御信号とを受け取り、活性状態のワード線を非線形に非活性状態とする。 （もっと読む）

【課題】慣用のロジックプロセスによる埋込みＤＲＡＭセルのデータ保持性能を改善できるワード線ドライバを提供する。
【解決手段】慣用のロジックプロセスによるｐチャネルトランジスタ１０１を含むＤＲＡＭセルにアクセスするためのワード線ドライバを提供する。このワード線ドライバは、ｐ型基板の中の深いｎ型ウェル領域の中に配置したｐ型ウェル領域に設けたｎチャネルトランジスタ３１３を含む。負極性のブースト電圧供給源から前記ｐ型ウェルおよび前記ｎチャネルトランジスタのソースに負極性ブースト電圧を供給する。この負極性ブースト電圧は、ｐチャネルアクセストランジスタのスレッショルド電圧以上の電圧値だけ接地電位よりも低い。深いｎ型ウェルおよびｐ型基板は接地電位点に接続する。 （もっと読む）

【課題】ネガティブワード線方式の半導体記憶装置において非選択ワード線の電位を安定させる。
【解決手段】少なくとも１つのメモリブロック（６０）を備えた半導体記憶装置（５０）において、第１の負電位を出力する第１の負電位発生回路（６４）と、第２の負電位を出力する第２の負電位発生回路（６５）と、メモリブロックにおけるワード線（１３）と第１の負電位との間の第１の放電経路（２５）と、ワード線（１３）と第２の負電位との間の第２の放電経路（２１）とを備えている。 （もっと読む）

【課題】ＣＭＯＳのＤＲＡＭの記憶コンデンサの初期電圧を大きくし、また時間が経つにつれて電荷が漏れ出す速度を小さくする方法を提供する。
【解決手段】第１電圧範囲を持つ第１入力信号８１に応答して第１出力信号を出すデコーダ回路１０を備える。出力回路１１は前記第１出力信号に応答して、第２電圧範囲を持つ第２出力信号２６を出す。第２電圧範囲は、前記第１電圧範囲の最小電圧より小さい電圧と、前記第１電圧範囲の最大電圧より大きい電圧を含む。 （もっと読む）

【課題】バックバイアス電圧のリップル・ノイズを減らす半導体メモリ装置及びその駆動方法を提供する。
【解決手段】ワードライン駆動回路と遅延ロジック回路とを含み、該ワードライン駆動回路は、サブ・ワードライン・イネーブル信号、第１ワードライン駆動信号及び第２ワードライン駆動信号に応答し、選択されたメモリセルに連結されるサブ・ワードラインを第１電圧にイネーブルさせ、非選択のメモリセルのサブ・ワードラインを第２電圧及び第３電圧にディセーブルさせ、該遅延ロジック回路は、サブ・ワードラインのディセーブル時、第１ワードライン駆動信号の遷移時点を基準にして、サブ・ワードライン・イネーブル信号の遷移時点を可変させ、第３電圧に流入されるサブ・ワードラインのチャージ量より、第２電圧に流入されるサブ・ワードラインのチャージ量が多いように制御する半導体メモリ装置である。 （もっと読む）

【課題】ネガティブワードライン方式の適用時において、隣接ゲート効果が深刻になる現象を防止し、かつ、無駄な電流消費の増加を防止することのできる半導体メモリ装置及びその駆動方法を提供すること。
【解決手段】本発明の半導体メモリ装置は、アクティブコマンドが印加されて選択されたいずれか１本のワードラインが活性化されることにより、活性化されたワードラインが高電位電圧で駆動される期間において、活性化されたワードラインに隣接する少なくとも１本の非活性化ワードラインと残りの非活性化ワードラインとに対するワードライン駆動電圧を互いに異なる大きさで印加する。 （もっと読む）

【課題】プリチャージ回路の高速化に限界があった。
【解決手段】本発明は、半導体記憶回路と、前記半導体記憶回路の周辺回路とを有する半導体集積装置であって、前記周辺回路は、ゲート酸化膜の耐圧が第１の電圧である第１のトランジスタを有し、前記半導体記憶回路は、いずれか一方に、メモリセルのゲートトランジスタが接続されるビット線対と、前記第１のトランジスタと実質的に同じ耐圧のトランジスタで構成され、活性化信号に応じて前記ビット線対を所定の電圧にプリチャージするプリチャージ回路と、を有し、前記プリチャージ回路の活性化信号に前記第１の電圧よりも高い第２の電圧が用いられる半導体集積装置である。 （もっと読む）

【課題】省面積で高速、高精度、低消費電力の負昇圧ワード線ドライバを実現する。
【解決手段】リセット動作時に設定されたワード線リセットレベル電圧（負電圧）Ｖｗをラッチして記憶するように、ＰＭＯＳトランジスタＱＰ１〜２及びＮＭＯＳトランジスタＱＮ１〜２でワード線ドライバ１２０ａを基本構成する。更に、ストレス緩和用のＰＭＯＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ３をワード線ドライバ１２０ａに追加したり、ワード線セット時、リセット開始時及びリセット期間で供給バイアスをアクティブに制御するワード線バイアス制御回路２１０を追加したりする。 （もっと読む）

【課題】消費電流を低減できるワードライン駆動回路及び駆動方法を提供すること。
【解決手段】本発明に係るワードライン駆動回路は、ワードライン（ＷＬ）を活性化電圧（ＶＰＰ）で駆動する第１駆動手段（４１０）と、前記ワードラインを非活性化電圧（ＶＢＢＷ）で駆動する第２駆動手段（４２０）と、前記ワードラインを前記活性化電圧と前記非活性化電圧との間の電圧（ＶＳＳ）で駆動する第３駆動手段（４３０）と、を備える。 （もっと読む）

【課題】ワード線を選択から非選択へ切り替え時のピーク電流及びこれに伴うノイズを軽減すること。
【解決手段】本発明に係るＤＲＡＭ装置は、ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、前記ワード線ＷＬを選択電位ＶＢＯＯＴから非選択電位ＶＮＢに切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極ＨＶＣ１Ｐとを接続するワード線電位制御回路を備えるものである。これにより、ノイズを軽減することができる。 （もっと読む）

【課題】ディスターブを抑制し “１”と “０”との信号差を大きくした半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセル、ビット線、ワード線、ワード線に沿って延伸するソース線を備え、データ“１”を書き込むサイクルにおいて、センスアンプはビット線に第１の電位を印加し、ドライバは選択ワード線および選択ソース線に第２および第３の電位を印加し、第２および第３の電位は第１の電位を基準として多数キャリアと同極性であり、メモリセルへデータ“０”を書き込むサイクルにおいて、センスアンプは選択ビット線に第４の電位を印加し、ドライバは選択ワード線および選択ソース線に第５および第６の電位を印加し、第６の電位は第２および第３の電位よりも第１の電位に近い電位であり、第５の電位は第６の電位を基準として多数キャリアの極性と同極性であり、第４の電位は第６の電位を基準として多数キャリアの極性に対して逆極性である。 （もっと読む）

【課題】 マルチビットに対応した書込み動作のマージンを改善した１−トランジスタ型ＤＲＡＭの駆動方法を提供する。
【解決手段】 ＮＭＯＳトランジスタのワードラインは不活性化し、ソースラインとビットラインはプリチャージさせてデータを保持する第１ホールド区間、ワードラインが活性化され、ソースラインはグラウンド電圧に転移され、ビットラインの電圧はマルチレベルのうち該ビットのレベルの電圧に転移されてＮＭＯＳトランジスタ成分とバイポーラトランジスタ成分を共に動作させる複合動作区間、ワードラインの電圧が負の電圧に転移されてバイポーラトランジスタ成分のみを動作させるバイポーラトランジスタ動作区間、およびバイポーラトランジスタ動作区間の後、ソースラインとビットラインがプリチャージされてデータを保持する第２ホールド区間とを含むことによって、ビットラインに印加されたレベルに該当するビットのデータの書込みを行う。 （もっと読む）

【課題】低電圧の条件下におけるセンスアンプの動作の高速化と安定化を、メモリセルのホールド特性の劣化に対応しつつ実現する。したがって、ホールド特性を維持するため消費電力を低減できる。
【解決手段】センスアンプのプリチャージレベルとセンス増幅レベルとの差電位を、電源電位（ＶＣＣ−ＧＮＤ）とすることでホールド特性の劣化に対する耐性を向上する。また、その向上に伴い低消費電力化を実現する。またプリチャージレベルをＧＮＤ或いはＶＣＣの電源とすることで、安定したプリチャージレベルの供給を実現する。更にプリチャージ用の電源回路を不要とすることで、チップサイズ縮小も実現する。 （もっと読む）

【課題】半導体記憶装置では、非選択メモリセルのワード線を負電圧に駆動する負電圧出力電源が、ある周期毎にワード線に充電された電荷を吸収し、さらに前記負電圧をワードドライバを構成する複数のインバータに供給しなければならない。このため、チップ面積の増大等を伴う電源強化を行わないと出力が不安定になる場合があった。
【解決手段】本件発明は、１つのトランジスタと１つのキャパシタとからなるＤＲＡＭセルであって、前記トランジスタのゲートは選択電圧である第１電圧と、非選択電圧である第２電圧との間で振幅し、前記第１電圧と前記第２電圧の電圧差は、電源電圧と接地電圧との電圧差よりも大きく、前記トランジスタのバックゲートには、選択もしくは非選択に関わらず前記接地電圧または前記電源電圧のうち前記非選択電圧に近い方のいずれか一方が印加される半導体記憶装置を提供する。 （もっと読む）

【課題】本発明は、無駄な電流消費動作を無くしながらも、非活性状態のメモリブロックにおけるリーク電流削減効果を維持できる半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、選択メインワード線を第１の電位に設定し、非選択メインワード線を第２の電位又は第３の電位の何れかに設定するメインワードデコーダと、所定の時間間隔でタイミングを指示する周期信号を生成する周期信号生成回路と、アクセス対象のメモリブロックを選択するブロック選択回路と、複数のメモリブロックを順番に１つずつ選択する順次選択回路を含み、ブロック選択回路により選択されたメモリブロックのメインワード線を第３の電位に設定し、メインワード線をアクセスの後に第３の電位に維持し、順次選択回路により選択されているメモリブロックのメインワード線を周期信号の指示するタイミングで第２の電位に設定するようメインワードデコーダを制御する。 （もっと読む）

【課題】簡単な構成でメモリセルアレイ内のメモリセルの蓄積電荷量を増加させ、動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させる。
【解決手段】本発明のメモリセルアレイでは、期間Ｔ６において、ワード線ＷＬ０の電圧レベルがメモリセルの選択状態である電圧ＶＰＡにある間に、このワード線に接続されたメモリセルの共通プレート線の電圧レベルを電圧ＶＰＬからそれよりも低い電圧（ＶＰＬ−ΔＶＰＬ）に変化させる。そして、ワード線ＷＬ０の電圧レベルがメモリセルの非選択状態になった後に、プレート線の電圧レベルを電圧（ＶＰＬ−ΔＶＰＬ）から電圧ＶＰＬに戻す。これにより、簡単な構成でメモリセルの蓄積電荷量を増加させ、ＤＲＡＭ（メモリセルアレイ）の動作マージンを向上させると共に、ダミーセルを不要にできる。 （もっと読む）

【課題】微細化が進んだシステムＬＳＩに混載される場合においても、各構成トランジスタが必要十分な動作能力を発揮しつつ、サイズの増大化を抑え、かつ安定的な高速動作を実現することができる半導体記憶装置を提供する。
【解決手段】ロウデコーダ回路は、第１のゲート酸化膜厚を有するトランジスタと、第２のゲート酸化膜厚を有するトランジスタと、第３のゲート酸化膜厚を有するトランジスタで構成されることにより、低電圧化が進んだ制御回路でも、ワードラインを高速にかつ信頼性を確保しながら駆動する。 （もっと読む）

【課題】選択的にネガティブワード線駆動方式を用いた半導体メモリ装置を提供してメモリ装置の安定性を確保し、かつ、パワー不足の現象などを解決することを課題とする。
【解決手段】本発明の半導体メモリ装置は、接地電圧より低い低電圧を供給する低電圧供給部と、前記低電圧又は前記接地電圧のうちの１つを選択してワード線駆動回路に供給する電圧選択部とを備えて選択的にネガティブワード線を駆動することにより前記課題を解決する。 （もっと読む）