半導体装置および半導体装置の駆動方法
【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１の信号線と、第２の信号線と、メモリセルと、電位変換回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第２のドレイン電極と、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、第２のゲート電極は、第２の信号線を介して電位変換回路と電気的に接続される。
【解決手段】第１の信号線と、第２の信号線と、メモリセルと、電位変換回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第２のドレイン電極と、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、第２のゲート電極は、第２の信号線を介して電位変換回路と電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。オフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
【００１２】
開示する発明の一態様は、少なくともメモリセルと電位変換回路とを含んで構成され、メモリセルと、電位変換回路とは、信号線を介して電気的に接続される。メモリセルは、酸化物半導体を用いたトランジスタを含んで構成される。
【００１３】
より具体的には、例えば次のような構成を採用することができる。
【００１４】
本発明の一態様は、第１の信号線と、第２の信号線と、メモリセルと、電位変換回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、第１の容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第２のドレイン電極と、第１の容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、第２のゲート電極は、第２の信号線を介して電位変換回路と電気的に接続され、第２のソース電極は、第１の信号線と電気的に接続され、電位変換回路は、入力された電位が低電位の場合には、第２の信号線に低電位を出力し、入力された電位が高電位の場合には、第２の信号線に高電位より高い電位を出力する半導体装置である。
【００１５】
本発明の別の一態様は、第１の信号線と、第２の信号線と、ソース線と、ワード線と、ビット線と、メモリセルと、電位変換回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、第１の容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第２のドレイン電極と、第１の容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、第２のゲート電極は、第２の信号線を介して電位変換回路と電気的に接続され、第２のソース電極は、第１の信号線と電気的に接続され、第１の容量素子の電極の他方は、ワード線と電気的に接続され、第１のソース電極は、ソース線と電気的に接続され、第１のドレイン電極は、ビット線と電気的に接続され、電位変換回路は、入力された電位が低電位の場合には、第２の信号線に低電位を出力し、入力された電位が高電位の場合には、第２の信号線に高電位より高い電位を出力する半導体装置である。
【００１６】
上記の半導体装置において、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、第２のトランジスタは、酸化物半導体材料を含んで構成されることが好ましい。
【００１７】
また、上記の半導体装置において、電位変換回路は、第１の配線と、第２の配線と、第３の配線と、第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、第４のゲート電極、第４のソース電極、第４のドレイン電極、及び第４のチャネル形成領域を含む第４のトランジスタと、第２の容量素子と、を有し、第２の信号線と、第２の容量素子の電極の一方と、第４のソース電極と第４のドレイン電極の一方と、は電気的に接続され、第２の容量素子の電極の他方と、第３のソース電極と第３のドレイン電極の一方と、は電気的に接続され、第３のソース電極と第３のドレイン電極の他方と、第１の配線と、は電気的に接続され、第３のゲート電極と、第４のソース電極とドレイン電極の他方と、第２の配線と、は電気的に接続され、第４のゲート電極と、第３の配線と、は電気的に接続される。
【００１８】
上記の半導体装置において、第３のトランジスタ及び第４のトランジスタは、酸化物半導体以外の半導体材料を用いて構成されることが好ましい。または、上記の半導体装置において、第３のトランジスタ及び第４のトランジスタは、酸化物半導体材料を含んで構成されることが好ましい。
【００１９】
上記の半導体装置において、電位変換回路は、第５のゲート電極、第５のソース電極、第５のドレイン電極、及び第５のチャネル形成領域を含む第５のトランジスタと、第４の配線と、を有し、第５のソース電極と第５のドレイン電極の一方と、第２の信号線と、は電気的に接続され、第５のソース電極と第５のドレイン電極の他方は、接地され、第５のゲート電極と、第４の配線と、は電気的に接続される。
【００２０】
上記の構成において、第５のトランジスタは、酸化物半導体以外の半導体材料を用いて構成される、又は酸化物半導体材料を含んで構成される。
【００２１】
本発明の別の一態様は、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極と、第１の容量素子の電極の一方と、が電気的に接続されてなるノードに、第２のトランジスタのオン状態またはオフ状態を選択することで、電荷を保持させる半導体装置の駆動方法であって、ノードに高電位を与える場合において、第２のトランジスタをオン状態とするための電位を第２のトランジスタのゲート電極に与える際に、第２のトランジスタをオン状態とするための電位を電源電位より高い電位とする半導体装置の駆動方法である。
【００２２】
上記の半導体装置の駆動方法において、第２のトランジスタをオン状態とするための電位は、電源電位に第２のトランジスタのしきい値電圧を加えた電位より高い電位である。
【００２３】
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２４】
なお、本明細書等において「上」や「下」の用語は、構成要素同士が接することに必ずしも限定されない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２５】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２６】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２７】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２８】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２９】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００３０】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００３１】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００３２】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００３３】
また、上述の半導体装置は、十分にオフ電流が小さいトランジスタのゲートと電気的に接続される電位変換回路を有することで、十分な高速動作が可能なトランジスタのゲート電極と、十分にオフ電流が小さいトランジスタのソース電極またはドレイン電極と、容量素子の電極の一方と、が電気的に接続されてなるノードへのデータの書き込みを好適に行うことができるため、半導体装置の特性をさらに向上させることが可能である。
【図面の簡単な説明】
【００３４】
【図１】半導体装置の回路図
【図２】半導体装置の回路図
【図３】半導体装置の回路図
【図４】タイミングチャート図
【図５】半導体装置の回路図
【図６】タイミングチャート図
【図７】半導体装置の断面図および平面図
【図８】半導体装置の作製工程に係る断面図
【図９】半導体装置の作製工程に係る断面図
【図１０】半導体装置の作製工程に係る断面図
【図１１】半導体装置の作製工程に係る断面図
【図１２】半導体装置の回路図
【図１３】半導体装置の回路図
【図１４】半導体装置の回路図
【図１５】半導体装置の回路図
【図１６】半導体装置を用いた電子機器を説明するための図
【図１７】酸化物半導体を用いたトランジスタの特性を示す図
【図１８】酸化物半導体を用いたトランジスタの特性評価用回路図
【図１９】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート図
【図２０】酸化物半導体を用いたトランジスタの特性を示す図
【図２１】酸化物半導体を用いたトランジスタの特性を示す図
【図２２】酸化物半導体を用いたトランジスタの特性を示す図
【図２３】メモリウィンドウ幅の調査結果を示す図
【発明を実施するための形態】
【００３５】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３６】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３７】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３８】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図１乃至図６を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３９】
〈基本回路１〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４（第１の容量素子ともいう）の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００４０】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００４１】
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００４２】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
【００４３】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００４４】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【００４５】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００４６】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００４７】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【００４８】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【００４９】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００５０】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００５１】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５２】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５３】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００５４】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００５５】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【００５６】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００５７】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５８】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。
【００５９】
フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００６０】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００６１】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００６２】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【００６３】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【００６４】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【００６５】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００６６】
〈基本回路２〉
次に、データの書き込みを好適に実現できる半導体装置の回路構成およびその動作について、図２を参照して説明する。
【００６７】
図２に示す半導体装置は、少なくともメモリセル１０００と電位変換回路１１００とを含んで構成される。ここで、メモリセル１０００の構成は、図１（Ａ−１）に示す半導体装置の構成と同様である。すなわち、メモリセル１０００は酸化物半導体を用いたトランジスタ１６２を含んで構成される。このように、図２に示す半導体装置は、図１（Ａ−１）に示す半導体装置の変形例と捉えることができる。
【００６８】
なお、図２における第１の信号線Ｓ１は、図１（Ａ−１）における第３の配線に相当し、図２における第２の信号線Ｓ２は、図１（Ａ−１）における第４の配線に相当する。ここでは簡単のため、メモリセル１０００を一つ有する回路構成について説明するが、メモリセルを複数（例えば、ｍ行ｎ列＝ｍ×ｎ個など）有していても良いことはいうまでもない。
【００６９】
電位変換回路１１００には、書き込み対象のメモリセル１０００を選択するための信号を伝達する配線ＷＩＮが接続されている。配線ＷＩＮに与えられる電位としては、例えば、電源電位ＶＤＤや基準電位ＧＮＤなどがある。また、電位変換回路１１００には、第２の信号線Ｓ２が接続されている。電位変換回路１１００は、配線ＷＩＮの電位に応じた電位を第２の信号線Ｓ２に与える。
【００７０】
ここで、第１の信号線Ｓ１に高電位ＶＳ１ｈ（例えば、電源電位ＶＤＤ）を与え、第２の信号線Ｓ２に高電位ＶＳ２ｈを与えてトランジスタ１６２をオン状態とし、フローティングゲート部ＦＧに電位ＶＦＧｈを与える場合について考える。通常、半導体装置に用いられる高電位としては電源電位ＶＤＤが考えられるが、電源電位ＶＤＤに対して何ら操作を行わずに、これを高電位ＶＳ１ｈや高電位ＶＳ２ｈとして用いると、フローティングゲート部ＦＧに与えられる電位は電源電位ＶＤＤより低い電位ＶＤＤ−Ｖｔｈ（Ｖｔｈはトランジスタ１６２のしきい値電圧）になる。これは、フローティングゲート部ＦＧの電位が上昇するにつれ、ゲートとソース（またはドレイン）の電位差が小さくなり、当該電位差がトランジスタのしきい値電圧と等しくなると、トランジスタ１６２がオフ状態となってしまうことに起因する。
【００７１】
このように、フローティングゲート部ＦＧの電位を十分に高めることができないと、データ保持時間の低下などの問題が生じる。そこで、フローティングゲート部ＦＧに電位ＶＦＧｈを与える場合には、電位変換回路１１００によって、第１の信号線Ｓ１に与えられる高電位ＶＳ１ｈより十分に高い電位を第２の信号線Ｓ２に与える。このようにすることで、第１の信号線Ｓ１に与えられる高電位ＶＳ１ｈと同程度の高い電位をフローティングゲート部ＦＧに与えることができるようになる。ここで、第２の信号線Ｓ２に与えられる「十分に高い電位」とは、高電位ＶＳ１ｈより、トランジスタ１６２のしきい値電圧Ｖｔｈ以上大きい電位である。つまり、ＶＳ２ｈ≧ＶＳ１ｈ＋Ｖｔｈを満たすＶＳ２ｈを第２の信号線Ｓ２に与えればよい。
【００７２】
一方で、フローティングゲート部ＦＧに低電位ＶＦＧｌ（例えば、基準電位ＧＮＤ）を与える場合にはこのような問題は生じないから、配線ＷＩＮによって入力された電位を、そのまま第２の信号線Ｓ２に出力すればよい。
【００７３】
すなわち、電位変換回路１１００は、少なくとも次の機能を備える回路である。
・配線ＷＩＮによって入力された電位が低電位（例えば、基準電位ＧＮＤ）の場合には、当該低電位を第２の信号線Ｓ２に出力する。
・配線ＷＩＮによって入力された電位が高電位（例えば、電源電位ＶＤＤ）の場合には、当該高電位より高い電位を第２の信号線Ｓ２に出力する。
【００７４】
このような電位変換回路１１００を有することで、フローティングゲート部ＦＧへのデータの書き込みを好適に行うことができるため、半導体装置の特性をさらに向上させることが可能である。
【００７５】
なお、図２ではメモリセル１０００が一つであるため、電位変換回路１１００を一つ有しているが、メモリセルがマトリクス状に配列される場合には、行ごと（第２の信号線Ｓ２の配置が異なる場合には、列ごとの場合もある）に一つ設ける構成とすることが望ましい。
【００７６】
〈具体例〉
次に、電位変換回路１１００の具体例及びこれを用いた半導体装置の動作について、図３及び図４を参照して説明する。
【００７７】
図３に、電位変換回路１１００及びメモリセル１０００の構成の一例を示す。電位変換回路１１００とメモリセル１０００とは、第２の信号線Ｓ２を介して接続されている。ここで、メモリセルは、図２に示すメモリセル１０００を適用することができる。
【００７８】
電位変換回路１１００は、第１の配線ＢＴと、第２の配線ＷＩＮと、第３の配線ＣＴＲＬと、トランジスタ２０１と、トランジスタ２０２と、容量素子２００（第２の容量素子ともいう）と、を含む。
【００７９】
ここで、第２の信号線Ｓ２と、容量素子２００の電極の一方と、トランジスタ２０２のソース電極（またはドレイン電極）とは、電気的に接続されており、容量素子２００の電極の他方と、トランジスタ２０１のソース電極（またはドレイン電極）とは、電気的に接続されている。また、トランジスタ２０１のドレイン電極（またはソース電極）と、第１の配線ＢＴとは電気的に接続されている。また、トランジスタ２０１のゲート電極と、トランジスタ２０２のドレイン電極（またはソース電極）と、第２の配線ＷＩＮとは、電気的に接続されている。トランジスタ２０２のゲート電極と、第３の配線ＣＴＲＬとは、電気的に接続されている。
【００８０】
上述のような構成の電位変換回路１１００を用いることで、第２の信号線Ｓ２の電位を高めることができる。上述の電位変換回路１１００の動作につき、図４に示すタイミングチャートを用いて以下に説明する。なお、電位変換回路１１００は、メモリセルへのデータの書き込み時に動作する回路であるから、ここでは、メモリセルへのデータ書き込み動作についてのみ説明する。また、以下の説明では、高電位を電源電位ＶＤＤ、低電位を基準電位ＧＮＤ、トランジスタ２０１のしきい値をＶＴＨ１、トランジスタ２０２のしきい値をＶＴＨ２、トランジスタ１６２のしきい値をＶＴＨ３として、メモリセルのフローティングゲート部ＦＧにＶＤＤを与える場合について説明する。
【００８１】
図４において、ＣＴＲＬは第３の配線ＣＴＲＬの電位、ＷＩＮは第２の配線ＷＩＮの電位、ＢＴは第１の配線ＢＴの電位、Ｓ２は第２の信号線Ｓ２の電位、Ｓ１は第１の信号線Ｓ１の電位を表している。
【００８２】
初期充電期間においては、ＣＴＲＬにＶＤＤを与えて、トランジスタ２０２をオン状態とする。これにより、第２の配線ＷＩＮと第２の信号線Ｓ２とが接続される。つまり、第２の配線ＷＩＮの電位に応じた電位が、第２の信号線Ｓ２に与えられることになる。第２の配線ＷＩＮの電位はＶＤＤであるから、第２の信号線Ｓ２の電位は、トランジスタ２０２における電圧降下によりＶＤＤ−ＶＴＨ２となる。なお、このタイミングでは、第１の配線ＢＴの電位および第１の信号線Ｓ１の電位はＧＮＤである。
【００８３】
その後、ＣＴＲＬをＧＮＤとすると、トランジスタ２０２がオフ状態となり、第２の信号線Ｓ２の電位はフローティングとなる。このタイミングで、第２の配線ＷＩＮにＶＤＤを与え、第１の配線ＢＴにＶＤＤを与えると、容量素子２００の電極の他方とトランジスタ２０１のソース電極（またはドレイン電極）とが接続されたノードの電位は、トランジスタ２０１における電圧降下により、ＶＤＤ−ＶＴＨ１となる。つまり、上記ノードの電位は、ＧＮＤからＶＤＤ−ＶＴＨ１へと上昇する。
【００８４】
上記ノードと第２の信号線Ｓ２とは、容量素子２００によって容量結合しているから、上記ノードの電位がＶＤＤ−ＶＴＨ１上昇することにより、第２の信号線Ｓ２の電位もＶＤＤ−ＶＴＨ１上昇して、ＶＤＤ−ＶＴＨ１＋ＶＤＤ−ＶＴＨ２＝２×ＶＤＤ−（ＶＴＨ１＋ＶＴＨ２）となる。
【００８５】
第２の信号線Ｓ２の電位が２×ＶＤＤ−（ＶＴＨ１＋ＶＴＨ２）となった段階でＳ１にＶＤＤを与えると、メモリセル１０００のフローティングゲート部ＦＧにＶＤＤを与えることができる（図中の書き込み期間を参照）。ただし、第２の信号線Ｓ２の電位である２×ＶＤＤ−（ＶＴＨ１＋ＶＴＨ２）が、少なくともＶＤＤ＋ＶＴＨ３より大きいという条件を満たす必要がある点に留意すべきである。なお、ここで示す条件は、第２の信号線Ｓ２に接続されたメモリセル（具体的には、トランジスタ１６２）の容量（複数のメモリセルが接続される場合には、全メモリセルの容量）が、電位変換回路１１００における容量素子２００の容量と比較して十分に小さい場合のものである。
【００８６】
メモリセルの容量が、容量素子２００の容量に対して無視できない大きさである場合には、メモリセルの全容量をＣａｌｌ、容量素子２００の容量をＣ２００として、第２の信号線Ｓ２に供給される電位は、Ｃ２００／（Ｃａｌｌ＋Ｃ２００）倍に低下する。つまり、第２の信号線Ｓ２に供給される電位は、（Ｃ２００／（Ｃａｌｌ＋Ｃ２００））×（２×ＶＤＤ−（ＶＴＨ１＋ＶＴＨ２））となる。よって、この場合には上述の電位が、少なくともＶＤＤ＋ＶＴＨ３より大きいという条件を満たす必要がある。
【００８７】
書き込み期間が終了した後には、ＷＩＮをＧＮＤにすると共に、ＣＴＲＬをＶＤＤにして、第２の信号線Ｓ２の電位をＧＮＤとする（図中の書き込み終了を参照）。
【００８８】
なお、メモリセルのフローティングゲート部ＦＧにＧＮＤを与える場合には、上述のようなブートストラップ動作を行わずに、第２の信号線Ｓ２にはＧＮＤが与えられる。
【００８９】
次に、電位変換回路１１００の他の具体例及びこれを用いた半導体装置の動作について、図５及び図６を参照して説明する。
【００９０】
図５に、電位変換回路１１００の構成の他の一例を示す。電位変換回路１１００とメモリセル１０００とは、第２の信号線Ｓ２を介して接続されている。ここで、メモリセルは、図２に示すメモリセル１０００を適用することができる。
【００９１】
図５に示す電位変換回路１１００は、第１の配線ＢＴと、第２の配線ＷＩＮと、第３の配線ＣＴＲＬＡと、第４の配線ＣＴＲＬＢと、トランジスタ２０１と、トランジスタ２０２と、トランジスタ２０３と、容量素子２００と、を含む。つまり、図５に示す電位変換回路１１００は、図３に示す電位変換回路１１００の構成に、トランジスタ２０３及び第４の配線ＣＴＲＬＢを付加した構成となる。なお、図５に示す第３の配線ＣＴＲＬＡは、図３に示す第３の配線ＣＴＲＬに相当する。
【００９２】
ここで、第２の信号線Ｓ２と、容量素子２００の電極の一方と、トランジスタ２０２のソース電極（またはドレイン電極）と、トランジスタ２０３のドレイン電極（またはソース電極）とは、電気的に接続されている。容量素子２００の電極の他方と、トランジスタ２０１のソース電極（またはドレイン電極）とは、電気的に接続されており、トランジスタ２０１のドレイン電極（またはソース電極）と、第１の配線ＢＴとは、電気的に接続されており、トランジスタ２０１のゲート電極と、トランジスタ２０２のドレイン電極（またはソース電極）と、第２の配線ＷＩＮとは、電気的に接続されている。また、トランジスタ２０２のゲート電極と、第３の配線ＣＴＲＬＡとは、電気的に接続されており、トランジスタ２０３のゲート電極と、第４の配線ＣＴＲＬＢとは、電気的に接続されており、トランジスタ２０３のソース電極（またはドレイン電極）は、接地されている。
【００９３】
上述のような構成の電位変換回路１１００を用いることで、第２の信号線Ｓ２の電位を高めることができる。上述の電位変換回路１１００の動作につき、図６に示すタイミングチャートを用いて以下に説明する。
【００９４】
図６において、ＣＴＲＬＡは第３の配線ＣＴＲＬＡの電位、ＣＴＲＬＢは第４の配線ＣＴＲＬＢの電位、ＷＩＮは第２の配線ＷＩＮの電位、ＢＴは第１の配線ＢＴの電位、Ｓ２は第２の信号線Ｓ２の電位、Ｓ１は第１の信号線Ｓ１の電位を表している。
【００９５】
図６に示すように電位変換回路１１００の動作は、書き込み期間までは図４に示すタイミングチャートと同様であるため詳細な説明は省略する。なお、図６においてＣＴＲＬＡの電位の変化は、図４のＣＴＲＬの電位の変化と同様である。また、ＣＴＲＬＢの電位は、書き込み期間までは０Ｖとする。
【００９６】
書き込み期間が終了した後には、ＣＴＲＬＢをＶＤＤにして、第２の信号線Ｓ２の電位をＧＮＤとする（図中の書き込み終了を参照）。なお、ここではＷＩＮの電位をＧＮＤにしているが、ＣＴＲＬＡをＧＮＤにする場合は、ＷＩＮの電位は特に限定されない。
【００９７】
なお、メモリセルのフローティングゲート部ＦＧにＧＮＤを与える場合には、上述のようなブートストラップ動作を行わずに、第２の信号線Ｓ２にはＧＮＤが与えられる。
【００９８】
このような電位変換回路１１００を有することで、フローティングゲート部ＦＧへのデータの書き込みを好適に行うことができるため、半導体装置の特性をさらに向上させることが可能である。
【００９９】
なお、図５において、トランジスタ２０１乃至トランジスタ２０３に用いられる半導体材料は特に限定されない。一方で、酸化物半導体材料など、トランジスタのオフ電流を十分小さくすることができる半導体材料を用いる場合には、ブートストラップ動作を好適に行うことができるため好ましい。特に、トランジスタ２０２およびトランジスタ２０３にトランジスタのオフ電流を十分小さくすることができる半導体材料を用いることは、第２の信号線Ｓ２の上昇した電位を保つためには好適である。
【０１００】
なお、電位変換回路１１００の電位変換の能力は、電位変換回路１１００が有する容量素子２００の容量に依存するから、第２の信号線Ｓ２に必要とされる電位を与えることができるように容量素子２００の容量を決定することが望ましい。具体的には、例えば、電位変換回路１１００の容量素子２００の容量を、第２の信号線に接続されたメモリセルに起因する総容量（すなわち、第２の信号線Ｓ２に接続されるトランジスタ１６２の容量の合計値）の１倍以上、好ましくは５倍以上とする。容量素子２００がこのような条件を満たすことで、第２の信号線Ｓ２にＶＤＤ＋ＶＴＨ３より大きい電位を供給することが容易になる。
【０１０１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０２】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図７乃至図１１を参照して説明する。
【０１０３】
〈半導体装置の断面構成および平面構成〉
図７は、半導体装置の構成の一例である。図７（Ａ）には、半導体装置の断面を、図７（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図７（Ａ）および図７（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１０４】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１０５】
図７におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。
【０１０６】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８および絶縁層１３０が設けられている。なお、高集積化を実現するためには、図７に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
【０１０７】
図７におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域の絶縁層１４３ａと、ソース電極またはドレイン電極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域の絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けることが望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能である。
【０１０８】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１０９】
なお、図７のトランジスタ１６２では、微細化に起因して素子間に生じるリーク電流を抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１１０】
図７における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
【０１１１】
なお、図７の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
【０１１２】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）の側面と底面がなす傾斜角を示す。
【０１１３】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１１４】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電極１５４と接続する配線１５６が形成される。なお、図７では電極１５４を用いて、ソース電極またはドレイン電極１４２ｂと、配線１５６とを接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
【０１１５】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図８および図９を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図１０および図１１を参照して説明する。
【０１１６】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図８（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１１７】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１１８】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図８（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１１９】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図８（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１２０】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図８（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１２１】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１２２】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１２３】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１２４】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図８（Ｃ）参照）。
【０１２５】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図８（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１２６】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１２７】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図９（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１２８】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図９（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１２９】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【０１３０】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を形成する（図９（Ｂ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
【０１３１】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図９（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１３２】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図９（Ｃ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。
【０１３３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１３４】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１０（Ａ）参照）。
【０１３５】
導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１３６】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０１３７】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１３８】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０１３９】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１４０】
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１４１】
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図１０（Ｂ）参照）。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。
【０１４２】
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低減することが可能である。
【０１４３】
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。
【０１４４】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図１０（Ｃ）参照）。
【０１４５】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０１４６】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１４７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１４８】
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
【０１４９】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。
【０１５０】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１５１】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１５２】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタリングによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１５３】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１５４】
なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面（例えば絶縁層１３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタリングとは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１５５】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【０１５６】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１５７】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１５８】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１５９】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１６０】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１６１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１６２】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子間におけるリーク電流などが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１６３】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１０（Ｄ）参照）。
【０１６４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１６５】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１６６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１６７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１６８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１６９】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０１７０】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５０および絶縁層１５２を形成する（図１１（Ａ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１７１】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１７２】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１７３】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０１７４】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成する（図１１（Ｂ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１７５】
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図１１（Ｃ）参照）。
【０１７６】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１７７】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１７８】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１７９】
配線１５６は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａなどと同様である。
【０１８０】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１１（Ｃ）参照）。
【０１８１】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０１８２】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１８３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８４】
（実施の形態３）
本実施の形態では、先に実施の形態に示す半導体装置の応用例につき、図１２乃至図１５を用いて説明する。
【０１８５】
図１２（Ａ）および図１２（Ｂ）は、図２に示す半導体装置（以下、メモリセル１０００とも記載する。）を複数用いて形成される半導体装置の回路図である。図１２（Ａ）は、メモリセル１０００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１２（Ｂ）は、メモリセル１０００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１８６】
図１２（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１０００を有する。図１２（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。なお、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０１８７】
各メモリセル１０００において、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極とドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極とドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
【０１８８】
また、メモリセル１０００が有するトランジスタ１６０のソース電極は、隣接するメモリセル１０００のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１０００が有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１０００のトランジスタ１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル１０００が有するトランジスタ１６０のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル１０００が有するトランジスタ１６０のソース電極は、ソース線と電気的に接続される。
【０１８９】
図１２（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態にする。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０１９０】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態なので、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【０１９１】
図１２（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１０００を有する。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極とドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極とドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。なお、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０１９２】
図１２（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１２（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【０１９３】
図１３（Ａ）および図１３（Ｂ）は、図１２（Ａ）および図１２（Ｂ）に示す半導体装置の変形例である。つまり、図１３（Ａ）は、メモリセル１０００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１３（Ｂ）は、メモリセル１０００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１９４】
図１３（Ａ）および図１３（Ｂ）と、図１２（Ａ）および図１２（Ｂ）との相違は、容量素子１６４の有無、およびトランジスタ１６６の有無である。つまり、図１３（Ａ）および図１３（Ｂ）は容量素子１６４を有さず、一方でトランジスタ１６６を有する。ただし、フローティングゲート部ＦＧには、トランジスタの容量など、データが保持できる程度の容量は付加されている。また、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０１９５】
データの書き込み動作および読み出し動作は、図１２（Ａ）および図１２（Ｂ）の構成に準ずるものである。ただし、図１３（Ａ）および図１３（Ｂ）の構成では、容量素子１６４を制御してデータの書き込み動作および読み出し動作を行うのではなく、トランジスタ１６６を制御してデータの書き込み動作および読み出し動作を行う点で異なる。
【０１９６】
例えば、図１３（Ａ）に示す構成では、読み出し対象のメモリセルが有するトランジスタ１６６をオフ状態とし、読み出し対象ではないメモリセルのトランジスタ１６６をオン状態とすることで、読み出し対象のメモリセルが有するトランジスタ１６０のコンダクタンスを読み取ることになる。また、図１３（Ｂ）に示す構成では、読み出し対象のメモリセルが有するトランジスタ１６６をオン状態とし、読み出し対象ではないメモリセルのトランジスタ１６６をオフ状態とすることで、読み出し対象のメモリセルが有するトランジスタ１６０のコンダクタンスを読み取ることになる。
【０１９７】
図１４（Ａ）および図１４（Ｂ）は、電位変換回路を用いた半導体装置の別の例である。
【０１９８】
図１４（Ａ）は、いわゆるＤＲＡＭと同様の回路構成を有する半導体装置である。データの書き込みおよび読み出しは、トランジスタ３１０のオン状態とオフ状態を制御することで実現される。ここで示す半導体装置は、トランジスタ３１０に酸化物半導体材料を用いているため、通常のＤＲＡＭと比較して長期間にわたってデータを保持できるという特徴を備えている。このため、リフレッシュ動作の頻度を十分に抑制することができる。なお、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０１９９】
図１４（Ｂ）は、ライトワンス型の半導体装置である。データの書き込みおよび読み出しは、トランジスタ３１０のオン状態とオフ状態を制御することで実現される。なお、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０２００】
次に、図１２乃至図１４に示す半導体装置などに用いることができる読出し回路の一例について図１５を用いて説明する。
【０２０１】
図１５（Ａ）には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
【０２０２】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０２０３】
メモリセル１０００は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１０００のトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセル１０００のトランジスタ１６０がオフ状態の場合には高抵抗状態となる。
【０２０４】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプは端子Ａの電位に対応する電位（データ”１”）を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。
【０２０５】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０２０６】
図１５（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。
【０２０７】
図１５（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
【０２０８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０９】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２１０】
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２１１】
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２１２】
図１６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２１３】
図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２１４】
図１６（Ｅ）は、デジタルビデオカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルビデオカメラが実現される。
【０２１５】
図１６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２１６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０２１７】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【０２１８】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１７に示す。図１７において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【０２１９】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
【０２２０】
はじめに、電流測定方法に用いた特性評価用素子について、図１８を参照して説明する。
【０２２１】
図１８に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【０２２２】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。
【０２２３】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
【０２２４】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【０２２５】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
【０２２６】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
【０２２７】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
【０２２８】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図１９に示す。
【０２２９】
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期化期間が終了する。
【０２３０】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
【０２３１】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０２３２】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０２３３】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
【０２３４】
【数１】
【０２３５】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
【０２３６】
【数２】
【０２３７】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０２３８】
【数３】
【０２３９】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
【０２４０】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
【０２４１】
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２ａ〜８０２ｃの容量値をそれぞれ、容量素子８０２ａを１００ｆＦ、容量素子８０２ｂを１ｐＦ、容量素子８０２ｃを３ｐＦとした。
【０２４２】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【０２４３】
図２０に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図２０より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０２４４】
図２１には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２１は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２１から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０２４５】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２２に示す。図２２は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２２から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【０２４６】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【実施例２】
【０２４７】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図２３を参照して説明する。
【０２４８】
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
【０２４９】
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、ノードＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がノードＦＧに与えられる。
【０２５０】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、ノードＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、ノードＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。
【０２５１】
図２３に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図２３において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。図２３から、１×１０９回の書き込み前後において、メモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が劣化しないことを示すものである。
【０２５２】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０２５３】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１６６ トランジスタ
２００ 容量素子
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
３１０ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０２ａ 容量素子
８０２ｂ 容量素子
８０２ｃ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１０００ メモリセル
１１００ 電位変換回路
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。オフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
【００１２】
開示する発明の一態様は、少なくともメモリセルと電位変換回路とを含んで構成され、メモリセルと、電位変換回路とは、信号線を介して電気的に接続される。メモリセルは、酸化物半導体を用いたトランジスタを含んで構成される。
【００１３】
より具体的には、例えば次のような構成を採用することができる。
【００１４】
本発明の一態様は、第１の信号線と、第２の信号線と、メモリセルと、電位変換回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、第１の容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第２のドレイン電極と、第１の容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、第２のゲート電極は、第２の信号線を介して電位変換回路と電気的に接続され、第２のソース電極は、第１の信号線と電気的に接続され、電位変換回路は、入力された電位が低電位の場合には、第２の信号線に低電位を出力し、入力された電位が高電位の場合には、第２の信号線に高電位より高い電位を出力する半導体装置である。
【００１５】
本発明の別の一態様は、第１の信号線と、第２の信号線と、ソース線と、ワード線と、ビット線と、メモリセルと、電位変換回路と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、第１の容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、第２のドレイン電極と、第１の容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、第２のゲート電極は、第２の信号線を介して電位変換回路と電気的に接続され、第２のソース電極は、第１の信号線と電気的に接続され、第１の容量素子の電極の他方は、ワード線と電気的に接続され、第１のソース電極は、ソース線と電気的に接続され、第１のドレイン電極は、ビット線と電気的に接続され、電位変換回路は、入力された電位が低電位の場合には、第２の信号線に低電位を出力し、入力された電位が高電位の場合には、第２の信号線に高電位より高い電位を出力する半導体装置である。
【００１６】
上記の半導体装置において、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、第２のトランジスタは、酸化物半導体材料を含んで構成されることが好ましい。
【００１７】
また、上記の半導体装置において、電位変換回路は、第１の配線と、第２の配線と、第３の配線と、第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、第４のゲート電極、第４のソース電極、第４のドレイン電極、及び第４のチャネル形成領域を含む第４のトランジスタと、第２の容量素子と、を有し、第２の信号線と、第２の容量素子の電極の一方と、第４のソース電極と第４のドレイン電極の一方と、は電気的に接続され、第２の容量素子の電極の他方と、第３のソース電極と第３のドレイン電極の一方と、は電気的に接続され、第３のソース電極と第３のドレイン電極の他方と、第１の配線と、は電気的に接続され、第３のゲート電極と、第４のソース電極とドレイン電極の他方と、第２の配線と、は電気的に接続され、第４のゲート電極と、第３の配線と、は電気的に接続される。
【００１８】
上記の半導体装置において、第３のトランジスタ及び第４のトランジスタは、酸化物半導体以外の半導体材料を用いて構成されることが好ましい。または、上記の半導体装置において、第３のトランジスタ及び第４のトランジスタは、酸化物半導体材料を含んで構成されることが好ましい。
【００１９】
上記の半導体装置において、電位変換回路は、第５のゲート電極、第５のソース電極、第５のドレイン電極、及び第５のチャネル形成領域を含む第５のトランジスタと、第４の配線と、を有し、第５のソース電極と第５のドレイン電極の一方と、第２の信号線と、は電気的に接続され、第５のソース電極と第５のドレイン電極の他方は、接地され、第５のゲート電極と、第４の配線と、は電気的に接続される。
【００２０】
上記の構成において、第５のトランジスタは、酸化物半導体以外の半導体材料を用いて構成される、又は酸化物半導体材料を含んで構成される。
【００２１】
本発明の別の一態様は、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極と、第１の容量素子の電極の一方と、が電気的に接続されてなるノードに、第２のトランジスタのオン状態またはオフ状態を選択することで、電荷を保持させる半導体装置の駆動方法であって、ノードに高電位を与える場合において、第２のトランジスタをオン状態とするための電位を第２のトランジスタのゲート電極に与える際に、第２のトランジスタをオン状態とするための電位を電源電位より高い電位とする半導体装置の駆動方法である。
【００２２】
上記の半導体装置の駆動方法において、第２のトランジスタをオン状態とするための電位は、電源電位に第２のトランジスタのしきい値電圧を加えた電位より高い電位である。
【００２３】
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２４】
なお、本明細書等において「上」や「下」の用語は、構成要素同士が接することに必ずしも限定されない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２５】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２６】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２７】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２８】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２９】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００３０】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００３１】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００３２】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００３３】
また、上述の半導体装置は、十分にオフ電流が小さいトランジスタのゲートと電気的に接続される電位変換回路を有することで、十分な高速動作が可能なトランジスタのゲート電極と、十分にオフ電流が小さいトランジスタのソース電極またはドレイン電極と、容量素子の電極の一方と、が電気的に接続されてなるノードへのデータの書き込みを好適に行うことができるため、半導体装置の特性をさらに向上させることが可能である。
【図面の簡単な説明】
【００３４】
【図１】半導体装置の回路図
【図２】半導体装置の回路図
【図３】半導体装置の回路図
【図４】タイミングチャート図
【図５】半導体装置の回路図
【図６】タイミングチャート図
【図７】半導体装置の断面図および平面図
【図８】半導体装置の作製工程に係る断面図
【図９】半導体装置の作製工程に係る断面図
【図１０】半導体装置の作製工程に係る断面図
【図１１】半導体装置の作製工程に係る断面図
【図１２】半導体装置の回路図
【図１３】半導体装置の回路図
【図１４】半導体装置の回路図
【図１５】半導体装置の回路図
【図１６】半導体装置を用いた電子機器を説明するための図
【図１７】酸化物半導体を用いたトランジスタの特性を示す図
【図１８】酸化物半導体を用いたトランジスタの特性評価用回路図
【図１９】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート図
【図２０】酸化物半導体を用いたトランジスタの特性を示す図
【図２１】酸化物半導体を用いたトランジスタの特性を示す図
【図２２】酸化物半導体を用いたトランジスタの特性を示す図
【図２３】メモリウィンドウ幅の調査結果を示す図
【発明を実施するための形態】
【００３５】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３６】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３７】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３８】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図１乃至図６を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３９】
〈基本回路１〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４（第１の容量素子ともいう）の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００４０】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００４１】
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００４２】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
【００４３】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００４４】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【００４５】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００４６】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００４７】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【００４８】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【００４９】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００５０】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００５１】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５２】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５３】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００５４】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００５５】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【００５６】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００５７】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５８】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。
【００５９】
フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００６０】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００６１】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００６２】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【００６３】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【００６４】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【００６５】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００６６】
〈基本回路２〉
次に、データの書き込みを好適に実現できる半導体装置の回路構成およびその動作について、図２を参照して説明する。
【００６７】
図２に示す半導体装置は、少なくともメモリセル１０００と電位変換回路１１００とを含んで構成される。ここで、メモリセル１０００の構成は、図１（Ａ−１）に示す半導体装置の構成と同様である。すなわち、メモリセル１０００は酸化物半導体を用いたトランジスタ１６２を含んで構成される。このように、図２に示す半導体装置は、図１（Ａ−１）に示す半導体装置の変形例と捉えることができる。
【００６８】
なお、図２における第１の信号線Ｓ１は、図１（Ａ−１）における第３の配線に相当し、図２における第２の信号線Ｓ２は、図１（Ａ−１）における第４の配線に相当する。ここでは簡単のため、メモリセル１０００を一つ有する回路構成について説明するが、メモリセルを複数（例えば、ｍ行ｎ列＝ｍ×ｎ個など）有していても良いことはいうまでもない。
【００６９】
電位変換回路１１００には、書き込み対象のメモリセル１０００を選択するための信号を伝達する配線ＷＩＮが接続されている。配線ＷＩＮに与えられる電位としては、例えば、電源電位ＶＤＤや基準電位ＧＮＤなどがある。また、電位変換回路１１００には、第２の信号線Ｓ２が接続されている。電位変換回路１１００は、配線ＷＩＮの電位に応じた電位を第２の信号線Ｓ２に与える。
【００７０】
ここで、第１の信号線Ｓ１に高電位ＶＳ１ｈ（例えば、電源電位ＶＤＤ）を与え、第２の信号線Ｓ２に高電位ＶＳ２ｈを与えてトランジスタ１６２をオン状態とし、フローティングゲート部ＦＧに電位ＶＦＧｈを与える場合について考える。通常、半導体装置に用いられる高電位としては電源電位ＶＤＤが考えられるが、電源電位ＶＤＤに対して何ら操作を行わずに、これを高電位ＶＳ１ｈや高電位ＶＳ２ｈとして用いると、フローティングゲート部ＦＧに与えられる電位は電源電位ＶＤＤより低い電位ＶＤＤ−Ｖｔｈ（Ｖｔｈはトランジスタ１６２のしきい値電圧）になる。これは、フローティングゲート部ＦＧの電位が上昇するにつれ、ゲートとソース（またはドレイン）の電位差が小さくなり、当該電位差がトランジスタのしきい値電圧と等しくなると、トランジスタ１６２がオフ状態となってしまうことに起因する。
【００７１】
このように、フローティングゲート部ＦＧの電位を十分に高めることができないと、データ保持時間の低下などの問題が生じる。そこで、フローティングゲート部ＦＧに電位ＶＦＧｈを与える場合には、電位変換回路１１００によって、第１の信号線Ｓ１に与えられる高電位ＶＳ１ｈより十分に高い電位を第２の信号線Ｓ２に与える。このようにすることで、第１の信号線Ｓ１に与えられる高電位ＶＳ１ｈと同程度の高い電位をフローティングゲート部ＦＧに与えることができるようになる。ここで、第２の信号線Ｓ２に与えられる「十分に高い電位」とは、高電位ＶＳ１ｈより、トランジスタ１６２のしきい値電圧Ｖｔｈ以上大きい電位である。つまり、ＶＳ２ｈ≧ＶＳ１ｈ＋Ｖｔｈを満たすＶＳ２ｈを第２の信号線Ｓ２に与えればよい。
【００７２】
一方で、フローティングゲート部ＦＧに低電位ＶＦＧｌ（例えば、基準電位ＧＮＤ）を与える場合にはこのような問題は生じないから、配線ＷＩＮによって入力された電位を、そのまま第２の信号線Ｓ２に出力すればよい。
【００７３】
すなわち、電位変換回路１１００は、少なくとも次の機能を備える回路である。
・配線ＷＩＮによって入力された電位が低電位（例えば、基準電位ＧＮＤ）の場合には、当該低電位を第２の信号線Ｓ２に出力する。
・配線ＷＩＮによって入力された電位が高電位（例えば、電源電位ＶＤＤ）の場合には、当該高電位より高い電位を第２の信号線Ｓ２に出力する。
【００７４】
このような電位変換回路１１００を有することで、フローティングゲート部ＦＧへのデータの書き込みを好適に行うことができるため、半導体装置の特性をさらに向上させることが可能である。
【００７５】
なお、図２ではメモリセル１０００が一つであるため、電位変換回路１１００を一つ有しているが、メモリセルがマトリクス状に配列される場合には、行ごと（第２の信号線Ｓ２の配置が異なる場合には、列ごとの場合もある）に一つ設ける構成とすることが望ましい。
【００７６】
〈具体例〉
次に、電位変換回路１１００の具体例及びこれを用いた半導体装置の動作について、図３及び図４を参照して説明する。
【００７７】
図３に、電位変換回路１１００及びメモリセル１０００の構成の一例を示す。電位変換回路１１００とメモリセル１０００とは、第２の信号線Ｓ２を介して接続されている。ここで、メモリセルは、図２に示すメモリセル１０００を適用することができる。
【００７８】
電位変換回路１１００は、第１の配線ＢＴと、第２の配線ＷＩＮと、第３の配線ＣＴＲＬと、トランジスタ２０１と、トランジスタ２０２と、容量素子２００（第２の容量素子ともいう）と、を含む。
【００７９】
ここで、第２の信号線Ｓ２と、容量素子２００の電極の一方と、トランジスタ２０２のソース電極（またはドレイン電極）とは、電気的に接続されており、容量素子２００の電極の他方と、トランジスタ２０１のソース電極（またはドレイン電極）とは、電気的に接続されている。また、トランジスタ２０１のドレイン電極（またはソース電極）と、第１の配線ＢＴとは電気的に接続されている。また、トランジスタ２０１のゲート電極と、トランジスタ２０２のドレイン電極（またはソース電極）と、第２の配線ＷＩＮとは、電気的に接続されている。トランジスタ２０２のゲート電極と、第３の配線ＣＴＲＬとは、電気的に接続されている。
【００８０】
上述のような構成の電位変換回路１１００を用いることで、第２の信号線Ｓ２の電位を高めることができる。上述の電位変換回路１１００の動作につき、図４に示すタイミングチャートを用いて以下に説明する。なお、電位変換回路１１００は、メモリセルへのデータの書き込み時に動作する回路であるから、ここでは、メモリセルへのデータ書き込み動作についてのみ説明する。また、以下の説明では、高電位を電源電位ＶＤＤ、低電位を基準電位ＧＮＤ、トランジスタ２０１のしきい値をＶＴＨ１、トランジスタ２０２のしきい値をＶＴＨ２、トランジスタ１６２のしきい値をＶＴＨ３として、メモリセルのフローティングゲート部ＦＧにＶＤＤを与える場合について説明する。
【００８１】
図４において、ＣＴＲＬは第３の配線ＣＴＲＬの電位、ＷＩＮは第２の配線ＷＩＮの電位、ＢＴは第１の配線ＢＴの電位、Ｓ２は第２の信号線Ｓ２の電位、Ｓ１は第１の信号線Ｓ１の電位を表している。
【００８２】
初期充電期間においては、ＣＴＲＬにＶＤＤを与えて、トランジスタ２０２をオン状態とする。これにより、第２の配線ＷＩＮと第２の信号線Ｓ２とが接続される。つまり、第２の配線ＷＩＮの電位に応じた電位が、第２の信号線Ｓ２に与えられることになる。第２の配線ＷＩＮの電位はＶＤＤであるから、第２の信号線Ｓ２の電位は、トランジスタ２０２における電圧降下によりＶＤＤ−ＶＴＨ２となる。なお、このタイミングでは、第１の配線ＢＴの電位および第１の信号線Ｓ１の電位はＧＮＤである。
【００８３】
その後、ＣＴＲＬをＧＮＤとすると、トランジスタ２０２がオフ状態となり、第２の信号線Ｓ２の電位はフローティングとなる。このタイミングで、第２の配線ＷＩＮにＶＤＤを与え、第１の配線ＢＴにＶＤＤを与えると、容量素子２００の電極の他方とトランジスタ２０１のソース電極（またはドレイン電極）とが接続されたノードの電位は、トランジスタ２０１における電圧降下により、ＶＤＤ−ＶＴＨ１となる。つまり、上記ノードの電位は、ＧＮＤからＶＤＤ−ＶＴＨ１へと上昇する。
【００８４】
上記ノードと第２の信号線Ｓ２とは、容量素子２００によって容量結合しているから、上記ノードの電位がＶＤＤ−ＶＴＨ１上昇することにより、第２の信号線Ｓ２の電位もＶＤＤ−ＶＴＨ１上昇して、ＶＤＤ−ＶＴＨ１＋ＶＤＤ−ＶＴＨ２＝２×ＶＤＤ−（ＶＴＨ１＋ＶＴＨ２）となる。
【００８５】
第２の信号線Ｓ２の電位が２×ＶＤＤ−（ＶＴＨ１＋ＶＴＨ２）となった段階でＳ１にＶＤＤを与えると、メモリセル１０００のフローティングゲート部ＦＧにＶＤＤを与えることができる（図中の書き込み期間を参照）。ただし、第２の信号線Ｓ２の電位である２×ＶＤＤ−（ＶＴＨ１＋ＶＴＨ２）が、少なくともＶＤＤ＋ＶＴＨ３より大きいという条件を満たす必要がある点に留意すべきである。なお、ここで示す条件は、第２の信号線Ｓ２に接続されたメモリセル（具体的には、トランジスタ１６２）の容量（複数のメモリセルが接続される場合には、全メモリセルの容量）が、電位変換回路１１００における容量素子２００の容量と比較して十分に小さい場合のものである。
【００８６】
メモリセルの容量が、容量素子２００の容量に対して無視できない大きさである場合には、メモリセルの全容量をＣａｌｌ、容量素子２００の容量をＣ２００として、第２の信号線Ｓ２に供給される電位は、Ｃ２００／（Ｃａｌｌ＋Ｃ２００）倍に低下する。つまり、第２の信号線Ｓ２に供給される電位は、（Ｃ２００／（Ｃａｌｌ＋Ｃ２００））×（２×ＶＤＤ−（ＶＴＨ１＋ＶＴＨ２））となる。よって、この場合には上述の電位が、少なくともＶＤＤ＋ＶＴＨ３より大きいという条件を満たす必要がある。
【００８７】
書き込み期間が終了した後には、ＷＩＮをＧＮＤにすると共に、ＣＴＲＬをＶＤＤにして、第２の信号線Ｓ２の電位をＧＮＤとする（図中の書き込み終了を参照）。
【００８８】
なお、メモリセルのフローティングゲート部ＦＧにＧＮＤを与える場合には、上述のようなブートストラップ動作を行わずに、第２の信号線Ｓ２にはＧＮＤが与えられる。
【００８９】
次に、電位変換回路１１００の他の具体例及びこれを用いた半導体装置の動作について、図５及び図６を参照して説明する。
【００９０】
図５に、電位変換回路１１００の構成の他の一例を示す。電位変換回路１１００とメモリセル１０００とは、第２の信号線Ｓ２を介して接続されている。ここで、メモリセルは、図２に示すメモリセル１０００を適用することができる。
【００９１】
図５に示す電位変換回路１１００は、第１の配線ＢＴと、第２の配線ＷＩＮと、第３の配線ＣＴＲＬＡと、第４の配線ＣＴＲＬＢと、トランジスタ２０１と、トランジスタ２０２と、トランジスタ２０３と、容量素子２００と、を含む。つまり、図５に示す電位変換回路１１００は、図３に示す電位変換回路１１００の構成に、トランジスタ２０３及び第４の配線ＣＴＲＬＢを付加した構成となる。なお、図５に示す第３の配線ＣＴＲＬＡは、図３に示す第３の配線ＣＴＲＬに相当する。
【００９２】
ここで、第２の信号線Ｓ２と、容量素子２００の電極の一方と、トランジスタ２０２のソース電極（またはドレイン電極）と、トランジスタ２０３のドレイン電極（またはソース電極）とは、電気的に接続されている。容量素子２００の電極の他方と、トランジスタ２０１のソース電極（またはドレイン電極）とは、電気的に接続されており、トランジスタ２０１のドレイン電極（またはソース電極）と、第１の配線ＢＴとは、電気的に接続されており、トランジスタ２０１のゲート電極と、トランジスタ２０２のドレイン電極（またはソース電極）と、第２の配線ＷＩＮとは、電気的に接続されている。また、トランジスタ２０２のゲート電極と、第３の配線ＣＴＲＬＡとは、電気的に接続されており、トランジスタ２０３のゲート電極と、第４の配線ＣＴＲＬＢとは、電気的に接続されており、トランジスタ２０３のソース電極（またはドレイン電極）は、接地されている。
【００９３】
上述のような構成の電位変換回路１１００を用いることで、第２の信号線Ｓ２の電位を高めることができる。上述の電位変換回路１１００の動作につき、図６に示すタイミングチャートを用いて以下に説明する。
【００９４】
図６において、ＣＴＲＬＡは第３の配線ＣＴＲＬＡの電位、ＣＴＲＬＢは第４の配線ＣＴＲＬＢの電位、ＷＩＮは第２の配線ＷＩＮの電位、ＢＴは第１の配線ＢＴの電位、Ｓ２は第２の信号線Ｓ２の電位、Ｓ１は第１の信号線Ｓ１の電位を表している。
【００９５】
図６に示すように電位変換回路１１００の動作は、書き込み期間までは図４に示すタイミングチャートと同様であるため詳細な説明は省略する。なお、図６においてＣＴＲＬＡの電位の変化は、図４のＣＴＲＬの電位の変化と同様である。また、ＣＴＲＬＢの電位は、書き込み期間までは０Ｖとする。
【００９６】
書き込み期間が終了した後には、ＣＴＲＬＢをＶＤＤにして、第２の信号線Ｓ２の電位をＧＮＤとする（図中の書き込み終了を参照）。なお、ここではＷＩＮの電位をＧＮＤにしているが、ＣＴＲＬＡをＧＮＤにする場合は、ＷＩＮの電位は特に限定されない。
【００９７】
なお、メモリセルのフローティングゲート部ＦＧにＧＮＤを与える場合には、上述のようなブートストラップ動作を行わずに、第２の信号線Ｓ２にはＧＮＤが与えられる。
【００９８】
このような電位変換回路１１００を有することで、フローティングゲート部ＦＧへのデータの書き込みを好適に行うことができるため、半導体装置の特性をさらに向上させることが可能である。
【００９９】
なお、図５において、トランジスタ２０１乃至トランジスタ２０３に用いられる半導体材料は特に限定されない。一方で、酸化物半導体材料など、トランジスタのオフ電流を十分小さくすることができる半導体材料を用いる場合には、ブートストラップ動作を好適に行うことができるため好ましい。特に、トランジスタ２０２およびトランジスタ２０３にトランジスタのオフ電流を十分小さくすることができる半導体材料を用いることは、第２の信号線Ｓ２の上昇した電位を保つためには好適である。
【０１００】
なお、電位変換回路１１００の電位変換の能力は、電位変換回路１１００が有する容量素子２００の容量に依存するから、第２の信号線Ｓ２に必要とされる電位を与えることができるように容量素子２００の容量を決定することが望ましい。具体的には、例えば、電位変換回路１１００の容量素子２００の容量を、第２の信号線に接続されたメモリセルに起因する総容量（すなわち、第２の信号線Ｓ２に接続されるトランジスタ１６２の容量の合計値）の１倍以上、好ましくは５倍以上とする。容量素子２００がこのような条件を満たすことで、第２の信号線Ｓ２にＶＤＤ＋ＶＴＨ３より大きい電位を供給することが容易になる。
【０１０１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０２】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図７乃至図１１を参照して説明する。
【０１０３】
〈半導体装置の断面構成および平面構成〉
図７は、半導体装置の構成の一例である。図７（Ａ）には、半導体装置の断面を、図７（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図７（Ａ）および図７（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１０４】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１０５】
図７におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。
【０１０６】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８および絶縁層１３０が設けられている。なお、高集積化を実現するためには、図７に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
【０１０７】
図７におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域の絶縁層１４３ａと、ソース電極またはドレイン電極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域の絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けることが望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能である。
【０１０８】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１０９】
なお、図７のトランジスタ１６２では、微細化に起因して素子間に生じるリーク電流を抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１１０】
図７における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
【０１１１】
なお、図７の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
【０１１２】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）の側面と底面がなす傾斜角を示す。
【０１１３】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１１４】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電極１５４と接続する配線１５６が形成される。なお、図７では電極１５４を用いて、ソース電極またはドレイン電極１４２ｂと、配線１５６とを接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
【０１１５】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図８および図９を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図１０および図１１を参照して説明する。
【０１１６】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図８（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１１７】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１１８】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図８（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１１９】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図８（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１２０】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図８（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１２１】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１２２】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１２３】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１２４】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図８（Ｃ）参照）。
【０１２５】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図８（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１２６】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１２７】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図９（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１２８】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図９（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１２９】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【０１３０】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を形成する（図９（Ｂ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
【０１３１】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図９（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１３２】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図９（Ｃ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。
【０１３３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１３４】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１０（Ａ）参照）。
【０１３５】
導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１３６】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０１３７】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１３８】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０１３９】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１４０】
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１４１】
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図１０（Ｂ）参照）。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。
【０１４２】
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低減することが可能である。
【０１４３】
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。
【０１４４】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図１０（Ｃ）参照）。
【０１４５】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０１４６】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１４７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１４８】
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
【０１４９】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。
【０１５０】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１５１】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１５２】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタリングによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１５３】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１５４】
なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面（例えば絶縁層１３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタリングとは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１５５】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【０１５６】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１５７】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１５８】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１５９】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１６０】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１６１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１６２】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子間におけるリーク電流などが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１６３】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１０（Ｄ）参照）。
【０１６４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１６５】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１６６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１６７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１６８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１６９】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０１７０】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５０および絶縁層１５２を形成する（図１１（Ａ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１７１】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１７２】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１７３】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０１７４】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成する（図１１（Ｂ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１７５】
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図１１（Ｃ）参照）。
【０１７６】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１７７】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１７８】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１７９】
配線１５６は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａなどと同様である。
【０１８０】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１１（Ｃ）参照）。
【０１８１】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０１８２】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１８３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８４】
（実施の形態３）
本実施の形態では、先に実施の形態に示す半導体装置の応用例につき、図１２乃至図１５を用いて説明する。
【０１８５】
図１２（Ａ）および図１２（Ｂ）は、図２に示す半導体装置（以下、メモリセル１０００とも記載する。）を複数用いて形成される半導体装置の回路図である。図１２（Ａ）は、メモリセル１０００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１２（Ｂ）は、メモリセル１０００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１８６】
図１２（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１０００を有する。図１２（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。なお、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０１８７】
各メモリセル１０００において、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極とドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極とドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
【０１８８】
また、メモリセル１０００が有するトランジスタ１６０のソース電極は、隣接するメモリセル１０００のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１０００が有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１０００のトランジスタ１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル１０００が有するトランジスタ１６０のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル１０００が有するトランジスタ１６０のソース電極は、ソース線と電気的に接続される。
【０１８９】
図１２（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態にする。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０１９０】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態なので、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【０１９１】
図１２（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１０００を有する。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極とドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極とドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。なお、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０１９２】
図１２（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１２（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【０１９３】
図１３（Ａ）および図１３（Ｂ）は、図１２（Ａ）および図１２（Ｂ）に示す半導体装置の変形例である。つまり、図１３（Ａ）は、メモリセル１０００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１３（Ｂ）は、メモリセル１０００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１９４】
図１３（Ａ）および図１３（Ｂ）と、図１２（Ａ）および図１２（Ｂ）との相違は、容量素子１６４の有無、およびトランジスタ１６６の有無である。つまり、図１３（Ａ）および図１３（Ｂ）は容量素子１６４を有さず、一方でトランジスタ１６６を有する。ただし、フローティングゲート部ＦＧには、トランジスタの容量など、データが保持できる程度の容量は付加されている。また、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０１９５】
データの書き込み動作および読み出し動作は、図１２（Ａ）および図１２（Ｂ）の構成に準ずるものである。ただし、図１３（Ａ）および図１３（Ｂ）の構成では、容量素子１６４を制御してデータの書き込み動作および読み出し動作を行うのではなく、トランジスタ１６６を制御してデータの書き込み動作および読み出し動作を行う点で異なる。
【０１９６】
例えば、図１３（Ａ）に示す構成では、読み出し対象のメモリセルが有するトランジスタ１６６をオフ状態とし、読み出し対象ではないメモリセルのトランジスタ１６６をオン状態とすることで、読み出し対象のメモリセルが有するトランジスタ１６０のコンダクタンスを読み取ることになる。また、図１３（Ｂ）に示す構成では、読み出し対象のメモリセルが有するトランジスタ１６６をオン状態とし、読み出し対象ではないメモリセルのトランジスタ１６６をオフ状態とすることで、読み出し対象のメモリセルが有するトランジスタ１６０のコンダクタンスを読み取ることになる。
【０１９７】
図１４（Ａ）および図１４（Ｂ）は、電位変換回路を用いた半導体装置の別の例である。
【０１９８】
図１４（Ａ）は、いわゆるＤＲＡＭと同様の回路構成を有する半導体装置である。データの書き込みおよび読み出しは、トランジスタ３１０のオン状態とオフ状態を制御することで実現される。ここで示す半導体装置は、トランジスタ３１０に酸化物半導体材料を用いているため、通常のＤＲＡＭと比較して長期間にわたってデータを保持できるという特徴を備えている。このため、リフレッシュ動作の頻度を十分に抑制することができる。なお、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０１９９】
図１４（Ｂ）は、ライトワンス型の半導体装置である。データの書き込みおよび読み出しは、トランジスタ３１０のオン状態とオフ状態を制御することで実現される。なお、先の実施の形態において示される電位変換回路は、第２の信号線Ｓ２に接続される。
【０２００】
次に、図１２乃至図１４に示す半導体装置などに用いることができる読出し回路の一例について図１５を用いて説明する。
【０２０１】
図１５（Ａ）には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
【０２０２】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０２０３】
メモリセル１０００は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１０００のトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセル１０００のトランジスタ１６０がオフ状態の場合には高抵抗状態となる。
【０２０４】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプは端子Ａの電位に対応する電位（データ”１”）を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。
【０２０５】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０２０６】
図１５（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。
【０２０７】
図１５（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
【０２０８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０９】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２１０】
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２１１】
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２１２】
図１６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２１３】
図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２１４】
図１６（Ｅ）は、デジタルビデオカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルビデオカメラが実現される。
【０２１５】
図１６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２１６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０２１７】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【０２１８】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１７に示す。図１７において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【０２１９】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
【０２２０】
はじめに、電流測定方法に用いた特性評価用素子について、図１８を参照して説明する。
【０２２１】
図１８に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【０２２２】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。
【０２２３】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
【０２２４】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【０２２５】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
【０２２６】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
【０２２７】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
【０２２８】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図１９に示す。
【０２２９】
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期化期間が終了する。
【０２３０】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
【０２３１】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０２３２】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０２３３】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
【０２３４】
【数１】
【０２３５】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
【０２３６】
【数２】
【０２３７】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０２３８】
【数３】
【０２３９】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
【０２４０】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
【０２４１】
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２ａ〜８０２ｃの容量値をそれぞれ、容量素子８０２ａを１００ｆＦ、容量素子８０２ｂを１ｐＦ、容量素子８０２ｃを３ｐＦとした。
【０２４２】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【０２４３】
図２０に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図２０より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０２４４】
図２１には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２１は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２１から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０２４５】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２２に示す。図２２は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２２から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【０２４６】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【実施例２】
【０２４７】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図２３を参照して説明する。
【０２４８】
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
【０２４９】
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、ノードＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がノードＦＧに与えられる。
【０２５０】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、ノードＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、ノードＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。
【０２５１】
図２３に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図２３において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。図２３から、１×１０９回の書き込み前後において、メモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が劣化しないことを示すものである。
【０２５２】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０２５３】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１６６ トランジスタ
２００ 容量素子
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
３１０ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０２ａ 容量素子
８０２ｂ 容量素子
８０２ｃ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１０００ メモリセル
１１００ 電位変換回路
【特許請求の範囲】
【請求項１】
第１の信号線と、第２の信号線と、メモリセルと、電位変換回路と、を有し、
前記メモリセルは、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
第１の容量素子と、を有し、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、
前記第２のドレイン電極と、前記第１の容量素子の電極の一方と、前記第１のゲート電極と、は電気的に接続され、
前記第２のゲート電極は、前記第２の信号線を介して前記電位変換回路と電気的に接続され、
前記第２のソース電極は、前記第１の信号線と電気的に接続され、
前記電位変換回路は、入力された電位が低電位の場合には、前記第２の信号線に前記低電位を出力し、入力された電位が高電位の場合には、前記第２の信号線に前記高電位より高い電位を出力する半導体装置。
【請求項２】
第１の信号線と、第２の信号線と、ソース線と、ワード線と、ビット線と、メモリセルと、電位変換回路と、を有し、
前記メモリセルは、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
第１の容量素子と、を有し、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、
前記第２のドレイン電極と、前記第１の容量素子の電極の一方と、前記第１のゲート電極と、は電気的に接続され、
前記第２のゲート電極は、前記第２の信号線を介して前記電位変換回路と電気的に接続され、
前記第２のソース電極は、前記第１の信号線と電気的に接続され、
前記第１の容量素子の電極の他方は、前記ワード線と電気的に接続され、
前記第１のソース電極は、前記ソース線と電気的に接続され、
前記第１のドレイン電極は、前記ビット線と電気的に接続され、
前記電位変換回路は、入力された電位が低電位の場合には、前記第２の信号線に前記低電位を出力し、入力された電位が高電位の場合には、前記第２の信号線に前記高電位より高い電位を出力する半導体装置。
【請求項３】
前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、
前記第２のトランジスタは、酸化物半導体材料を含んで構成される、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記電位変換回路は、
第１の配線と、
第２の配線と、
第３の配線と、
第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、
第４のゲート電極、第４のソース電極、第４のドレイン電極、及び第４のチャネル形成領域を含む第４のトランジスタと、
第２の容量素子と、
を有し、
前記第２の信号線と、前記第２の容量素子の電極の一方と、前記第４のソース電極と前記第４のドレイン電極の一方と、は電気的に接続され、
前記第２の容量素子の電極の他方と、前記第３のソース電極と前記第３のドレイン電極の一方と、は電気的に接続され、
前記第３のソース電極と前記第３のドレイン電極の他方と、前記第１の配線と、は電気的に接続され、
前記第３のゲート電極と、前記第４のソース電極と前記ドレイン電極の他方と、前記第２の配線と、は電気的に接続され、
前記第４のゲート電極と、第３の配線と、は電気的に接続される、請求項１乃至請求項３のいずれか一に記載の半導体装置。
【請求項５】
前記第３のトランジスタ及び第４のトランジスタは、酸化物半導体以外の半導体材料を用いて構成される、請求項４に記載の半導体装置。
【請求項６】
前記第３のトランジスタ及び第４のトランジスタは、酸化物半導体材料を含んで構成される、請求項４に記載の半導体装置。
【請求項７】
前記電位変換回路は、
第５のゲート電極、第５のソース電極、第５のドレイン電極、及び第５のチャネル形成領域を含む第５のトランジスタと、
第４の配線と、
を有し、
前記第５のソース電極と前記第５のドレイン電極の一方と、前記第２の信号線と、は電気的に接続され、
前記第５のソース電極と前記第５のドレイン電極の他方は、接地され、
前記第５のゲート電極と、前記第４の配線と、は電気的に接続される、請求項４乃至請求項６のいずれか一に記載の半導体装置。
【請求項８】
第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極と、第１の容量素子の電極の一方と、が電気的に接続されてなるノードに、前記第２のトランジスタのオン状態またはオフ状態を選択することで、電荷を保持させる半導体装置の駆動方法であって、
前記ノードに高電位を与える場合において、前記第２のトランジスタをオン状態とするための電位を前記第２のトランジスタのゲート電極に与える際に、前記第２のトランジスタをオン状態とするための電位を電源電位より高い電位とする半導体装置の駆動方法。
【請求項９】
前記第２のトランジスタをオン状態とするための電位は、前記電源電位に前記第２のトランジスタのしきい値電圧を加えた電位より高い電位である、請求項８に記載の半導体装置の駆動方法。
【請求項１】
第１の信号線と、第２の信号線と、メモリセルと、電位変換回路と、を有し、
前記メモリセルは、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
第１の容量素子と、を有し、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、
前記第２のドレイン電極と、前記第１の容量素子の電極の一方と、前記第１のゲート電極と、は電気的に接続され、
前記第２のゲート電極は、前記第２の信号線を介して前記電位変換回路と電気的に接続され、
前記第２のソース電極は、前記第１の信号線と電気的に接続され、
前記電位変換回路は、入力された電位が低電位の場合には、前記第２の信号線に前記低電位を出力し、入力された電位が高電位の場合には、前記第２の信号線に前記高電位より高い電位を出力する半導体装置。
【請求項２】
第１の信号線と、第２の信号線と、ソース線と、ワード線と、ビット線と、メモリセルと、電位変換回路と、を有し、
前記メモリセルは、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
第１の容量素子と、を有し、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは、異なる半導体材料を含んで構成され、
前記第２のドレイン電極と、前記第１の容量素子の電極の一方と、前記第１のゲート電極と、は電気的に接続され、
前記第２のゲート電極は、前記第２の信号線を介して前記電位変換回路と電気的に接続され、
前記第２のソース電極は、前記第１の信号線と電気的に接続され、
前記第１の容量素子の電極の他方は、前記ワード線と電気的に接続され、
前記第１のソース電極は、前記ソース線と電気的に接続され、
前記第１のドレイン電極は、前記ビット線と電気的に接続され、
前記電位変換回路は、入力された電位が低電位の場合には、前記第２の信号線に前記低電位を出力し、入力された電位が高電位の場合には、前記第２の信号線に前記高電位より高い電位を出力する半導体装置。
【請求項３】
前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、
前記第２のトランジスタは、酸化物半導体材料を含んで構成される、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記電位変換回路は、
第１の配線と、
第２の配線と、
第３の配線と、
第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、
第４のゲート電極、第４のソース電極、第４のドレイン電極、及び第４のチャネル形成領域を含む第４のトランジスタと、
第２の容量素子と、
を有し、
前記第２の信号線と、前記第２の容量素子の電極の一方と、前記第４のソース電極と前記第４のドレイン電極の一方と、は電気的に接続され、
前記第２の容量素子の電極の他方と、前記第３のソース電極と前記第３のドレイン電極の一方と、は電気的に接続され、
前記第３のソース電極と前記第３のドレイン電極の他方と、前記第１の配線と、は電気的に接続され、
前記第３のゲート電極と、前記第４のソース電極と前記ドレイン電極の他方と、前記第２の配線と、は電気的に接続され、
前記第４のゲート電極と、第３の配線と、は電気的に接続される、請求項１乃至請求項３のいずれか一に記載の半導体装置。
【請求項５】
前記第３のトランジスタ及び第４のトランジスタは、酸化物半導体以外の半導体材料を用いて構成される、請求項４に記載の半導体装置。
【請求項６】
前記第３のトランジスタ及び第４のトランジスタは、酸化物半導体材料を含んで構成される、請求項４に記載の半導体装置。
【請求項７】
前記電位変換回路は、
第５のゲート電極、第５のソース電極、第５のドレイン電極、及び第５のチャネル形成領域を含む第５のトランジスタと、
第４の配線と、
を有し、
前記第５のソース電極と前記第５のドレイン電極の一方と、前記第２の信号線と、は電気的に接続され、
前記第５のソース電極と前記第５のドレイン電極の他方は、接地され、
前記第５のゲート電極と、前記第４の配線と、は電気的に接続される、請求項４乃至請求項６のいずれか一に記載の半導体装置。
【請求項８】
第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極と、第１の容量素子の電極の一方と、が電気的に接続されてなるノードに、前記第２のトランジスタのオン状態またはオフ状態を選択することで、電荷を保持させる半導体装置の駆動方法であって、
前記ノードに高電位を与える場合において、前記第２のトランジスタをオン状態とするための電位を前記第２のトランジスタのゲート電極に与える際に、前記第２のトランジスタをオン状態とするための電位を電源電位より高い電位とする半導体装置の駆動方法。
【請求項９】
前記第２のトランジスタをオン状態とするための電位は、前記電源電位に前記第２のトランジスタのしきい値電圧を加えた電位より高い電位である、請求項８に記載の半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−１８７９５０（Ｐ２０１１−１８７９５０Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１１−２５７８９（Ｐ２０１１−２５７８９）
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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