【課題】従来のＤＲＡＭでは微細化と共にデータの読み出しエラーが発生しやすくなる。
【解決手段】第１のビット線ＢＬ＿１の微弱な電位の変動はＮチャネル型トランジスタＴＮＲとＰチャネル型トランジスタＴＰＲで構成される第１のインバータで反転され、第１のスイッチである第１の選択トランジスタＳＴ１を介して、第２のビット線ＢＬ＿２に出力される。第２のビット線ＢＬ＿２の電位は、第１のビット線ＢＬ＿１の電位とは反転した電位であるため、第１のビット線ＢＬ＿１と第２のビット線ＢＬ＿２の電位差は拡大する。この拡大した電位差を公知のセンスアンプＳＡ＿１／２あるいは、第２のインバータ（Ｎチャネル型トランジスタＴＮＬとＰチャネル型トランジスタＴＰＬで構成される）と第１のインバータで構成されるフリップフロップ回路等で増幅する。 （もっと読む）

【課題】小規模な論理回路によって基準レイテンシとオフセットレイテンシを用いた演算を行う。
【解決手段】例えば、基準レイテンシＣＬの値を示す複数のビットＡ０〜Ａ３のそれぞれと、オフセットレイテンシＳＲＬの値を示す複数のビットＣ０〜Ｃ２のそれぞれと、を論理合成して複数の制御信号Ｅ０〜Ｅ３を生成する論理回路１００と、複数の制御信号Ｅ０〜Ｅ３をデコードして複数の制御信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を生成する論理回路２００とを備える。本発明によれば、基準レイテンシＣＬの値とオフセットレイテンシＳＲＬの値をデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシＵＬＰＣＬを算出することが可能となる。 （もっと読む）

【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】マルチバンク構成のメモリにおいて、選択バンクの読み出しデータを低面積、低電力、高速に出力可能な方法を提供する。
【解決手段】第１バス１２８に結合された第１トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、第２バス１３０に結合された第２トライステートデバイスにおいて、センスアンプの第１センスアウトプットおよび第２センスアウトプットを受け取ることと、バス選択インプットに応じて第１バスまたは第２バスを駆動するために第１トライステートデバイスおよび第２トライステートデバイスの１つを選択的にアクティブにする。 （もっと読む）

【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、入出力線対のイコライズは不要である。そのため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合に、入出力線のイコライズを実施せず、データ書き込み時の消費電力を削減する半導体装置が、望まれる。
【解決手段】半導体装置は、第１の信号入出力線をイコライズする第１のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、第１のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作間時に、第１のイコライズ回路を活性とする制御回路と、を備えている。 （もっと読む）

【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置は、外部クロック信号に基づいて生成される内部クロック信号ＬＣＬＫＯＥＦＴと、外部から供給されるリードコマンドに応じて生成される内部リードコマンドＭＤＲＤＴとを受け、内部リードコマンドＤＲＣを生成するレイテンシカウンタ５５を備え、レイテンシカウンタ５５は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する遅延回路部２００を有し、遅延回路部２００は、外部電圧ＶＤＤで動作する遅延素子と、内部電圧ＶＰＥＲＩで動作する遅延素子とを含む。 （もっと読む）

【課題】比較的小振幅な信号が伝送される第１の信号線対で発生するカップリングノイズを低減しつつ、該第１の信号線対と直交する方向に異なる配線層で配置される、第１の信号線対よりも振幅が大きい信号が伝送される第２の信号線毎の信号遅延量の差異を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリアレイ上で配線される第１の振幅信号が伝送される複数の第１の信号線対と、該第１の信号線対と直交する方向に異なる配線層で配置される複数の第２の信号線とを有する。第１の信号線対は、メモリマットの列毎に配置され、メモリマットの列方向において、それぞれ所定の一定間隔で交差される。また、第１の信号線対の交差部位は第２の信号線の配線方向におけるメモリマットの列毎にずらして配置される。 （もっと読む）

【課題】テスト時に、読み出しビット線に接続するＹスイッチと共通のローカル入出力線に接続される被救済ビット線に接続するＹスイッチに接続するＹＳ制御信号のオープン不良を検出可能とする半導体装置の提供。
【解決手段】テストモード時に、選択されたＹＳ制御信号（ＹＳ８）の非活性からメインアンプを活性化させる制御信号（ＭＡＥ）の活性化までの時間（ｔ４）を調整し、通常動作時よりも長くすることで、被救済ビット線に接続するＹスイッチに接続するＹＳ制御信号（ＹＳ０）のオープン不良を検出する。 （もっと読む）

【課題】高いデータ伝送率においても電流の消費を極めて少なくすることができる半導体メモリ素子を提供すること。
【解決手段】本発明に係る半導体メモリ素子は、外部信号クロックが印加されて内部信号クロックを生成する信号クロックの生成手段と、前記外部信号クロックより高い周波数を有する外部データクロックが印加されて内部データクロックを生成するデータクロック生成手段と、前記内部信号クロック及び前記内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期して外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備える。 （もっと読む）

【課題】デジタルメモリデバイスの動作電力を低減する。
【解決手段】複数のメモリセル（７１３）を含むデジタルメモリデバイス（２９０４）は、一組のメモリセル（７１３）上で動作を実行するようにコマンドを受信し、一組のメモリセル（７１３）は、デバイス（２９０４）全体よりも含有するメモリセルが少なく、デバイス（２９０４）は、受信コマンドに応答して、一組のメモリセル（７１３）に関連する一組のビットライン（７０９）のみを、動作のフロントエンドに選択的にプリチャージすることを含む動作を実行する、デジタルメモリ（２９０４）を動作させる方法、装置、およびシステム（２９００）。 （もっと読む）

【課題】消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提
供を目的の一つとする。
【解決手段】記憶素子として機能するトランジスタに蓄積された電荷を保持するためのス
イッチング素子として、酸化物半導体膜を活性層として用いたトランジスタを、記憶装置
の各メモリセルに設ける。また、記憶素子として用いるトランジスタは、第１のゲート電
極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導体
膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極と
半導体膜の間に位置する第２の絶縁膜と、半導体膜に接するソース電極及びドレイン電極
と、を有する。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線にビット線制御トランジスタを直列に挿入し、そのゲートの最低電位は十分な負の値となるようにする。ビット線制御トランジスタのゲートは電池等に接続するビット線制御回路に接続される。ビット線の最低電位はワード線の最低電位よりも高くなるようにする。外部からの電源が切れた際には、ビット線はビット線制御トランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。あるいは外部電源遮断時にワード線の電位を十分な負の電位とできるような回路を設けてもよい。 （もっと読む）

【課題】コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく
、書き込み時間が短く、データの書換えができない半導体記憶装置を提供する。
【解決手段】ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトラ
ンジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジ
スタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の
端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導
体記憶装置である。 （もっと読む）

【課題】センス動作のマット間でのノイズマージン差をなくすことを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルを含む複数のマットと、複数のマットのうち、隣り合う２つのマットの間に設けられ、隣り合う２つのマットのそれぞれに設けられたビット線と接続されるセンスアンプ回路と、複数のマットのうち、端に配置されたマットに設けられたダミービット線と、端に配置されたマットに設けられたビット線に印加される電位に対応して、ダミービット線に印加する電位を制御する制御回路とを有する。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。 （もっと読む）

【課題】 電源電圧が変動することを防止しながら、電圧生成部による電源電圧の生成能力を最小限にし、半導体メモリの消費電力を削減する。
【解決手段】 第１電圧生成部は、メモリセルに接続される第１信号線を選択する第１選択部に供給する第１電源電圧を生成する。第２電圧生成部は、メモリセルに接続される第２信号線を選択するために、第１選択部が動作を開始した後に動作する第２選択部に供給する第２電源電圧を起動信号の活性化中に生成する。スイッチは、短絡信号の活性化中に、第１電源線と第２電源線とを短絡する。第１制御部は、アクセス要求に応答して、起動信号を活性化し、短絡信号の非活性化に応答して起動信号を非活性化する。第２制御部は、起動信号の活性化から所定時間後に短絡信号を活性化し、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する。 （もっと読む）

【課題】信号転送ラインの充放電によって消費される電力を低減する。
【解決手段】フリップフロップ構成のアンプ回路ＡＭＰを含むレシーバ回路Ｒ０ｋと、データバスＤＢとレシーバ回路Ｒ０ｋの入力端Ｔ２との間に挿入され、データバスＤＢがＶＰＥＲＩ−ＮＶｔｈに達するとオフするトランジスタＭ７を備える。本発明によれば、トランジスタＭ７によって入力端Ｔ２の振幅が制限されることから、データバスＤＢがローレベルからハイレベルに変化する際の転送速度が向上する。しかも、アンプ回路ＡＭＰがフリップフロップ構成を有していることから、フリップフロップが反転した後は貫通電流が生じない。これにより、消費電力がより一層低減される。 （もっと読む）

【課題】回路構成が簡略化され、安定して動作可能なワード線分割回路を提供する。また、回路構成が簡略化され、安定して動作可能な記憶装置を提供する。
【解決手段】ワード線と、サブワード線との間に、リーク電流が極めて低減されたトランジスタを直列に接続し、ワード線分割回路を構成すればよい。当該トランジスタには、チャネルが形成される半導体層に酸化物半導体を含むトランジスタを適用できる。また、このような回路構成が簡略化されたワード線分割回路を、記憶装置に適用すればよい。 （もっと読む）

【課題】ワード線の活性化電位への立ち上がりの遅れを回避しチップサイズの縮小化、動作速度の高速化に対応可能とする。
【解決手段】メモリセル容量（Ｃ）と、前記メモリセル容量及びビット線（ＢＬＴ）との間に設けられたメモリセルトランジスタ（ＮＭ）と、前記メモリセルトランジスタの制御電極に接続されるワード線（ＳＷＬ）と、前記ワード線を駆動するワードドライバ（ＳＷＤ）と、を備えた半導体装置であって、前記ワードドライバは、前記ワード線を活性化させる第１の期間、及びそれに続く第２の期間において、それぞれ第１の電源電圧、及び、第２の電源電圧により前記ワード線を駆動し、前記第１の電源電圧は前記第２の電源電圧よりも高い電位である。 （もっと読む）