半導体記憶装置
【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することができる半導体記憶装置である。ＤＲＡＭは、単位メモリセルあたりの面積が小さく、モジュール化した際の集積が容易であり、かつ安価に製造できる。
【０００３】
ＤＲＡＭは、キャパシタに蓄積した電荷がトランジスタのオフ電流によってリークしてしまうため、必要な電荷が失われる前に充電し直す（リフレッシュする）必要があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４７３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１１（Ａ）に示すＤＲＡＭの回路図を用いて説明する。ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する。
【０００６】
キャパシタＣに保持された電位は、図１１（Ｂ）に示すようにトランジスタＴｒを介したリークにより、時間の経過とともに徐々に低減していく。当初Ｖ０からＶ１まで充電された電位は、一定時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０００７】
特許文献１に記載の発明では、シリコンでなる半導体基板にチャネルが形成されるトランジスタの構造を工夫し、オフ電流を低減することを提案している。しかしながら、該トランジスタのオフ電流を十分に小さくすることは難しい。よって、従来のＤＲＡＭでは記憶した情報を書き換えない場合であっても、所定の周期（例えば、１秒間に数十回）で記憶素子をリフレッシュする必要があった。
【０００８】
一方、単位面積あたりのメモリモジュールの記憶容量を増加させるためには、ＤＲＡＭを縮小化するだけでは限界があり、１メモリセルあたりに複数のデータを記憶する多値化が求められている。
【０００９】
次に、ｄａｔａ１およびｄａｔａ２を読み出し可能とした３値メモリセルについて説明する。図１１（Ｃ）において、ｄａｔａ２を読み出す限界点はＶ１となり、ｄａｔａ２を読み出すことができる期間を保持期間Ｔ＿２とする。保持期間Ｔ＿２は、２値メモリセルの保持期間Ｔ＿１と比べて、その期間が短いことがわかる。そのため、さらにリフレッシュの頻度を上げる必要があった。よって、読み出しの正確さを考慮すると多値メモリセルは実現が困難であった。
【００１０】
そこで、単位面積あたりのメモリモジュールの記憶容量を増加させることを課題の一とする。
【００１１】
また、消費電力の小さなメモリモジュールを提供することを課題の一とする。
【課題を解決するための手段】
【００１２】
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させる。
【００１３】
本発明の一態様は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有し、トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なることを特徴とする半導体記憶装置である。
【００１４】
キャパシタからの電荷の消失は、トランジスタのオフ電流によって起こる。オフ電流とは、トランジスタがオフ状態のときソースおよびドレイン間を流れる電流であり、オフ電流が流れることによりキャパシタに蓄積された電荷は時間の経過とともに消失してしまう。このような現象を回避するためにオフ電流の小さいトランジスタを用いることで、キャパシタの電位の保持期間を延ばすことができる。
【００１５】
トランジスタのオフ電流は、半導体膜のキャリアの再結合に起因して起こる。そのため、半導体膜のバンドギャップが大きいほど、また、キャリアの再結合中心となる不純物が少ないほどオフ電流は流れにくくなる。例えば、トランジスタは、高純度化された、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３ｅＶ以上の酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などを用いればよい。
【００１６】
特に、酸化物半導体膜はスパッタリング装置などで容易に成膜可能であり、かつ本発明の一態様に係る酸化物半導体膜を活性層に用いたトランジスタは低いオフ電流を実現するため、本発明の実施に適した材料である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−１８Ａ以下、高純度化されたＩｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−２１Ａ以下、さらに不純物を低減していくと１×１０−２４Ａ以下という極めて小さな値をとる。これは、シリコンでなる半導体基板にチャネルが形成されるトランジスタのオフ電流の実に１０１４分の１〜１０８分の１であり、キャパシタの電荷の保持期間は１０８〜１０１４倍にもなる。
【００１７】
このように、オフ電流の小さなトランジスタを用いることで、リフレッシュの頻度を低減してもキャパシタの電荷を長期間保持することができる。
【００１８】
また、リフレッシュの頻度を低減することによって、消費電力を小さくすることができる。
【００１９】
また、電荷の消失がほとんど起こらないことによって微小な容量の差が判別可能となるため、キャパシタのサイズを小さくできる。メモリセルを縮小化できるため、メモリモジュールの小面積化が実現可能となる。
【００２０】
さらに、キャパシタの容量の異なる二以上のサブメモリセルを組み合わせてメモリセルを構成することによって、容量の差を利用した多値メモリセルを実現することができる。
【００２１】
例えば、メモリセルを容量Ｃ１のキャパシタを有する第１のサブメモリセル（、容量Ｃ２のキャパシタを有する第２のサブメモリセル）乃至容量Ｃｎのキャパシタを有する第ｎのサブメモリセル（ｎは二以上の自然数）で構成する。ここで、Ｃ１（：Ｃ２）：Ｃｎ＝１（：２）：２ｎ−１とすることで、メモリセルに保持される電位の組み合わせが２ｎ組でき、２ｎ値メモリセルを作製することができる。ただし、ｎの値が大きくなるとキャパシタの面積も大きくしなくてはならない。そのため、ｎの値が大きくなると小面積化には不利となることがある。また、電位の読み出しが困難になることがあるため、ｎを適切な範囲とすることが好ましい。例えば、ｎを２〜８、好ましくは３〜５とすればよい。
【００２２】
また、本発明の一態様は、サブメモリセルを重畳してメモリセルとすることができる。これは、酸化物半導体膜がスパッタリング法などで形成できるためである。サブメモリセルを重畳して設けることで小さな面積のメモリセルを作製でき、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。
【００２３】
または、メモリセルを重畳して設ける構成としても構わない。サブメモリセルのサイズはキャパシタの面積の寄与が大きい。最も容量の大きなキャパシタを有するサブメモリセル（最大サブメモリセルともいう。）と、最も容量の小さなキャパシタを有するサブメモリセル（最小サブメモリセルともいう。）とを重畳すると、２ｎ値メモリセルの面積は、最大サブメモリセルの大きさとなる。即ち、メモリセルを並べてモジュール化した際に、最大サブメモリセルの面積に応じた個数を集積することになる。また、サブメモリセルを同一層に配置してメモリセルを作製し、その後同じサイズのメモリセルを重畳することで、モジュール化した際にスペースの無駄が生じにくい構造となる。よって、単位面積あたりのメモリモジュールの記憶容量をさらに増加することができる。
【００２４】
また、本発明の一態様である半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、第１の選択トランジスタと、第２の選択トランジスタと、アンプと、第１の選択線と、第２の選択線と、サブビット線と、を有し、第１の選択トランジスタのゲートが第１の選択線と接続し、第１の選択トランジスタのソースまたはドレインの一方がビット線と接続し、第１の選択トランジスタのソースまたはドレインの他方がサブビット線に接続し、サブビット線を介して、第１の選択トランジスタと、各サブメモリセルにあるトランジスタのソースまたはドレインの一方、およびアンプの一端と、が接続し、アンプの他端が第２の選択トランジスタのソースまたはドレインの一方と接続し、第２の選択トランジスタのソースまたはドレインの他方がビット線と接続し、第２の選択トランジスタのゲートが第２の選択線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量がサブメモリセルごとに異なる。
【００２５】
従来のＤＲＡＭでは、読み出しの際、ビット線の寄生容量が上乗せされることによって、メモリセルのキャパシタに一定の容量が必要であった。本発明の一態様のように、サブビット線を各メモリセルに設けることで、読み出しの際のビット線の寄生容量の影響を低減することができる。即ち、多値化した際にデータの識別が容易になる。よって、メモリセルにおけるキャパシタの容量を一層低減することができる。
【発明の効果】
【００２６】
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させることができる。
【００２７】
また、リフレッシュの頻度を低減させることで、メモリモジュールの消費電力を低減することができる。
【図面の簡単な説明】
【００２８】
【図１】半導体記憶装置の例を示す回路図。
【図２】半導体記憶装置の書き込みを説明する回路図。
【図３】半導体記憶装置の書き込みおよび読み出しを説明する回路図。
【図４】半導体記憶装置の例を示す回路図。
【図５】半導体記憶装置のモジュール化の例を示す回路図。
【図６】半導体記憶装置のメモリセルの断面構造を説明する図。
【図７】半導体記憶装置のメモリモジュールの断面構造を説明する図。
【図８】半導体記憶装置のメモリモジュールの断面構造を説明する図。
【図９】半導体記憶装置のメモリセルの断面構造を説明する図。
【図１０】半導体記憶装置のメモリセルの断面構造を説明する図。
【図１１】従来の半導体記憶装置について説明する図。
【図１２】酸化物半導体の結晶構造を説明する図。
【図１３】酸化物半導体の結晶構造を説明する図。
【図１４】酸化物半導体の結晶構造を説明する図。
【図１５】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。
【図１６】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１９】計算に用いたトランジスタの断面構造を説明する図。
【図２０】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２１】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２２】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２３】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図２４】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２５】半導体装置の上面図および断面図。
【図２６】半導体装置の上面図および断面図。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３１】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３２】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００３３】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「第１の選択トランジスタＳＴｒ１＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」、「サブビット線ＳＢＬ＿ｎ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、「第１の選択トランジスタＳＴｒ１」、「ビット線ＢＬ」、「サブビット線ＳＢＬ」、または、単に「第１の選択トランジスタ」、「ビット線」、「サブビット線」というように表記することもある。
【００３４】
（実施の形態１）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について、図１を用いて説明する。
【００３５】
図１は、ビット線ＢＬと、ワード線ＷＬ＿１（、ＷＬ＿２）乃至ＷＬ＿ｎと、トランジスタＴｒ＿１（、Ｔｒ＿２乃至）Ｔｒ＿ｎと、キャパシタＣ＿１（、Ｃ＿２）乃至Ｃ＿ｎと、センスアンプＳＡｍｐと、を有するメモリセルの回路図である。
【００３６】
トランジスタＴｒ＿１のゲートはワード線ＷＬ＿１と接続し、トランジスタＴｒ＿１のソースまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒ＿１のソースまたはドレインの他方はキャパシタＣ＿１の一端と接続し、キャパシタＣ＿１の他端とＧＮＤが接続する。同様にトランジスタＴｒ＿２のゲートはワード線ＷＬ＿２と接続し、トランジスタＴｒ＿２のソースまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒ＿２のソースまたはドレインの他方はキャパシタＣ＿２の一端と接続し、キャパシタＣ＿２の他端とＧＮＤが接続する。同様にトランジスタＴｒ＿ｎのゲートはワード線ＷＬ＿ｎと接続し、トランジスタＴｒ＿ｎのソースまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒ＿ｎのソースまたはドレインの他方はキャパシタＣ＿ｎの一端と接続し、キャパシタＣ＿ｎの他端とＧＮＤが接続する。ビット線ＢＬはセンスアンプＳＡｍｐと接続する。なお、ＧＮＤに接続するとは、接地することをいう。
【００３７】
ここで、トランジスタと、キャパシタとを一つずつ接続した構成をサブメモリセルＳＣＬとする。具体的には、トランジスタＴｒ＿１およびキャパシタＣ＿１の構成をサブメモリセルＳＣＬ＿１、トランジスタＴｒ＿２およびキャパシタＣ＿２の構成をサブメモリセルＳＣＬ＿２、トランジスタＴｒ＿ｎおよびキャパシタＣ＿ｎの構成をサブメモリセルＳＣＬ＿ｎとする。
【００３８】
トランジスタＴｒ＿１（、Ｔｒ＿２）乃至Ｔｒ＿ｎには、オフ電流の小さいトランジスタを用いる。具体的には、高純度化された、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３ｅＶ以上の、酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などの半導体膜を活性層に用いたトランジスタとすればよい。前述の半導体膜はバンドギャップが大きく、不純物準位が少ないため、キャリアの再結合が少なく、オフ電流が小さい。
【００３９】
オフ電流の小さいトランジスタをサブメモリセルに用いることで、キャパシタに保持された電位の変動を抑制できる。そのため、電位の保持期間が延び、リフレッシュの頻度を低くしてもよくなるため、消費電力の低減が見込める。また、電位の変動が抑制できることによって、キャパシタの容量を小さくでき、メモリセルを小面積化することができる。
【００４０】
さらに、各サブメモリセルにおけるキャパシタの容量を調整することによって、保持される電位を複数持たせることができる。即ち多値化したメモリセルが作製できる。
【００４１】
例えば、容量をＣ＿１（：Ｃ＿２）：Ｃ＿ｎ＝１（：２）：２ｎ−１（ｎは二以上の自然数）とすることによって、電位の組み合わせを２ｎ個作ることができる。このとき、最も容量の小さいＣ＿１の容量が０．１ｆＦ以上１ｆＦ以下となるようにすればよい。ただし、ｎの値が大きくなるとキャパシタの面積も大きくしなくてはならない。そのため、ｎの値が大きくなると小面積化には不利となることがある。また、電位の読み出しが困難になることがあるため、ｎを適切な範囲とすることが好ましい。例えば、ｎを２〜８、好ましくは３〜５とすればよい。
【００４２】
例えば、ｎ＝３で、キャパシタＣ＿１の容量が１ｆＦ、キャパシタＣ＿２の容量は２ｆＦ、キャパシタＣ＿３の容量は４ｆＦのときの書き込みの方法について説明する。
【００４３】
各容量の書き込みは、独立して行うことができる。即ち、ビット線を所定の電位ＶＤＤ（キャパシタの充電に十分な電位）とし、書き込みを行うキャパシタを有するサブメモリセルに接続するワード線に、ＶＨを印加すればよい。本明細書において、ＶＨは、トランジスタのしきい値電圧（Ｖｔｈ）にＶＤＤを加えたよりも高い電圧をいう。表１に、各ワード線の電位とキャパシタの容量の組み合わせを示す。
【００４４】
【表１】
【００４５】
蓄積された電位をセンスアンプで検出することで、３ビット（８値）のデータの読み出しが可能となる。即ち、ｎ＝３とすることで、８値メモリセルを作製することができる。
【００４６】
従来のシリコンでなる半導体基板にチャネルが形成されるトランジスタでは、オフ電流が大きいため電位を保持することができずメモリセルの多値化は困難となるところ、オフ電流の小さなトランジスタを用いることでメモリセルの多値化を実現できる。
【００４７】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００４８】
（実施の形態２）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の実施の形態１と異なる例について、図４を用いて説明する。
【００４９】
図４は、ビット線ＢＬと、サブビット線ＳＢＬと、第１の選択線ＳＬ＿１と、第２の選択線ＳＬ＿２と、ワード線ＷＬ＿１（、ＷＬ＿２）乃至ＷＬ＿ｎと、第１の選択トランジスタＳＴｒ＿１と、第２の選択トランジスタＳＴｒ＿２と、トランジスタＴｒ＿１（、Ｔｒ＿２）乃至Ｔｒ＿ｎと、キャパシタＣ＿１（、Ｃ＿２）乃至Ｃ＿ｎと、アンプＡｍｐと、を有するメモリセルの回路図である。
【００５０】
トランジスタＴｒ＿１（、Ｔｒ＿２）乃至Ｔｒ＿ｎ、キャパシタＣ＿１（、Ｃ＿２）乃至Ｃ＿ｎ、ならびにサブメモリセルＳＣＬ＿１（、ＳＣＬ＿２）乃至ＳＣＬ＿ｎは、実施の形態１と同様の構成とすればよい。
【００５１】
第１の選択トランジスタＳＴｒ＿１のソースまたはドレインの一方はビット線ＢＬと接続し、第１の選択トランジスタＳＴｒ＿１のソースまたはドレインの他方はサブビット線ＳＢＬを介してトランジスタＴｒ＿１（、Ｔｒ＿２）乃至Ｔｒ＿ｎのソースまたはドレインの一方、ならびにアンプＡｍｐを介して第２の選択トランジスタＳＴｒ＿２のソースまたはドレインの一方と接続し、第２の選択トランジスタＳＴｒ＿２のソースまたはドレインの他方はビット線ＢＬと接続する。
【００５２】
サブビット線はビット線と比較して物理的距離を短くできるため、寄生容量を低減することができる。そのため、メモリセルの容量が小さくても、誤動作を起こさず信号を増幅でき、かつ増幅した信号をビット線に出力することができる。
【００５３】
そのため、実施の形態１よりもさらにサブメモリセルのキャパシタの容量を低減でき、メモリセルを小面積化できる。具体的には、キャパシタの容量は０．１ｆＦ以上１ｆＦ以下まで小さくすることができる。もちろん、キャパシタの容量を１ｆＦより大きくしても構わない。
【００５４】
また、１つのサブビット線に対し１つのアンプが接続するため、特にセンスアンプを設けなくとも電位の判別が可能となる。もちろん、実施の形態１と同様に、センスアンプを設ける構成としてもよい。
【００５５】
本実施の形態によって、電位の保持期間が延び、リフレッシュの頻度を低くしてもよいため、消費電力の低減が見込める。また、電位の変動が抑制できることに加えて、サブビット線を設けることによってキャパシタの容量を小さくでき、さらにメモリセルを小面積化することができる。
【００５６】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００５７】
（実施の形態３）
本実施の形態では、半導体記憶装置の例として、実施の形態１で示したメモリセルを用いたｎ行ｍ列（ｎ、ｍは３以上の自然数）のメモリモジュールについて、図５を用いて説明する。
【００５８】
図５は、ビット線ＢＬ＿１、ＢＬ＿２乃至ＢＬ＿ｍと、ワード線ＷＬ＿１、ＷＬ＿２乃至ＷＬ＿ｎと、トランジスタＴｒ＿１＿１乃至Ｔｒ＿ｍ＿ｎと、キャパシタＣ＿１＿１乃至Ｃ＿ｍ＿ｎと、センスアンプＳＡｍｐ＿１、ＳＡｍｐ＿２乃至ＳＡｍｐ＿ｍと、を有するメモリモジュールである。
【００５９】
各トランジスタ、各キャパシタ、各サブメモリセル（ＳＣＬ＿１＿１乃至ＳＣＬ＿ｍ＿ｎ）は、実施の形態１と同様の構成とすればよい。
【００６０】
メモリセルＣＬ＿１の構成を示す。トランジスタＴｒ＿１＿１のゲートはワード線ＷＬ＿１と接続し、トランジスタＴｒ＿１＿１のソースまたはドレインの一方はビット線ＢＬ＿１と接続し、トランジスタＴｒ＿１＿１のソースまたはドレインの他方はキャパシタＣ＿１＿１の一端と接続し、キャパシタＣ＿１＿１の他端とＧＮＤが接続する。同様にトランジスタＴｒ＿１＿２のゲートはワード線ＷＬ＿２と接続し、トランジスタＴｒ＿１＿２のソースまたはドレインの一方はビット線ＢＬ＿１と接続し、トランジスタＴｒ＿１＿２のソースまたはドレインの他方はキャパシタＣ＿１＿２の一端と接続し、キャパシタＣ＿１＿２の他端とＧＮＤが接続する。同様にトランジスタＴｒ＿１＿ｎのゲートはワード線ＷＬ＿ｎと接続し、トランジスタＴｒ＿１＿ｎのソースまたはドレインの一方はビット線ＢＬ＿１と接続し、トランジスタＴｒ＿１＿ｎのソースまたはドレインの他方はキャパシタＣ＿１＿ｎの一端と接続し、キャパシタＣ＿１＿ｎの他端とＧＮＤが接続する。ビット線ＢＬ＿１はセンスアンプＳＡｍｐ＿１と接続する。
【００６１】
メモリセルＣＬ＿２乃至ＣＬ＿ｍは、メモリセルＣＬ＿１とはビット線およびセンスアンプが異なる以外は同様に構成すればよい。即ち、メモリセルＣＬ＿２乃至ＣＬ＿ｍには、それぞれビット線ＢＬ＿２乃至ＢＬ＿ｍならびにセンスアンプＳＡｍｐ＿２乃至ＳＡｍｐ＿ｍを用いるが、同じ行のサブメモリセルはワード線を共有する。具体的には、１行目にあるトランジスタ（Ｔｒ＿１＿１、Ｔｒ＿２＿１乃至Ｔｒ＿ｍ＿１）のゲートにはワード線ＷＬ＿１を接続し、２行目にあるトランジスタ（Ｔｒ＿１＿２、Ｔｒ＿２＿２乃至Ｔｒ＿ｍ＿２）のゲートにはワード線ＷＬ＿２を接続し、ｎ行目にあるトランジスタ（Ｔｒ＿１＿ｎ、Ｔｒ＿２＿ｎ乃至Ｔｒ＿ｍ＿ｎ）のゲートにはワード線ＷＬ＿ｎを接続する。
【００６２】
このような構成とすることで、２ｎ値メモリセルをｍ個接続した大容量のメモリモジュールを作製することができる。
【００６３】
本実施の形態では、実施の形態１と同様の構成のメモリセルを複数接続する例を示したが、これに限定されるものではなく、実施の形態２で示したメモリセルを用いるなど、他の実施の形態と適宜組み合わせることができる。
【００６４】
（実施の形態４）
本実施の形態では、図６を用いて、半導体記憶装置であるメモリセルの作製方法の例を示す。
【００６５】
図６はサブメモリセル４１０、サブメモリセル４２０、サブメモリセル４３０を重畳して構成したメモリセルの断面図である。各サブメモリセルを重畳した構成とすることによって、メモリセルを小面積化することができる。なお、センスアンプ、アンプ、ビット線、ワード線は簡単のため省略する。
【００６６】
領域４００は、センスアンプやアンプなど（図示せず）を作製する領域で、シリコンウェハ４０１、シリコンウェハ４０１上のゲート絶縁膜４０４、ゲート絶縁膜４０４上の層間膜４０６などを含んで構成される。なお、領域４００は前述の構成に限定されるものではない。例えば、シリコンウェハの代わりにゲルマニウム基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などに代表される半導体基板を用いても構わない。
【００６７】
ゲート絶縁膜４０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、イットリア安定化ジルコニアなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。
【００６８】
層間膜４０６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。
【００６９】
領域４００の表面がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などによって平坦化されていると、サブメモリセルを重畳して形成しやすくなるため好ましい。
【００７０】
続いて、サブメモリセル４１０を作製する。サブメモリセル４１０は、トランジスタ４５１およびキャパシタ４６１で構成される。
【００７１】
トランジスタ４５１は、下地膜４１２と、下地膜４１２上の半導体膜４１５と、半導体膜４１５と一部が接する電極４１３および電極４１８と、半導体膜４１５と一部が接し、電極４１３および電極４１８を覆うゲート絶縁膜４１４と、ゲート絶縁膜４１４を介して半導体膜４１５上に設けられたゲート電極４１７と、で構成される。なお、トランジスタ４５１は、トップゲートトップコンタクト構造を採用しているが、これに限定されるものではなく、トップゲートボトムコンタクト構造、ボトムゲートトップコンタクト構造またはボトムゲートボトムコンタクト構造としても構わない。
【００７２】
下地膜４１２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。ただし、後述する半導体膜４１５が酸化物半導体膜である場合、加熱処理により酸素を放出する絶縁膜を２００ｎｍ以上、好ましくは３００ｎｍ以上形成するとよい。加熱処理により酸素を放出する絶縁膜には、例えば、スパッタリング法で形成した酸化シリコン膜などが挙げられる。加熱処理により酸素を放出する絶縁膜を下地膜に用いることで、酸化物半導体膜中の酸素欠損を埋めることができ、電気特性が良好で信頼性の高いトランジスタを作製することができる。
【００７３】
半導体膜４１５は、高純度化された、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３ｅＶ以上の半導体膜を用いる。例えば、酸化物半導体膜、炭化シリコン膜、窒化ガリウム膜などを用いればよい。
【００７４】
酸化物半導体膜を用いる場合、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む酸化物半導体膜を用いることが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００７５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【００７６】
例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いてもよい。また、上記の材料に酸化シリコンを含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００７７】
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜により形成してもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。また、酸化物半導体膜として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００７８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物半導体膜を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３もしくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物半導体膜を用いるとよい。
【００７９】
しかし、これらに限られず、酸化物半導体膜は、必要とする半導体特性（移動度、しきい値電圧など）に応じて適切な組成のものを用いればよい。また、酸化物半導体膜は、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。
【００８０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料でも、バルク内欠陥密度を低減することにより移動度を向上させることができる。
【００８１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物半導体材料の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物半導体材料の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物半導体材料でも同様である。
【００８２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する領域を含むように完全な非晶質でなくてもよい。
【００８３】
非晶質状態の酸化物半導体膜は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００８４】
また、結晶性を有する酸化物半導体膜を用いて作製したトランジスタでは、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば非晶質状態の酸化物半導体膜以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な被成膜面上に酸化物半導体膜を成膜することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の被成膜面上に成膜するとよい。
【００８５】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００８６】
【数１】
【００８７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００８８】
酸化物半導体膜は、スパッタリング法、ＰＬＤ法、スプレー法などで形成することができる。
【００８９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなるターゲットを用いてスパッタリング法により成膜することができる。
【００９０】
特に、スパッタリング法を用いて、高純度で欠陥の少ない酸化物半導体膜を形成する場合、成膜中の酸素分圧を１０％以上にすることが好ましい。また、成膜温度を２００℃以上４５０℃以下とすることで、膜中の不純物（水素など）濃度を低減できる。
【００９１】
さらに、成膜後に熱処理を行うことで、より高純度で欠陥の少ない酸化物半導体膜を形成できる。具体的には、温度を１５０℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下、高純度化された窒素、酸素、希ガスまたはこれらの混合雰囲気で６ｍｉｎ以上２４時間以下の熱処理を行えばよい。処理時間は２４時間より長くなっても構わないが、時間を長くしすぎるとその費用対効果は小さくなる。
【００９２】
電極４１３および電極４１８は、同一層で形成すればよい。材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンの単体金属、合金または金属窒化物を用いればよい。
【００９３】
または、電極４１３および電極４１８の材料として、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても構わない。
【００９４】
または、電極４１３および電極４１８は、前述の材料を積層した構成としても構わない。
【００９５】
ゲート絶縁膜４１４は、ゲート絶縁膜４０４と同様の構成とすればよい。
【００９６】
ゲート電極４１７は、電極４１３および電極４１８と同様の構成とすればよい。
【００９７】
キャパシタ４６１は、電極４１３と、電極４１３を覆うゲート絶縁膜４１４と、ゲート電極と同一層で形成される容量配線４１９で構成される。即ち、本実施の形態ではゲート絶縁膜がキャパシタ用絶縁膜を兼ねる構成となっている。そのため、改めてキャパシタ用絶縁膜を形成する必要がなく、工程を簡略化できる。もちろん、本発明はこれに限定されて解釈されるものではなく、ゲート絶縁膜とは別にキャパシタ用絶縁膜を形成しても構わない。
【００９８】
ここで、容量配線４１９と電極４１３とに挟まれるゲート絶縁膜４１４の面積およびゲート絶縁膜４１４の厚さによってキャパシタ４６１の容量が決まる。ゲート絶縁膜４１４は、薄すぎるとキャパシタ４６１の電荷をリークしてしまう恐れがある。また、厚すぎるとトランジスタ４５０の電気特性の悪化および信頼性の低下が懸念されるため、５ｎｍ以上１００ｎｍ以下とする。好ましくは１０ｎｍ以上３０ｎｍ以下とする。ゲート絶縁膜４１４の厚さが小さいほど単位面積あたりの容量を大きくできるため、メモリセルを小面積化することができる。また、ゲート絶縁膜４１４に比誘電率の高い（Ｈｉｇｈ−ｋ）材料を用いることでも、メモリセルを小面積化できる。
【００９９】
サブメモリセル４１０は、トランジスタ４５１およびキャパシタ４６１を覆う層間膜４１６を有する。
【０１００】
層間膜４１６の表面がＣＭＰなどによって平坦化されていると、サブメモリセルを重畳して形成しやすくなるため好ましい。
【０１０１】
サブメモリセル４２０およびサブメモリセル４３０もサブメモリセル４１０と同様の構成とすればよい。
【０１０２】
ここで、サブメモリセル４２０およびサブメモリセル４３０にあるキャパシタ４６２およびキャパシタ４６３の容量は、それぞれキャパシタ４６１の容量の２倍および４倍とすればよい。そのためには、例えば、キャパシタ４６２およびキャパシタ４６３の面積を、キャパシタ４６１の面積の２倍および４倍とすればよい。なお、キャパシタ４６２およびキャパシタ４６３の面積を変更するには、それぞれ容量配線４２９および容量配線４３９の面積を変更すればよい。または、サブメモリセル４２０およびサブメモリセル４３０のゲート絶縁膜の厚さを、ゲート絶縁膜４１４の２分の１および４分の１としても構わない。または、ゲート絶縁膜の比誘電率と厚さを適宜組み合わせて容量値を制御しても構わない。もちろん、キャパシタ用絶縁膜を別途設ける構成の場合も同様である。
【０１０３】
本実施の形態では、サブメモリセルを３層重畳する構成としたが、３層に限定されて解釈されるものではなく、４層以上のサブメモリセルを重畳しても構わない。
【０１０４】
このような構成とすることで、メモリセルの小面積化が可能となる。そのため、本実施の形態で示したメモリセルを複数用いることで、単位面積あたりの記憶容量の大きなメモリモジュールを作製することができる。
【０１０５】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１０６】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態３に示した半導体記憶装置であるメモリセルの作製方法について、実施の形態４と異なる例を示す。
【０１０７】
本実施の形態では、サブメモリセルを同一層に作製し、一つのメモリセルとする構成について説明する。
【０１０８】
サブメモリセルを同一層で作製することによって、メモリモジュールのさらなる小面積化が可能となる。
【０１０９】
図７は、実施の形態４で作製したメモリセル（メモリセル５８１、メモリセル５８２およびメモリセル５８３）を３列並べて作製したメモリモジュールの断面図の例である。
【０１１０】
なお、サブメモリセル４１０、サブメモリセル４２０およびサブメモリセル４３０の構成については、実施の形態４で示しているため省略する。
【０１１１】
領域５９０で例示したように、この構成ではメモリセル間に使われていないスペースが生じることがわかる。これは、キャパシタ４６１の容量（Ｃ１）、キャパシタ４６２の容量（Ｃ２）およびキャパシタ４６３の容量（Ｃ３）の関係をＣ１：Ｃ２：Ｃ３＝１：２：４にするために容量配線の面積を調整しているためである。即ち、容量配線４１９、容量配線４２９および容量配線４３９の面積を変化させていることによる。
【０１１２】
図８は、サブメモリセル４１０、サブメモリセル４２０およびサブメモリセル４３０を同一層として作製したメモリセル（メモリセル５７１、メモリセル５７２およびメモリセル５７３）を、３段重畳して作製したメモリモジュールの断面図の例である。
【０１１３】
メモリモジュールを図８に示す構成とすることによって、図７の領域５９０に示したようなスペースが小さくでき、より小面積化したメモリモジュールを作製することができる。
【０１１４】
本実施の形態では、特にメモリセルを３つ有するメモリモジュールの例を用いて説明したが、これに限定されるものではなく、メモリセルを４つ以上有するメモリモジュールの構成としても構わない。もちろん、メモリセルが２つの構成としても構わない。
【０１１５】
また、例えば本実施の形態のようにメモリモジュールを作製し、それを同一層に幾つも並べることができる。即ち、２ｎ値メモリセルを複数有する構成にすることができる。
【０１１６】
このような構成とすることで、メモリモジュールの小面積化が可能となる。そのため、単位面積あたりの記憶容量の大きなメモリモジュールを作製することができる。
【０１１７】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１１８】
（実施の形態６）
本実施の形態では、キャパシタの一つを領域４００に設けた例について説明する。
【０１１９】
キャパシタを領域４００に設けることで、最大サブメモリセルのサイズを縮小でき、メモリセル全体でも小面積化できる。
【０１２０】
シリコンウェハに凹部または凸部を形成し、該凹部または凸部にキャパシタを形成することで、シリコンウェハの単位面積あたりの容量を大きくすることができる。この構造は、トレンチ構造ともいう。
【０１２１】
図９は、シリコンウェハ４０１に凹部を形成し、該凹部に重畳してキャパシタ６６３を形成したメモリモジュールの断面図である。なお、キャパシタ６６３は、サブメモリセル６３０のキャパシタとして機能する。
【０１２２】
サブメモリセル６３０は、トランジスタ６５１を有する。トランジスタ６５１は、実施の形態４で示したトランジスタ４５１と同様の構成とすればよい。
【０１２３】
領域４００において、シリコンウェハ４０１には、キャパシタ４６１およびキャパシタ４６２の容量を考慮して、キャパシタ６６３が必要な容量を持つように凹部を形成する。なお、凹部の形状は図９に示した形状に限定されない。例えば、凹部の中に別の凹部を設ける構造や、凹部の中に凸部を設ける構造や、これらを組み合わせた構造にしても構わない。
【０１２４】
また、ゲート絶縁膜４０４は、キャパシタ６６３の容量層として機能する。ゲート絶縁膜４０４を容量層に用いた例について示しているが、別途キャパシタ用絶縁膜を設ける構成としても構わない。
【０１２５】
キャパシタ６６３は、サブメモリセル６３０のキャパシタであるため、トランジスタ６５１のソース電極またはドレイン電極とコンタクトホールを介して接続される。
【０１２６】
電極６０３は、領域４００に設けられるセンスアンプなどに用いられるトランジスタの電極と同一層としても構わない。容量配線６０９についても同様である。
【０１２７】
電極６０３および容量配線６０９は、実施の形態４で示した電極４１３および電極４１８と同様の構成とすればよい。
【０１２８】
シリコンウェハ４０１に凹部を形成することによって、電極６０３の表面積が増し、電極６０３と容量配線６０９を用いたキャパシタ６６３の容量を増大させることができる。そのため、同じ記憶容量のメモリセルをさらに小面積で作製することができる。
【０１２９】
図１０は、シリコンウェハ４０１に凸部６４０を形成し、キャパシタ６６４を形成したメモリモジュールの断面図である。なお、キャパシタ６６４は、サブメモリセル６３０のキャパシタとして機能する。
【０１３０】
領域４００において、シリコンウェハ４０１には、キャパシタ４６１およびキャパシタ４６２の容量を考慮して、キャパシタ６６４が必要な容量を持つように凸部６４０を形成する。なお、凸部の形状は図１０に示した形状に限定されない。例えば、凸部の中に凹部を設ける構造や、凸部の中に別の凸部を設ける構造や、これらを組み合わせた構造にしても構わない。
【０１３１】
シリコンウェハ４０１に凸部６４０を形成することによって、電極６０３の表面積が増し、電極６０３と容量配線６０９を用いたキャパシタ６６４の容量を増大していることがわかる。そのため、同じ記憶容量のメモリセルをさらに小面積で作製することができる。
【０１３２】
なお、ゲート絶縁膜４０４を容量層に用いた例について示しているが、別途キャパシタ用絶縁膜を設ける構成としても構わない。
【０１３３】
また、図示しないが、シリコンウェハ４０１の代わりに炭化シリコン基板や窒化ガリウム基板を用いる場合、領域４００にトランジスタ６５１を設ける構成としても構わない。炭化シリコンおよび窒化ガリウムは、バンドギャップが大きいためオフ電流が低く、キャパシタの電位を十分保持することができる。領域４００にトランジスタを設ける構成とすることによって、さらに領域４００にもサブメモリセルを作製することができるため、記憶容量の大きなメモリセルを作製することができて好ましい。
【０１３４】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３５】
（実施の形態７）
本実施の形態では、本発明の一態様を用いた半導体記憶装置の動作の例について説明する。
【０１３６】
図２および図３は、３ビットのメモリセルを二つ（ＣＬ＿１、ＣＬ＿２）有する半導体記憶装置である。メモリセルＣＬ＿１は、実施の形態１と同様の構成のサブメモリセルを三つ（ＳＣＬ＿１＿１、ＳＣＬ＿１＿２およびＳＣＬ＿１＿３）有する。また、メモリセルＣＬ＿２は、実施の形態１と同様の構成のサブメモリセルを三つ（ＳＣＬ＿２＿１、ＳＣＬ＿２＿２およびＳＣＬ＿２＿３）有する。サブメモリセルＳＣＬ＿１＿１とサブメモリセルＳＣＬ＿２＿１のトランジスタのゲートはワード線ＷＬ＿１と接続し、サブメモリセルＳＣＬ＿１＿２とサブメモリセルＳＣＬ＿２＿２のトランジスタのゲートはワード線ＷＬ＿２と接続し、サブメモリセルＳＣＬ＿１＿３とサブメモリセルＳＣＬ＿２＿３のトランジスタのゲートはワード線ＷＬ＿３と接続する。サブメモリセルＳＣＬ＿１＿１、ＳＣＬ＿１＿２およびＳＣＬ＿１＿３はビット線ＢＬ＿１と接続し、サブメモリセルＳＣＬ＿２＿１、ＳＣＬ＿２＿２およびＳＣＬ＿２＿３はビット線ＢＬ＿２と接続する。図示しないが、ビット線ＢＬ＿１およびＢＬ＿２は、センスアンプに接続する。
【０１３７】
ここで、メモリセルＣＬ＿１、ＣＬ＿２に、それぞれｄａｔａ５、ｄａｔａ３の書き込みおよび読み出しを行う動作について説明する。
【０１３８】
まずは、ワード線ＷＬ＿１をＶＨ、ワード線ＷＬ＿２およびＷＬ＿３をＧＮＤとして、ビット線ＢＬ＿１およびＢＬ＿２をＶＤＤとする。これにより、サブメモリセルＳＣＬ＿１＿１およびＳＣＬ＿２＿１はｄａｔａ１となる（図２（Ａ）参照。）。
【０１３９】
続いて、ワード線ＷＬ＿２をＶＨ、ワード線ＷＬ＿１およびＷＬ＿３をＧＮＤとして、ビット線ＢＬ＿１をＧＮＤ、ビット線ＢＬ＿２をＶＤＤとする。これにより、サブメモリセルＳＣＬ＿１＿２はｄａｔａ０となり、サブメモリセルＳＣＬ＿２＿２はｄａｔａ１となる（図２（Ｂ）参照。）。
【０１４０】
続いて、ワード線ＷＬ＿３をＶＨ、ワード線ＷＬ＿１およびＷＬ＿２をＧＮＤとして、ビット線ＢＬ＿１をＶＤＤ、ビット線ＢＬ＿２をＧＮＤとする。これにより、サブメモリセルＳＣＬ＿１＿３はｄａｔａ１となり、サブメモリセルＳＣＬ＿２＿３はｄａｔａ０となる（図３（Ａ）参照。）。
【０１４１】
以上によって、メモリセルＣＬ＿１、ＣＬ＿２に、それぞれｄａｔａＣＬ＿１（ｄａｔａ５）、ｄａｔａＣＬ＿２（ｄａｔａ３）の書き込みを行うことができる。なお、ここでは行ごとにデータを書き込む方法を示したが、これに限定されず、サブメモリセルごとにデータを書き込む方法を採っても構わない。
【０１４２】
読み出しには、まず、ビット線ＢＬ＿１およびＢＬ＿２を適切な電位にする。
【０１４３】
続いて、ワード線ＷＬ＿１、ＷＬ＿２およびＷＬ＿３をＶＨとする（図３（Ｂ）参照。）。これにより、ビット線ＢＬ＿１およびＢＬ＿２の電位が、書き込まれたデータによりそれぞれｄａｔａＣＬ＿１およびｄａｔａＣＬ＿２に変動する。この電位をセンスアンプで読み取り、３ビットのデータを２つ出力することができる。なお、ここでは行ごとにデータを読み出す方法を示したが、これに限定されず、サブメモリセルごとにデータを読み出す方法を採っても構わない。
【０１４４】
（実施の形態８）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０１４５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０１４６】
ＣＡＡＣを含む酸化物は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１４７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを含む酸化物を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを含む酸化物を支持する基板面、ＣＡＡＣを含む酸化物の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを含む酸化物を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを含む酸化物を支持する基板面、ＣＡＡＣを含む酸化物の表面などに垂直な方向）を向いていてもよい。
【０１４８】
ＣＡＡＣを含む酸化物は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１４９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１５０】
ＣＡＡＣの結晶構造の一例について図１２乃至図１４を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１５１】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
【０１５２】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。
【０１５３】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
【０１５４】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
【０１５５】
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループは電荷が−１となる。
【０１５６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１５７】
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１２（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１５８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１５９】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１６０】
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１６１】
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６３】
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
【０１６５】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１６６】
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６７】
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１６９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１７０】
（実施の形態９）
本実施の形態では、酸化物半導体膜を用いたトランジスタの電界効果移動度に関して説明する。
【０１７１】
酸化物半導体膜に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１７２】
本来の電界効果移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、以下の式で表現できる。
【０１７３】
【数２】
【０１７４】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０１７５】
【数３】
【０１７６】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０１７７】
【数４】
【０１７８】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０１７９】
【数５】
【０１８０】
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＶｇ−Ｉｄ特性から、欠陥密度を評価できる。酸化物半導体膜としては、Ｉｎ、ＳｎおよびＺｎが、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１８１】
このようにして求めた欠陥密度などをもとに式（２）および式（３）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いたトランジスタで測定される電界効果移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体とゲート絶縁膜との界面の欠陥が無い酸化物半導体膜を用いたトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１８２】
ただし、半導体内部に欠陥がなくても、半導体とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、以下の式で表される。
【０１８３】
【数６】
【０１８４】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（６）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０１８５】
半導体内部の欠陥が無い理想的な酸化物半導体膜をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図１５に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体膜のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１８６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとした。また、ゲート絶縁膜の厚さを１００ｎｍ、比誘電率を４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１８７】
図１５に示すように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ２／Ｖｓ以上のピーク値が得られるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度が低下する。なお、界面散乱の影響を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が好ましい。
【０１８８】
このような理想的な酸化物半導体膜を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１６乃至図１８に示す。なお、計算に用いたトランジスタの断面構造を図１９に示す。図１９に示すトランジスタは酸化物半導体膜にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１８９】
図１９（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性である半導体領域１１０３ｂと、ゲート１１０５を有する。ゲート１１０５の幅を３３ｎｍとする。
【０１９０】
ゲート１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、また、ゲート１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ、ゲート１１０５の上部には、ゲート１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１９１】
図１９（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた半導体領域１１０３ｂと、幅３３ｎｍのゲート１１０５とゲート絶縁膜１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図１９（Ａ）に示すトランジスタと同じである。
【０１９２】
図１９（Ａ）に示すトランジスタと図１９（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図１９（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図１９（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、図１９（Ｂ）に示す半導体層において半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。
【０１９３】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１６は、図１９（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１９４】
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子などで必要とされる１０μＡを超えることが示された。
【０１９５】
図１７は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。
【０１９６】
また、図１８は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０１９７】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０１９８】
なお、電界効果移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６０ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子などで必要とされる１０μＡを超えることが示された。
【０１９９】
（実施の形態１０）
本実施の形態では、酸化物半導体膜を用いたトランジスタの例について説明する。
【０２００】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタは、該酸化物半導体膜を成膜する際に基板を加熱して成膜すること、または酸化物半導体膜を成膜した後に熱処理を行うことで良好な特性を得ることができる。
【０２０１】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。ここで、ノーマリ・オフ化させるとは、しきい値電圧をプラス方向へシフトさせることをいう。
【０２０２】
例えば、図２０（Ａ）乃至図２０（Ｃ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタの特性である。なお測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであり、厚さ１００ｎｍのゲート絶縁膜を用いている。なお、Ｖｄは１０Ｖとした。
【０２０３】
図２０（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜すると電界効果移動度を向上させることが可能となる。図２０（Ｂ）は基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓが得られている。
【０２０４】
電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜した後に熱処理をすることによって、さらに高めることができる。図２０（Ｃ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜をスパッタリング法により２００℃で成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓが得られている。
【０２０５】
基板を意図的に加熱することで成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素、水酸基、水分などを放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体膜は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
【０２０６】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜に酸素イオンを注入し、熱処理により該酸化物半導体膜に含まれる水素、水酸基、水分などを放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体膜を結晶化させてもよい。このような結晶化または再結晶化の処理により結晶性のよい非単結晶酸化物半導体膜を得ることができる。
【０２０７】
基板を意図的に加熱して成膜することおよび／または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで成膜されたＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２０（Ａ）と図２０（Ｂ）との対比からも確認することができる。
【０２０８】
なお、しきい値電圧はＩｎ、ＳｎおよびＺｎの組成比を変えることによっても制御することが可能であり、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３［原子数比］とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３［原子数比］とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２０９】
意図的な基板加熱温度または熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温での成膜、または熱処理によりトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２１０】
また、意図的に基板を加熱した成膜および／または成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０２１１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素などの不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【０２１２】
酸化物半導体膜中、および酸化物半導体膜と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体膜中に酸素を過剰に含ませることで、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪みなどを与えることなく酸化物半導体膜中に含ませることができる。
【０２１３】
また、熱処理によって酸化物半導体膜の一部に結晶領域が含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、原子数比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２１４】
実際に、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２１５】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２１６】
脱水素化処理済みの石英基板上にＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を１００ｎｍの厚さで成膜した。
【０２１７】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２１８】
次に、試料Ａと同様の方法で作製した試料に対し熱処理を６５０℃の温度で行った。熱処理は、はじめに窒素雰囲気で１時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２１９】
図２１に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２２０】
このように、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は成膜時に意図的に加熱することおよび／または成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２２１】
この基板加熱や熱処理は、酸化物半導体膜にとって悪性の不純物である水素、水酸基、水分などを膜中に含ませないようにすること、または膜中から除去する作用がある。すなわち、酸化物半導体膜中でドナー不純物となる水素、水酸基、水分などを除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体膜が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２２２】
図２２に、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２２３】
具体的には、図２２に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、シリコンを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０２２４】
もっとも、酸化物半導体膜の成膜時に水素、水酸基、水分などが膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、成膜に用いるガスの高純度化を図ることが好ましい。例えば、成膜に用いるガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水酸基、水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は熱処理によって膜中の水分を除去することができるが、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２２５】
また、酸化物半導体膜成膜後に６５０℃の熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気特性の関係について評価した。
【０２２６】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で電気特性の測定を行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２２７】
図２３に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２４（Ａ）に基板温度としきい値電圧の関係を、図２４（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０２２８】
図２４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２２９】
また、図２４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気特性の変動が小さいことがわかる。
【０２３０】
上記のようなＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気特性を確保することができる。このような特性であれば、シリコン半導体で作られる集積回路の中に酸化物半導体膜を用いたトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
＜作製例１＞
本作製例では、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタの一例について、図２５などを用いて説明する。
【０２３１】
図２５は、トップゲート・トップコンタクト構造であるトランジスタの上面図および断面図の一例である。図２５（Ａ）にトランジスタの上面図を示す。また、図２５（Ｂ）は図２５（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
【０２３２】
図２５（Ｂ）に示すトランジスタは、基板１５００と、基板１５００上に設けられた下地絶縁膜１５０２と、下地絶縁膜１５０２の周辺に設けられた保護絶縁膜１５０４と、下地絶縁膜１５０２および保護絶縁膜１５０４上に設けられた高抵抗領域１５０６ａおよび低抵抗領域１５０６ｂを有する酸化物半導体膜１５０６と、酸化物半導体膜１５０６上に設けられたゲート絶縁膜１５０８と、ゲート絶縁膜１５０８を介して酸化物半導体膜１５０６と重畳して設けられたゲート電極１５１０と、ゲート電極１５１０の側面と接して設けられた側壁絶縁膜１５１２と、少なくとも低抵抗領域１５０６ｂと接して設けられた一対の電極１５１４と、少なくとも酸化物半導体膜１５０６、ゲート電極１５１０および一対の電極１５１４を覆って設けられた層間絶縁膜１５１６と、層間絶縁膜１５１６に設けられた開口部を介して少なくとも一対の電極１５１４の一方と接続して設けられた配線１５１８と、を有する。
【０２３３】
なお、図示しないが、層間絶縁膜１５１６および配線１５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０２３４】
＜作製例２＞
本作製例では、上記作製例１とは異なるＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタの他の一例について示す。
【０２３５】
図２６は、本作製例で作製したトランジスタの構造を示す上面図および断面図である。図２６（Ａ）はトランジスタの上面図である。また、図２６（Ｂ）は図２６（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０２３６】
図２６（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁膜１６０２と、下地絶縁膜１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対の電極１６１４上に設けられたゲート絶縁膜１６０８と、ゲート絶縁膜１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁膜１６０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
【０２３７】
基板１６００としてはガラス基板を、下地絶縁膜１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁膜１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いた。
【０２３８】
なお、図２６（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０２３９】
４００ 領域
４０１ シリコンウェハ
４０４ ゲート絶縁膜
４０６ 層間膜
４１０ サブメモリセル
４１２ 下地膜
４１３ 電極
４１４ ゲート絶縁膜
４１５ 半導体膜
４１６ 層間膜
４１７ ゲート電極
４１８ 電極
４１９ 容量配線
４２０ サブメモリセル
４２９ 容量配線
４３０ サブメモリセル
４３９ 容量配線
４５０ トランジスタ
４５１ トランジスタ
４６１ キャパシタ
４６２ キャパシタ
４６３ キャパシタ
５７１ メモリセル
５７２ メモリセル
５７３ メモリセル
５８１ メモリセル
５８２ メモリセル
５８３ メモリセル
５９０ 領域
６０３ 電極
６０９ 容量配線
６３０ サブメモリセル
６４０ 凸部
６５１ トランジスタ
６６３ キャパシタ
６６４ キャパシタ
１１０１ 下地絶縁層
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート
１１０６ａ 側壁絶縁物
１１０６ｂ 側壁絶縁物
１１０７ 絶縁物
１１０８ａ ソース
１１０８ｂ ドレイン
１５００ 基板
１５０２ 下地絶縁膜
１５０４ 保護絶縁膜
１５０６ 酸化物半導体膜
１５０６ａ 高抵抗領域
１５０６ｂ 低抵抗領域
１５０８ ゲート絶縁膜
１５１０ ゲート電極
１５１２ 側壁絶縁膜
１５１４ 一対の電極
１５１６ 層間絶縁膜
１５１８ 配線
１６００ 基板
１６０２ 下地絶縁膜
１６０６ 酸化物半導体膜
１６０８ ゲート絶縁膜
１６１０ ゲート電極
１６１４ 一対の電極
１６１６ 層間絶縁膜
１６１８ 配線
１６２０ 保護膜
【技術分野】
【０００１】
半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することができる半導体記憶装置である。ＤＲＡＭは、単位メモリセルあたりの面積が小さく、モジュール化した際の集積が容易であり、かつ安価に製造できる。
【０００３】
ＤＲＡＭは、キャパシタに蓄積した電荷がトランジスタのオフ電流によってリークしてしまうため、必要な電荷が失われる前に充電し直す（リフレッシュする）必要があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４７３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１１（Ａ）に示すＤＲＡＭの回路図を用いて説明する。ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する。
【０００６】
キャパシタＣに保持された電位は、図１１（Ｂ）に示すようにトランジスタＴｒを介したリークにより、時間の経過とともに徐々に低減していく。当初Ｖ０からＶ１まで充電された電位は、一定時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０００７】
特許文献１に記載の発明では、シリコンでなる半導体基板にチャネルが形成されるトランジスタの構造を工夫し、オフ電流を低減することを提案している。しかしながら、該トランジスタのオフ電流を十分に小さくすることは難しい。よって、従来のＤＲＡＭでは記憶した情報を書き換えない場合であっても、所定の周期（例えば、１秒間に数十回）で記憶素子をリフレッシュする必要があった。
【０００８】
一方、単位面積あたりのメモリモジュールの記憶容量を増加させるためには、ＤＲＡＭを縮小化するだけでは限界があり、１メモリセルあたりに複数のデータを記憶する多値化が求められている。
【０００９】
次に、ｄａｔａ１およびｄａｔａ２を読み出し可能とした３値メモリセルについて説明する。図１１（Ｃ）において、ｄａｔａ２を読み出す限界点はＶ１となり、ｄａｔａ２を読み出すことができる期間を保持期間Ｔ＿２とする。保持期間Ｔ＿２は、２値メモリセルの保持期間Ｔ＿１と比べて、その期間が短いことがわかる。そのため、さらにリフレッシュの頻度を上げる必要があった。よって、読み出しの正確さを考慮すると多値メモリセルは実現が困難であった。
【００１０】
そこで、単位面積あたりのメモリモジュールの記憶容量を増加させることを課題の一とする。
【００１１】
また、消費電力の小さなメモリモジュールを提供することを課題の一とする。
【課題を解決するための手段】
【００１２】
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させる。
【００１３】
本発明の一態様は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有し、トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なることを特徴とする半導体記憶装置である。
【００１４】
キャパシタからの電荷の消失は、トランジスタのオフ電流によって起こる。オフ電流とは、トランジスタがオフ状態のときソースおよびドレイン間を流れる電流であり、オフ電流が流れることによりキャパシタに蓄積された電荷は時間の経過とともに消失してしまう。このような現象を回避するためにオフ電流の小さいトランジスタを用いることで、キャパシタの電位の保持期間を延ばすことができる。
【００１５】
トランジスタのオフ電流は、半導体膜のキャリアの再結合に起因して起こる。そのため、半導体膜のバンドギャップが大きいほど、また、キャリアの再結合中心となる不純物が少ないほどオフ電流は流れにくくなる。例えば、トランジスタは、高純度化された、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３ｅＶ以上の酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などを用いればよい。
【００１６】
特に、酸化物半導体膜はスパッタリング装置などで容易に成膜可能であり、かつ本発明の一態様に係る酸化物半導体膜を活性層に用いたトランジスタは低いオフ電流を実現するため、本発明の実施に適した材料である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−１８Ａ以下、高純度化されたＩｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−２１Ａ以下、さらに不純物を低減していくと１×１０−２４Ａ以下という極めて小さな値をとる。これは、シリコンでなる半導体基板にチャネルが形成されるトランジスタのオフ電流の実に１０１４分の１〜１０８分の１であり、キャパシタの電荷の保持期間は１０８〜１０１４倍にもなる。
【００１７】
このように、オフ電流の小さなトランジスタを用いることで、リフレッシュの頻度を低減してもキャパシタの電荷を長期間保持することができる。
【００１８】
また、リフレッシュの頻度を低減することによって、消費電力を小さくすることができる。
【００１９】
また、電荷の消失がほとんど起こらないことによって微小な容量の差が判別可能となるため、キャパシタのサイズを小さくできる。メモリセルを縮小化できるため、メモリモジュールの小面積化が実現可能となる。
【００２０】
さらに、キャパシタの容量の異なる二以上のサブメモリセルを組み合わせてメモリセルを構成することによって、容量の差を利用した多値メモリセルを実現することができる。
【００２１】
例えば、メモリセルを容量Ｃ１のキャパシタを有する第１のサブメモリセル（、容量Ｃ２のキャパシタを有する第２のサブメモリセル）乃至容量Ｃｎのキャパシタを有する第ｎのサブメモリセル（ｎは二以上の自然数）で構成する。ここで、Ｃ１（：Ｃ２）：Ｃｎ＝１（：２）：２ｎ−１とすることで、メモリセルに保持される電位の組み合わせが２ｎ組でき、２ｎ値メモリセルを作製することができる。ただし、ｎの値が大きくなるとキャパシタの面積も大きくしなくてはならない。そのため、ｎの値が大きくなると小面積化には不利となることがある。また、電位の読み出しが困難になることがあるため、ｎを適切な範囲とすることが好ましい。例えば、ｎを２〜８、好ましくは３〜５とすればよい。
【００２２】
また、本発明の一態様は、サブメモリセルを重畳してメモリセルとすることができる。これは、酸化物半導体膜がスパッタリング法などで形成できるためである。サブメモリセルを重畳して設けることで小さな面積のメモリセルを作製でき、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。
【００２３】
または、メモリセルを重畳して設ける構成としても構わない。サブメモリセルのサイズはキャパシタの面積の寄与が大きい。最も容量の大きなキャパシタを有するサブメモリセル（最大サブメモリセルともいう。）と、最も容量の小さなキャパシタを有するサブメモリセル（最小サブメモリセルともいう。）とを重畳すると、２ｎ値メモリセルの面積は、最大サブメモリセルの大きさとなる。即ち、メモリセルを並べてモジュール化した際に、最大サブメモリセルの面積に応じた個数を集積することになる。また、サブメモリセルを同一層に配置してメモリセルを作製し、その後同じサイズのメモリセルを重畳することで、モジュール化した際にスペースの無駄が生じにくい構造となる。よって、単位面積あたりのメモリモジュールの記憶容量をさらに増加することができる。
【００２４】
また、本発明の一態様である半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、第１の選択トランジスタと、第２の選択トランジスタと、アンプと、第１の選択線と、第２の選択線と、サブビット線と、を有し、第１の選択トランジスタのゲートが第１の選択線と接続し、第１の選択トランジスタのソースまたはドレインの一方がビット線と接続し、第１の選択トランジスタのソースまたはドレインの他方がサブビット線に接続し、サブビット線を介して、第１の選択トランジスタと、各サブメモリセルにあるトランジスタのソースまたはドレインの一方、およびアンプの一端と、が接続し、アンプの他端が第２の選択トランジスタのソースまたはドレインの一方と接続し、第２の選択トランジスタのソースまたはドレインの他方がビット線と接続し、第２の選択トランジスタのゲートが第２の選択線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量がサブメモリセルごとに異なる。
【００２５】
従来のＤＲＡＭでは、読み出しの際、ビット線の寄生容量が上乗せされることによって、メモリセルのキャパシタに一定の容量が必要であった。本発明の一態様のように、サブビット線を各メモリセルに設けることで、読み出しの際のビット線の寄生容量の影響を低減することができる。即ち、多値化した際にデータの識別が容易になる。よって、メモリセルにおけるキャパシタの容量を一層低減することができる。
【発明の効果】
【００２６】
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させることができる。
【００２７】
また、リフレッシュの頻度を低減させることで、メモリモジュールの消費電力を低減することができる。
【図面の簡単な説明】
【００２８】
【図１】半導体記憶装置の例を示す回路図。
【図２】半導体記憶装置の書き込みを説明する回路図。
【図３】半導体記憶装置の書き込みおよび読み出しを説明する回路図。
【図４】半導体記憶装置の例を示す回路図。
【図５】半導体記憶装置のモジュール化の例を示す回路図。
【図６】半導体記憶装置のメモリセルの断面構造を説明する図。
【図７】半導体記憶装置のメモリモジュールの断面構造を説明する図。
【図８】半導体記憶装置のメモリモジュールの断面構造を説明する図。
【図９】半導体記憶装置のメモリセルの断面構造を説明する図。
【図１０】半導体記憶装置のメモリセルの断面構造を説明する図。
【図１１】従来の半導体記憶装置について説明する図。
【図１２】酸化物半導体の結晶構造を説明する図。
【図１３】酸化物半導体の結晶構造を説明する図。
【図１４】酸化物半導体の結晶構造を説明する図。
【図１５】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。
【図１６】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１９】計算に用いたトランジスタの断面構造を説明する図。
【図２０】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２１】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２２】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２３】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図２４】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２５】半導体装置の上面図および断面図。
【図２６】半導体装置の上面図および断面図。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３１】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３２】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００３３】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「第１の選択トランジスタＳＴｒ１＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」、「サブビット線ＳＢＬ＿ｎ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、「第１の選択トランジスタＳＴｒ１」、「ビット線ＢＬ」、「サブビット線ＳＢＬ」、または、単に「第１の選択トランジスタ」、「ビット線」、「サブビット線」というように表記することもある。
【００３４】
（実施の形態１）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について、図１を用いて説明する。
【００３５】
図１は、ビット線ＢＬと、ワード線ＷＬ＿１（、ＷＬ＿２）乃至ＷＬ＿ｎと、トランジスタＴｒ＿１（、Ｔｒ＿２乃至）Ｔｒ＿ｎと、キャパシタＣ＿１（、Ｃ＿２）乃至Ｃ＿ｎと、センスアンプＳＡｍｐと、を有するメモリセルの回路図である。
【００３６】
トランジスタＴｒ＿１のゲートはワード線ＷＬ＿１と接続し、トランジスタＴｒ＿１のソースまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒ＿１のソースまたはドレインの他方はキャパシタＣ＿１の一端と接続し、キャパシタＣ＿１の他端とＧＮＤが接続する。同様にトランジスタＴｒ＿２のゲートはワード線ＷＬ＿２と接続し、トランジスタＴｒ＿２のソースまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒ＿２のソースまたはドレインの他方はキャパシタＣ＿２の一端と接続し、キャパシタＣ＿２の他端とＧＮＤが接続する。同様にトランジスタＴｒ＿ｎのゲートはワード線ＷＬ＿ｎと接続し、トランジスタＴｒ＿ｎのソースまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒ＿ｎのソースまたはドレインの他方はキャパシタＣ＿ｎの一端と接続し、キャパシタＣ＿ｎの他端とＧＮＤが接続する。ビット線ＢＬはセンスアンプＳＡｍｐと接続する。なお、ＧＮＤに接続するとは、接地することをいう。
【００３７】
ここで、トランジスタと、キャパシタとを一つずつ接続した構成をサブメモリセルＳＣＬとする。具体的には、トランジスタＴｒ＿１およびキャパシタＣ＿１の構成をサブメモリセルＳＣＬ＿１、トランジスタＴｒ＿２およびキャパシタＣ＿２の構成をサブメモリセルＳＣＬ＿２、トランジスタＴｒ＿ｎおよびキャパシタＣ＿ｎの構成をサブメモリセルＳＣＬ＿ｎとする。
【００３８】
トランジスタＴｒ＿１（、Ｔｒ＿２）乃至Ｔｒ＿ｎには、オフ電流の小さいトランジスタを用いる。具体的には、高純度化された、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３ｅＶ以上の、酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などの半導体膜を活性層に用いたトランジスタとすればよい。前述の半導体膜はバンドギャップが大きく、不純物準位が少ないため、キャリアの再結合が少なく、オフ電流が小さい。
【００３９】
オフ電流の小さいトランジスタをサブメモリセルに用いることで、キャパシタに保持された電位の変動を抑制できる。そのため、電位の保持期間が延び、リフレッシュの頻度を低くしてもよくなるため、消費電力の低減が見込める。また、電位の変動が抑制できることによって、キャパシタの容量を小さくでき、メモリセルを小面積化することができる。
【００４０】
さらに、各サブメモリセルにおけるキャパシタの容量を調整することによって、保持される電位を複数持たせることができる。即ち多値化したメモリセルが作製できる。
【００４１】
例えば、容量をＣ＿１（：Ｃ＿２）：Ｃ＿ｎ＝１（：２）：２ｎ−１（ｎは二以上の自然数）とすることによって、電位の組み合わせを２ｎ個作ることができる。このとき、最も容量の小さいＣ＿１の容量が０．１ｆＦ以上１ｆＦ以下となるようにすればよい。ただし、ｎの値が大きくなるとキャパシタの面積も大きくしなくてはならない。そのため、ｎの値が大きくなると小面積化には不利となることがある。また、電位の読み出しが困難になることがあるため、ｎを適切な範囲とすることが好ましい。例えば、ｎを２〜８、好ましくは３〜５とすればよい。
【００４２】
例えば、ｎ＝３で、キャパシタＣ＿１の容量が１ｆＦ、キャパシタＣ＿２の容量は２ｆＦ、キャパシタＣ＿３の容量は４ｆＦのときの書き込みの方法について説明する。
【００４３】
各容量の書き込みは、独立して行うことができる。即ち、ビット線を所定の電位ＶＤＤ（キャパシタの充電に十分な電位）とし、書き込みを行うキャパシタを有するサブメモリセルに接続するワード線に、ＶＨを印加すればよい。本明細書において、ＶＨは、トランジスタのしきい値電圧（Ｖｔｈ）にＶＤＤを加えたよりも高い電圧をいう。表１に、各ワード線の電位とキャパシタの容量の組み合わせを示す。
【００４４】
【表１】
【００４５】
蓄積された電位をセンスアンプで検出することで、３ビット（８値）のデータの読み出しが可能となる。即ち、ｎ＝３とすることで、８値メモリセルを作製することができる。
【００４６】
従来のシリコンでなる半導体基板にチャネルが形成されるトランジスタでは、オフ電流が大きいため電位を保持することができずメモリセルの多値化は困難となるところ、オフ電流の小さなトランジスタを用いることでメモリセルの多値化を実現できる。
【００４７】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００４８】
（実施の形態２）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の実施の形態１と異なる例について、図４を用いて説明する。
【００４９】
図４は、ビット線ＢＬと、サブビット線ＳＢＬと、第１の選択線ＳＬ＿１と、第２の選択線ＳＬ＿２と、ワード線ＷＬ＿１（、ＷＬ＿２）乃至ＷＬ＿ｎと、第１の選択トランジスタＳＴｒ＿１と、第２の選択トランジスタＳＴｒ＿２と、トランジスタＴｒ＿１（、Ｔｒ＿２）乃至Ｔｒ＿ｎと、キャパシタＣ＿１（、Ｃ＿２）乃至Ｃ＿ｎと、アンプＡｍｐと、を有するメモリセルの回路図である。
【００５０】
トランジスタＴｒ＿１（、Ｔｒ＿２）乃至Ｔｒ＿ｎ、キャパシタＣ＿１（、Ｃ＿２）乃至Ｃ＿ｎ、ならびにサブメモリセルＳＣＬ＿１（、ＳＣＬ＿２）乃至ＳＣＬ＿ｎは、実施の形態１と同様の構成とすればよい。
【００５１】
第１の選択トランジスタＳＴｒ＿１のソースまたはドレインの一方はビット線ＢＬと接続し、第１の選択トランジスタＳＴｒ＿１のソースまたはドレインの他方はサブビット線ＳＢＬを介してトランジスタＴｒ＿１（、Ｔｒ＿２）乃至Ｔｒ＿ｎのソースまたはドレインの一方、ならびにアンプＡｍｐを介して第２の選択トランジスタＳＴｒ＿２のソースまたはドレインの一方と接続し、第２の選択トランジスタＳＴｒ＿２のソースまたはドレインの他方はビット線ＢＬと接続する。
【００５２】
サブビット線はビット線と比較して物理的距離を短くできるため、寄生容量を低減することができる。そのため、メモリセルの容量が小さくても、誤動作を起こさず信号を増幅でき、かつ増幅した信号をビット線に出力することができる。
【００５３】
そのため、実施の形態１よりもさらにサブメモリセルのキャパシタの容量を低減でき、メモリセルを小面積化できる。具体的には、キャパシタの容量は０．１ｆＦ以上１ｆＦ以下まで小さくすることができる。もちろん、キャパシタの容量を１ｆＦより大きくしても構わない。
【００５４】
また、１つのサブビット線に対し１つのアンプが接続するため、特にセンスアンプを設けなくとも電位の判別が可能となる。もちろん、実施の形態１と同様に、センスアンプを設ける構成としてもよい。
【００５５】
本実施の形態によって、電位の保持期間が延び、リフレッシュの頻度を低くしてもよいため、消費電力の低減が見込める。また、電位の変動が抑制できることに加えて、サブビット線を設けることによってキャパシタの容量を小さくでき、さらにメモリセルを小面積化することができる。
【００５６】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００５７】
（実施の形態３）
本実施の形態では、半導体記憶装置の例として、実施の形態１で示したメモリセルを用いたｎ行ｍ列（ｎ、ｍは３以上の自然数）のメモリモジュールについて、図５を用いて説明する。
【００５８】
図５は、ビット線ＢＬ＿１、ＢＬ＿２乃至ＢＬ＿ｍと、ワード線ＷＬ＿１、ＷＬ＿２乃至ＷＬ＿ｎと、トランジスタＴｒ＿１＿１乃至Ｔｒ＿ｍ＿ｎと、キャパシタＣ＿１＿１乃至Ｃ＿ｍ＿ｎと、センスアンプＳＡｍｐ＿１、ＳＡｍｐ＿２乃至ＳＡｍｐ＿ｍと、を有するメモリモジュールである。
【００５９】
各トランジスタ、各キャパシタ、各サブメモリセル（ＳＣＬ＿１＿１乃至ＳＣＬ＿ｍ＿ｎ）は、実施の形態１と同様の構成とすればよい。
【００６０】
メモリセルＣＬ＿１の構成を示す。トランジスタＴｒ＿１＿１のゲートはワード線ＷＬ＿１と接続し、トランジスタＴｒ＿１＿１のソースまたはドレインの一方はビット線ＢＬ＿１と接続し、トランジスタＴｒ＿１＿１のソースまたはドレインの他方はキャパシタＣ＿１＿１の一端と接続し、キャパシタＣ＿１＿１の他端とＧＮＤが接続する。同様にトランジスタＴｒ＿１＿２のゲートはワード線ＷＬ＿２と接続し、トランジスタＴｒ＿１＿２のソースまたはドレインの一方はビット線ＢＬ＿１と接続し、トランジスタＴｒ＿１＿２のソースまたはドレインの他方はキャパシタＣ＿１＿２の一端と接続し、キャパシタＣ＿１＿２の他端とＧＮＤが接続する。同様にトランジスタＴｒ＿１＿ｎのゲートはワード線ＷＬ＿ｎと接続し、トランジスタＴｒ＿１＿ｎのソースまたはドレインの一方はビット線ＢＬ＿１と接続し、トランジスタＴｒ＿１＿ｎのソースまたはドレインの他方はキャパシタＣ＿１＿ｎの一端と接続し、キャパシタＣ＿１＿ｎの他端とＧＮＤが接続する。ビット線ＢＬ＿１はセンスアンプＳＡｍｐ＿１と接続する。
【００６１】
メモリセルＣＬ＿２乃至ＣＬ＿ｍは、メモリセルＣＬ＿１とはビット線およびセンスアンプが異なる以外は同様に構成すればよい。即ち、メモリセルＣＬ＿２乃至ＣＬ＿ｍには、それぞれビット線ＢＬ＿２乃至ＢＬ＿ｍならびにセンスアンプＳＡｍｐ＿２乃至ＳＡｍｐ＿ｍを用いるが、同じ行のサブメモリセルはワード線を共有する。具体的には、１行目にあるトランジスタ（Ｔｒ＿１＿１、Ｔｒ＿２＿１乃至Ｔｒ＿ｍ＿１）のゲートにはワード線ＷＬ＿１を接続し、２行目にあるトランジスタ（Ｔｒ＿１＿２、Ｔｒ＿２＿２乃至Ｔｒ＿ｍ＿２）のゲートにはワード線ＷＬ＿２を接続し、ｎ行目にあるトランジスタ（Ｔｒ＿１＿ｎ、Ｔｒ＿２＿ｎ乃至Ｔｒ＿ｍ＿ｎ）のゲートにはワード線ＷＬ＿ｎを接続する。
【００６２】
このような構成とすることで、２ｎ値メモリセルをｍ個接続した大容量のメモリモジュールを作製することができる。
【００６３】
本実施の形態では、実施の形態１と同様の構成のメモリセルを複数接続する例を示したが、これに限定されるものではなく、実施の形態２で示したメモリセルを用いるなど、他の実施の形態と適宜組み合わせることができる。
【００６４】
（実施の形態４）
本実施の形態では、図６を用いて、半導体記憶装置であるメモリセルの作製方法の例を示す。
【００６５】
図６はサブメモリセル４１０、サブメモリセル４２０、サブメモリセル４３０を重畳して構成したメモリセルの断面図である。各サブメモリセルを重畳した構成とすることによって、メモリセルを小面積化することができる。なお、センスアンプ、アンプ、ビット線、ワード線は簡単のため省略する。
【００６６】
領域４００は、センスアンプやアンプなど（図示せず）を作製する領域で、シリコンウェハ４０１、シリコンウェハ４０１上のゲート絶縁膜４０４、ゲート絶縁膜４０４上の層間膜４０６などを含んで構成される。なお、領域４００は前述の構成に限定されるものではない。例えば、シリコンウェハの代わりにゲルマニウム基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などに代表される半導体基板を用いても構わない。
【００６７】
ゲート絶縁膜４０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、イットリア安定化ジルコニアなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。
【００６８】
層間膜４０６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。
【００６９】
領域４００の表面がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などによって平坦化されていると、サブメモリセルを重畳して形成しやすくなるため好ましい。
【００７０】
続いて、サブメモリセル４１０を作製する。サブメモリセル４１０は、トランジスタ４５１およびキャパシタ４６１で構成される。
【００７１】
トランジスタ４５１は、下地膜４１２と、下地膜４１２上の半導体膜４１５と、半導体膜４１５と一部が接する電極４１３および電極４１８と、半導体膜４１５と一部が接し、電極４１３および電極４１８を覆うゲート絶縁膜４１４と、ゲート絶縁膜４１４を介して半導体膜４１５上に設けられたゲート電極４１７と、で構成される。なお、トランジスタ４５１は、トップゲートトップコンタクト構造を採用しているが、これに限定されるものではなく、トップゲートボトムコンタクト構造、ボトムゲートトップコンタクト構造またはボトムゲートボトムコンタクト構造としても構わない。
【００７２】
下地膜４１２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。ただし、後述する半導体膜４１５が酸化物半導体膜である場合、加熱処理により酸素を放出する絶縁膜を２００ｎｍ以上、好ましくは３００ｎｍ以上形成するとよい。加熱処理により酸素を放出する絶縁膜には、例えば、スパッタリング法で形成した酸化シリコン膜などが挙げられる。加熱処理により酸素を放出する絶縁膜を下地膜に用いることで、酸化物半導体膜中の酸素欠損を埋めることができ、電気特性が良好で信頼性の高いトランジスタを作製することができる。
【００７３】
半導体膜４１５は、高純度化された、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３ｅＶ以上の半導体膜を用いる。例えば、酸化物半導体膜、炭化シリコン膜、窒化ガリウム膜などを用いればよい。
【００７４】
酸化物半導体膜を用いる場合、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む酸化物半導体膜を用いることが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００７５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【００７６】
例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いてもよい。また、上記の材料に酸化シリコンを含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００７７】
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜により形成してもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。また、酸化物半導体膜として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００７８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物半導体膜を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３もしくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物半導体膜を用いるとよい。
【００７９】
しかし、これらに限られず、酸化物半導体膜は、必要とする半導体特性（移動度、しきい値電圧など）に応じて適切な組成のものを用いればよい。また、酸化物半導体膜は、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。
【００８０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料でも、バルク内欠陥密度を低減することにより移動度を向上させることができる。
【００８１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物半導体材料の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物半導体材料の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物半導体材料でも同様である。
【００８２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する領域を含むように完全な非晶質でなくてもよい。
【００８３】
非晶質状態の酸化物半導体膜は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００８４】
また、結晶性を有する酸化物半導体膜を用いて作製したトランジスタでは、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば非晶質状態の酸化物半導体膜以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な被成膜面上に酸化物半導体膜を成膜することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の被成膜面上に成膜するとよい。
【００８５】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００８６】
【数１】
【００８７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００８８】
酸化物半導体膜は、スパッタリング法、ＰＬＤ法、スプレー法などで形成することができる。
【００８９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなるターゲットを用いてスパッタリング法により成膜することができる。
【００９０】
特に、スパッタリング法を用いて、高純度で欠陥の少ない酸化物半導体膜を形成する場合、成膜中の酸素分圧を１０％以上にすることが好ましい。また、成膜温度を２００℃以上４５０℃以下とすることで、膜中の不純物（水素など）濃度を低減できる。
【００９１】
さらに、成膜後に熱処理を行うことで、より高純度で欠陥の少ない酸化物半導体膜を形成できる。具体的には、温度を１５０℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下、高純度化された窒素、酸素、希ガスまたはこれらの混合雰囲気で６ｍｉｎ以上２４時間以下の熱処理を行えばよい。処理時間は２４時間より長くなっても構わないが、時間を長くしすぎるとその費用対効果は小さくなる。
【００９２】
電極４１３および電極４１８は、同一層で形成すればよい。材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンの単体金属、合金または金属窒化物を用いればよい。
【００９３】
または、電極４１３および電極４１８の材料として、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても構わない。
【００９４】
または、電極４１３および電極４１８は、前述の材料を積層した構成としても構わない。
【００９５】
ゲート絶縁膜４１４は、ゲート絶縁膜４０４と同様の構成とすればよい。
【００９６】
ゲート電極４１７は、電極４１３および電極４１８と同様の構成とすればよい。
【００９７】
キャパシタ４６１は、電極４１３と、電極４１３を覆うゲート絶縁膜４１４と、ゲート電極と同一層で形成される容量配線４１９で構成される。即ち、本実施の形態ではゲート絶縁膜がキャパシタ用絶縁膜を兼ねる構成となっている。そのため、改めてキャパシタ用絶縁膜を形成する必要がなく、工程を簡略化できる。もちろん、本発明はこれに限定されて解釈されるものではなく、ゲート絶縁膜とは別にキャパシタ用絶縁膜を形成しても構わない。
【００９８】
ここで、容量配線４１９と電極４１３とに挟まれるゲート絶縁膜４１４の面積およびゲート絶縁膜４１４の厚さによってキャパシタ４６１の容量が決まる。ゲート絶縁膜４１４は、薄すぎるとキャパシタ４６１の電荷をリークしてしまう恐れがある。また、厚すぎるとトランジスタ４５０の電気特性の悪化および信頼性の低下が懸念されるため、５ｎｍ以上１００ｎｍ以下とする。好ましくは１０ｎｍ以上３０ｎｍ以下とする。ゲート絶縁膜４１４の厚さが小さいほど単位面積あたりの容量を大きくできるため、メモリセルを小面積化することができる。また、ゲート絶縁膜４１４に比誘電率の高い（Ｈｉｇｈ−ｋ）材料を用いることでも、メモリセルを小面積化できる。
【００９９】
サブメモリセル４１０は、トランジスタ４５１およびキャパシタ４６１を覆う層間膜４１６を有する。
【０１００】
層間膜４１６の表面がＣＭＰなどによって平坦化されていると、サブメモリセルを重畳して形成しやすくなるため好ましい。
【０１０１】
サブメモリセル４２０およびサブメモリセル４３０もサブメモリセル４１０と同様の構成とすればよい。
【０１０２】
ここで、サブメモリセル４２０およびサブメモリセル４３０にあるキャパシタ４６２およびキャパシタ４６３の容量は、それぞれキャパシタ４６１の容量の２倍および４倍とすればよい。そのためには、例えば、キャパシタ４６２およびキャパシタ４６３の面積を、キャパシタ４６１の面積の２倍および４倍とすればよい。なお、キャパシタ４６２およびキャパシタ４６３の面積を変更するには、それぞれ容量配線４２９および容量配線４３９の面積を変更すればよい。または、サブメモリセル４２０およびサブメモリセル４３０のゲート絶縁膜の厚さを、ゲート絶縁膜４１４の２分の１および４分の１としても構わない。または、ゲート絶縁膜の比誘電率と厚さを適宜組み合わせて容量値を制御しても構わない。もちろん、キャパシタ用絶縁膜を別途設ける構成の場合も同様である。
【０１０３】
本実施の形態では、サブメモリセルを３層重畳する構成としたが、３層に限定されて解釈されるものではなく、４層以上のサブメモリセルを重畳しても構わない。
【０１０４】
このような構成とすることで、メモリセルの小面積化が可能となる。そのため、本実施の形態で示したメモリセルを複数用いることで、単位面積あたりの記憶容量の大きなメモリモジュールを作製することができる。
【０１０５】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１０６】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態３に示した半導体記憶装置であるメモリセルの作製方法について、実施の形態４と異なる例を示す。
【０１０７】
本実施の形態では、サブメモリセルを同一層に作製し、一つのメモリセルとする構成について説明する。
【０１０８】
サブメモリセルを同一層で作製することによって、メモリモジュールのさらなる小面積化が可能となる。
【０１０９】
図７は、実施の形態４で作製したメモリセル（メモリセル５８１、メモリセル５８２およびメモリセル５８３）を３列並べて作製したメモリモジュールの断面図の例である。
【０１１０】
なお、サブメモリセル４１０、サブメモリセル４２０およびサブメモリセル４３０の構成については、実施の形態４で示しているため省略する。
【０１１１】
領域５９０で例示したように、この構成ではメモリセル間に使われていないスペースが生じることがわかる。これは、キャパシタ４６１の容量（Ｃ１）、キャパシタ４６２の容量（Ｃ２）およびキャパシタ４６３の容量（Ｃ３）の関係をＣ１：Ｃ２：Ｃ３＝１：２：４にするために容量配線の面積を調整しているためである。即ち、容量配線４１９、容量配線４２９および容量配線４３９の面積を変化させていることによる。
【０１１２】
図８は、サブメモリセル４１０、サブメモリセル４２０およびサブメモリセル４３０を同一層として作製したメモリセル（メモリセル５７１、メモリセル５７２およびメモリセル５７３）を、３段重畳して作製したメモリモジュールの断面図の例である。
【０１１３】
メモリモジュールを図８に示す構成とすることによって、図７の領域５９０に示したようなスペースが小さくでき、より小面積化したメモリモジュールを作製することができる。
【０１１４】
本実施の形態では、特にメモリセルを３つ有するメモリモジュールの例を用いて説明したが、これに限定されるものではなく、メモリセルを４つ以上有するメモリモジュールの構成としても構わない。もちろん、メモリセルが２つの構成としても構わない。
【０１１５】
また、例えば本実施の形態のようにメモリモジュールを作製し、それを同一層に幾つも並べることができる。即ち、２ｎ値メモリセルを複数有する構成にすることができる。
【０１１６】
このような構成とすることで、メモリモジュールの小面積化が可能となる。そのため、単位面積あたりの記憶容量の大きなメモリモジュールを作製することができる。
【０１１７】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１１８】
（実施の形態６）
本実施の形態では、キャパシタの一つを領域４００に設けた例について説明する。
【０１１９】
キャパシタを領域４００に設けることで、最大サブメモリセルのサイズを縮小でき、メモリセル全体でも小面積化できる。
【０１２０】
シリコンウェハに凹部または凸部を形成し、該凹部または凸部にキャパシタを形成することで、シリコンウェハの単位面積あたりの容量を大きくすることができる。この構造は、トレンチ構造ともいう。
【０１２１】
図９は、シリコンウェハ４０１に凹部を形成し、該凹部に重畳してキャパシタ６６３を形成したメモリモジュールの断面図である。なお、キャパシタ６６３は、サブメモリセル６３０のキャパシタとして機能する。
【０１２２】
サブメモリセル６３０は、トランジスタ６５１を有する。トランジスタ６５１は、実施の形態４で示したトランジスタ４５１と同様の構成とすればよい。
【０１２３】
領域４００において、シリコンウェハ４０１には、キャパシタ４６１およびキャパシタ４６２の容量を考慮して、キャパシタ６６３が必要な容量を持つように凹部を形成する。なお、凹部の形状は図９に示した形状に限定されない。例えば、凹部の中に別の凹部を設ける構造や、凹部の中に凸部を設ける構造や、これらを組み合わせた構造にしても構わない。
【０１２４】
また、ゲート絶縁膜４０４は、キャパシタ６６３の容量層として機能する。ゲート絶縁膜４０４を容量層に用いた例について示しているが、別途キャパシタ用絶縁膜を設ける構成としても構わない。
【０１２５】
キャパシタ６６３は、サブメモリセル６３０のキャパシタであるため、トランジスタ６５１のソース電極またはドレイン電極とコンタクトホールを介して接続される。
【０１２６】
電極６０３は、領域４００に設けられるセンスアンプなどに用いられるトランジスタの電極と同一層としても構わない。容量配線６０９についても同様である。
【０１２７】
電極６０３および容量配線６０９は、実施の形態４で示した電極４１３および電極４１８と同様の構成とすればよい。
【０１２８】
シリコンウェハ４０１に凹部を形成することによって、電極６０３の表面積が増し、電極６０３と容量配線６０９を用いたキャパシタ６６３の容量を増大させることができる。そのため、同じ記憶容量のメモリセルをさらに小面積で作製することができる。
【０１２９】
図１０は、シリコンウェハ４０１に凸部６４０を形成し、キャパシタ６６４を形成したメモリモジュールの断面図である。なお、キャパシタ６６４は、サブメモリセル６３０のキャパシタとして機能する。
【０１３０】
領域４００において、シリコンウェハ４０１には、キャパシタ４６１およびキャパシタ４６２の容量を考慮して、キャパシタ６６４が必要な容量を持つように凸部６４０を形成する。なお、凸部の形状は図１０に示した形状に限定されない。例えば、凸部の中に凹部を設ける構造や、凸部の中に別の凸部を設ける構造や、これらを組み合わせた構造にしても構わない。
【０１３１】
シリコンウェハ４０１に凸部６４０を形成することによって、電極６０３の表面積が増し、電極６０３と容量配線６０９を用いたキャパシタ６６４の容量を増大していることがわかる。そのため、同じ記憶容量のメモリセルをさらに小面積で作製することができる。
【０１３２】
なお、ゲート絶縁膜４０４を容量層に用いた例について示しているが、別途キャパシタ用絶縁膜を設ける構成としても構わない。
【０１３３】
また、図示しないが、シリコンウェハ４０１の代わりに炭化シリコン基板や窒化ガリウム基板を用いる場合、領域４００にトランジスタ６５１を設ける構成としても構わない。炭化シリコンおよび窒化ガリウムは、バンドギャップが大きいためオフ電流が低く、キャパシタの電位を十分保持することができる。領域４００にトランジスタを設ける構成とすることによって、さらに領域４００にもサブメモリセルを作製することができるため、記憶容量の大きなメモリセルを作製することができて好ましい。
【０１３４】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３５】
（実施の形態７）
本実施の形態では、本発明の一態様を用いた半導体記憶装置の動作の例について説明する。
【０１３６】
図２および図３は、３ビットのメモリセルを二つ（ＣＬ＿１、ＣＬ＿２）有する半導体記憶装置である。メモリセルＣＬ＿１は、実施の形態１と同様の構成のサブメモリセルを三つ（ＳＣＬ＿１＿１、ＳＣＬ＿１＿２およびＳＣＬ＿１＿３）有する。また、メモリセルＣＬ＿２は、実施の形態１と同様の構成のサブメモリセルを三つ（ＳＣＬ＿２＿１、ＳＣＬ＿２＿２およびＳＣＬ＿２＿３）有する。サブメモリセルＳＣＬ＿１＿１とサブメモリセルＳＣＬ＿２＿１のトランジスタのゲートはワード線ＷＬ＿１と接続し、サブメモリセルＳＣＬ＿１＿２とサブメモリセルＳＣＬ＿２＿２のトランジスタのゲートはワード線ＷＬ＿２と接続し、サブメモリセルＳＣＬ＿１＿３とサブメモリセルＳＣＬ＿２＿３のトランジスタのゲートはワード線ＷＬ＿３と接続する。サブメモリセルＳＣＬ＿１＿１、ＳＣＬ＿１＿２およびＳＣＬ＿１＿３はビット線ＢＬ＿１と接続し、サブメモリセルＳＣＬ＿２＿１、ＳＣＬ＿２＿２およびＳＣＬ＿２＿３はビット線ＢＬ＿２と接続する。図示しないが、ビット線ＢＬ＿１およびＢＬ＿２は、センスアンプに接続する。
【０１３７】
ここで、メモリセルＣＬ＿１、ＣＬ＿２に、それぞれｄａｔａ５、ｄａｔａ３の書き込みおよび読み出しを行う動作について説明する。
【０１３８】
まずは、ワード線ＷＬ＿１をＶＨ、ワード線ＷＬ＿２およびＷＬ＿３をＧＮＤとして、ビット線ＢＬ＿１およびＢＬ＿２をＶＤＤとする。これにより、サブメモリセルＳＣＬ＿１＿１およびＳＣＬ＿２＿１はｄａｔａ１となる（図２（Ａ）参照。）。
【０１３９】
続いて、ワード線ＷＬ＿２をＶＨ、ワード線ＷＬ＿１およびＷＬ＿３をＧＮＤとして、ビット線ＢＬ＿１をＧＮＤ、ビット線ＢＬ＿２をＶＤＤとする。これにより、サブメモリセルＳＣＬ＿１＿２はｄａｔａ０となり、サブメモリセルＳＣＬ＿２＿２はｄａｔａ１となる（図２（Ｂ）参照。）。
【０１４０】
続いて、ワード線ＷＬ＿３をＶＨ、ワード線ＷＬ＿１およびＷＬ＿２をＧＮＤとして、ビット線ＢＬ＿１をＶＤＤ、ビット線ＢＬ＿２をＧＮＤとする。これにより、サブメモリセルＳＣＬ＿１＿３はｄａｔａ１となり、サブメモリセルＳＣＬ＿２＿３はｄａｔａ０となる（図３（Ａ）参照。）。
【０１４１】
以上によって、メモリセルＣＬ＿１、ＣＬ＿２に、それぞれｄａｔａＣＬ＿１（ｄａｔａ５）、ｄａｔａＣＬ＿２（ｄａｔａ３）の書き込みを行うことができる。なお、ここでは行ごとにデータを書き込む方法を示したが、これに限定されず、サブメモリセルごとにデータを書き込む方法を採っても構わない。
【０１４２】
読み出しには、まず、ビット線ＢＬ＿１およびＢＬ＿２を適切な電位にする。
【０１４３】
続いて、ワード線ＷＬ＿１、ＷＬ＿２およびＷＬ＿３をＶＨとする（図３（Ｂ）参照。）。これにより、ビット線ＢＬ＿１およびＢＬ＿２の電位が、書き込まれたデータによりそれぞれｄａｔａＣＬ＿１およびｄａｔａＣＬ＿２に変動する。この電位をセンスアンプで読み取り、３ビットのデータを２つ出力することができる。なお、ここでは行ごとにデータを読み出す方法を示したが、これに限定されず、サブメモリセルごとにデータを読み出す方法を採っても構わない。
【０１４４】
（実施の形態８）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０１４５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０１４６】
ＣＡＡＣを含む酸化物は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１４７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを含む酸化物を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを含む酸化物を支持する基板面、ＣＡＡＣを含む酸化物の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを含む酸化物を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを含む酸化物を支持する基板面、ＣＡＡＣを含む酸化物の表面などに垂直な方向）を向いていてもよい。
【０１４８】
ＣＡＡＣを含む酸化物は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１４９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１５０】
ＣＡＡＣの結晶構造の一例について図１２乃至図１４を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１５１】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
【０１５２】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。
【０１５３】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
【０１５４】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
【０１５５】
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループは電荷が−１となる。
【０１５６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１５７】
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１２（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１５８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１５９】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１６０】
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１６１】
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６３】
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
【０１６５】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１６６】
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６７】
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１６９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１７０】
（実施の形態９）
本実施の形態では、酸化物半導体膜を用いたトランジスタの電界効果移動度に関して説明する。
【０１７１】
酸化物半導体膜に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１７２】
本来の電界効果移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、以下の式で表現できる。
【０１７３】
【数２】
【０１７４】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０１７５】
【数３】
【０１７６】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０１７７】
【数４】
【０１７８】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０１７９】
【数５】
【０１８０】
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＶｇ−Ｉｄ特性から、欠陥密度を評価できる。酸化物半導体膜としては、Ｉｎ、ＳｎおよびＺｎが、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１８１】
このようにして求めた欠陥密度などをもとに式（２）および式（３）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いたトランジスタで測定される電界効果移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体とゲート絶縁膜との界面の欠陥が無い酸化物半導体膜を用いたトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１８２】
ただし、半導体内部に欠陥がなくても、半導体とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、以下の式で表される。
【０１８３】
【数６】
【０１８４】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（６）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０１８５】
半導体内部の欠陥が無い理想的な酸化物半導体膜をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図１５に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体膜のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１８６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとした。また、ゲート絶縁膜の厚さを１００ｎｍ、比誘電率を４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１８７】
図１５に示すように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ２／Ｖｓ以上のピーク値が得られるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度が低下する。なお、界面散乱の影響を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が好ましい。
【０１８８】
このような理想的な酸化物半導体膜を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１６乃至図１８に示す。なお、計算に用いたトランジスタの断面構造を図１９に示す。図１９に示すトランジスタは酸化物半導体膜にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１８９】
図１９（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性である半導体領域１１０３ｂと、ゲート１１０５を有する。ゲート１１０５の幅を３３ｎｍとする。
【０１９０】
ゲート１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、また、ゲート１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ、ゲート１１０５の上部には、ゲート１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１９１】
図１９（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた半導体領域１１０３ｂと、幅３３ｎｍのゲート１１０５とゲート絶縁膜１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図１９（Ａ）に示すトランジスタと同じである。
【０１９２】
図１９（Ａ）に示すトランジスタと図１９（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図１９（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図１９（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、図１９（Ｂ）に示す半導体層において半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。
【０１９３】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１６は、図１９（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１９４】
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子などで必要とされる１０μＡを超えることが示された。
【０１９５】
図１７は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。
【０１９６】
また、図１８は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０１９７】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０１９８】
なお、電界効果移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６０ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子などで必要とされる１０μＡを超えることが示された。
【０１９９】
（実施の形態１０）
本実施の形態では、酸化物半導体膜を用いたトランジスタの例について説明する。
【０２００】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタは、該酸化物半導体膜を成膜する際に基板を加熱して成膜すること、または酸化物半導体膜を成膜した後に熱処理を行うことで良好な特性を得ることができる。
【０２０１】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。ここで、ノーマリ・オフ化させるとは、しきい値電圧をプラス方向へシフトさせることをいう。
【０２０２】
例えば、図２０（Ａ）乃至図２０（Ｃ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタの特性である。なお測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであり、厚さ１００ｎｍのゲート絶縁膜を用いている。なお、Ｖｄは１０Ｖとした。
【０２０３】
図２０（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜すると電界効果移動度を向上させることが可能となる。図２０（Ｂ）は基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓが得られている。
【０２０４】
電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜した後に熱処理をすることによって、さらに高めることができる。図２０（Ｃ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜をスパッタリング法により２００℃で成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓが得られている。
【０２０５】
基板を意図的に加熱することで成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素、水酸基、水分などを放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体膜は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
【０２０６】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜に酸素イオンを注入し、熱処理により該酸化物半導体膜に含まれる水素、水酸基、水分などを放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体膜を結晶化させてもよい。このような結晶化または再結晶化の処理により結晶性のよい非単結晶酸化物半導体膜を得ることができる。
【０２０７】
基板を意図的に加熱して成膜することおよび／または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで成膜されたＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２０（Ａ）と図２０（Ｂ）との対比からも確認することができる。
【０２０８】
なお、しきい値電圧はＩｎ、ＳｎおよびＺｎの組成比を変えることによっても制御することが可能であり、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３［原子数比］とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットをＩｎ：Ｓｎ：Ｚｎ＝２：１：３［原子数比］とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２０９】
意図的な基板加熱温度または熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温での成膜、または熱処理によりトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２１０】
また、意図的に基板を加熱した成膜および／または成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０２１１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素などの不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【０２１２】
酸化物半導体膜中、および酸化物半導体膜と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体膜中に酸素を過剰に含ませることで、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪みなどを与えることなく酸化物半導体膜中に含ませることができる。
【０２１３】
また、熱処理によって酸化物半導体膜の一部に結晶領域が含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、原子数比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２１４】
実際に、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２１５】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２１６】
脱水素化処理済みの石英基板上にＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を１００ｎｍの厚さで成膜した。
【０２１７】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２１８】
次に、試料Ａと同様の方法で作製した試料に対し熱処理を６５０℃の温度で行った。熱処理は、はじめに窒素雰囲気で１時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２１９】
図２１に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２２０】
このように、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は成膜時に意図的に加熱することおよび／または成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２２１】
この基板加熱や熱処理は、酸化物半導体膜にとって悪性の不純物である水素、水酸基、水分などを膜中に含ませないようにすること、または膜中から除去する作用がある。すなわち、酸化物半導体膜中でドナー不純物となる水素、水酸基、水分などを除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体膜が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２２２】
図２２に、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２２３】
具体的には、図２２に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、シリコンを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０２２４】
もっとも、酸化物半導体膜の成膜時に水素、水酸基、水分などが膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、成膜に用いるガスの高純度化を図ることが好ましい。例えば、成膜に用いるガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素、水酸基、水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は熱処理によって膜中の水分を除去することができるが、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２２５】
また、酸化物半導体膜成膜後に６５０℃の熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気特性の関係について評価した。
【０２２６】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で電気特性の測定を行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２２７】
図２３に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２４（Ａ）に基板温度としきい値電圧の関係を、図２４（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０２２８】
図２４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２２９】
また、図２４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気特性の変動が小さいことがわかる。
【０２３０】
上記のようなＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気特性を確保することができる。このような特性であれば、シリコン半導体で作られる集積回路の中に酸化物半導体膜を用いたトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
＜作製例１＞
本作製例では、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタの一例について、図２５などを用いて説明する。
【０２３１】
図２５は、トップゲート・トップコンタクト構造であるトランジスタの上面図および断面図の一例である。図２５（Ａ）にトランジスタの上面図を示す。また、図２５（Ｂ）は図２５（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
【０２３２】
図２５（Ｂ）に示すトランジスタは、基板１５００と、基板１５００上に設けられた下地絶縁膜１５０２と、下地絶縁膜１５０２の周辺に設けられた保護絶縁膜１５０４と、下地絶縁膜１５０２および保護絶縁膜１５０４上に設けられた高抵抗領域１５０６ａおよび低抵抗領域１５０６ｂを有する酸化物半導体膜１５０６と、酸化物半導体膜１５０６上に設けられたゲート絶縁膜１５０８と、ゲート絶縁膜１５０８を介して酸化物半導体膜１５０６と重畳して設けられたゲート電極１５１０と、ゲート電極１５１０の側面と接して設けられた側壁絶縁膜１５１２と、少なくとも低抵抗領域１５０６ｂと接して設けられた一対の電極１５１４と、少なくとも酸化物半導体膜１５０６、ゲート電極１５１０および一対の電極１５１４を覆って設けられた層間絶縁膜１５１６と、層間絶縁膜１５１６に設けられた開口部を介して少なくとも一対の電極１５１４の一方と接続して設けられた配線１５１８と、を有する。
【０２３３】
なお、図示しないが、層間絶縁膜１５１６および配線１５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０２３４】
＜作製例２＞
本作製例では、上記作製例１とは異なるＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を用いたトランジスタの他の一例について示す。
【０２３５】
図２６は、本作製例で作製したトランジスタの構造を示す上面図および断面図である。図２６（Ａ）はトランジスタの上面図である。また、図２６（Ｂ）は図２６（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０２３６】
図２６（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁膜１６０２と、下地絶縁膜１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対の電極１６１４上に設けられたゲート絶縁膜１６０８と、ゲート絶縁膜１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁膜１６０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
【０２３７】
基板１６００としてはガラス基板を、下地絶縁膜１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁膜１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いた。
【０２３８】
なお、図２６（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０２３９】
４００ 領域
４０１ シリコンウェハ
４０４ ゲート絶縁膜
４０６ 層間膜
４１０ サブメモリセル
４１２ 下地膜
４１３ 電極
４１４ ゲート絶縁膜
４１５ 半導体膜
４１６ 層間膜
４１７ ゲート電極
４１８ 電極
４１９ 容量配線
４２０ サブメモリセル
４２９ 容量配線
４３０ サブメモリセル
４３９ 容量配線
４５０ トランジスタ
４５１ トランジスタ
４６１ キャパシタ
４６２ キャパシタ
４６３ キャパシタ
５７１ メモリセル
５７２ メモリセル
５７３ メモリセル
５８１ メモリセル
５８２ メモリセル
５８３ メモリセル
５９０ 領域
６０３ 電極
６０９ 容量配線
６３０ サブメモリセル
６４０ 凸部
６５１ トランジスタ
６６３ キャパシタ
６６４ キャパシタ
１１０１ 下地絶縁層
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート
１１０６ａ 側壁絶縁物
１１０６ｂ 側壁絶縁物
１１０７ 絶縁物
１１０８ａ ソース
１１０８ｂ ドレイン
１５００ 基板
１５０２ 下地絶縁膜
１５０４ 保護絶縁膜
１５０６ 酸化物半導体膜
１５０６ａ 高抵抗領域
１５０６ｂ 低抵抗領域
１５０８ ゲート絶縁膜
１５１０ ゲート電極
１５１２ 側壁絶縁膜
１５１４ 一対の電極
１５１６ 層間絶縁膜
１５１８ 配線
１６００ 基板
１６０２ 下地絶縁膜
１６０６ 酸化物半導体膜
１６０８ ゲート絶縁膜
１６１０ ゲート電極
１６１４ 一対の電極
１６１６ 層間絶縁膜
１６１８ 配線
１６２０ 保護膜
【特許請求の範囲】
【請求項１】
ビット線と、二以上のワード線と、トランジスタおよびキャパシタを有するサブメモリセルを二以上有するメモリセルと、を有し、
前記トランジスタのソースまたはドレインの一方が前記ビット線と電気的に接続し、
前記トランジスタのソースまたはドレインの他方が前記キャパシタと電気的に接続し、
前記トランジスタのゲートが二以上の前記ワード線の一と電気的に接続し、
二以上の前記サブメモリセルが有する前記キャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。
【請求項２】
ビット線と、二以上のワード線と、トランジスタおよびキャパシタを有するサブメモリセルを二以上有するメモリセルと、第１の選択トランジスタと、第２の選択トランジスタと、アンプと、第１の選択線と、第２の選択線と、サブビット線と、を有し、
前記第１の選択トランジスタのゲートが前記第１の選択線と電気的に接続し、
前記第１の選択トランジスタのソースまたはドレインの一方が前記ビット線と電気的に接続し、
前記第１の選択トランジスタのソースまたはドレインの他方が前記サブビット線に電気的に接続し、
前記サブビット線を介して、前記第１の選択トランジスタと、前記サブメモリセルを有する前記トランジスタのソースまたはドレインの一方、および前記アンプの一端と、が電気的に接続し、
前記アンプの他端が前記第２の選択トランジスタのソースまたはドレインの一方と電気的に接続し、
前記第２の選択トランジスタのソースまたはドレインの他方が前記ビット線と電気的に接続し、
前記第２の選択トランジスタのゲートが前記第２の選択線と電気的に接続し、
前記トランジスタのソースまたはドレインの他方が前記キャパシタと電気的に接続し、
前記トランジスタのゲートが二以上の前記ワード線の一と電気的に接続し、
二以上の前記サブメモリセルが有する前記キャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２において、
ｎ行目のサブメモリセルにある前記キャパシタの容量が、二以上の前記キャパシタのうち最も容量の小さいキャパシタの容量の２ｎ−１倍（ｎは自然数）であることを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記最も容量の小さいキャパシタの容量が０．１ｆＦ以上１ｆＦ以下であることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記トランジスタの活性層は酸化物半導体を有することを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
二以上の前記サブメモリセルが重畳して設けられることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至請求項５のいずれか一において、
前記メモリセルと、前記メモリセルと同様の機能を有する他のメモリセルと、が重畳して設けられることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記サブメモリセルがＤＲＡＭを有することを特徴とする半導体記憶装置。
【請求項１】
ビット線と、二以上のワード線と、トランジスタおよびキャパシタを有するサブメモリセルを二以上有するメモリセルと、を有し、
前記トランジスタのソースまたはドレインの一方が前記ビット線と電気的に接続し、
前記トランジスタのソースまたはドレインの他方が前記キャパシタと電気的に接続し、
前記トランジスタのゲートが二以上の前記ワード線の一と電気的に接続し、
二以上の前記サブメモリセルが有する前記キャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。
【請求項２】
ビット線と、二以上のワード線と、トランジスタおよびキャパシタを有するサブメモリセルを二以上有するメモリセルと、第１の選択トランジスタと、第２の選択トランジスタと、アンプと、第１の選択線と、第２の選択線と、サブビット線と、を有し、
前記第１の選択トランジスタのゲートが前記第１の選択線と電気的に接続し、
前記第１の選択トランジスタのソースまたはドレインの一方が前記ビット線と電気的に接続し、
前記第１の選択トランジスタのソースまたはドレインの他方が前記サブビット線に電気的に接続し、
前記サブビット線を介して、前記第１の選択トランジスタと、前記サブメモリセルを有する前記トランジスタのソースまたはドレインの一方、および前記アンプの一端と、が電気的に接続し、
前記アンプの他端が前記第２の選択トランジスタのソースまたはドレインの一方と電気的に接続し、
前記第２の選択トランジスタのソースまたはドレインの他方が前記ビット線と電気的に接続し、
前記第２の選択トランジスタのゲートが前記第２の選択線と電気的に接続し、
前記トランジスタのソースまたはドレインの他方が前記キャパシタと電気的に接続し、
前記トランジスタのゲートが二以上の前記ワード線の一と電気的に接続し、
二以上の前記サブメモリセルが有する前記キャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２において、
ｎ行目のサブメモリセルにある前記キャパシタの容量が、二以上の前記キャパシタのうち最も容量の小さいキャパシタの容量の２ｎ−１倍（ｎは自然数）であることを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記最も容量の小さいキャパシタの容量が０．１ｆＦ以上１ｆＦ以下であることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記トランジスタの活性層は酸化物半導体を有することを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
二以上の前記サブメモリセルが重畳して設けられることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至請求項５のいずれか一において、
前記メモリセルと、前記メモリセルと同様の機能を有する他のメモリセルと、が重畳して設けられることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記サブメモリセルがＤＲＡＭを有することを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図１３】
【図１４】
【公開番号】特開２０１３−８９３６（Ｐ２０１３−８９３６Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−２３５７０６（Ｐ２０１１−２３５７０６）
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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