【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。メモリブロックＭＢ＿ｎ＿ｍはサブビット線ＳＢＬ＿ｎ＿ｍと書き込みスイッチと複数のメモリセルを有する。サブビット線ＳＢＬ＿ｎ＿ｍと隣接するサブビット線ＳＢＬ＿ｎ＋１＿ｍは２つのインバータと２つの選択スイッチよりなる増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍに接続し、増幅回路は選択スイッチによりその回路構成を変更できる。また、増幅回路は読み出しスイッチを介してビット線ＢＬ＿ｍに接続する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。第ｎ行のメモリブロックはサブビット線ＳＢＬ＿ｎ＿ｍと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線ＳＢＬ＿ｎ＿ｍに接続する。さらに第ｎ行のメモリブロックは書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、また、読み出しトランジスタＲＴｒ＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの電位変動を増幅回路ＡＭＰ＿ｎ＿ｍで増幅する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。 （もっと読む）

【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）

【課題】電力の供給がない状況でもデータの保持が可能、かつ書き込み回数にも制限がない、新たな構造の半導体記憶装置を提供する。また、単位面積あたりの記憶容量を増加させる。
【解決手段】一対の電極と、一対の電極の側壁と接して設けられた絶縁膜と、該絶縁膜を介して一対の電極間に設けられ、一対の電極の上面の高さよりも上面の高さの低い第１のゲート電極と、第１のゲート電極上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜および一対の電極と接して設けられた酸化物半導体膜と、少なくとも酸化物半導体膜上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜を介して酸化物半導体膜上に設けられた第２のゲート電極と、を有する第１のトランジスタと、一対の電極の一方を介して第１のトランジスタと接続されるキャパシタと、を有し、該キャパシタに保持される電位に応じてデータが記憶されるメモリセルからなる半導体記憶装置である。 （もっと読む）

【課題】回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える技術を提供する。
【解決手段】第１のビットライン（ＢＬ）に接続された出力と第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力と、第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータと、第１のビットラインおよび第２のビットラインをそれぞれ第１のグローバルビットラインおよび第２のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、それぞれのＣＭＯＳインバータはプルアップトランジスタＭ２１、Ｍ２２およびプルダウントランジスタＭ３１、Ｍ３２を備え、パスゲートトランジスタは、プルアップトランジスタ又はプルダウントランジスタによって構成される。 （もっと読む）

【課題】ＤＲＡＭに必要なキャパシタの容量を低減し、高度に集積化したＤＲＡＭを提供する。
【解決手段】分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のＤＲＡＭの１／１０以下とすることができる。このため、スタック型キャパシタであっても、その高さを従来のものの１／１０以下とできるので、その上にビット線を設けることも容易となる。また、セルトランジスタの構造を特殊なものとすることでメモリセルあたりの面積を４Ｆ^２とできる。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなる。
【解決手段】１つのビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと４乃至６４個のメモリセル（ＣＬ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ１＿ｎ＿ｍとＳＴｒ２＿ｎ＿ｍを有し、また、選択トランジスタＳＴｒ２＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線に出力できる。 （もっと読む）

【課題】消費電力の少ない新規の半導体メモリ装置を提供する
【解決手段】書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートとキャパシタＣＳ＿ｎ＿ｍの一方の電極を接続し、書き込みトランジスタＷＴｒ＿ｎ＿ｍのゲートとドレインを、それぞれ書き込みワード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍに、キャパシタＣＳ＿ｎ＿ｍの他方の電極を読み出しワード線ＲＷＬ＿ｎに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインを読み出しビット線ＲＢＬ＿ｍに接続した構造とする。ここで、読み出しビット線ＲＢＬ＿ｍの電位はフリップフロップ回路ＦＦ＿ｍのような反転増幅回路に入力され、反転増幅回路によって反転された電位が書き込みビット線ＷＢＬ＿ｍに出力される構造とする。 （もっと読む）

【課題】従来の半導体装置は、チップ面積を抑制しながら内部電源電圧の変動を抑制することができなかった。
【解決手段】本発明の半導体装置は、電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１の電源回路ＰＷＲ０、第２の電源回路ＰＷＲ１と、第１の配線ＭＴ０２を介して第１の電源回路ＰＷＲ０から内部電源電圧ＶＤＬ０の供給を受ける第１の内部回路ＭＡ０と、第２の配線ＭＴ１２を介して第２の電源回路ＰＷＲ１から内部電源電圧ＶＤＬ１の供給を受ける第２の内部回路ＭＡ１と、第１の配線ＭＴ０２と第２の配線ＭＴ１２とを互いに接続するブロック間配線ＭＴ３と、第１の内部回路ＭＡ０と第２の内部回路ＭＡ１が同時に動作する期間の長さを制御する制御回路ＣＮＴ０、ＣＮＴ１と、を有する。 （もっと読む）

【課題】フローティングボディＤＲＡＭセルにおいて表面積が縮小された改良型メモリセルを提供する。
【解決手段】ソースＳと、ドレインＤと、ソースＳとドレインＤ間のフローティングボディＦＢとを有するＦＥＴトランジスタと、ＦＥＴトランジスタのフローティングボディへの電荷の注入を制御可能なインジェクタであって、エミッタ１５と、ベースと、ＦＥＴトランジスタのフローティングボディＦＢによって形成されたコレクタとを有するバイポーラトランジスタからなるインジェクタとを備え、バイポーラトランジスタのエミッタ１５が、ＦＥＴトランジスタのソース２２がバイポーラトランジスタのベースとして働くように配置される。複数のメモリセルを備えるメモリアレイ、及びこのようなメモリセルを制御する方法にも適用される。 （もっと読む）

【課題】ＤＲＡＭメモリセルでより小型のトランジスタを使用できる方法を提供する。
【解決手段】ゲート誘電体７によってチャネルから分離されているフロント・コントロール・ゲート８、およびベース基板に配置され、かつ絶縁層（ＢＯＸ）によってチャネル４から分離されているバック・コントロール・ゲート９と、を有するトランジスタからなるＤＲＡＭメモリセルコントロール方法において、セルプログラミング動作において、フロント・コントロール・ゲートおよびバック・コントロール・ゲートが、第１の電圧をフロント・コントロール・ゲートに、第２の電圧をバック・コントロール・ゲートに印加することによって共に使用され、第１の電圧の大きさは、バック・コントロール・ゲートに電圧が印加されない場合にセルをプログラミングするのに必要な電圧の大きさよりも小さい。 （もっと読む）

【課題】雑音特性が優れ、かつサイズが小さいメモリアレイ及びそのメモリアレイを備えた半導体集積回路装置を提供する。
【解決手段】ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、メモリアレイは、メモリセルがビット線と第１のワード線が交差する全ての交点に配置されたマットと、同一マット内のビット線対を入力とするセンスアンプと、第１及び第２のワード線を出力する第１及び第２のワードドライバと、を備える。 （もっと読む）

【課題】 多数の電圧ドメインを有する集積回路デバイスおよびシステムのための改良された電圧変換システムを提供する。
【解決手段】 集積回路のためのオンチップ電圧変換装置は、第１のキャパシタと、この第１のキャパシタの第１の電極を第１の電圧ドメインの低側電圧レールに選択的に結合するように構成された第１のＮＦＥＴデバイスと、第１のキャパシタの第１の電極を第１の電圧ドメインの高側電圧レールに選択的に結合するように構成された第１のＰＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの低側電圧レールに選択的に結合するように構成された第２のＮＦＥＴデバイスであって、第２の電圧ドメインの低側電圧レールが第１の電圧ドメインの高側電圧レールに対応する、第２のＮＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの高側電圧レールに選択的に結合するように構成された第２のＰＦＥＴデバイスと、を含む。 （もっと読む）

【課題】 無駄なデータ出力バッファが配置されることを防止し、半導体メモリのチップサイズを削減する。
【解決手段】 半導体メモリは、第１パッドと、第１パッドに隣接して配置される第２パッドと、第１パッドに接続される第１出力バッファと、第２パッドに接続される第２出力バッファとを有している。第１パッドと第２パッドとはメタルで接続される。これにより、読み出しデータを第１および第２出力バッファを用いて第１パッドに出力できる。したがって、読み出しデータを１つの出力バッファを用いて第１パッドに出力するときに比べて、第１および第２出力バッファの駆動能力を小さくできる。この結果、第１および第２出力バッファのサイズを従来に比べて小さくでき、半導体メモリのチップサイズを削減できる。 （もっと読む）

【課題】メモリセルの情報を読み出すときのセンス動作マージンを向上させる。
【解決手段】半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。ビット線ＢＬ及び／ＢＬにＰＭＯＳセンス回路１が接続され、ローカルビット線ＬＢＬ及び／ＬＢＬにＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。切り離し回路６は、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２を有し、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。 （もっと読む）

【課題】本発明は、半導体記憶装置内の単位セルがキャパシタとフローティングボディーの全てにデータに対応する電荷とホールを格納することができるようにすることにより、リフレッシュ性能を向上させることができる半導体記憶装置及びその動作方法を提供する。
【解決方法】本発明の一実施形態に係る半導体記憶装置は、ボディーがフローティングされたトランジスタと電荷を格納するためのキャパシタで構成された単位セル、単位セルを活性化するためのワードライン、及び単位セルにデータを伝達するビットラインを含む。 （もっと読む）

【課題】オーバードライブ方式を低電圧且つ小面積で成立させることが可能となる半導体記憶装置を提供する。
【解決手段】複数のメモリセルMCと、PMOS及びNMOSトランジスタからなり、メモリセルMCから読み出された情報を増幅するための複数のセンスアンプ121と、センスアンプ121のPMOSトランジスタのソース端子に接続されたPCS電源線とオーバードライブ電圧を供給するためのVOD電源線との間に設けられたトランジスタ17と、VOD電源線に接続されたVOD電源容量22と、VOD電源線と外部電源であるVDDSA電源線との間に接続された抵抗21とを備えている。 （もっと読む）

【課題】チップ面積をより小さくする。
【解決手段】容量素子のチャージポンピングによって昇圧電圧を発生して出力する昇圧部２０と、外部電源の電圧が容量素子の耐圧を超える場合に、容量素子の耐圧範囲内の電圧に外部電源の電圧を降圧して昇圧部２０の電源に与える電源降圧部１０と、昇圧部２０の電源に外部電源を直接与えるか電源降圧部１０を介して与えるかを切り替えるスイッチ素子ＳＷ１と、を備える。昇圧部２０は、多段の昇圧回路から構成され、多段の昇圧回路のそれぞれに含まれるＭＯＳトランジスタで構成される容量素子のゲート酸化膜の厚さが同一であり、昇圧部２０の出力を電源とする回路に含まれるＭＯＳトランジスタのゲート酸化膜より薄い。 （もっと読む）

【課題】メモリセルとしてＦｉｎ型ＦＥＴを採用し、かつ、メモリセルアレイのサイズが小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１の方向に延在する複数のＦｉｎ型半導体と、Ｆｉｎ型半導体内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層とドレイン層との間のＦｉｎ型半導体内に設けられ、電気的に浮遊状態であり、データを格納するために多数キャリアを蓄積あるいは放出するボディＢと、隣接する２つのＦｉｎ型半導体の間にある第１の溝内に設けられた第１のゲート電極Ｇ１と、第１の溝に隣接し、隣接するＦｉｎ型半導体の間にある第２の溝に設けられた第２のゲート電極Ｇ２と、ドレイン層に接続され、第１の方向に延在するビット線ＢＬと、第１のゲート電極に接続され、第１の方向に対して直交する第２の方向に延在するワード線ＷＬと、ソース層に接続され、第２の方向に延在するソース線ＳＬとを備えている。 （もっと読む）