【課題】１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込む。
【解決手段】例えば、モードレジスタ設定信号ＭＲＳ１を活性化させるコマンドデコーダ８２と、モードレジスタ設定信号ＭＲＳ１を遅延させることによってモードレジスタ設定信号ＭＲＳ２を生成するレイテンシシフタ８３と、データ信号Ｄ０がローレベルである場合にはモードレジスタ設定信号ＭＲＳ２に基づいてモードレジスタ設定信号ＭＲＳ３を活性化させ、データ信号Ｄ０がハイレベルである場合にはモードレジスタ設定信号ＭＲＳ３を非活性状態に保持する論理ゲート回路Ｇ２，Ｇ３と、モードレジスタ設定信号ＭＲＳ３の活性化に応答してモード信号が設定されるモードレジスタ８４を備える。これにより、１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込める。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを長期間にわたり保存する半導体メモリ装置の駆動方法を提供する。
【解決手段】書き込みトランジスタのドレインと素子トランジスタのゲート、および、容量素子の一方の電極を接続したメモリセルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に接続し、キャパシタの他方の電極を読み出しワード線に接続する。そして、容量素子に蓄えられた電荷量を、読み出しワード線の電位を変化させることにより確認し、基準以上に電荷量が減少している場合にはメモリセルのリフレッシュをおこなう。 （もっと読む）

【課題】効率的にデータを書き込むことが可能であり、かつ、メモリセルのサイズが小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上の埋込み絶縁膜２０上に設けられた半導体層３０と、半導体層内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層とドレイン層との間の半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは電荷を放出するボディＢと、ソース層に接し、該ソース層と逆導電型のエミッタ層Ｅと、ソース層、ドレイン層およびボディを含み、二次元配置された複数のメモリセルのうち、第１の方向に配列されたメモリセルに対して設けられたワード線ＷＬと、第１の方向に配列されたメモリセルのソース層に接続されたソース線ＳＬと、第１の方向に対して交差する第２の方向に配列されたメモリセルのドレイン層に接続されたビット線ＢＬとを備えている。 （もっと読む）

【課題】 複数の大規模なルックアップテーブルをメモリ回路に構成する場合、簡単な構成かつ小面積で多様な論理関数を実現でき、高速動作が可能なメモリ回路等を提供する。
【解決手段】 複数のメモリセルからなるメモリセルアレイを少なくとも所定数の入出力経路ごとに区分し所望の論理関数を実現する４個のルックアップテーブル（ＬＵＴ）１０と、ＬＵＴ選択信号Ｌ０、Ｌ１をデコードして４個のルックアップテーブル１０の１つを選択するとともに、論理関数の論理入力信号Ｘ０〜Ｘ７、Ｙ０〜Ｙ３をデコードして選択されたルックアップテーブル１０に含まれるアクセス対象のメモリセルを選択するデコード回路１３、１４と、デコード回路１３、１４のデコード結果に応じて、アクセス対象のメモリセルの入出力経路を、論理出力信号Ｚ０〜Ｚ１５を伝送するための入出力バスと選択的に接続する選択接続回路１２とを備えて構成される。 （もっと読む）

【課題】本発明は、ビット線の分割数を減らしながら、ビット線センスマージンを確保することでデバイスサイズを縮小し製造コストを削減するとともに、消費電力を抑制した半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、半導体基板上に形成されたトランジスタと容量からなるメモリセル１０を複数有するメモリセルアレイと、複数のワード線１３と、複数のビット線と、前記複数のメモリセルから前記ビット線に読み出された信号を増幅する複数のセンスアンプ１１を有し、前記ビット線には複数の前記メモリセル１０が接続され、前記ビット線は複数を一対とし、前記一対のビット線１２ごとにビット線を分割する複数のスイッチ回路１５と前記メモリセル１０から読み出された信号を増幅する複数の第二差動増幅回路１６を有し、前期ビット線は一対ごとに前記センスアンプ１１に接続されることを特徴とする。 （もっと読む）

【課題】バーストチョップ機能を有する半導体記憶装置のコマンド制御回路を小型化する。
【解決手段】リード時においてリードクロックＩＣＬＫ−Ｒを生成するリードクロック生成回路１６１と、ライト時においてライトクロックＩＣＬＫ−Ｗを生成するライトクロック生成回路１６２と、バーストチョップコマンドのアディティブレイテンシをカウントするバーストチョップ用ＡＬカウンタ１２３とを備える。バーストチョップ用ＡＬカウンタ１２３は、リードクロックＩＣＬＫ−Ｒ及びライトクロックＩＣＬＫ−Ｗの両方に同期してバーストチョップコマンドをカウントする。これにより、リード時においてバーストチョップコマンドをカウントするＡＬカウンタと、ライト時においてバーストチョップコマンドをカウントするＡＬカウンタとを別個に設ける必要がなくなる。 （もっと読む）

【課題】装置全体のサイズが小さく、電源電圧を効率良く昇圧することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、電源電位Ｖｃｃから該電源電位よりも高い第１の昇圧電位ＶＰＰＳへ昇圧する第１のチャージポンプ回路ＣＰ１と、第１の昇圧電位を受けて該第１の昇圧電位のパルス信号を出力するパルス発生器ＰＧ２、および、第１の昇圧電位のパルスを受けて電源電位を第１の昇圧電位よりも高い第２の昇圧電位ＶＰＰＷへ昇圧するキャパシタＣｐｗを含む第２のチャージポンプ回路ＣＰ２とを備えている。 （もっと読む）

【課題】DLLとこれを含む半導体メモリ装置及びそのロッキング動作方法は、製造工程時の条件に応じて発生することができるデータストローブ信号及び出力データ信号と、外部クロック信号の間のスキューを減少させることができ、その占有面積が減少することができる。
【解決手段】本発明によるDLLは、位相検出器、ディレイライン、ディレイコントローラ、遅延回路、及び出力バッファを含む。位相検出器は入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する。遅延回路は基準クロック信号を設定された時間の間遅延させ、その遅れた信号をフィードバッククロック信号として出力する。出力バッファは遅延クロック信号に応答し、内部クロック信号を出力する。望ましくは、基準クロック信号は内部クロック信号の実際の出力パスをなす装置のうちの一つにより発生する。 （もっと読む）

【課題】データを正確にかつ速く検出し、回路規模と消費電力が小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルＭＣと、ワード線ＷＬＬ、ＷＬＲと、メモリセルのデータを伝達する第１のビット線ＢＬＬと、基準データを伝達する第２のビット線ＢＬＲと、データおよび基準データをそれぞれ伝達する第１および第２のセンスノードＳＮＬ、ＳＮＲと、第１のビット線と第１のセンスノードとの間の第１のトランスファゲートＴＧＬと、第２のビット線と第２のセンスノードとの第２のトランスファゲートＴＧＲと、第１のセンスノードと第２のセンスノードとの間の第１の短絡スイッチＴＰ３と、データ読出し時にメモリセルへ負荷電流を流し、かつ第１の短絡スイッチを切ることによってセンスノードＳＮＬ、ＳＮＲの電位差を増幅する第１のフリップフロップＦＦ１とを備える。 （もっと読む）

【課題】 コンパクトな構造で安定にデータを保持可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、データの書き込み制御を行うPMOSトランジスタＱ１と、データの読み出し制御を行うNMOSトランジスタＱ２と、読み出しデータの電流増幅を行うNMOSトランジスタＱ３とを備えている。トランジスタＱ１のゲートとなる第１の半導体層１の上方に書き込みトランジスタ形成領域３を配置し、この書き込みトランジスタ形成領域３内にトランジスタＱ１のソース、チャネルおよびドレインとトランジスタＱ２のゲートとを形成するため、セル構造をコンパクトな形状にすることができる。 （もっと読む）

【課題】ＤＬＬの低ジッタ・小面積化を実現する装置の提供。
【解決手段】複数段の遅延単位101〜110を有する第１の遅延回路列と、複数段の遅延単位111〜121を有する第２の遅延回路列と、第１の遅延回路列の各段に対応して設けられ、それぞれに入力される制御信号に基づき、第１の遅延回路列の各段の出力の、第２の遅延回路列の対応する段への転送を制御する複数の転送回路131〜141と、を備え、第１の遅延回路列の各段の遅延単位101〜110は入力信号を反転出力し、第２の遅延回路列の各段の遅延単位は、該遅延単位に対応する前記転送回路の出力と、該遅延単位の前段の遅延単位の出力とを入力し、後段に出力信号を出力する論理回路を含み、入力された信号の立ち上がりエッジと、立ち下がりエッジの伝搬パスを独立に選択することで、デューティ比を可変としている。 （もっと読む）

【課題】リファレンスレベルを用いることなくデータ増幅を可能にする。
【解決手段】本半導体記憶装置のメモリセルは、書き込みワード線ＷＷＬにより制御される書き込みトランジスタＮＭ１が、書き込みビット線ＷＢＬとストレージノードＳＮとの間に接続され、ストレージノードＳＮと読み出しビット線ＲＢＬとの間に、インバータＩＮＶと、読み出しワード線ＲＷＬにより制御される読み出しトランジスタＮＭ２とが縦続接続されている。
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【課題】 オートプリチャージコマンドの制御が容易でありかつレイアウト面積が低減された同期型半導体記憶装置を提供する。
【解決手段】 複数のバンクに共通にオートプリチャージ指示信号（ＡＰＣ）を所定クロックサイクル期間シフトするシフト回路（５０ａ）を設ける。また、各バンク毎に、シフト回路の出力信号と対応のバンクに対する内部動作活性化信号（ＡＣＴＩＶＥ（Ａ）、ＡＣＴＩＶＥ（Ｂ））と対応のバンクと異なるバンクに対する内部アクセス指示信号（Ｒ（Ａ）、Ｒ（Ｂ）、Ｗ（Ａ）、Ｗ（Ｂ））と対応のバンクに対するオートプリチャージ指示信号とに従って、対応のバンクに対する内部動作活性化信号を非活性化するバンク制御回路（５４ａ、５４ｂ）とを設ける。 （もっと読む）

【課題】ダイサイズの減少が可能であり、取得可能なダイ数を増加させて量産性を向上するチップ構造を有し、また周辺回路で消費される電流を減らし、高速動作に有利なメモリ装置を提供する。
【解決手段】チップの短軸を２等分する仮想線を基準の上下に配置される第１領域と、第２領域と、第１領域と第２領域にチップの長軸方向に配列されるトップバンクとボトムバンクと、第１領域にチップのトップ端に配置された第１データ入出力パッドと、第１データ入出力パッドに対向し、第２領域にチップのボトム端に配置された第２データ入出力パッドを備え、いずれか１つのトップバンクからデータ帯域幅の半分に該当するデータを第１データ入出力パッドを介して出力し、いずれか１つのボトムバンクからデータ帯域幅の残りの半分に該当するデータを複数の第２データ入出力パッドを介して出力するメモリチップを提供する。 （もっと読む）

【課題】メモリアレイと外部データパッドとの間におけるデータのやり取りに必要なスイッチング動作をサポートする技術および回路構成を提供する。
【解決手段】書き込みパスにおいて、スイッチング動作は、単一のデータパッドにおいて連続受信された多数のビットをラッチおよびアセンブルする工程と、アクセスモード（例えばインターリーブ、または連続）に基づいて上記ビットを並び替える工程と、チップ構成（例えば４倍、８倍、または１６倍）、ならびにアクセスされるバンク位置に基づいてスクランブル動作を行う工程と、を含んでいる。読み出しパスにおいて同様の動作を（逆の順番で）行って、デバイスから読み出されるデータをアセンブルすることができる。 （もっと読む）

【課題】多様なパッケージに対応可能な半導体記憶装置を提供する。
【解決手段】パッド列は、ＥＡＳＴ帯およびＷＥＳＴ帯（Ｅ／Ｗ帯）に沿ってチップ周辺に配置される。周辺パッド配置であってもＴＳＯＰに対応可能とするため、ＶＤＤパッド１１およびＶＳＳパッド１２がＮＯＲＴＨ帯およびＳＯＵＴＨ帯（Ｎ／Ｓ帯）の中央部近傍の端部に配置される。さらに、ＴＳＯＰ時のフレーム設計を考慮して、パッド列の端部の一部のパッドがピン配列と逆順に配置される。また、フレーム設計に対する考慮が不要なパッケージ用に、ピン配列と同順のＶＤＤＱパッド１９およびＶＳＳＱパッド２０がさらに配置される。一方、ＢＧＡパッケージでの使用を考慮して、パッド列の最端部の各々にＶＤＤパッド１７およびＶＳＳパッド１８が対で配置される。 （もっと読む）

スタティックメモリ（ＳＲＡＭ）との完全互換性を実現する、１Ｔ１Ｃ（１トランジスタおよび１キャパシタ）メモリセルなどの高密度ダイナミックメモリ（ＤＲＡＭ）とのインターフェースを提供するメモリ回路および方法について説明している。この回路は、ＳＲＡＭ互換デバイスと共にＤＲＡＭコアの完全な利用を妨げてきている、リストアオペレーションやリフレッシュオペレーションなどに関連するＤＲＡＭに伴う欠点を克服している。この回路は、その最大ページモードサイクルタイムを制限するためのパルス化ワード線構成、オプションとしてのアドレスバッファリングを伴うアドレス持続時間比較機能、およびこの書込み制御信号がディスエーブルにされた後にこの書込みオペレーションが開始されるレイト書込み機能を含めて、いくつかの発明の態様を単独で、あるいはより好ましくは組み合わせて組み込むことができる。
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