【課題】少ない数のコマンド端子を用いて、半導体メモリを効率よくアクセスする。
【解決手段】半導体メモリＭＥＭは、選択信号に応じて選択される１つが動作し、複数の第１コマンド端子ＣＭＤ０、ＣＭＤ１にそれぞれ供給される複数の第１コマンド信号を受け、受けた第１コマンド信号を出力する複数の第１選択部ＳＥＬ０、ＳＥＬ１と、第１選択部の出力に接続され、第１コマンド端子の数より多く、少なくとも１つが第１選択部の複数に共通に接続され、第１選択部の１つから出力される第１コマンド信号を、第１同期信号ＳＹＮＣ１に応答して保持し、第２コマンド信号として出力する複数の保持部ＨＬＤ０、ＨＬＤ１、ＨＬＤ２と、第２コマンド信号に応じた動作制御信号ＣＮＴを、第１同期信号に比べて発生頻度が低い第２同期信号ＳＹＮＣ２に応答して出力する動作制御部ＯＰＣと、動作制御信号に応じてアクセスされるメモリセルＭＣとを有している。 （もっと読む）

【課題】積層型半導体装置における全ての半導体チップのテストを行うにあたり、テスト装置側でチップ選択端子に対して割り当てるべき端子数を削減する。
【解決手段】集積型半導体装置１００のチップ２００において、制御信号出力部２１０は、制御信号入力端子３０２Ａからの外部制御信号ＴＲＧＩの入力に応じて、チップ識別子保持部２５０に対してチップ識別子の保持を指示する。チップ識別子保持部２５０は指示に応じて、アドレス入力端子３０３Ａから入力されるチップ識別子の値を保持する。また、チップ識別子の保持タイミングを指示した後の所定タイミングで次段チップ制御信号ＴＲＧＯを出力する。次段チップ制御信号ＴＲＧＯは、次段のチップ２００が制御信号入力端子３０２Ａから外部制御信号ＴＲＧＩとして入力する。 （もっと読む）

【課題】データ入力端子とデータ出力端子を分離し、スループットを向上させるとともに、端子数の増加を抑制できる半導体記憶装置及びメモリシステムを提供する。
【解決手段】少なくとも一つのライトデータ入力端子と、ライトデータ入力端子のＮ倍の数のリードデータ出力端子と、データ記憶部と、第１の周波数の信号に同期してデータ記憶部から読み出したリードデータをリードデータ出力端子から出力するデータ出力回路と、ライトデータ入力端子から入力したライトデータを第１の周波数のＮ倍の周波数のライトストローブ信号に同期して取り込み、前記データ記憶部へ送るデータ入力回路と、を備える。 （もっと読む）

【課題】半導体装置、これに結合されたコントローラ、これを含むシステム及び動作方法を提供する。
【解決手段】メモリにライト動作を行うために選択的にデータを処理し、ライト動作中にモードレジスタコマンドに応答して、プロセシング機能のグループのうち、１つのプロセシング機能をイネーブルするデータ制御部を備え、プロセシング機能のグループは、少なくとも３つのプロセシング機能を含む半導体装置である。 （もっと読む）

【課題】パッケージ基板上におけるカップリングノイズを低減可能な半導体装置を提供する。
【解決手段】第１のデータ入出力パッド、第１の電源パッド、第２のデータ入出力パッド及び第２の電源パッドがこの順にＸ方向に配列されたパッド群Ｐを複数備える。第１及び第２のデータ入出力パッドはそれぞれ第１及び第２のデータ入出力バッファに接続され、第１の電源パッドは第１及び第２のデータ入出力バッファに第１の電源電位を供給し、第２の電源パッドは第１及び第２のデータ入出力バッファに第２の電源電位を供給する。各パッド群Ｐに含まれる第１のデータ入出力パッドは、他のパッド群に含まれる第２の電源パッド又はいずれのパッド群にも含まれない複数の電源パッドのいずれかと隣接している。これにより、パッケージ基板上におけるカップリングノイズを防止しつつ、パッド総数の増加を抑制することが可能となる。 （もっと読む）

【課題】端子数を増加させることなく、同一アドレスに対して連続して実行される連続読み出し及び連続書き込みの動作を高速化する。
【解決手段】この半導体記憶装置は、所定のアドレスによって指定されるメモリセルから所定の長さ分のデータの連続読み出し及び連続書き込みが実行される半導体記憶装置であって、複数のメモリセルと、アドレスが入力されるアドレス入力端子と、所定の長さ分の読み出しデータを出力するデータ出力端子と、所定の長さ分の書き込みデータが入力されるデータ入力端子と、を備えている。アドレス入力端子の一部は、データ出力端子と共有されている。 （もっと読む）

【課題】半導体記憶装置の実動作速度でテストを行い、且つ接続に要するテスターの入出力端子数を削減できる半導体記憶装置を提供する。
【解決手段】テストデータをメモリ部１２へ記憶させる際、データ入出力端子１７の一部の端子から入力されるデータをメモリ部１２に出力して記憶させ、メモリ部１２の動作テストを行う際、メモリ部１２から読み出したデータを一度ラッチして、再びメモリ部１２に入力し記憶させ、テストデータをメモリ部１２から読み出す際、データ入出力端子１７の一部の端子からテストデータを順次出力するループバック回路１４を備える。 （もっと読む）

【課題】高速で動作する半導体素子において、データ伝達の信頼性を高め、動作モードに応じて誤り検出符号ＥＤＣを出力するパッドを介して巡回冗長検査ＣＲＣ用データだけでなく、読み出し命令に対応して出力されるデータのためのデータストローブ信号を出力することにより、入出力の過程で歪み得るデータの信頼性を高めることができるようにする半導体素子を提供すること。
【解決手段】誤り検出のための巡回冗長検査用データを出力するパッドを備えており、該パッドを介し動作モードに応じて前記巡回冗長検査用データを出力するか、又は読み出し命令に対応して出力されるデータとともに出力されるデータストローブ信号を出力することを特徴とする。 （もっと読む）

【課題】データマスク信号用の外部入力端子を増加させずに、データ信号のバースト読み出し又はバースト書き込みにおけるそれぞれのデータ信号ごとにマスクするか否かを選択し、それぞれのデータ信号のビットごとに異なるマスクをすることを可能とする。
【解決手段】アドレス信号用の外部入力端子１７を介して入力されるマスク指示信号に基づき、マスクレジスタ回路１１に記憶されるマスクパターン信号を用い、リードデータコンバータ回路１６ａ及びライトデータコンバータ回路１６ｃは、バースト読み出し又はバースト書き込みのそれぞれのデータ信号ごとにマスクするか否かを選択し、データ信号を変換する。変換されたデータ信号は、書き込み時はメモリセル５００へ出力し記憶され、読み出し時はデータ信号用の外部入出力端子１７へ出力される。 （もっと読む）

【課題】製造コストを抑制しつつランダムアクセス性を向上させて高速に動作させる。
【解決手段】半導体記憶装置は、データを書き込む場合は、書込みコマンドが入力されたときのクロックと同じタイミングのときのデータを、活性化されたメモリバンクに書き込むようにデータ入力バッファ１１０を制御し、データを読み出す場合は、読出しコマンドが入力されたときのクロックに対して３以上の所定のリードレーテンシーで、活性化されたメモリバンクからデータを読み出してデータを出力するようにデータ出力バッファ１２０を制御するバッファ制御回路１３０を備えている。 （もっと読む）

【課題】メモリモジュールの電気配線密度を減らし、メモリチップの試験費用節減のために、メモリの入力ピン数を減少できるアクセス方法を提供する。
【解決手段】メモリチップにアクセスする方法は、メモリチップに複数の第一入力ピンと複数の第二入力ピンを設ける段階と、複数の行アドレス信号をそれぞれ前記第一入力ピンに入力する段階と、複数の列アドレス信号をそれぞれ前記第二入力ピンに入力する段階とを含む。前記各行アドレス信号の行アドレスコマンドパッケージ長はクロック信号の複数のクロック周期に対応する。前記各列アドレス信号の列アドレスコマンドパッケージ長はクロック信号の複数のクロック周期に対応する。 （もっと読む）

【課題】同一チップで一度にアクセスされるデータ転送量を変えてもトータルのピークバンド幅を一定に保つ半導体記憶装置の提供。
【解決手段】複数のバンクと、複数のデータ入出力端子と、制御信号端子と、アドレス信号端子と、バンクをまとめて一つの独立したチップとして動作可能な少なくとも１つ又は複数のバーチャルチップを備え、複数のデータ入出力端子のそれぞれは１又は複数のバーチャルチップのいずれか一つに属すると共に、複数の制御信号端子と複数のアドレス信号端子は、１又は複数のバーチャルチップのそれぞれで共有される。 （もっと読む）

【課題】ＤＤＲの高速化方式において、従来別々とされていたアドレスピン及びコマンドピンを共通化し、Ｒｉｓｅ／Ｆａｌｌ両エッジでコマンド及びアドレスデータを取り込む際に、従来のＤＤＲ方式において、１／２ｔＣＫ分のアクセスペナルティの問題が生じることを解決する。
【解決手段】アドレス信号（ＡＤＤ）を、ＦａｌｌエッジＦ１に同期してスルーラッチタイプのラッチ回路により取り込み保持するように構成する。これにより、アドレスラッチにおいて、ＦａｌｌエッジＦ１から決まるアクセス時間をセットアップ分(ｔＳ)だけ高速化することができ、１／２ｔＣＫ分のペナルティを緩和することが可能になる。 （もっと読む）

【課題】本発明は、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とが可能な擬似ＳＲＡＭにおいて、入力回路のレイアウトを最適化できるようにする。
【解決手段】たとえば、複数のアドレスピン用の入力回路（Ａ０’〜Ａ２３’）１５を、その他の制御回路が配置されているチップ１１の他端側（下側）に、それぞれ、複数のＤＱピン用の入力回路（ＤＱ０’〜ＤＱ２３’）１６に隣接させて配置する。また、複数のアドレスピン用の入力回路１５と、チップ１１の一端側（上側）に配置された複数のアドレスパッド１３との間を、メタル配線ＬＡ０〜ＬＡ２３を介して相互に接続してなる構成とされている。 （もっと読む）

【課題】モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルＭＣを備えたメモリセルアレイ１０と、モード制御信号ＢＳＴを生成するバースト回路３１と、前記モード制御信号が送信される信号線３４を前記バースト回路と共有するリフレッシュコマンド検出回路３３とを備える制御回路１９とを具備し、前記リフレッシュコマンド検出回路３３は、前記モード制御信号が第１レベルの際に、前記メモリセルアレイにリフレッシュ動作を行う。 （もっと読む）

【課題】プローブ検査の要求位置精度を高めることなく、半導体メモリのデータ入出力PADを狭ピッチにする。
【解決手段】複数のメモリセルからなるメモリセルアレイ101と、狭ピッチの信号端子DQ1〜DQｎと、ピッチの大きいテスト用信号端子TEST1〜4と、メモリセルに書き込むデータを信号端子から入力されたデータとテスト用信号端子から入力されたデータのいずれかから選択するものであって、各信号端子の配列に基づいてデータを重複させて割り当てるデータラッチ回路405とを備えている。 （もっと読む）

【課題】アドレス信号のラッチマージンを確実に調整可能な半導体記憶装置を提供する。
【解決手段】コマンド信号ＣＭＤをラッチするコマンドラッチ回路１３０と、アドレス信号ＡＤＤをラッチするアドレスラッチ回路１４０と、モード信号ＭＯＤをラッチするモードラッチ回路１５０と、コマンドラッチ回路１３０に通常コマンドがラッチされたことに応答してアドレスラッチ回路１４０を選択し、調整コマンドがラッチされたことに応答してモードラッチ回路１５０を選択するコマンドデコーダ１７０とを備える。これにより、モードレジスタセットを実行することなく、モード信号の受け付けをダイナミックに行うことができる。このため、モードラッチ回路のラッチマージンを十分に広く確保しておけば、モード信号の入力が不可能となるおそれが無くなる。 （もっと読む）

【課題】アドレス入力とデータ入出力に同一のパッドを用い、高速動作が可能な半導体記憶装置を提供する。
【解決手段】アドレス入力とデータ入出力に同一のパッドを用い、そのパッドに接続された入力回路及びデータ出力回路を有する半導体記憶装置にて、チップイネーブル信号、出力イネーブル信号及びアドレス取り込み信号に応じて、スタンバイ時と出力ディセーブル時とアドレス取り込み期間には、データ出力回路の出力をハイインピーダンス状態にすることで、アドレス取り込み期間が終了する前であっても内部でのリード動作を開始できるようにし高速動作を可能にする。 （もっと読む）

【課題】パリティデータを格納した場合においてもデータ圧縮を行いつつテストを実行することを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。メモリセルアレイは複数のセグメントＳＧに分割され、各セグメントＳＧからは４本のメインデータ線ＭＤＬが延びている。また、パリティデータ記憶用のセグメントＳＧＰからは、パリティ用メインデータ線ＭＤＬＰが延びている。第１判定回路１０Ａは、メインデータ線ＭＤＬから読み出されたデータとその期待値とを比較してその一致・不一致を判定する。第２判定回路１０Ｂは、複数のパリティ用メインデータ線ＭＤＬＰから読み出されるデータとその期待値とを比較してその一致・不一致を判定する。第２判定回路１０Ｂは、その判定結果を選択的に出力する選択回路１０５を備えている。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路(１０３)および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路(１０１)で充分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）