半導体装置及びデータ処理システム
【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置は、外部クロック信号に基づいて生成される内部クロック信号ＬＣＬＫＯＥＦＴと、外部から供給されるリードコマンドに応じて生成される内部リードコマンドＭＤＲＤＴとを受け、内部リードコマンドＤＲＣを生成するレイテンシカウンタ５５を備え、レイテンシカウンタ５５は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する遅延回路部２００を有し、遅延回路部２００は、外部電圧ＶＤＤで動作する遅延素子と、内部電圧ＶＰＥＲＩで動作する遅延素子とを含む。
【解決手段】半導体装置は、外部クロック信号に基づいて生成される内部クロック信号ＬＣＬＫＯＥＦＴと、外部から供給されるリードコマンドに応じて生成される内部リードコマンドＭＤＲＤＴとを受け、内部リードコマンドＤＲＣを生成するレイテンシカウンタ５５を備え、レイテンシカウンタ５５は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する遅延回路部２００を有し、遅延回路部２００は、外部電圧ＶＤＤで動作する遅延素子と、内部電圧ＶＰＥＲＩで動作する遅延素子とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、レイテンシカウンタを用いてデータの出力タイミングを制御する半導体装置に関する。また、本発明は、このような半導体装置を含むデータ処理システムに関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリは、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリは、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。
【０００３】
しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。
【０００４】
この遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが７（ＣＬ＝７）であれば、外部クロックに同期してリードコマンドを取り込んだ後、７周期後の外部クロックに同期して最初のデータが出力される。つまり、７クロックサイクル後に最初のデータが出力されることになる。
【０００５】
ＣＡＳレイテンシは、レイテンシカウンタによって実現される。レイテンシカウンタは、コマンドデコーダから内部リードコマンドＭＤＲＤＴを受け取り、ＣＡＳレイテンシに応じた時間分だけ遅延させることによって出力用の内部リードコマンドＤＲＣを生成する回路である。具体的に説明すると、レイテンシカウンタは、まず、ＤＬＬ回路（位相同期回路）から供給される内部クロック信号ＬＣＬＫに同期した出力ゲート信号ＣＯＴと、出力ゲート信号ＣＯＴを遅延させた入力ゲート信号ＣＩＴとを生成する。出力ゲート信号ＣＯＴ及び入力ゲート信号ＣＩＴはそれぞれ８ラインの信号であり、各ラインが１クロックごとに順次活性化するように構成される。レイテンシカウンタは、内部リードコマンドＭＤＲＤＴが供給されると、そのときに活性化していた入力ゲート信号ＣＩＴに同期してこれを取り込む。入力ゲート信号ＣＩＴの各ライン信号と出力ゲート信号ＣＯＴの各ライン信号とは予め一対一に対応付けられており、レイテンシカウンタは、内部リードコマンドＭＤＲＤＴの取り込みに用いた入力ゲート信号ＣＩＴに対応する出力ゲート信号ＣＯＴが次に活性化するまで待機する。そして、この出力ゲート信号ＣＯＴが活性化したことに応じて、内部リードコマンドＤＲＣの活性化を開始する。ＣＡＳレイテンシは、ここでの待機期間によって実現される。出力回路は、こうして活性化された内部リードコマンドＤＲＣに同期して、リードデータを外部に出力する。特許文献１には、レイテンシカウンタの例が開示されている。
【０００６】
また、同期式メモリを含む半導体装置には、消費電力低減のために、一部の回路の動作電源として外部電圧を降圧した内部電圧を用いるものがある。例えば特許文献２には、外部電圧ＶＤＤと外部電圧ＶＳＳとから内部電圧ＶＰＥＲＩを生成し、これによってＤＲＡＭの周辺回路の一部を動作させる例が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６０３５３号公報
【特許文献２】特開２０１１−６０３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、レイテンシカウンタを用いる半導体装置で内部電圧を用いる場合、入力ゲート信号ＣＩＴに同期して内部リードコマンドＭＤＲＤＴを取り込む際のマージン（レイテンシカウンタのラッチマージン）が低下し、結果として取り込みに失敗してしまう可能性がある。以下、詳しく説明する。
【０００９】
上述したように、内部クロック信号ＬＣＬＫはＤＬＬ回路で生成される。ＤＬＬ回路は、出力回路と同等の遅延を生ずるように調整されたフィードバック回路と、フィードバック回路の出力タイミングが後述する内部クロック信号ＰｒｅＣＬＫと同期するように内部クロック信号ＬＣＬＫを調整する回路とを含んで構成される。したがって、内部クロック信号ＬＣＬＫの位相は、フィードバック回路の遅延時間によって変動する。
【００１０】
一方、内部リードコマンドＭＤＲＤＴは、コマンドデコーダによって生成される。コマンドデコーダは、リードコマンドＲＥＡＤを受けるコマンド入力回路からリードコマンドＲＥＡＤの供給を受け、これに基づいて内部リードコマンドＭＤＲＤＴを生成し、次に説明する内部クロック信号ＩＣＫに同期したタイミングで出力する。
【００１１】
内部クロック信号ＰｒｅＣＬＫ及び内部クロック信号ＩＣＫは、それぞれ次のようにして生成される。すなわち、まず、外部クロック信号を受けるクロック入力回路が、外部クロック信号に基づいて内部クロック信号ＰｒｅＣＬＫを生成する。ＤＬＬ回路には、この内部クロック信号ＰｒｅＣＬＫが供給される。内部クロック信号ＰｒｅＣＬＫはタイミング発生回路にも供給され、内部クロック信号ＩＣＫに変換される。コマンドデコーダには、この内部クロック信号ＩＣＫが供給される。
【００１２】
内部電圧を用いる場合、ここまでに挙げた回路のうち、ＤＬＬ回路、コマンドデコーダ、タイミング発生回路、及びレイテンシカウンタは、原則として内部電圧のみで動作するように構成される。消費電力を削減するためである。
【００１３】
一方、内部電圧を用いる場合であっても、クロック入力回路及びコマンド入力回路は、外部電圧で動作する回路を含んで構成される。振幅値が外部電圧に等しい信号を外部から受け付けるためである。また、ＤＬＬ回路内のフィードバック回路にも、例外的に、外部電圧で動作する回路が含まれる。これは、リードデータを外部に出力する出力回路には、外部電圧で動作する回路を含まざるを得ないことによるものである。
【００１４】
ここで、外部電圧に変動が発生したと仮定する。すると、ここまでに説明した各クロック信号のうち少なくとも内部クロック信号ＰｒｅＣＬＫ及び内部クロック信号ＬＣＬＫに、位相の変動が生ずる。これらを生成するクロック入力回路とＤＬＬ回路に、外部電圧で動作する回路が含まれているからである。
【００１５】
内部クロック信号ＰｒｅＣＬＫは内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴとに共通なので、たとえ位相に変動が生じても、少なくともレイテンシカウンタのラッチマージンに影響が波及することはない。一方、内部クロック信号ＬＣＬＫの位相に変動が生ずると、入力ゲート信号ＣＩＴのみに位相の変動が生じ、内部リードコマンドＭＤＲＤＴにはそのような変動は生じない。その結果、内部リードコマンドＭＤＲＤＴの位相と入力ゲート信号ＣＩＴの位相がずれ、レイテンシカウンタのラッチマージンが低下してしまうことになる。
【００１６】
このように、外部電圧が変動すると、内部リードコマンドＭＤＲＤＴは変化しない一方、入力ゲート信号ＣＩＴの位相に変動が発生することから、レイテンシカウンタのラッチマージンが低下してしまう。場合によっては内部リードコマンドＭＤＲＤＴの取り込みに失敗してしまう可能性もあるため、外部電圧の変動に伴うラッチマージンの低下を抑制する技術が望まれている。
【課題を解決するための手段】
【００１７】
本発明による半導体装置は、外部クロック信号に基づいて生成される第１の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第１の内部リードコマンドとを受け、第２の内部リードコマンドを生成するレイテンシカウンタを備え、前記レイテンシカウンタは、前記第１の内部クロック信号に応じて順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときに活性化していた１又は複数の前記入力ゲート信号に対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、前記遅延回路部は、第１の電源電圧で動作する第１の遅延素子と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の遅延素子とを含むことを特徴とする。
【００１８】
また、本発明によるデータ処理システムは、前記半導体装置と、前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備えることを特徴とする。
【００１９】
本発明の他の一側面による半導体装置は、第１の内部クロック信号に基づいて第２の内部クロック信号を生成する位相同期回路と、前記第１の内部クロック信号に基づいて第３の内部クロック信号を生成するタイミング発生回路と、前記第３の内部クロック信号に同期して第１の内部リードコマンドを出力するコマンドデコーダと、前記第２の内部クロック信号と前記第１の内部リードコマンドとに基づいて第２の内部リードコマンドを生成するレイテンシカウンタと、前記第２のリードコマンドに応じて外部にデータを出力する出力回路とを備え、前記位相同期回路は、第１の電源電圧で動作する回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する回路とを含み、前記タイミング発生回路及び前記コマンドデコーダは、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まず、前記レイテンシカウンタは、前記第２の内部クロック信号の１クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときに活性化していた１又は複数の前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、前記遅延回路部は、第１の電源電圧で動作する第１の遅延素子と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の遅延素子とを含むことを特徴とする。
【００２０】
また、本発明の他の一側面によるデータ処理システムは、前記半導体装置と、前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、前記半導体装置は、前記外部クロック信号に基づいて前記第１の内部クロック信号を生成するクロック入力回路をさらに備えることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、第１の電源電圧の変動に伴って第１の内部クロック信号の位相が変動したとしても、遅延回路内に第１の遅延素子を設けたことにより、入力ゲート信号に変動が波及することを防止できる。したがって、第１の電源電圧の変動に伴うレイテンシカウンタのラッチマージンの低下が抑制される。
【図面の簡単な説明】
【００２２】
【図１】本発明の好ましい第１の実施の形態による半導体装置の全体構成を示すブロック図である。
【図２】本発明の好ましい第１の実施の形態によるデータ入出力回路の構成を示すブロック図である。
【図３】本発明の好ましい第１の実施の形態によるＤＬＬ回路の構成を示すブロック図である。
【図４】本発明の好ましい第１の実施の形態によるレイテンシカウンタの構成を示すブロック図である。
【図５】本発明の好ましい第１の実施の形態によるレイテンシカウンタに関連する各信号のタイミングチャートを示す図である。
【図６】本発明の好ましい第１の実施の形態による遅延回路部の構成を示すブロック図である。
【図７】本発明の好ましい第１の実施の形態によるレイテンシカウンタの構成の一例を詳細に示す図である。
【図８】本発明の好ましい第１の実施の形態によるシフト回路の回路図である。
【図９】（ａ）（ｂ）ともに、ＣＡＳレイテンシと各マルチプレクサ内における結線との関係を説明するための図である。
【図１０】レイテンシカウンタが誤動作を起こしている場合の、レイテンシカウンタに関連する各信号のタイミングチャートを示す図である。
【図１１】本発明の好ましい第２の実施の形態によるレイテンシカウンタの構成を示すブロック図である。
【図１２】本発明の好ましい第２の実施の形態によるレイテンシカウンタに関連する各信号のタイミングチャートを示す図である。
【図１３】本発明の好ましい第２の実施の形態によるゲート制御信号生成部の構成を示すブロック図である。
【図１４】本発明の好ましい第２の実施の形態によるコマンド信号ラッチ部の構成を示すブロック図である。
【図１５】本発明の好ましい実施の形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図１は、本発明の好ましい第１の実施の形態による半導体装置１０の全体構成を示すブロック図である。
【００２５】
本実施の形態による半導体装置１０はシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、リセット端子１３、アドレス端子１４、データ入出力端子１６、電源端子１７ａ，１７ｂ，１８ａ，１８ｂ、及びキャリブレーション端子１５を備えている。
【００２６】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力である内部クロック信号ＰｒｅＣＬＫは、タイミング発生回路２２及びＤＬＬ回路２３（位相同期回路）に供給される。タイミング発生回路２２は、内部クロック信号ＰｒｅＣＬＫに基づいて内部クロック信号ＩＣＫを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、ＤＬＬ回路２３は内部クロック信号ＬＣＬＫＯＥＴ（第１の内部クロック信号）及び内部クロック信号ＬＣＬＫＯＥＦＴ（第２の内部クロック信号）を生成し、内部クロック信号ＬＣＬＫＯＥＴをデータ出力系の各回路に、内部クロック信号ＬＣＬＫＯＥＦＴをレイテンシカウンタ５５にそれぞれ供給する役割を果たす。なお、内部クロック信号ＬＣＬＫＯＥＦＴは、ＤＬＬ回路２３の内部で内部クロック信号ＬＣＬＫＯＥＴを分岐して出力した信号であり、原則として内部クロック信号ＬＣＬＫＯＥＴと同一の信号である。ただし、ＤＬＬ回路２３内に遅延回路を設けることにより、内部クロック信号ＬＣＬＫＯＥＦＴと内部クロック信号ＬＣＬＫＯＥＴの位相を異ならせてもよい。
【００２７】
ＤＬＬ回路２３は、内部クロック信号ＬＣＬＫＯＥＴの位相を、クロック信号ＣＫ，／ＣＫに基づいて制御する機能を有している。具体的には、後述するデータ入出力回路７８が、内部クロック信号ＬＣＬＫＯＥＴに同期してデータ入出力端子１６からリードデータＤＱを出力するにあたり、データ入出力端子１６におけるリードデータＤＱの位相がクロック信号ＣＫ，／ＣＫの位相と一致するよう、内部クロック信号ＬＣＬＫＯＥＴの位相を制御する。ＤＬＬ回路２３については、後ほどより詳しく説明する。
【００２８】
なお、ＤＬＬ回路２３は常に使用されるわけではなく、モードレジスタ５６へのセット内容に応じて、その使用の可否が選択される。つまり、モードレジスタ５６に「ＤＬＬオンモード」がセットされている場合には、ＤＬＬ回路２３は使用状態とされ、内部クロック信号ＬＣＬＫＯＥＴはクロック信号ＣＫ，／ＣＫに対して位相制御される。一方、モードレジスタ５６に「ＤＬＬオフモード」がセットされている場合には、ＤＬＬ回路２３は不使用状態とされ、内部クロック信号ＬＣＬＫＯＥＴはクロック信号ＣＫ，／ＣＫに対して位相制御されなくなる。モードレジスタ５６によるＤＬＬ回路２３の制御は、モード信号ＤＬＬｄｉｓによって行われる。
【００２９】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、コマンド入力回路３１を介して、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成される内部コマンドＩＣＭＤは、内部クロックＩＣＫに同期した信号となる。コマンド信号がリードコマンドＲＥＡＤとして認識される信号であった場合には、コマンドデコーダ３２は、内部コマンドＩＣＭＤとしての内部リードコマンドＭＤＲＤＴ（第１の内部リードコマンド）を生成する。
【００３０】
コマンドデコーダ３２で生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、リード制御回路５３、レイテンシカウンタ５５、モードレジスタ５６などに供給される。各種内部コマンドＩＣＭＤのうち内部リードコマンドＭＤＲＤＴは、少なくともレイテンシカウンタ５５及びリード制御回路５３に供給される。
【００３１】
レイテンシカウンタ５５は、内部リードコマンドＭＤＲＤＴを遅延させることにより、内部リードコマンドＤＲＣ（第２の内部リードコマンド）を生成する回路である。遅延の量は、コマンド入力回路３１にリードコマンドＲＥＡＤが供給されてから、モードレジスタ５６に予め設定されたＣＡＳレイテンシＣＬが経過した後にリードデータＤＱが出力されることとなるように決定される。ここで、内部リードコマンドＭＤＲＤＴは内部クロックＩＣＫに同期した信号である一方、レイテンシカウンタ５５の出力である内部リードコマンドＤＲＣは、内部クロック信号ＬＣＬＫＯＥＴに同期している必要がある。そこで、レイテンシカウンタ５５は、内部リードコマンドＤＲＣを、内部クロック信号ＬＣＬＫＯＥＦＴに同期して出力する。つまり、内部リードコマンドＭＤＲＤＴの同期対象となるクロックを、内部クロックＩＣＫから内部クロック信号ＬＣＬＫＯＥＦＴに乗せ替える役割も果たす。レイテンシカウンタ５５についても、後ほどより詳しく説明する。
【００３２】
アドレス端子１４は、アドレス信号ＡＤＤが供給される端子である。アドレス端子１４に供給されたアドレス信号ＡＤＤは、アドレス入力回路４１を介して、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＫに同期してアドレス信号ＡＤＤをラッチする回路である。
【００３３】
アドレス信号ＡＤＤは、通常、メモリセルアレイ７０内の１又は複数のメモリセルを特定する信号である。メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。メモリセルアレイ７０に隣接して配置されるセンス回路７３にはビット線ＢＬごとのセンスアンプＳＡが設けられており、複数のビット線ＢＬはそれぞれ、センス回路７３内の対応するセンスアンプＳＡに接続されている。なお、図１では、１本のワード線ＷＬ、１本のビット線ＢＬ、１個のセンスアンプＳＡ、及び１個のメモリセルＭＣのみを示している。アドレス信号ＡＤＤは、ワード線ＷＬを特定するロウアドレスと、ビット線ＢＬ（センスアンプＳＡ）を特定するカラムアドレスとを含んで構成される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。
【００３４】
モードレジスタセットにエントリーしている場合のアドレス信号ＡＤＤは、メモリセルではなく、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合、アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤは、モードレジスタ５６に供給される。
【００３５】
ロウ系制御回路５１は、ロウアドレスをロウデコーダ７１に供給する回路である。ロウ系制御回路５１は、欠陥のあるワード線を示すロウアドレスと、冗長ワード線を示すロウアドレスとを対応付けて記憶しており、アドレスラッチ回路４２からロウアドレスが供給されると、そのロウアドレスが欠陥のあるワード線のものとして記憶しているロウアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路４２から供給されたロウアドレスをそのままロウデコーダ７１に供給する。一方、一致すると判定した場合には、アドレスラッチ回路４２から供給されたロウアドレスと対応付けて記憶している冗長ワード線を示すロウアドレスを、ロウデコーダ７１に供給する。
【００３６】
ロウデコーダ７１は、メモリセルアレイ７０に含まれる複数のワード線ＷＬのうち、ロウ系制御回路５１から供給されるロウアドレスに対応するワード線ＷＬを選択する回路である。
【００３７】
カラム系制御回路５２は、カラムアドレスをカラムデコーダ７２に供給する回路である。カラム系制御回路５２は、欠陥のあるビット線を示すカラムアドレスと、冗長ビット線を示すカラムアドレスとを対応付けて記憶しており、アドレスラッチ回路４２からカラムアドレスが供給されると、そのカラムアドレスが欠陥のあるビット線のものとして記憶しているカラムアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路４２から供給されたカラムアドレスをそのままカラムデコーダ７２に供給する。一方、一致すると判定した場合には、アドレスラッチ回路４２から供給されたカラムアドレスと対応付けて記憶している冗長ビット線を示すカラムアドレスを、カラムデコーダ７２に供給する。
【００３８】
カラムデコーダ７２は、メモリセルアレイ７０に含まれる複数のビット線ＢＬのうち、カラム系制御回路５２から供給されるカラムアドレスに対応するビット線ＢＬに接続されたセンスアンプＳＡを選択する回路である。カラムデコーダ７２によって選択されたセンスアンプＳＡは、データアンプ７４に接続される。
【００３９】
キャリブレーション端子１５は、キャリブレーション用の外部抵抗（不図示）が接続される端子であり、キャリブレーション回路６６に接続されている。キャリブレーション回路６６は、データ入出力回路７８内の後述する単位バッファと同じ回路構成を有するレプリカバッファを有している。単位バッファ１個当たりのインピーダンスは例えば２４０Ωと決められているが、外気温や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路６６は、この変動をキャンセルするためのインピーダンスコードＺＱＣＯＤＥを生成し、データ入出力回路７８に供給する回路である。
【００４０】
キャリブレーション端子１５に接続される図示しない外部抵抗は、単位バッファのインピーダンスの設計値（例えば２４０Ω）と同じインピーダンスをもった抵抗となる。キャリブレーション回路６６は、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作（キャリブレーション動作）を行うことで、インピーダンスコードＺＱＣＯＤＥを生成する。
【００４１】
データ入出力端子１６は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７８に接続されている。データ入出力回路７８は、マルチプレクサ７６及びＦＩＦＯ回路７５を介してデータアンプ７４に接続される。リード動作時には、メモリセルアレイ７０からＦＩＦＯ回路７５にプリフェッチされた複数のリードデータＤＱが、マルチプレクサ７６及びデータ入出力回路７８を介して、データ入出力端子１６からバースト出力される。ライト動作時には、データ入出力端子１６にバースト入力された複数のライトデータＤＱが、データ入出力回路７８及びマルチプレクサ７６を介してＦＩＦＯ回路７５にプリフェッチされ、メモリセルアレイ７０に同時に書き込まれる。
【００４２】
データ入出力回路７８のインピーダンスは、モードレジスタ５６に予め設定される。設定された値は、インピーダンス設定コードＲｏｎとして、モードレジスタ５６からデータ入出力回路７８に供給される。データ入出力回路７８は、このインピーダンス設定コードＲｏｎに従って、自身のインピーダンスを調整する機能を有している。
【００４３】
リード時のＦＩＦＯ回路７５の動作は、リード制御回路５３によって制御される。リード制御回路５３は、コマンドデコーダ３２から内部リードコマンドＭＤＲＤＴが供給されると、内部クロック信号ＩＣＫに同期したタイミングで、ＦＩＦＯ回路７５にリードデータＤＱの出力を指示する回路である。ＦＩＦＯ回路７５には、レイテンシカウンタ５５によって生成される内部リードコマンドＤＲＣも供給される。ＦＩＦＯ回路７５は、リード制御回路５３からリードデータＤＱの出力を指示されると、内部リードコマンドＤＲＣに同期したタイミングで、リードデータＤＱの出力を開始する。
【００４４】
マルチプレクサ７６は、クロック分割回路７７から供給される相補の内部クロック信号ＬＣＬＫＯＥＤＴ，ＬＣＬＫＯＥＤＢに同期して動作するよう構成される。クロック分割回路７７は、ＤＬＬ回路２３から内部クロック信号ＬＣＬＫＯＥＴの供給を受け、これに基づいて相補の内部クロック信号ＬＣＬＫＯＥＤＴ，ＬＣＬＫＯＥＤＢを生成する回路である。
【００４５】
図２は、データ入出力回路７８（出力回路）の構成を示すブロック図である。同図には、クロック分割回路７７及びマルチプレクサ７６についても表示している。同図に示すように、データ入出力回路７８は、出力バッファ５００、レベルシフト部５１０、インピーダンス調整部５２０、及びスルーレート調整部５３０を有している。
【００４６】
出力バッファ５００は、図示していないが、データ入出力端子１６に対して並列に接続された複数の単位バッファにより構成される。リードデータＤＱは、これら複数の単位バッファのうち、後述するインピーダンス調整部５２０によって選択される１又は複数の単位バッファから、同時に出力される。上述したように、各単位バッファは所定のインピーダンス（例えば２４０Ω）を有するように構成されている。したがって、インピーダンス調整部５２０によって選択される単位バッファの個数によって、出力バッファ５００のインピーダンスを変化させることができる。例えば４つの単位バッファが選択された場合には、出力バッファ５００のインピーダンスは６０Ω（＝２４０Ω／４）となる。また、６つの単位バッファが選択された場合には、出力バッファ５００のインピーダンスは４０Ω（＝２４０Ω／６）となる。
【００４７】
レベルシフト部５１０は、入力信号の振幅値をＶＰＥＲＩからＶＤＤに変換する回路である。図２に示すように、マルチプレクサ７６は内部電圧ＶＰＥＲＩで動作するよう構成され、一方、インピーダンス調整部５２０、スルーレート調整部５３０、及び出力バッファ５００は外部電圧ＶＤＤ（外部電圧ＶＤＤＱ）で動作するように構成される。したがって、前者の出力信号（マルチプレクサ７６の出力信号）を後者に供給する際には、振幅値をＶＰＥＲＩからＶＤＤに変換する必要がある。レベルシフト部５１０は、この変換を行うために設けられている。
【００４８】
インピーダンス調整部５２０は、モードレジスタ５６から供給されるインピーダンス設定コードＲｏｎに基づき、出力バッファ５００に含まれる複数の単位バッファのうちの１つ又は複数を選択し、選択した単位バッファに対してリードデータＤＱを供給する機能を有する。これにより、出力バッファ５００のインピーダンスが、インピーダンス設定コードＲｏｎに従う値に設定される。
【００４９】
また、インピーダンス調整部５２０は、インピーダンスコードＺＱＣＯＤＥに基づいて、各単位バッファのインピーダンスを設計値（例えば２４０Ω）に合わせる機能も有している。この機能により、例えば外気温や電源電圧が変化しても、各単位バッファのインピーダンスを設計値に合わせることが可能になる。
【００５０】
スルーレート調整回路５３０は、各単位バッファのスルーレートを、上述したインピーダンスコードＺＱＣＯＤＥに基づいて調整する回路である。インピーダンスコードＺＱＣＯＤＥに基づいて単位バッファのスルーレートを調整できる理由は次の通りである。つまり、単位バッファの実際のインピーダンスが設計値よりも高くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも低下しているためであり、このような場合、単位バッファのスルーレートが設計値よりも低下する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを高めることにより、スルーレートを設計値に近づけることが可能となる。逆に、単位バッファの実際のインピーダンスが設計値よりも低くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも上昇しているためであり、このような場合、単位バッファのスルーレートが設計値よりも上昇する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを低下させることにより、スルーレートを設計値に近づけることが可能となる。
【００５１】
以上のことから、スルーレート調整部５３０は、インピーダンスコードＺＱＣＯＤＥにより示される調整前のインピーダンスが高いほど、各単位バッファのスルーレートを上昇させる。一方、インピーダンスコードＺＱＣＯＤＥにより示される調整前のインピーダンスが低いほど、各単位バッファのスルーレートを低下させる。
【００５２】
図１に戻る。電源端子１７ａ，１７ｂは、それぞれ外部電圧ＶＤＤ（第１の電源電圧）及び外部電圧ＶＳＳが供給される端子であり、内部電圧発生回路６０及びデータ入出力回路７８に接続されている。内部電圧発生回路６０は、外部電圧ＶＤＤ，ＶＳＳから内部電圧ＶＰＥＲＩ（第２の電源電圧）その他の各種内部電圧を生成する回路である。内部電圧ＶＰＥＲＩは、外部電圧ＶＤＤよりも低い電圧である。
【００５３】
電源端子１８ａ，１８ｂは、それぞれ外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱが供給される端子であり、データ入出力回路７８に接続されている。外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱの各電位は、それぞれ外部電圧ＶＤＤ及び外部電圧ＶＳＳの各電位と等しくなっている。外部電圧ＶＤＤ及び外部電圧ＶＳＳとは別に外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱを供給しているのは、電源配線を通じてノイズが拡散することを防止するためである。
【００５４】
以上が本実施の形態による半導体装置１０の全体構成である。本発明の特徴は、外部電圧ＶＤＤの変動によって内部クロック信号ＬＣＬＫＯＥＦＴに生ずる位相の変動を、レイテンシカウンタ５５内でキャンセルする点にある。内部クロック信号ＬＣＬＫＯＥＦＴは、上述したように、ＤＬＬ回路２３からレイテンシカウンタ５５に供給される信号である。そこで以下では、まずＤＬＬ回路２３の構成について詳しく説明し、その後、レイテンシカウンタ５５の構成について詳しく説明することにする。
【００５５】
図３は、ＤＬＬ回路２３の構成を示すブロック図である。同図に示すように、ＤＬＬ回路２３は、ディレイライン８０，８１と、カウンタ回路８２，８３と、分周回路８４と、位相検出回路８５と、フィードバック回路８６と、デューティ検出回路８７と、信号合成器８８と、レベルシフト部８９とを含んでいる。これらの回路は、原則として内部電圧ＶＰＥＲＩで動作するよう構成されるが、一部の回路は外部電圧ＶＤＤで動作する。詳しくは、各回路の説明の中で説明する。
【００５６】
上述したように、ＤＬＬ回路２３は、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する回路である。フィードバック回路８６を除く各回路は、外部クロック信号とフィードバック回路８６の出力信号とに基づいて内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する内部クロック信号生成回路を構成する。本実施の形態では、図３から明らかなように、内部クロック信号ＬＣＬＫＯＥＴは、遅延回路９７によって内部クロック信号ＬＣＬＫＯＥＦＴを遅延させた信号である。ただし、遅延回路９７を設けず、内部クロック信号ＬＣＬＫＯＥＴと内部クロック信号ＬＣＬＫＯＥＴとを同一の信号としてもよい。
【００５７】
フィードバック回路８６は、図３に示すように、クロック分割回路９０、マルチプレクサ９１、レベルシフト部９２、インピーダンス調整部９３、スルーレート調整部９４が直列接続された構成を有している。クロック分割回路９０には内部クロック信号ＬＣＬＫＯＥＴが供給され、スルーレート調整部９４からは、相補のフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢが出力される。フィードバッククロック信号ｆｂＣＬＫは、位相検出回路８５へ供給されるとともに、バッファ９６を介してデューティ検出回路８７へも供給される。フィードバッククロック信号ｆｂＣＬＫＢは、バッファ９５を介してデューティ検出回路８７へ供給される。
【００５８】
クロック分割回路９０、マルチプレクサ９１、レベルシフト部９２、インピーダンス調整部９３、スルーレート調整部９４はそれぞれ、図２に示したクロック分割回路７７、マルチプレクサ７６、レベルシフト部５１０、インピーダンス調整部５２０、スルーレート調整部５３０と同等の遅延を生ずるよう構成された回路である。つまり、相補のフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢは、内部クロック信号ＬＣＬＫＯＥＴに対し、図２に示したスルーレート調整部５３０の出力信号と同等の遅延を受けた信号となっている。クロック分割回路７７及びマルチプレクサ７６が内部電圧ＶＰＥＲＩで動作する回路であることを受け、クロック分割回路９０及びマルチプレクサ９１も内部電圧ＶＰＥＲＩで動作する回路となっている。また、インピーダンス調整部５２０及びスルーレート調整部５３０が外部電圧ＶＤＤで動作する回路であることを受け、インピーダンス調整部９３及びスルーレート調整部９４も外部電圧ＶＤＤで動作する回路となっている。レベルシフト部９２は、レベルシフト部５１０と同様、外部電圧ＶＤＤ及び内部電圧ＶＰＥＲＩの両方を利用する。
【００５９】
ディレイライン８０は、内部クロック信号ＰｒｅＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ１を生成する回路である。ディレイライン８０を用いた遅延量の調整は、内部クロック信号ＰｒｅＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差ＰＤに基づいて行われる。位相差ＰＤは、位相検出回路８５によって検出される。
【００６０】
一方、ディレイライン８１は、内部クロック信号ＰｒｅＣＬＫをインバータによって反転してなる内部クロック信号ＰｒｅＣＬＫＢを遅延させることによって、内部クロック信号ＬＣＬＫ２を生成する回路である。ディレイライン８１を用いた遅延量の調整は、相補の内部クロック信号ＬＣＬＫＯＥＴのデューティＤＣＣに基づいて行われる。デューティＤＣＣは、デューティ検出回路８７によって検出される。デューティ検出回路８７は、フィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢに基づいて、内部クロック信号ＬＣＬＫＯＥＴのデューティを検出する機能を有している。
【００６１】
ここで、デューティ検出回路８７は、フィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢの振幅値に合わせて外部電圧ＶＤＤで動作するよう構成され、その出力であるデューティＤＣＣの振幅値も外部電圧ＶＤＤとなる。一方、デューティＤＣＣの供給先であるカウンタ回路８３は内部電圧ＶＰＥＲＩで動作するよう構成される。そこで、デューティ検出回路８７とカウンタ回路８３の間には、デューティＤＣＣの振幅値を外部電圧ＶＤＤから内部電圧ＶＰＥＲＩに変換するレベルシフト部８９が設けられる。
【００６２】
ディレイライン８０，８１によって生成された内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２は信号合成器８８に供給される。信号合成器８８は、内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２に基づいて、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する機能を有する。
【００６３】
特に限定されるものではないが、ディレイライン８０，８１には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。
【００６４】
カウンタ回路８２は、ディレイライン８０の遅延量を調整する回路である。カウンタ回路８２のカウント値は、位相検出回路８５から供給される位相差ＰＤに基づき、後述する分周回路８４から供給されるサンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、位相差ＰＤが位相の進みすぎを示している場合、カウンタ回路８２は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントする。これを受け、ディレイライン８０は、内部クロック信号ＬＣＬＫ１の立ち上がりエッジを遅らせる。逆に、位相差ＰＤが位相の遅れを示している場合、カウンタ回路８２は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン８０は、内部クロック信号ＬＣＬＫ１の立ち上がりエッジを早める。以上のようにして、カウンタ回路８２及びディレイライン８０は、位相差に基づく内部クロック信号ＬＣＬＫ１の立ち上がりエッジの位置調整を行う。
【００６５】
分周回路８４は、内部クロック信号ＰｒｅＣＬＫを分周することにより、サンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫはカウンタ回路８２，８３に供給され、カウント値の更新タイミングを示す同期信号として用いられる。分周回路８４を用いている理由は、カウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更にはある一定の時間が必要だからであり、内部クロック信号ＰｒｅＣＬＫの毎周期ごとにカウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更を行うことは困難だからである。また、カウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。
【００６６】
カウンタ回路８３は、ディレイライン８１の遅延量を調整する回路である。カウンタ回路８３のカウント値は、デューティ検出回路８７から供給されるデューティＤＣＣに基づき、サンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、デューティＤＣＣが５０％未満である場合、カウンタ回路８３は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントする。これを受け、ディレイライン８１は、内部クロック信号ＬＣＬＫ２の立ち上がりエッジを遅らせる。逆に、デューティＤＣＣが５０％超である場合、カウンタ回路８３は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン８１は、内部クロック信号ＬＣＬＫ２の立ち上がりエッジを早める。以上のようにして、カウンタ回路８３及びディレイライン８１は、デューティに基づく内部クロック信号ＬＣＬＫ２の立ち上がりエッジの位置調整を行う。
【００６７】
以上説明したように、ＤＬＬ回路２３内には、内部電圧ＶＰＥＲＩで動作する回路と、外部電圧ＶＤＤで動作する回路とが含まれる。このうち外部電圧ＶＤＤで動作する回路の動作速度は外部電圧ＶＤＤの変動に伴って変動し、内部クロック信号ＬＣＬＫＯＥＦＴの位相も変動させる。つまり、例えば外部電圧ＶＤＤが上昇した場合、フィードバック回路８６内の外部電圧ＶＤＤで動作する回路の動作速度が速くなるため、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴの位相が遅れることになる。内部クロック信号ＬＣＬＫＯＥＴに関しては、これは本来ＤＬＬ回路２３に期待される動作であるので、何ら問題はない。しかしながら、内部クロック信号ＬＣＬＫＯＥＦＴに関しては、レイテンシカウンタ５５のラッチマージンが低下してしまう原因となる。以下、このラッチマージンの低下を防止するためのレイテンシカウンタ５５の構成について、詳しく説明する。
【００６８】
図４は、レイテンシカウンタ５５の構成を示すブロック図である。同図に示すように、レイテンシカウンタ５５は、ゲート制御信号生成部１００と、遅延回路部２００と、コマンド信号ラッチ部３００とを含んでいる。また、図５は、レイテンシカウンタ５５に関連する各信号のタイミングチャートを示す図である。以下では、適宜図５も参照しながら、レイテンシカウンタ５５の構成を説明する。
【００６９】
ゲート制御信号生成部１００は、内部クロック信号ＬＣＬＫＯＥＦＴから８ラインの出力ゲート信号ＣＯＴ０〜７を生成する回路である。出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図５に示すように、１クロックごとに順次活性化するように構成される。
【００７０】
遅延回路部２００は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより、８ラインの入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する回路である。図６は、遅延回路部２００の構成を示すブロック図である。同図に示すように、遅延回路部２００は遅延回路２００−０〜２００−７からなり、それぞれ出力ゲート信号ＣＯＴ０〜ＣＯＴ７の供給を受け、入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成するように構成される。
【００７１】
図６には、遅延回路２００−０の回路図も示している。図示していないが、遅延回路２００−１〜２００−７も同様の回路構成を有している。同図に示すように、遅延回路２００−０は、出力ゲート信号ＣＯＴ０が供給される入力端と入力ゲート信号ＣＩＴ０が出力される出力端との間に、遅延素子Ｄ１、遅延素子Ｄ２、遅延素子Ｄ３、及びスイッチＳＷが直列に接続された構成を有している。スイッチＳＷは２入力１出力のスイッチであり、一方の入力端が遅延素子Ｄ３の出力端に接続され、他の入力端が遅延素子Ｄ１の出力端に接続される。
【００７２】
遅延素子Ｄ１〜Ｄ３は、それぞれ数十段のインバータによって構成される。遅延素子Ｄ１は、内部リードコマンドＭＤＲＤＴを伝達する回路での信号遅延量に相当する遅延を起こすように構成される。一方、遅延素子Ｄ２は、ＤＬＬ回路２３内の内部電源ＶＰＥＲＩで動作する部分での信号遅延量に相当する遅延を起こすように構成される。また、遅延素子Ｄ３は、ＤＬＬ回路２３内の外部電源ＶＤＤで動作する部分での信号遅延量に相当する遅延を起こすように構成される。
【００７３】
上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合、スイッチＳＷは、遅延素子Ｄ１の出力信号を入力ゲート信号ＣＩＴ０として出力する。一方、モード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の使用が示される場合には、スイッチＳＷは遅延素子Ｄ３の出力信号を入力ゲート信号ＣＩＴ０として出力する。
【００７４】
図１２に示すように、遅延素子Ｄ１，Ｄ２は、内部電圧ＶＰＥＲＩで動作するよう構成される。スイッチＳＷも同様である。一方、遅延素子Ｄ３は、外部電圧ＶＤＤで動作するよう構成される。したがって、遅延素子Ｄ３での信号遅延量は、外部電圧ＶＤＤの変動による影響を受ける。例えば外部電圧ＶＤＤが上昇した場合、遅延素子Ｄ３内のインバータを構成する各トランジスタの速度が上昇し、信号遅延量が減少する。
【００７５】
この信号遅延量の増減には、外部電圧ＶＤＤの変動による内部クロック信号ＬＣＬＫＯＥＦＴの位相の変動を打ち消す効果がある。すなわち、上述したように、内部クロック信号ＬＣＬＫＯＥＦＴの位相は、外部電圧ＶＤＤが上昇すると、遅れる方向に変化する。一方、遅延素子Ｄ３での信号遅延量は、外部電圧ＶＤＤが上昇すると、減少する方向に変化する。つまり、内部クロック信号ＬＣＬＫＯＥＦＴの遅れが、遅延素子Ｄ３での信号遅延量の減少によって取り戻されるのである。外部電圧ＶＤＤが低下した場合も同様であり、内部クロック信号ＬＣＬＫＯＥＦＴの進みが、遅延素子Ｄ３での信号遅延量の増加によって取り消される。したがって、外部電圧ＶＤＤの変動に伴う入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相の変動が抑制されていると言える。
【００７６】
以上のような遅延回路部２００での遅延を受け、入力ゲート信号ＣＩＴ０〜ＣＩＴ７は、図１１に示すように、出力ゲート信号ＣＯＴ０〜ＣＯＴ７を一定時間遅延させた信号となる。
【００７７】
コマンド信号ラッチ部３００には、ここまで説明した出力ゲート信号ＣＯＴ０〜ＣＯＴ７及び入力ゲート信号ＣＩＴ０〜ＣＩＴ７と、内部リードコマンドＭＤＲＤＴとが供給される。コマンド信号ラッチ部３００は、内部リードコマンドＭＤＲＤＴが供給されると、図５に示すように、その時点で活性化していた入力ゲート信号に同期してこれを取り込むよう構成される。図５の例では、入力ゲート信号ＣＩＴ０に同期して内部リードコマンドＭＤＲＤＴを取り込んでいる。
【００７８】
なお、図４には示していないが、内部リードコマンドＭＤＲＤＴは、入力ゲート信号に同期して取り込まれる前の段階で、ＤＬＬ回路２３での信号遅延量に相当する遅延を生ずる遅延回路を通過するように構成される。ただし、モード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合には、この遅延回路はスキップされる。これにより、内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴ０〜ＣＩＴ７の間でのタイミングずれが防止される。なお、この遅延回路は内部電圧ＶＰＥＲＩによって動作するよう構成される。したがって、外部電圧ＶＤＤの変動による影響は受けず、その信号遅延量は、外部電圧ＶＤＤの変動がないとした場合のＤＬＬ回路２３での信号遅延量に相当する。
【００７９】
出力ゲート信号ＣＯＴ０〜ＣＯＴ７と入力ゲート信号ＣＩＴ０〜ＣＩＴ７とは、ＣＡＳレイテンシＣＬに応じて一対一に対応付けられる。図５の例（ＣＬ＝７）では、入力ゲート信号ＣＩＴ０〜ＣＩＴ７のそれぞれに対し、出力ゲート信号ＣＯＴ７，ＣＯＴ０〜ＣＯＴ６が対応付けられる。図５の例に即して説明すると、コマンド信号ラッチ部３００は、内部リードコマンドＭＤＲＤＴの取り込みに用いた入力ゲート信号ＣＩＴ０に対応する出力ゲート信号ＣＯＴ７が活性化したタイミングで、レイテンシカウンタ５５の出力信号である内部リードコマンドＤＲＣの活性化を開始する。これを受け、ＦＩＦＯ回路７５からリードデータの出力が開始され、データ入出力回路７８を経て、データ入出力端子１６からリードデータＤＱが出力される。
【００８０】
以上のように、本実施の形態によるレイテンシカウンタ５５では、遅延回路２００内に外部電圧ＶＤＤで動作する遅延素子Ｄ３を設けたことにより、外部電圧ＶＤＤの変動に伴う入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相の変動が抑制される。したがって、入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相と内部リードコマンドＭＤＲＤＴの位相との間で外部電圧ＶＤＤの変動に起因するずれが起きることが回避されるので、外部電圧ＶＤＤの変動によるレイテンシカウンタのラッチマージンＬＭ（図５）の低下が抑制される。
【００８１】
以下、レイテンシカウンタ５５の構成について、より詳しく説明する。
【００８２】
図７は、レイテンシカウンタ５５の構成の一例を詳細に示す図である。同図に示すように、本例によるレイテンシカウンタ５５のゲート制御信号生成部１００は、内部クロック信号ＬＣＬＫＯＥＦＴに基づいて分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１１０と、分周クロック信号ＬＣＬＫＥをカウントする第１のカウンタ回路１２０と、分周クロック信号ＬＣＬＫＯに同期して第１のカウンタ回路１２０のカウント値を取り込む第２のカウンタ回路１３０と、第１及び第２のカウンタ回路１２０，１３０のカウント値を排他的に選択する選択回路１４０とを有している。また、コマンド信号ラッチ部３００は、入力選択回路３１０と、シフト回路３２０と、ラッチ回路３３０と、出力選択回路３４０と、出力合成回路３５０とを有している。
【００８３】
まず、ゲート制御信号生成部１００の構成について説明する。分周回路１１０は、内部クロック信号ＬＣＬＫＯＥＦＴの立ち下がりエッジに同期してラッチ動作を行うラッチ回路１０１と、ラッチ回路１０１の出力端Ｑより出力される分周信号ＬＱを反転させて入力端Ｄに供給するインバータ１０２と、内部クロック信号ＬＣＬＫＯＥＦＴと分周信号ＬＱの論理積をとるＡＮＤ回路１０３と、内部クロック信号ＬＣＬＫＯＥＦＴと分周信号ＬＱの反転信号の論理積をとるＡＮＤ回路１０４とを備えている。
【００８４】
このような回路構成により、図７に示すように、ＡＮＤ回路１０３の出力である分周クロック信号ＬＣＬＫＥは、偶数番目の内部クロック信号ＬＣＬＫＯＥＦＴに連動した波形となり、ＡＮＤ回路１０４の出力である分周クロック信号ＬＣＬＫＯは、奇数番目の内部クロック信号ＬＣＬＫＯＥＦＴに連動した波形となる。このため、分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯは、アクティブな期間（ハイレベルである期間）が０．５ｔＣＫとなり、非アクティブな期間（ローレベルである期間）が１．５ｔＣＫとなる。ただし、１ｔＣＫは内部クロック信号ＬＣＬＫＯＥＦＴの一周期に相当する時間である。
【００８５】
分周回路１１０は、内部クロック信号ＬＣＬＫＯＥＦＴを２分周することによって、互いに位相の異なる２つの分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯを生成している。生成された分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯはそれぞれ、図７に示すように第１及び第２のカウンタ回路１２０，１３０に供給される。このため、第１及び第２のカウンタ回路１２０，１３０はそれぞれ、内部クロック信号ＬＣＬＫＯＥＦＴの半分の周波数で動作を行うことになる。
【００８６】
第１のカウンタ回路１２０は、リップル型のフリップフロップ１１１，１１２が従属接続されてなる２ビットのリップルカウンタと、このリップルカウンタの出力をデコードするデコーダ１１３とを含んでいる。フリップフロップ１１１のクロック端には分周クロック信号ＬＣＬＫＥが供給される。また、第２のカウンタ回路１３０は、データラッチ型のフリップフロップ１２１，１２２と、これらの出力をデコードするデコーダ１２３とを含んでいる。フリップフロップ１２１，１２２のクロック端には、フリップフロップ２段分に相当する遅延量を有する遅延回路１２４にて遅延された分周クロック信号ＬＣＬＫＯが供給される。フリップフロップ１１１の出力ビットＢ１は、フリップフロップ１段分に相当する遅延量を有する遅延回路１１４を介して、デコーダ１１３及びフリップフロップ１２１のデータ入力端Ｄに供給される。フリップフロップ１１２の出力ビットＢ２は、遅延回路を介さずに、デコーダ１１３及びフリップフロップ１２２のデータ入力端Ｄに供給される。フリップフロップ１２１の出力ビットＢ３、フリップフロップ１２２の出力ビットＢ４は、ともにデコーダ１２３に供給される。なお、遅延回路１１４及び遅延回路１２４を設けているのは、出力ビットＢ１〜Ｂ４の間で変化タイミングに差が発生することを防止するためである。
【００８７】
選択回路１４０は、８個のＡＮＤ回路１４０−０〜１４０−７によって構成される。デコーダ１１３は４本の出力を有しており、それぞれＡＮＤ回路１４０−０，１４０−２，１４０−４，１４０−６に接続されている。デコーダ１１３は、ビットＢ１を下位ビット、ビットＢ２を上位ビットとするバイナリ信号の値に基づいて、これら４本の出力のうちのいずれか一つを、ハイレベルに活性化させる。また、デコーダ１２３も４本の出力を有しており、それぞれＡＮＤ回路１４０−１，１４０−３，１４０−５，１４０−７に接続されている。デコーダ１２３は、ビットＢ３を下位ビット、ビットＢ４を上位ビットとするバイナリ信号の値に基づいて、これら４本の出力のうちのいずれか一つを、ハイレベルに活性化させる。
【００８８】
ＡＮＤ回路１４０−０，１４０−２，１４０−４，１４０−６には、分周クロック信号ＬＣＬＫＥも供給される。また、ＡＮＤ回路１４０−１，１４０−３，１４０−５，１４０−７には、分周クロック信号ＬＣＬＫＯも供給される。ＡＮＤ回路１４０−０〜１４０−７の出力信号は、それぞれ上述した出力ゲート信号ＣＯＴ０〜ＣＯＴ７となる。
【００８９】
かかる構成により、出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図５に示したように、１クロックごとに順次活性化する信号となる。出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図７に示すように、対応する遅延回路２００−０〜２００−７に供給されるとともに、コマンド信号ラッチ部３００内の出力選択回路３４０にも供給される。
【００９０】
次に、コマンド信号ラッチ部３００の構成について説明する。図７に示すように、コマンド信号ラッチ部３００には、内部リードコマンドＭＤＲＤＴが供給される。内部リードコマンドＭＤＲＤＴが供給されるコマンド信号ラッチ部３００の端部は、２本の配線を通じてマルチプレクサ３６０に接続される。このうち一方の配線は直接マルチプレクサ３６０に、他方の配線は遅延回路３６１を介してマルチプレクサ３６０に、それぞれ接続される。遅延回路３６１は、内部電圧ＶＰＥＲＩによって動作するよう構成される。
【００９１】
マルチプレクサ３６０の出力端は、入力選択回路３１０に接続される。上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の使用が示される場合、マルチプレクサ３６０は、遅延回路３６１を通過した内部リードコマンドＭＤＲＤＴを、入力選択回路３１０に供給する。一方、上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合、マルチプレクサ３６０は、遅延回路３６１を通過しない内部リードコマンドＭＤＲＤＴを、入力選択回路３１０に供給する。こうするのは、内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴ０〜ＣＩＴ７の間でのタイミングずれを防止するためである。
【００９２】
入力選択回路３１０は、８つのタイミング制御回路３１０−０〜３１０−７によって構成される。これらタイミング制御回路３１０−０〜３１０−７には、マルチプレクサ３６０からリードコマンドＭＤＲＤＴが共通に入力されるとともに、入力ゲート信号ＣＩＴ０〜ＣＩＴ７がそれぞれ入力される。
【００９３】
タイミング制御回路３１０−０の出力信号は、内部リードコマンドＤＲＣａ０である。図５に例示するように、タイミング制御回路３１０−０は、内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴ０とがともに活性化している場合に内部リードコマンドＤＲＣａ０を活性化し、その入力ゲート信号ＣＩＴ０の非活性化に応じて内部リードコマンドＤＲＣａ０を非活性化する。タイミング制御回路３１０−１〜３１０−７についても同様である。タイミング制御回路３１０−１〜３１０−７の出力信号はそれぞれ、内部リードコマンドＤＲＣａ１〜ＤＲＣａ７である。内部リードコマンドＤＲＣａ０〜ＤＲＣａ７は、シフト回路３２０に供給される。
【００９４】
シフト回路３２０は、出力ゲート信号ごとの内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７を出力する回路であり、これら内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７に対し、ＣＡＳレイテンシＣＬに応じて、入力選択回路３１０から供給される内部リードコマンドＤＲＣａ０〜ＤＲＣａ７を割り当てる機能を有する。
【００９５】
図８は、シフト回路３２０の回路図である。同図に示すように、シフト回路３２０は、それぞれ内部リードコマンドＤＲＣａ０〜ＤＲＣａ７が供給される信号経路Ｌａ０〜Ｌａ７と、それぞれ内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７を出力するための信号経路Ｌｂ０〜Ｌｂ７と、これらの間に設けられたマルチプレクサ３２０−０〜３２０−７とを有している。
【００９６】
マルチプレクサ３２０−０〜３２０−７はそれぞれ、信号経路Ｌａ０〜Ｌａ７のすべてに接続される。したがって、マルチプレクサ３２０−０〜３２０−７のそれぞれに、内部リードコマンドＤＲＣａ０〜ＤＲＣａ７のすべてが供給される。一方、マルチプレクサ３２０−０〜３２０−７の出力は、それぞれ信号経路Ｌｂ０〜Ｌｂ７に接続される。マルチプレクサ３２０−０〜３２０−７はそれぞれ、信号経路Ｌａ０〜Ｌａ７のいずれかと、信号経路Ｌｂ０〜Ｌｂ７のうちの対応するものとを接続する回路である。マルチプレクサ３２０−０〜３２０−７にはモードレジスタ５６からＣＡＳレイテンシＣＬが供給されており、これにより、各マルチプレクサ内の結線が決定される。
【００９７】
図９（ａ）（ｂ）は、ＣＡＳレイテンシＣＬと各マルチプレクサ内における結線との関係を説明するための図である。図９（ａ）はＣＬ＝８の例、図９（ｂ）はＣＬ＝７の例をそれぞれ示している。
【００９８】
図９（ａ）（ｂ）に示す外側のリングＬａは、入力側となる信号経路Ｌａ０〜Ｌａ７を示し、内側のリングＬｂは出力側となる信号経路Ｌｂ０〜Ｌｂ７を示している。そして、これらリングに付された目盛りの位置が一致する２つの信号経路が、各マルチプレクサ内で相互に接続される。
【００９９】
具体的に説明すると、図９（ａ）の例（ＣＬ＝８）では、信号経路Ｌａ０〜Ｌａ７と信号経路Ｌｂ０〜Ｌｂ７との差分が「０」に設定される。この場合、信号経路Ｌａ０〜Ｌａ７はそれぞれ信号経路Ｌｂ０〜Ｌｂ７と接続される。一方、図９（ｂ）の例（ＣＬ＝７）では、信号経路Ｌａ０〜Ｌａ７と信号経路Ｌｂ０〜Ｌｂ７との差分が「７」に設定される。この場合、信号経路Ｌａ０〜Ｌａ７はそれぞれ信号経路Ｌｂ７，Ｌｂ０〜Ｌｂ６と接続される。
【０１００】
差分は０〜７のいずれかに設定可能であり、設定された状態においては、入力側の信号経路Ｌａと出力側の信号経路Ｌｂとの対応関係は固定される。このように、シフト回路３２０は、入力側の信号経路Ｌａと出力側の信号経路Ｌｂとの対応関係をＣＡＳレイテンシＣＬに基づいてシフトする役割を果たす。
【０１０１】
シフト回路３２０から出力される内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７は、ラッチ回路３３０を構成するラッチ回路３３０−０〜３３０−７にそれぞれ供給される。ラッチ回路３３０−０〜３３０−７の後段には、出力選択回路３４０を構成する出力ゲート入力選択回路３７０がそれぞれ接続されている。
【０１０２】
以下、図５も参照しながら、ラッチ回路３３０−７及び出力ゲート３４０−７の動作に着目して説明する。
【０１０３】
ラッチ回路３３０−７は、図５に示すように、入力される内部リードコマンドＤＲＣｂ７が活性化することによりセットされ、少なくとも対応する出力ゲート信号ＣＯＴ７が次に非活性化するまでの間、その状態で維持される。好適には、出力ゲート信号ＣＯＴ７が非活性化した後、次に他の出力ゲート信号（この場合は出力ゲート信号ＣＩＴ０）が活性化するタイミングでリセットされる。
【０１０４】
出力ゲート３４０−７は、対応する出力ゲート信号ＣＯＴ７が活性化されている間、ラッチ回路３３０−７の出力を配線３５２に出力する回路である。出力ゲート信号ＣＯＴ７が活性化されていない場合には、出力ゲート３４０−７の出力はハイインピーダンス状態となる。一方、出力ゲート信号ＣＯＴ７が活性化され、かつラッチ回路３３０−７の出力がハイレベルになっている場合、出力ゲート３４０−７の出力はハイレベルとなる。また、出力ゲート信号ＣＯＴ７が活性化され、かつラッチ回路３３０−７の出力がロウレベルになっている場合、出力ゲート３４０−７の出力はロウレベルとなる。
【０１０５】
配線３５２には、図７に示すように、ラッチ回路３５２ａが接続されている。これにより、一旦出力ゲート３４０−７の出力がハイレベルになると、次に出力ゲート３４０−７の出力がロウレベルになるまで、図５に示すように、配線３５２の電位はハイレベルに維持される。
【０１０６】
ラッチ回路３３０−０〜３３０−６及び出力ゲート３４０−０〜３４０−６の動作についても、それぞれラッチ回路３３０−７及び出力ゲート３４０−７と同様である。ただし、ラッチ回路３３０−０，２，４，６の出力は、図７に示すように、配線３５２ではなく配線３５１に供給される。配線３５１にも、出力ゲートの出力を維持するラッチ回路３５１ａが接続されている。
【０１０７】
配線３５１，３５２は、ＯＲゲート回路３５３の入力端に接続される。ＯＲゲート回路３５３の出力信号は、出力合成回路３５０に供給される。
【０１０８】
出力合成回路３５０は、ＡＮＤゲート回路３５４とラッチ回路３５５とを有している。ＯＲゲート回路３５３の出力信号は、ＡＮＤゲート回路３５４を通過した後、ラッチ回路３５５にてラッチされ、内部リードコマンドＤＲＣとして出力される。図１を用いて説明したとおり、内部リードコマンドＤＲＣはＦＩＦＯ回路７５に供給され、これにより、リードデータＤＱの出力タイミングが規定される。
【０１０９】
ラッチ回路３５５は、内部クロック信号ＬＣＬＫＯＥＦＴに同期してラッチ動作を行い、その出力は反転してＡＮＤゲート回路３５４に帰還する。これにより、内部リードコマンドＤＲＣの活性化期間は図５に示すように１ｔＣＫとなり、配線３５１又は配線３５２が活性化している間、１ｔＣＫ間隔で内部リードコマンドＤＲＣの活性化と非活性化が繰り返されることとなる。
【０１１０】
以上説明したように、本実施の形態による半導体装置１０によれば、レイテンシカウンタ５５の遅延回路２００内に外部電圧ＶＤＤで動作する遅延素子Ｄ３を設けたことから、外部電圧ＶＤＤの変動に伴う入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相の変動が抑制される。したがって、外部電圧ＶＤＤの変動に伴うレイテンシカウンタ５５のラッチマージンの低下が抑制される。
【０１１１】
次に、本発明の好ましい第２の実施の形態について、説明する。本実施の形態による半導体装置１０は、第１の実施の形態では０．５ｔＣＫであった内部リードコマンドＭＤＲＤＴの活性化期間を０．５ｔＣＫより長い期間とした点、及びこれに対応してレイテンシカウンタ５５の構成を変更した点で、第１の実施の形態と異なっている。
【０１１２】
内部リードコマンドＭＤＲＤＴの活性化期間を延ばしたのは、レイテンシカウンタ５５のラッチマージンを上げ、レイテンシカウンタ５５が内部リードコマンドＭＤＲＤＴの取り込みに失敗する可能性を減少させるためである。しかし一方で、内部リードコマンドＭＤＲＤＴの活性化期間を延ばしたことによって、何らかの理由で内部リードコマンドＭＤＲＤＴの位相がずれた場合に、レイテンシカウンタ５５が誤動作を起こす可能性がある。
【０１１３】
図１０は、レイテンシカウンタ５５が誤動作を起こしている場合の、レイテンシカウンタ５５に関連する各信号のタイミングチャートを示す図である。同図には、活性化期間を１ｔＣＫ（第１の実施の形態の倍）に延ばした内部リードコマンドＭＤＲＤＴの位相が本来の位相に比べて進んでおり、それによって誤動作が引き起こされた例を示している。以下、図７に示したレイテンシカウンタ５５も参照しながら、誤動作の内容について詳しく説明する。
【０１１４】
図１０に示すように、この例では、内部リードコマンドＭＤＲＤＴの活性化期間に、入力ゲート信号ＣＩＴ０の活性化期間だけでなく、その１クロック前に活性化する入力ゲート信号ＣＩＴ７の活性化期間も重なっている。その結果、レイテンシカウンタ５５は、入力ゲート信号ＣＩＴ０だけでなく、その１クロック前に活性化する入力ゲート信号ＣＩＴ７にも同期して、内部リードコマンドＭＤＲＤＴを取り込むことになる。これは、図１０では、内部リードコマンドＤＲＣａ０だけでなく、内部リードコマンドＤＲＣａ７も活性化していることに現れている。
【０１１５】
内部リードコマンドＤＲＣａ７が活性化すると、これに伴って内部リードコマンドＤＲＣｂ６及びラッチ回路３３０−６の出力も活性化し、さらに、出力ゲート信号ＣＯＴ６の活性化タイミングで、配線３５１が活性化されることになる。これにより、ＯＲゲート回路３５３の出力が、図１０に示すように出力ゲート信号ＣＯＴ６の活性化タイミングで活性化されるので、内部リードコマンドＤＲＣの活性化が、図５の例に比べて１クロック早く開始されることになる。その結果、リードデータＤＱの出力が、図１０に示すように、ＣＡＳレイテンシにより示される本来のタイミングより１クロック早く開始されてしまう。つまり、ＣＡＳレイテンシが守られておらず、レイテンシカウンタ５５が誤動作を起こしたと評価されることになる。
【０１１６】
本実施の形態によるレイテンシカウンタ５５では、このような誤動作を防止するために、入力ゲート信号のライズエッジ（立ち上がり）で内部リードコマンドＭＤＲＤＴの取り込みを行う。以下、詳しく説明する。
【０１１７】
図１１は、本実施の形態によるレイテンシカウンタ５５の構成を示すブロック図である。同図に示すように、本実施の形態によるレイテンシカウンタ５５は、ゲート制御信号生成部１００ａと、遅延回路部２００と、コマンド信号ラッチ部３００ａとを含んでいる。このうち遅延回路部２００は、第１の実施の形態で説明したものと同じものである。一方、ゲート制御信号生成部１００ａ及びコマンド信号ラッチ部３００ａはそれぞれ、第１の実施の形態で説明したゲート制御信号生成部１００及びコマンド信号ラッチ部３００とは異なる構成を有している。そこで以下では、ゲート制御信号生成部１００ａ及びコマンド信号ラッチ部３００ａについて、説明する。
【０１１８】
また、図１２は、本実施の形態によるレイテンシカウンタ５５に関連する各信号のタイミングチャートを示す図である。以下では、適宜図１２も参照しながら説明する。
【０１１９】
図１３は、ゲート制御信号生成部１００ａの回路図である。同図に示すように、ゲート制御信号生成部１００ａは、縦続接続された８個のフリップフロップ１００−０〜１００−７（第１のフリップフロップ）を有している。最終段のフリップフロップ１００−７の出力端子Ｑは、初段のフリップフロップ１００−０の入力端子Ｄに接続されている。
【０１２０】
フリップフロップ１００−０〜１００−７は、同図に示すようにそれぞれエッジトリガータイプのＤ型フリップフロップであり、クロック端子ＣＫのライズエッジにおける入力端子Ｄの値が出力端子Ｑから出力され、その値がクロック端子ＣＫの次のライズエッジまで保存されるという性質を有している。また、フリップフロップ１００−０〜１００−７はそれぞれセット端子ＳＥＴとリセット端子ＲＳＴとを有しており、セット端子ＳＥＴがハイレベルであり、かつリセット端子ＲＳＴがロウレベルである場合に出力端子Ｑがハイレベルにセットされ、セット端子ＳＥＴがロウレベルであり、かつリセット端子ＲＳＴがハイレベルである場合に出力端子Ｑがロウレベルにセットされるという性質を有している。
【０１２１】
フリップフロップ１００−０〜１００−７のクロック端子ＣＫには、内部クロック信号ＬＣＬＫＯＥＦＴが共通に供給される。また、フリップフロップ１００−０のリセット端子ＲＳＴと、フリップフロップ１００−１〜１００−７のセット端子ＳＥＴとには、ロウアクティブな信号であるリセット信号／ＲＥＳＥＴが供給される。リセット信号／ＲＥＳＥＴは、図示しないリセット端子を通じて外部のコントローラから半導体装置１０に供給され、図示しないレベルシフト回路を経てレイテンシカウンタ５５に供給される信号である。一方、フリップフロップ１００−０のセット端子ＳＥＴと、フリップフロップ１００−１〜１００−７のリセット端子ＲＳＴとには、内部電圧ＶＰＥＲＩが供給される。レイテンシカウンタ５５に入力される時点でのリセット信号／ＲＥＳＥＴの振幅値は、内部電圧ＶＰＥＲＩに等しくなっている。フリップフロップ１００−０〜１００−７それぞれの出力信号は、インバータにより反転された後、図１３に示すように出力ゲート信号ＣＯＴ０〜ＣＯＴ７となる。
【０１２２】
以上のゲート制御信号生成部１００ａの構成により、出力ゲート信号ＣＯＴ０〜ＣＯＴ７と、遅延回路２００を経て生成される入力ゲート信号ＣＩＴ０〜ＣＩＴ７とは、図１２に示すように、それぞれ１ｔＣＫ幅の信号となる。本実施の形態によるこれらの信号のライズエッジの位置は、図５に示した第１の実施の形態によるライズエッジの位置と一致する。
【０１２３】
図１４は、コマンド信号ラッチ部３００ａの回路図である。同図に示すように、ゲート制御信号生成部１００ａは、入力選択回路３７０と、シフト回路３２０と、出力選択回路３８０と、出力合成回路３５０とを有している。このうち、シフト回路３２０及び出力合成回路３５０については、第１の実施の形態で説明したものと同じものであるので説明を省略し、以下では、入力選択回路３６０及び出力選択回路３８０について詳しく説明する。
【０１２４】
入力選択回路３７０は、８つのフリップフロップ３７０−０〜３７０−７（第２のフリップフロップ）によって構成される。これらフリップフロップ３７０−０〜３７０−７の入力端子Ｄには、マルチプレクサ３６０から内部リードコマンドＭＤＲＤＴが共通に入力される。なお、内部リードコマンドＭＤＲＤＴは、図７に示した遅延回路３６１及びマルチプレクサ３６０を介して入力されるが、図１４ではこれらの図示を省略している。一方、クロック端子ＣＫには、それぞれ入力ゲート信号ＣＩＴ０〜ＣＩＴ７が入力される。フリップフロップ３７０−０〜３７０−７の出力端子Ｑから出力される信号は、それぞれ内部リードコマンドＤＲＣａ０〜ＤＲＣａ７となる。
【０１２５】
出力選択回路３８０も、８つのフリップフロップ３８０−０〜３８０−７（第３のフリップフロップ）によって構成される。これらフリップフロップ３８０−０〜３８０−７の入力端子Ｄには、シフト回路３２０からそれぞれ内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７が供給される。一方、クロック端子ＣＫには、それぞれ出力ゲート信号ＣＯＴ０〜ＣＯＴ７が入力される。フリップフロップ３８０−０〜３８０−７の出力端子Ｑから出力される信号は、合成された後、出力合成回路３５０のＡＮＤゲート回路３５４の一方入力端に供給される。
【０１２６】
フリップフロップ３７０−０〜３７０−７，３８０−０〜３８０−７も、それぞれエッジトリガータイプのＤ型フリップフロップである。したがって、クロック端子ＣＫのライズエッジにおける入力端子Ｄの値が出力端子Ｑから出力され、その値がクロック端子ＣＫの次のライズエッジまで保存されるという性質を有している。また、それぞれリセット端子ＲＳＴを有しており、リセット端子ＲＳＴに所定のリセット信号を供給することにより、出力端子Ｑをロウレベルにリセット可能に構成されている。
【０１２７】
以上のコマンド信号ラッチ部３００ａの構成により、第１の実施の形態と同様のリードデータＤＱの出力が実現される。以下、図１２の例に即して説明すると、入力ゲート信号ＣＩＴ０のライズエッジで内部リードコマンドＭＤＲＤＴが活性化しているので、まずフリップフロップ３７０−０が、内部リードコマンドＤＲＣａ０を活性化させる。別の言い方をすれば、フリップフロップ３７０−０は、内部リードコマンドＭＤＲＤＴが活性化されているときにライズエッジが到来した入力ゲート信号ＣＩＴ０に対応する内部リードコマンドＤＲＣａ０を活性化させる。これに応じ、シフト回路３２０が、内部リードコマンドＤＲＣｂ７を活性化させる。これらの信号の活性状態は、図１２に示すように、入力ゲート信号ＣＩＴ０の次のライズエッジまで維持される。
【０１２８】
図１２の例では、内部リードコマンドＭＤＲＤＴの活性化期間は、入力ゲート信号ＣＩＴ０の活性化期間だけでなく、その１クロック前の入力ゲート信号ＣＩＴ７の活性化期間とも重複している。この状況は図１０の例と同じであるが、図１２の例では、図１０の例とは異なり内部リードコマンドＤＲＣａ７は活性化されていない。これこそが、入力ゲート信号のライズエッジで内部リードコマンドＭＤＲＤＴの取り込みを行うようにしたことの効果である。
【０１２９】
内部リードコマンドＤＲＣｂ７が活性化されている状態で出力ゲート信号ＣＯＴ７が活性化すると、フリップフロップ３７０−７の出力端子Ｑが活性化される。この活性状態は、図１２に示すように、出力ゲート信号ＣＯＴ７の次のライズエッジまで維持される。フリップフロップ３８０−０〜３８０−７の出力信号は合成され、出力合成回路３５０に供給される。つまり、出力合成回路３５０には、フリップフロップ３８０−０〜３８０−７それぞれの出力信号のうちいずれかがハイレベルである場合にハイレベルが供給され、いずれもがロウレベルである場合にはロウレベルが供給される。
【０１３０】
フリップフロップ３８０−７の出力端子Ｑが活性化されたことに応じ、出力合成回路３５０は、１ｔＣＫ間隔で活性化と非活性化を繰り返す内部リードコマンドＤＲＣを生成する。出力合成回路３５０の動作の詳細は、第１の実施の形態で説明した通りである。こうして生成された内部リードコマンドＤＲＣは図１に示したＦＩＦＯ回路７５に供給され、これにより、リードデータＤＱの出力タイミングが規定される。
【０１３１】
以上説明したように、本実施の形態による半導体装置１０によれば、入力ゲート信号のライズエッジで内部リードコマンドＭＤＲＤＴの取り込みを行うようにしたことから、内部リードコマンドＭＤＲＤＴの活性化期間を０．５ｔＣＫより長い期間としたことによるレイテンシカウンタ５５の誤動作が防止される。
【０１３２】
図１５は、本実施の形態による半導体装置１０を用いたデータ処理システム８００の構成を示すブロック図である。
【０１３３】
図１５に示すように、データ処理システム８００は、データプロセッサ８２０（コントローラ）、本実施の形態による半導体装置１０であるＤＲＡＭ１０、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０が、システムバス８１０を介して相互に接続された構成を有している。
【０１３４】
データプロセッサ８２０は、ＤＲＡＭ１０に外部クロック信号ＣＫ，／ＣＫを供給するとともに、ＤＲＡＭ１０のデータ入出力回路（図１）の出力信号（リードデータＤＱ）を受け取り、受け取ったリードデータＤＱに応じた処理を実行する機能を有する。具体的なデータプロセッサ８２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを用いることができる。なお、データプロセッサ８２０とＤＲＡＭ１０とは、システムバス８１０を介さずにローカルなバスによって互いに接続されていても構わない。
【０１３５】
ストレージデバイス８４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどを用いることができる。また、Ｉ／Ｏデバイス８５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどを用いることができる。なお、Ｉ／Ｏデバイス８５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【０１３６】
図１５には、簡単のためシステムバス８１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに複数のシステムバス８１０が設けられていても構わない。また、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０は、必ずしも必須の構成要素ではない。さらに、図１５に示す各構成要素は簡単のため１つずつ描かれているが、本発明がこれに限定されるものではなく、１又は２以上の構成要素がそれぞれ複数個ずつ設けられていても構わない。
【０１３７】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３８】
例えば、上記各実施の形態では、遅延回路２００が３つの遅延素子Ｄ１〜Ｄ３を有するとしたが、さらにリードコマンドＲＥＡＤの入力段（コマンド入力回路３１等）での信号遅延量に相当する遅延を起こす遅延回路を追加してもよい。
【０１３９】
また、上記各実施の形態ではＤＬＬ回路２３が出力する内部クロック信号を内部クロック信号ＬＣＬＫＯＥＴと内部クロック信号ＬＣＬＫＯＥＦＴの２つに分けたが、これを１つの内部クロック信号ＬＣＬＫで代用することとしてもよい。
【０１４０】
また、上記各実施の形態ではデータ入出力回路７８が複数の単位バッファを有することを前提として説明したが、１つの単位バッファのみを有することとしてもよい。
【０１４１】
本発明による半導体装置は、次のように構成することも可能であるので、以下に付記する。
【０１４２】
本発明の他の一側面による第１の半導体装置は、外部クロック信号に基づいて生成される第１の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第１の内部リードコマンドとを受け、第２の内部リードコマンドを生成するレイテンシカウンタを備え、前記レイテンシカウンタは、前記第１の内部クロック信号の１クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の入力ゲート信号のうち前記第１の内部リードコマンドが活性化されている第１の期間に第１の論理レベルから第２の論理レベルに遷移した１つの入力ゲート信号に対応付けられた前記複数の出力ゲート信号のうちの１つが次に活性化したことに応じて、前記第２の内部リードコマンドを生成し、前記複数の入力ゲート信号のうち前記第１の期間に前記第１又は第２の論理レベルを維持している、若しくは、前記第２の論理レベルから前記第１の論理レベルに遷移した残りの入力ゲート信号に対応づけられた複数の出力ゲート信号が次に活性化しても前記第２の内部リードコマンドを生成しないコマンド信号ラッチ部とを有することを特徴とする。
【０１４３】
本発明の他の一側面による第２の半導体装置は、第１の半導体装置において、前記第１の内部リードコマンドは、前記第１の内部クロック信号の半周期より長い時間にわたって活性化されることを特徴とする。
【０１４４】
本発明の他の一側面による第３の半導体装置は、前記第１又は第２の半導体装置において、前記ゲート制御信号生成部は、従属接続され、かつ最終段の出力端子が初段の入力端子に接続された複数の第１のフリップフロップを有し、前記複数の第１のフリップフロップそれぞれのクロック端子には前記第１の内部クロック信号が共通に供給され、前記複数の出力ゲート信号はそれぞれ、対応する前記第１のフリップフロップの前記出力端子から取り出されることを特徴とする。
【０１４５】
本発明の他の一側面による第４の半導体装置は、前記第１乃至第３の半導体装置のいずれかにおいて、前記コマンド信号ラッチ部は、前記複数の入力ゲート信号のそれぞれに対応して設けられ、かつクロック端子に対応する前記入力ゲート信号が供給されるとともに入力端子に前記第１の内部リードコマンドが供給される複数の第２のフリップフロップと、前記複数の出力ゲート信号のそれぞれに対応して設けられ、かつクロック端子に対応する前記出力ゲート信号が供給される複数の第３のフリップフロップと、前記複数の第３のフリップフロップのそれぞれに対し、予め設定されるレイテンシに応じて、前記複数の第２のフリップフロップそれぞれの出力信号を供給するシフト回路とを有し、前記第２の内部リードコマンドは、前記複数の第３のフリップフロップそれぞれの出力信号を合成することによって生成されることを特徴とする。
【符号の説明】
【０１４６】
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ リセット端子
１４ アドレス端子
１５ キャリブレーション端子
１６ データ入出力端子
１７ａ，１７ｂ，１８ａ，１８ｂ 電源端子
２１ クロック入力回路
２２ タイミング発生回路
２３ ＤＬＬ回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リード制御回路
５５ レイテンシカウンタ
５６ モードレジスタ
６０ 内部電圧発生回路
６６ キャリブレーション回路
７０ メモリセルアレイ
７１ ロウデコーダ
７２ カラムデコーダ
７３ センス回路
７４ データアンプ
７５ ＦＩＦＯ回路
７６，９１，３２０−０〜３２０−７，３６０ マルチプレクサ
７７，９０ クロック分割回路
７８ データ入出力回路
８０，８１ ディレイライン
８２，８３，１２０，１３０ カウンタ回路
８４，１１０ 分周回路
８５ 位相検出回路
８６ フィードバック回路
８７ デューティ検出回路
８８ 信号合成器
８９，９２ レベルシフト部
９３ インピーダンス調整部
９４ スルーレート調整部
９５，９６ バッファ
９７，１１４，１２４，３６１ 遅延回路
１００，１００ａ ゲート制御信号生成部
１００−０〜１００−７ フリップフロップ
１０１，３３０−０〜３３０−７，３５１ａ，３５２ａ，３５５ ラッチ回路
１０２ インバータ
１０３，１０４ ＡＮＤ回路
１１１，１１２，１２１，１２２，３７０−０〜３７０−７，３８０−０〜３８０−７ フリップフロップ
１１３，１２３ デコーダ
１４０ 選択回路
１４０−０〜１４０−７ ＡＮＤ回路
２００ 遅延回路部
２００−０〜２００−７ 遅延回路
３００，３００ａ コマンド信号ラッチ部
３１０，３６０ 入力選択回路
３１０−０〜３１０−７ タイミング制御回路
３２０ シフト回路
３４０，３８０ 出力選択回路
３４０−０〜３４０−７ 出力ゲート
３５０ 出力合成回路
３５１，３５２ 配線
３５３ ＯＲゲート回路
３５４ ＡＮＤゲート回路
５００ 出力バッファ
５１０ レベルシフト部
５２０ インピーダンス調整部
５３０ スルーレート調整部
８００ データ処理システム
８１０ システムバス
８２０ データプロセッサ（コントローラ）
８４０ ストレージデバイス
８５０ Ｉ／Ｏデバイス
ＢＬ ビット線
Ｄ１〜Ｄ３ 遅延素子
Ｌａ０〜Ｌａ７，Ｌｂ０〜Ｌｂ７ 信号経路
ＬＶ１，ＬＶ２ レベルシフト回路
ＭＣ メモリセル
ＳＡ センスアンプ
ＳＷ スイッチ
ＷＬ ワード線
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、レイテンシカウンタを用いてデータの出力タイミングを制御する半導体装置に関する。また、本発明は、このような半導体装置を含むデータ処理システムに関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリは、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリは、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。
【０００３】
しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。
【０００４】
この遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが７（ＣＬ＝７）であれば、外部クロックに同期してリードコマンドを取り込んだ後、７周期後の外部クロックに同期して最初のデータが出力される。つまり、７クロックサイクル後に最初のデータが出力されることになる。
【０００５】
ＣＡＳレイテンシは、レイテンシカウンタによって実現される。レイテンシカウンタは、コマンドデコーダから内部リードコマンドＭＤＲＤＴを受け取り、ＣＡＳレイテンシに応じた時間分だけ遅延させることによって出力用の内部リードコマンドＤＲＣを生成する回路である。具体的に説明すると、レイテンシカウンタは、まず、ＤＬＬ回路（位相同期回路）から供給される内部クロック信号ＬＣＬＫに同期した出力ゲート信号ＣＯＴと、出力ゲート信号ＣＯＴを遅延させた入力ゲート信号ＣＩＴとを生成する。出力ゲート信号ＣＯＴ及び入力ゲート信号ＣＩＴはそれぞれ８ラインの信号であり、各ラインが１クロックごとに順次活性化するように構成される。レイテンシカウンタは、内部リードコマンドＭＤＲＤＴが供給されると、そのときに活性化していた入力ゲート信号ＣＩＴに同期してこれを取り込む。入力ゲート信号ＣＩＴの各ライン信号と出力ゲート信号ＣＯＴの各ライン信号とは予め一対一に対応付けられており、レイテンシカウンタは、内部リードコマンドＭＤＲＤＴの取り込みに用いた入力ゲート信号ＣＩＴに対応する出力ゲート信号ＣＯＴが次に活性化するまで待機する。そして、この出力ゲート信号ＣＯＴが活性化したことに応じて、内部リードコマンドＤＲＣの活性化を開始する。ＣＡＳレイテンシは、ここでの待機期間によって実現される。出力回路は、こうして活性化された内部リードコマンドＤＲＣに同期して、リードデータを外部に出力する。特許文献１には、レイテンシカウンタの例が開示されている。
【０００６】
また、同期式メモリを含む半導体装置には、消費電力低減のために、一部の回路の動作電源として外部電圧を降圧した内部電圧を用いるものがある。例えば特許文献２には、外部電圧ＶＤＤと外部電圧ＶＳＳとから内部電圧ＶＰＥＲＩを生成し、これによってＤＲＡＭの周辺回路の一部を動作させる例が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６０３５３号公報
【特許文献２】特開２０１１−６０３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、レイテンシカウンタを用いる半導体装置で内部電圧を用いる場合、入力ゲート信号ＣＩＴに同期して内部リードコマンドＭＤＲＤＴを取り込む際のマージン（レイテンシカウンタのラッチマージン）が低下し、結果として取り込みに失敗してしまう可能性がある。以下、詳しく説明する。
【０００９】
上述したように、内部クロック信号ＬＣＬＫはＤＬＬ回路で生成される。ＤＬＬ回路は、出力回路と同等の遅延を生ずるように調整されたフィードバック回路と、フィードバック回路の出力タイミングが後述する内部クロック信号ＰｒｅＣＬＫと同期するように内部クロック信号ＬＣＬＫを調整する回路とを含んで構成される。したがって、内部クロック信号ＬＣＬＫの位相は、フィードバック回路の遅延時間によって変動する。
【００１０】
一方、内部リードコマンドＭＤＲＤＴは、コマンドデコーダによって生成される。コマンドデコーダは、リードコマンドＲＥＡＤを受けるコマンド入力回路からリードコマンドＲＥＡＤの供給を受け、これに基づいて内部リードコマンドＭＤＲＤＴを生成し、次に説明する内部クロック信号ＩＣＫに同期したタイミングで出力する。
【００１１】
内部クロック信号ＰｒｅＣＬＫ及び内部クロック信号ＩＣＫは、それぞれ次のようにして生成される。すなわち、まず、外部クロック信号を受けるクロック入力回路が、外部クロック信号に基づいて内部クロック信号ＰｒｅＣＬＫを生成する。ＤＬＬ回路には、この内部クロック信号ＰｒｅＣＬＫが供給される。内部クロック信号ＰｒｅＣＬＫはタイミング発生回路にも供給され、内部クロック信号ＩＣＫに変換される。コマンドデコーダには、この内部クロック信号ＩＣＫが供給される。
【００１２】
内部電圧を用いる場合、ここまでに挙げた回路のうち、ＤＬＬ回路、コマンドデコーダ、タイミング発生回路、及びレイテンシカウンタは、原則として内部電圧のみで動作するように構成される。消費電力を削減するためである。
【００１３】
一方、内部電圧を用いる場合であっても、クロック入力回路及びコマンド入力回路は、外部電圧で動作する回路を含んで構成される。振幅値が外部電圧に等しい信号を外部から受け付けるためである。また、ＤＬＬ回路内のフィードバック回路にも、例外的に、外部電圧で動作する回路が含まれる。これは、リードデータを外部に出力する出力回路には、外部電圧で動作する回路を含まざるを得ないことによるものである。
【００１４】
ここで、外部電圧に変動が発生したと仮定する。すると、ここまでに説明した各クロック信号のうち少なくとも内部クロック信号ＰｒｅＣＬＫ及び内部クロック信号ＬＣＬＫに、位相の変動が生ずる。これらを生成するクロック入力回路とＤＬＬ回路に、外部電圧で動作する回路が含まれているからである。
【００１５】
内部クロック信号ＰｒｅＣＬＫは内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴとに共通なので、たとえ位相に変動が生じても、少なくともレイテンシカウンタのラッチマージンに影響が波及することはない。一方、内部クロック信号ＬＣＬＫの位相に変動が生ずると、入力ゲート信号ＣＩＴのみに位相の変動が生じ、内部リードコマンドＭＤＲＤＴにはそのような変動は生じない。その結果、内部リードコマンドＭＤＲＤＴの位相と入力ゲート信号ＣＩＴの位相がずれ、レイテンシカウンタのラッチマージンが低下してしまうことになる。
【００１６】
このように、外部電圧が変動すると、内部リードコマンドＭＤＲＤＴは変化しない一方、入力ゲート信号ＣＩＴの位相に変動が発生することから、レイテンシカウンタのラッチマージンが低下してしまう。場合によっては内部リードコマンドＭＤＲＤＴの取り込みに失敗してしまう可能性もあるため、外部電圧の変動に伴うラッチマージンの低下を抑制する技術が望まれている。
【課題を解決するための手段】
【００１７】
本発明による半導体装置は、外部クロック信号に基づいて生成される第１の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第１の内部リードコマンドとを受け、第２の内部リードコマンドを生成するレイテンシカウンタを備え、前記レイテンシカウンタは、前記第１の内部クロック信号に応じて順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときに活性化していた１又は複数の前記入力ゲート信号に対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、前記遅延回路部は、第１の電源電圧で動作する第１の遅延素子と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の遅延素子とを含むことを特徴とする。
【００１８】
また、本発明によるデータ処理システムは、前記半導体装置と、前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備えることを特徴とする。
【００１９】
本発明の他の一側面による半導体装置は、第１の内部クロック信号に基づいて第２の内部クロック信号を生成する位相同期回路と、前記第１の内部クロック信号に基づいて第３の内部クロック信号を生成するタイミング発生回路と、前記第３の内部クロック信号に同期して第１の内部リードコマンドを出力するコマンドデコーダと、前記第２の内部クロック信号と前記第１の内部リードコマンドとに基づいて第２の内部リードコマンドを生成するレイテンシカウンタと、前記第２のリードコマンドに応じて外部にデータを出力する出力回路とを備え、前記位相同期回路は、第１の電源電圧で動作する回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する回路とを含み、前記タイミング発生回路及び前記コマンドデコーダは、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まず、前記レイテンシカウンタは、前記第２の内部クロック信号の１クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときに活性化していた１又は複数の前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、前記遅延回路部は、第１の電源電圧で動作する第１の遅延素子と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の遅延素子とを含むことを特徴とする。
【００２０】
また、本発明の他の一側面によるデータ処理システムは、前記半導体装置と、前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、前記半導体装置は、前記外部クロック信号に基づいて前記第１の内部クロック信号を生成するクロック入力回路をさらに備えることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、第１の電源電圧の変動に伴って第１の内部クロック信号の位相が変動したとしても、遅延回路内に第１の遅延素子を設けたことにより、入力ゲート信号に変動が波及することを防止できる。したがって、第１の電源電圧の変動に伴うレイテンシカウンタのラッチマージンの低下が抑制される。
【図面の簡単な説明】
【００２２】
【図１】本発明の好ましい第１の実施の形態による半導体装置の全体構成を示すブロック図である。
【図２】本発明の好ましい第１の実施の形態によるデータ入出力回路の構成を示すブロック図である。
【図３】本発明の好ましい第１の実施の形態によるＤＬＬ回路の構成を示すブロック図である。
【図４】本発明の好ましい第１の実施の形態によるレイテンシカウンタの構成を示すブロック図である。
【図５】本発明の好ましい第１の実施の形態によるレイテンシカウンタに関連する各信号のタイミングチャートを示す図である。
【図６】本発明の好ましい第１の実施の形態による遅延回路部の構成を示すブロック図である。
【図７】本発明の好ましい第１の実施の形態によるレイテンシカウンタの構成の一例を詳細に示す図である。
【図８】本発明の好ましい第１の実施の形態によるシフト回路の回路図である。
【図９】（ａ）（ｂ）ともに、ＣＡＳレイテンシと各マルチプレクサ内における結線との関係を説明するための図である。
【図１０】レイテンシカウンタが誤動作を起こしている場合の、レイテンシカウンタに関連する各信号のタイミングチャートを示す図である。
【図１１】本発明の好ましい第２の実施の形態によるレイテンシカウンタの構成を示すブロック図である。
【図１２】本発明の好ましい第２の実施の形態によるレイテンシカウンタに関連する各信号のタイミングチャートを示す図である。
【図１３】本発明の好ましい第２の実施の形態によるゲート制御信号生成部の構成を示すブロック図である。
【図１４】本発明の好ましい第２の実施の形態によるコマンド信号ラッチ部の構成を示すブロック図である。
【図１５】本発明の好ましい実施の形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図１は、本発明の好ましい第１の実施の形態による半導体装置１０の全体構成を示すブロック図である。
【００２５】
本実施の形態による半導体装置１０はシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、リセット端子１３、アドレス端子１４、データ入出力端子１６、電源端子１７ａ，１７ｂ，１８ａ，１８ｂ、及びキャリブレーション端子１５を備えている。
【００２６】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力である内部クロック信号ＰｒｅＣＬＫは、タイミング発生回路２２及びＤＬＬ回路２３（位相同期回路）に供給される。タイミング発生回路２２は、内部クロック信号ＰｒｅＣＬＫに基づいて内部クロック信号ＩＣＫを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、ＤＬＬ回路２３は内部クロック信号ＬＣＬＫＯＥＴ（第１の内部クロック信号）及び内部クロック信号ＬＣＬＫＯＥＦＴ（第２の内部クロック信号）を生成し、内部クロック信号ＬＣＬＫＯＥＴをデータ出力系の各回路に、内部クロック信号ＬＣＬＫＯＥＦＴをレイテンシカウンタ５５にそれぞれ供給する役割を果たす。なお、内部クロック信号ＬＣＬＫＯＥＦＴは、ＤＬＬ回路２３の内部で内部クロック信号ＬＣＬＫＯＥＴを分岐して出力した信号であり、原則として内部クロック信号ＬＣＬＫＯＥＴと同一の信号である。ただし、ＤＬＬ回路２３内に遅延回路を設けることにより、内部クロック信号ＬＣＬＫＯＥＦＴと内部クロック信号ＬＣＬＫＯＥＴの位相を異ならせてもよい。
【００２７】
ＤＬＬ回路２３は、内部クロック信号ＬＣＬＫＯＥＴの位相を、クロック信号ＣＫ，／ＣＫに基づいて制御する機能を有している。具体的には、後述するデータ入出力回路７８が、内部クロック信号ＬＣＬＫＯＥＴに同期してデータ入出力端子１６からリードデータＤＱを出力するにあたり、データ入出力端子１６におけるリードデータＤＱの位相がクロック信号ＣＫ，／ＣＫの位相と一致するよう、内部クロック信号ＬＣＬＫＯＥＴの位相を制御する。ＤＬＬ回路２３については、後ほどより詳しく説明する。
【００２８】
なお、ＤＬＬ回路２３は常に使用されるわけではなく、モードレジスタ５６へのセット内容に応じて、その使用の可否が選択される。つまり、モードレジスタ５６に「ＤＬＬオンモード」がセットされている場合には、ＤＬＬ回路２３は使用状態とされ、内部クロック信号ＬＣＬＫＯＥＴはクロック信号ＣＫ，／ＣＫに対して位相制御される。一方、モードレジスタ５６に「ＤＬＬオフモード」がセットされている場合には、ＤＬＬ回路２３は不使用状態とされ、内部クロック信号ＬＣＬＫＯＥＴはクロック信号ＣＫ，／ＣＫに対して位相制御されなくなる。モードレジスタ５６によるＤＬＬ回路２３の制御は、モード信号ＤＬＬｄｉｓによって行われる。
【００２９】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、コマンド入力回路３１を介して、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成される内部コマンドＩＣＭＤは、内部クロックＩＣＫに同期した信号となる。コマンド信号がリードコマンドＲＥＡＤとして認識される信号であった場合には、コマンドデコーダ３２は、内部コマンドＩＣＭＤとしての内部リードコマンドＭＤＲＤＴ（第１の内部リードコマンド）を生成する。
【００３０】
コマンドデコーダ３２で生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、リード制御回路５３、レイテンシカウンタ５５、モードレジスタ５６などに供給される。各種内部コマンドＩＣＭＤのうち内部リードコマンドＭＤＲＤＴは、少なくともレイテンシカウンタ５５及びリード制御回路５３に供給される。
【００３１】
レイテンシカウンタ５５は、内部リードコマンドＭＤＲＤＴを遅延させることにより、内部リードコマンドＤＲＣ（第２の内部リードコマンド）を生成する回路である。遅延の量は、コマンド入力回路３１にリードコマンドＲＥＡＤが供給されてから、モードレジスタ５６に予め設定されたＣＡＳレイテンシＣＬが経過した後にリードデータＤＱが出力されることとなるように決定される。ここで、内部リードコマンドＭＤＲＤＴは内部クロックＩＣＫに同期した信号である一方、レイテンシカウンタ５５の出力である内部リードコマンドＤＲＣは、内部クロック信号ＬＣＬＫＯＥＴに同期している必要がある。そこで、レイテンシカウンタ５５は、内部リードコマンドＤＲＣを、内部クロック信号ＬＣＬＫＯＥＦＴに同期して出力する。つまり、内部リードコマンドＭＤＲＤＴの同期対象となるクロックを、内部クロックＩＣＫから内部クロック信号ＬＣＬＫＯＥＦＴに乗せ替える役割も果たす。レイテンシカウンタ５５についても、後ほどより詳しく説明する。
【００３２】
アドレス端子１４は、アドレス信号ＡＤＤが供給される端子である。アドレス端子１４に供給されたアドレス信号ＡＤＤは、アドレス入力回路４１を介して、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＫに同期してアドレス信号ＡＤＤをラッチする回路である。
【００３３】
アドレス信号ＡＤＤは、通常、メモリセルアレイ７０内の１又は複数のメモリセルを特定する信号である。メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。メモリセルアレイ７０に隣接して配置されるセンス回路７３にはビット線ＢＬごとのセンスアンプＳＡが設けられており、複数のビット線ＢＬはそれぞれ、センス回路７３内の対応するセンスアンプＳＡに接続されている。なお、図１では、１本のワード線ＷＬ、１本のビット線ＢＬ、１個のセンスアンプＳＡ、及び１個のメモリセルＭＣのみを示している。アドレス信号ＡＤＤは、ワード線ＷＬを特定するロウアドレスと、ビット線ＢＬ（センスアンプＳＡ）を特定するカラムアドレスとを含んで構成される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。
【００３４】
モードレジスタセットにエントリーしている場合のアドレス信号ＡＤＤは、メモリセルではなく、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合、アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤは、モードレジスタ５６に供給される。
【００３５】
ロウ系制御回路５１は、ロウアドレスをロウデコーダ７１に供給する回路である。ロウ系制御回路５１は、欠陥のあるワード線を示すロウアドレスと、冗長ワード線を示すロウアドレスとを対応付けて記憶しており、アドレスラッチ回路４２からロウアドレスが供給されると、そのロウアドレスが欠陥のあるワード線のものとして記憶しているロウアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路４２から供給されたロウアドレスをそのままロウデコーダ７１に供給する。一方、一致すると判定した場合には、アドレスラッチ回路４２から供給されたロウアドレスと対応付けて記憶している冗長ワード線を示すロウアドレスを、ロウデコーダ７１に供給する。
【００３６】
ロウデコーダ７１は、メモリセルアレイ７０に含まれる複数のワード線ＷＬのうち、ロウ系制御回路５１から供給されるロウアドレスに対応するワード線ＷＬを選択する回路である。
【００３７】
カラム系制御回路５２は、カラムアドレスをカラムデコーダ７２に供給する回路である。カラム系制御回路５２は、欠陥のあるビット線を示すカラムアドレスと、冗長ビット線を示すカラムアドレスとを対応付けて記憶しており、アドレスラッチ回路４２からカラムアドレスが供給されると、そのカラムアドレスが欠陥のあるビット線のものとして記憶しているカラムアドレスと一致するか否かを判定する。一致しないと判定した場合には、アドレスラッチ回路４２から供給されたカラムアドレスをそのままカラムデコーダ７２に供給する。一方、一致すると判定した場合には、アドレスラッチ回路４２から供給されたカラムアドレスと対応付けて記憶している冗長ビット線を示すカラムアドレスを、カラムデコーダ７２に供給する。
【００３８】
カラムデコーダ７２は、メモリセルアレイ７０に含まれる複数のビット線ＢＬのうち、カラム系制御回路５２から供給されるカラムアドレスに対応するビット線ＢＬに接続されたセンスアンプＳＡを選択する回路である。カラムデコーダ７２によって選択されたセンスアンプＳＡは、データアンプ７４に接続される。
【００３９】
キャリブレーション端子１５は、キャリブレーション用の外部抵抗（不図示）が接続される端子であり、キャリブレーション回路６６に接続されている。キャリブレーション回路６６は、データ入出力回路７８内の後述する単位バッファと同じ回路構成を有するレプリカバッファを有している。単位バッファ１個当たりのインピーダンスは例えば２４０Ωと決められているが、外気温や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路６６は、この変動をキャンセルするためのインピーダンスコードＺＱＣＯＤＥを生成し、データ入出力回路７８に供給する回路である。
【００４０】
キャリブレーション端子１５に接続される図示しない外部抵抗は、単位バッファのインピーダンスの設計値（例えば２４０Ω）と同じインピーダンスをもった抵抗となる。キャリブレーション回路６６は、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作（キャリブレーション動作）を行うことで、インピーダンスコードＺＱＣＯＤＥを生成する。
【００４１】
データ入出力端子１６は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７８に接続されている。データ入出力回路７８は、マルチプレクサ７６及びＦＩＦＯ回路７５を介してデータアンプ７４に接続される。リード動作時には、メモリセルアレイ７０からＦＩＦＯ回路７５にプリフェッチされた複数のリードデータＤＱが、マルチプレクサ７６及びデータ入出力回路７８を介して、データ入出力端子１６からバースト出力される。ライト動作時には、データ入出力端子１６にバースト入力された複数のライトデータＤＱが、データ入出力回路７８及びマルチプレクサ７６を介してＦＩＦＯ回路７５にプリフェッチされ、メモリセルアレイ７０に同時に書き込まれる。
【００４２】
データ入出力回路７８のインピーダンスは、モードレジスタ５６に予め設定される。設定された値は、インピーダンス設定コードＲｏｎとして、モードレジスタ５６からデータ入出力回路７８に供給される。データ入出力回路７８は、このインピーダンス設定コードＲｏｎに従って、自身のインピーダンスを調整する機能を有している。
【００４３】
リード時のＦＩＦＯ回路７５の動作は、リード制御回路５３によって制御される。リード制御回路５３は、コマンドデコーダ３２から内部リードコマンドＭＤＲＤＴが供給されると、内部クロック信号ＩＣＫに同期したタイミングで、ＦＩＦＯ回路７５にリードデータＤＱの出力を指示する回路である。ＦＩＦＯ回路７５には、レイテンシカウンタ５５によって生成される内部リードコマンドＤＲＣも供給される。ＦＩＦＯ回路７５は、リード制御回路５３からリードデータＤＱの出力を指示されると、内部リードコマンドＤＲＣに同期したタイミングで、リードデータＤＱの出力を開始する。
【００４４】
マルチプレクサ７６は、クロック分割回路７７から供給される相補の内部クロック信号ＬＣＬＫＯＥＤＴ，ＬＣＬＫＯＥＤＢに同期して動作するよう構成される。クロック分割回路７７は、ＤＬＬ回路２３から内部クロック信号ＬＣＬＫＯＥＴの供給を受け、これに基づいて相補の内部クロック信号ＬＣＬＫＯＥＤＴ，ＬＣＬＫＯＥＤＢを生成する回路である。
【００４５】
図２は、データ入出力回路７８（出力回路）の構成を示すブロック図である。同図には、クロック分割回路７７及びマルチプレクサ７６についても表示している。同図に示すように、データ入出力回路７８は、出力バッファ５００、レベルシフト部５１０、インピーダンス調整部５２０、及びスルーレート調整部５３０を有している。
【００４６】
出力バッファ５００は、図示していないが、データ入出力端子１６に対して並列に接続された複数の単位バッファにより構成される。リードデータＤＱは、これら複数の単位バッファのうち、後述するインピーダンス調整部５２０によって選択される１又は複数の単位バッファから、同時に出力される。上述したように、各単位バッファは所定のインピーダンス（例えば２４０Ω）を有するように構成されている。したがって、インピーダンス調整部５２０によって選択される単位バッファの個数によって、出力バッファ５００のインピーダンスを変化させることができる。例えば４つの単位バッファが選択された場合には、出力バッファ５００のインピーダンスは６０Ω（＝２４０Ω／４）となる。また、６つの単位バッファが選択された場合には、出力バッファ５００のインピーダンスは４０Ω（＝２４０Ω／６）となる。
【００４７】
レベルシフト部５１０は、入力信号の振幅値をＶＰＥＲＩからＶＤＤに変換する回路である。図２に示すように、マルチプレクサ７６は内部電圧ＶＰＥＲＩで動作するよう構成され、一方、インピーダンス調整部５２０、スルーレート調整部５３０、及び出力バッファ５００は外部電圧ＶＤＤ（外部電圧ＶＤＤＱ）で動作するように構成される。したがって、前者の出力信号（マルチプレクサ７６の出力信号）を後者に供給する際には、振幅値をＶＰＥＲＩからＶＤＤに変換する必要がある。レベルシフト部５１０は、この変換を行うために設けられている。
【００４８】
インピーダンス調整部５２０は、モードレジスタ５６から供給されるインピーダンス設定コードＲｏｎに基づき、出力バッファ５００に含まれる複数の単位バッファのうちの１つ又は複数を選択し、選択した単位バッファに対してリードデータＤＱを供給する機能を有する。これにより、出力バッファ５００のインピーダンスが、インピーダンス設定コードＲｏｎに従う値に設定される。
【００４９】
また、インピーダンス調整部５２０は、インピーダンスコードＺＱＣＯＤＥに基づいて、各単位バッファのインピーダンスを設計値（例えば２４０Ω）に合わせる機能も有している。この機能により、例えば外気温や電源電圧が変化しても、各単位バッファのインピーダンスを設計値に合わせることが可能になる。
【００５０】
スルーレート調整回路５３０は、各単位バッファのスルーレートを、上述したインピーダンスコードＺＱＣＯＤＥに基づいて調整する回路である。インピーダンスコードＺＱＣＯＤＥに基づいて単位バッファのスルーレートを調整できる理由は次の通りである。つまり、単位バッファの実際のインピーダンスが設計値よりも高くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも低下しているためであり、このような場合、単位バッファのスルーレートが設計値よりも低下する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを高めることにより、スルーレートを設計値に近づけることが可能となる。逆に、単位バッファの実際のインピーダンスが設計値よりも低くなるという現象が生じるのは、単位バッファを構成するトランジスタの能力が設計値よりも上昇しているためであり、このような場合、単位バッファのスルーレートが設計値よりも上昇する傾向にある。したがって、このようなケースでは単位バッファのスルーレートを低下させることにより、スルーレートを設計値に近づけることが可能となる。
【００５１】
以上のことから、スルーレート調整部５３０は、インピーダンスコードＺＱＣＯＤＥにより示される調整前のインピーダンスが高いほど、各単位バッファのスルーレートを上昇させる。一方、インピーダンスコードＺＱＣＯＤＥにより示される調整前のインピーダンスが低いほど、各単位バッファのスルーレートを低下させる。
【００５２】
図１に戻る。電源端子１７ａ，１７ｂは、それぞれ外部電圧ＶＤＤ（第１の電源電圧）及び外部電圧ＶＳＳが供給される端子であり、内部電圧発生回路６０及びデータ入出力回路７８に接続されている。内部電圧発生回路６０は、外部電圧ＶＤＤ，ＶＳＳから内部電圧ＶＰＥＲＩ（第２の電源電圧）その他の各種内部電圧を生成する回路である。内部電圧ＶＰＥＲＩは、外部電圧ＶＤＤよりも低い電圧である。
【００５３】
電源端子１８ａ，１８ｂは、それぞれ外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱが供給される端子であり、データ入出力回路７８に接続されている。外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱの各電位は、それぞれ外部電圧ＶＤＤ及び外部電圧ＶＳＳの各電位と等しくなっている。外部電圧ＶＤＤ及び外部電圧ＶＳＳとは別に外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱを供給しているのは、電源配線を通じてノイズが拡散することを防止するためである。
【００５４】
以上が本実施の形態による半導体装置１０の全体構成である。本発明の特徴は、外部電圧ＶＤＤの変動によって内部クロック信号ＬＣＬＫＯＥＦＴに生ずる位相の変動を、レイテンシカウンタ５５内でキャンセルする点にある。内部クロック信号ＬＣＬＫＯＥＦＴは、上述したように、ＤＬＬ回路２３からレイテンシカウンタ５５に供給される信号である。そこで以下では、まずＤＬＬ回路２３の構成について詳しく説明し、その後、レイテンシカウンタ５５の構成について詳しく説明することにする。
【００５５】
図３は、ＤＬＬ回路２３の構成を示すブロック図である。同図に示すように、ＤＬＬ回路２３は、ディレイライン８０，８１と、カウンタ回路８２，８３と、分周回路８４と、位相検出回路８５と、フィードバック回路８６と、デューティ検出回路８７と、信号合成器８８と、レベルシフト部８９とを含んでいる。これらの回路は、原則として内部電圧ＶＰＥＲＩで動作するよう構成されるが、一部の回路は外部電圧ＶＤＤで動作する。詳しくは、各回路の説明の中で説明する。
【００５６】
上述したように、ＤＬＬ回路２３は、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する回路である。フィードバック回路８６を除く各回路は、外部クロック信号とフィードバック回路８６の出力信号とに基づいて内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する内部クロック信号生成回路を構成する。本実施の形態では、図３から明らかなように、内部クロック信号ＬＣＬＫＯＥＴは、遅延回路９７によって内部クロック信号ＬＣＬＫＯＥＦＴを遅延させた信号である。ただし、遅延回路９７を設けず、内部クロック信号ＬＣＬＫＯＥＴと内部クロック信号ＬＣＬＫＯＥＴとを同一の信号としてもよい。
【００５７】
フィードバック回路８６は、図３に示すように、クロック分割回路９０、マルチプレクサ９１、レベルシフト部９２、インピーダンス調整部９３、スルーレート調整部９４が直列接続された構成を有している。クロック分割回路９０には内部クロック信号ＬＣＬＫＯＥＴが供給され、スルーレート調整部９４からは、相補のフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢが出力される。フィードバッククロック信号ｆｂＣＬＫは、位相検出回路８５へ供給されるとともに、バッファ９６を介してデューティ検出回路８７へも供給される。フィードバッククロック信号ｆｂＣＬＫＢは、バッファ９５を介してデューティ検出回路８７へ供給される。
【００５８】
クロック分割回路９０、マルチプレクサ９１、レベルシフト部９２、インピーダンス調整部９３、スルーレート調整部９４はそれぞれ、図２に示したクロック分割回路７７、マルチプレクサ７６、レベルシフト部５１０、インピーダンス調整部５２０、スルーレート調整部５３０と同等の遅延を生ずるよう構成された回路である。つまり、相補のフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢは、内部クロック信号ＬＣＬＫＯＥＴに対し、図２に示したスルーレート調整部５３０の出力信号と同等の遅延を受けた信号となっている。クロック分割回路７７及びマルチプレクサ７６が内部電圧ＶＰＥＲＩで動作する回路であることを受け、クロック分割回路９０及びマルチプレクサ９１も内部電圧ＶＰＥＲＩで動作する回路となっている。また、インピーダンス調整部５２０及びスルーレート調整部５３０が外部電圧ＶＤＤで動作する回路であることを受け、インピーダンス調整部９３及びスルーレート調整部９４も外部電圧ＶＤＤで動作する回路となっている。レベルシフト部９２は、レベルシフト部５１０と同様、外部電圧ＶＤＤ及び内部電圧ＶＰＥＲＩの両方を利用する。
【００５９】
ディレイライン８０は、内部クロック信号ＰｒｅＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ１を生成する回路である。ディレイライン８０を用いた遅延量の調整は、内部クロック信号ＰｒｅＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差ＰＤに基づいて行われる。位相差ＰＤは、位相検出回路８５によって検出される。
【００６０】
一方、ディレイライン８１は、内部クロック信号ＰｒｅＣＬＫをインバータによって反転してなる内部クロック信号ＰｒｅＣＬＫＢを遅延させることによって、内部クロック信号ＬＣＬＫ２を生成する回路である。ディレイライン８１を用いた遅延量の調整は、相補の内部クロック信号ＬＣＬＫＯＥＴのデューティＤＣＣに基づいて行われる。デューティＤＣＣは、デューティ検出回路８７によって検出される。デューティ検出回路８７は、フィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢに基づいて、内部クロック信号ＬＣＬＫＯＥＴのデューティを検出する機能を有している。
【００６１】
ここで、デューティ検出回路８７は、フィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢの振幅値に合わせて外部電圧ＶＤＤで動作するよう構成され、その出力であるデューティＤＣＣの振幅値も外部電圧ＶＤＤとなる。一方、デューティＤＣＣの供給先であるカウンタ回路８３は内部電圧ＶＰＥＲＩで動作するよう構成される。そこで、デューティ検出回路８７とカウンタ回路８３の間には、デューティＤＣＣの振幅値を外部電圧ＶＤＤから内部電圧ＶＰＥＲＩに変換するレベルシフト部８９が設けられる。
【００６２】
ディレイライン８０，８１によって生成された内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２は信号合成器８８に供給される。信号合成器８８は、内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２に基づいて、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴを生成する機能を有する。
【００６３】
特に限定されるものではないが、ディレイライン８０，８１には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。
【００６４】
カウンタ回路８２は、ディレイライン８０の遅延量を調整する回路である。カウンタ回路８２のカウント値は、位相検出回路８５から供給される位相差ＰＤに基づき、後述する分周回路８４から供給されるサンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、位相差ＰＤが位相の進みすぎを示している場合、カウンタ回路８２は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントする。これを受け、ディレイライン８０は、内部クロック信号ＬＣＬＫ１の立ち上がりエッジを遅らせる。逆に、位相差ＰＤが位相の遅れを示している場合、カウンタ回路８２は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン８０は、内部クロック信号ＬＣＬＫ１の立ち上がりエッジを早める。以上のようにして、カウンタ回路８２及びディレイライン８０は、位相差に基づく内部クロック信号ＬＣＬＫ１の立ち上がりエッジの位置調整を行う。
【００６５】
分周回路８４は、内部クロック信号ＰｒｅＣＬＫを分周することにより、サンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫはカウンタ回路８２，８３に供給され、カウント値の更新タイミングを示す同期信号として用いられる。分周回路８４を用いている理由は、カウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更にはある一定の時間が必要だからであり、内部クロック信号ＰｒｅＣＬＫの毎周期ごとにカウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更を行うことは困難だからである。また、カウンタ回路８２，８３の更新及びディレイライン８０，８１の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。
【００６６】
カウンタ回路８３は、ディレイライン８１の遅延量を調整する回路である。カウンタ回路８３のカウント値は、デューティ検出回路８７から供給されるデューティＤＣＣに基づき、サンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、デューティＤＣＣが５０％未満である場合、カウンタ回路８３は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントする。これを受け、ディレイライン８１は、内部クロック信号ＬＣＬＫ２の立ち上がりエッジを遅らせる。逆に、デューティＤＣＣが５０％超である場合、カウンタ回路８３は、サンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントする。これを受け、ディレイライン８１は、内部クロック信号ＬＣＬＫ２の立ち上がりエッジを早める。以上のようにして、カウンタ回路８３及びディレイライン８１は、デューティに基づく内部クロック信号ＬＣＬＫ２の立ち上がりエッジの位置調整を行う。
【００６７】
以上説明したように、ＤＬＬ回路２３内には、内部電圧ＶＰＥＲＩで動作する回路と、外部電圧ＶＤＤで動作する回路とが含まれる。このうち外部電圧ＶＤＤで動作する回路の動作速度は外部電圧ＶＤＤの変動に伴って変動し、内部クロック信号ＬＣＬＫＯＥＦＴの位相も変動させる。つまり、例えば外部電圧ＶＤＤが上昇した場合、フィードバック回路８６内の外部電圧ＶＤＤで動作する回路の動作速度が速くなるため、内部クロック信号ＬＣＬＫＯＥＴ，ＬＣＬＫＯＥＦＴの位相が遅れることになる。内部クロック信号ＬＣＬＫＯＥＴに関しては、これは本来ＤＬＬ回路２３に期待される動作であるので、何ら問題はない。しかしながら、内部クロック信号ＬＣＬＫＯＥＦＴに関しては、レイテンシカウンタ５５のラッチマージンが低下してしまう原因となる。以下、このラッチマージンの低下を防止するためのレイテンシカウンタ５５の構成について、詳しく説明する。
【００６８】
図４は、レイテンシカウンタ５５の構成を示すブロック図である。同図に示すように、レイテンシカウンタ５５は、ゲート制御信号生成部１００と、遅延回路部２００と、コマンド信号ラッチ部３００とを含んでいる。また、図５は、レイテンシカウンタ５５に関連する各信号のタイミングチャートを示す図である。以下では、適宜図５も参照しながら、レイテンシカウンタ５５の構成を説明する。
【００６９】
ゲート制御信号生成部１００は、内部クロック信号ＬＣＬＫＯＥＦＴから８ラインの出力ゲート信号ＣＯＴ０〜７を生成する回路である。出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図５に示すように、１クロックごとに順次活性化するように構成される。
【００７０】
遅延回路部２００は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより、８ラインの入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する回路である。図６は、遅延回路部２００の構成を示すブロック図である。同図に示すように、遅延回路部２００は遅延回路２００−０〜２００−７からなり、それぞれ出力ゲート信号ＣＯＴ０〜ＣＯＴ７の供給を受け、入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成するように構成される。
【００７１】
図６には、遅延回路２００−０の回路図も示している。図示していないが、遅延回路２００−１〜２００−７も同様の回路構成を有している。同図に示すように、遅延回路２００−０は、出力ゲート信号ＣＯＴ０が供給される入力端と入力ゲート信号ＣＩＴ０が出力される出力端との間に、遅延素子Ｄ１、遅延素子Ｄ２、遅延素子Ｄ３、及びスイッチＳＷが直列に接続された構成を有している。スイッチＳＷは２入力１出力のスイッチであり、一方の入力端が遅延素子Ｄ３の出力端に接続され、他の入力端が遅延素子Ｄ１の出力端に接続される。
【００７２】
遅延素子Ｄ１〜Ｄ３は、それぞれ数十段のインバータによって構成される。遅延素子Ｄ１は、内部リードコマンドＭＤＲＤＴを伝達する回路での信号遅延量に相当する遅延を起こすように構成される。一方、遅延素子Ｄ２は、ＤＬＬ回路２３内の内部電源ＶＰＥＲＩで動作する部分での信号遅延量に相当する遅延を起こすように構成される。また、遅延素子Ｄ３は、ＤＬＬ回路２３内の外部電源ＶＤＤで動作する部分での信号遅延量に相当する遅延を起こすように構成される。
【００７３】
上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合、スイッチＳＷは、遅延素子Ｄ１の出力信号を入力ゲート信号ＣＩＴ０として出力する。一方、モード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の使用が示される場合には、スイッチＳＷは遅延素子Ｄ３の出力信号を入力ゲート信号ＣＩＴ０として出力する。
【００７４】
図１２に示すように、遅延素子Ｄ１，Ｄ２は、内部電圧ＶＰＥＲＩで動作するよう構成される。スイッチＳＷも同様である。一方、遅延素子Ｄ３は、外部電圧ＶＤＤで動作するよう構成される。したがって、遅延素子Ｄ３での信号遅延量は、外部電圧ＶＤＤの変動による影響を受ける。例えば外部電圧ＶＤＤが上昇した場合、遅延素子Ｄ３内のインバータを構成する各トランジスタの速度が上昇し、信号遅延量が減少する。
【００７５】
この信号遅延量の増減には、外部電圧ＶＤＤの変動による内部クロック信号ＬＣＬＫＯＥＦＴの位相の変動を打ち消す効果がある。すなわち、上述したように、内部クロック信号ＬＣＬＫＯＥＦＴの位相は、外部電圧ＶＤＤが上昇すると、遅れる方向に変化する。一方、遅延素子Ｄ３での信号遅延量は、外部電圧ＶＤＤが上昇すると、減少する方向に変化する。つまり、内部クロック信号ＬＣＬＫＯＥＦＴの遅れが、遅延素子Ｄ３での信号遅延量の減少によって取り戻されるのである。外部電圧ＶＤＤが低下した場合も同様であり、内部クロック信号ＬＣＬＫＯＥＦＴの進みが、遅延素子Ｄ３での信号遅延量の増加によって取り消される。したがって、外部電圧ＶＤＤの変動に伴う入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相の変動が抑制されていると言える。
【００７６】
以上のような遅延回路部２００での遅延を受け、入力ゲート信号ＣＩＴ０〜ＣＩＴ７は、図１１に示すように、出力ゲート信号ＣＯＴ０〜ＣＯＴ７を一定時間遅延させた信号となる。
【００７７】
コマンド信号ラッチ部３００には、ここまで説明した出力ゲート信号ＣＯＴ０〜ＣＯＴ７及び入力ゲート信号ＣＩＴ０〜ＣＩＴ７と、内部リードコマンドＭＤＲＤＴとが供給される。コマンド信号ラッチ部３００は、内部リードコマンドＭＤＲＤＴが供給されると、図５に示すように、その時点で活性化していた入力ゲート信号に同期してこれを取り込むよう構成される。図５の例では、入力ゲート信号ＣＩＴ０に同期して内部リードコマンドＭＤＲＤＴを取り込んでいる。
【００７８】
なお、図４には示していないが、内部リードコマンドＭＤＲＤＴは、入力ゲート信号に同期して取り込まれる前の段階で、ＤＬＬ回路２３での信号遅延量に相当する遅延を生ずる遅延回路を通過するように構成される。ただし、モード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合には、この遅延回路はスキップされる。これにより、内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴ０〜ＣＩＴ７の間でのタイミングずれが防止される。なお、この遅延回路は内部電圧ＶＰＥＲＩによって動作するよう構成される。したがって、外部電圧ＶＤＤの変動による影響は受けず、その信号遅延量は、外部電圧ＶＤＤの変動がないとした場合のＤＬＬ回路２３での信号遅延量に相当する。
【００７９】
出力ゲート信号ＣＯＴ０〜ＣＯＴ７と入力ゲート信号ＣＩＴ０〜ＣＩＴ７とは、ＣＡＳレイテンシＣＬに応じて一対一に対応付けられる。図５の例（ＣＬ＝７）では、入力ゲート信号ＣＩＴ０〜ＣＩＴ７のそれぞれに対し、出力ゲート信号ＣＯＴ７，ＣＯＴ０〜ＣＯＴ６が対応付けられる。図５の例に即して説明すると、コマンド信号ラッチ部３００は、内部リードコマンドＭＤＲＤＴの取り込みに用いた入力ゲート信号ＣＩＴ０に対応する出力ゲート信号ＣＯＴ７が活性化したタイミングで、レイテンシカウンタ５５の出力信号である内部リードコマンドＤＲＣの活性化を開始する。これを受け、ＦＩＦＯ回路７５からリードデータの出力が開始され、データ入出力回路７８を経て、データ入出力端子１６からリードデータＤＱが出力される。
【００８０】
以上のように、本実施の形態によるレイテンシカウンタ５５では、遅延回路２００内に外部電圧ＶＤＤで動作する遅延素子Ｄ３を設けたことにより、外部電圧ＶＤＤの変動に伴う入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相の変動が抑制される。したがって、入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相と内部リードコマンドＭＤＲＤＴの位相との間で外部電圧ＶＤＤの変動に起因するずれが起きることが回避されるので、外部電圧ＶＤＤの変動によるレイテンシカウンタのラッチマージンＬＭ（図５）の低下が抑制される。
【００８１】
以下、レイテンシカウンタ５５の構成について、より詳しく説明する。
【００８２】
図７は、レイテンシカウンタ５５の構成の一例を詳細に示す図である。同図に示すように、本例によるレイテンシカウンタ５５のゲート制御信号生成部１００は、内部クロック信号ＬＣＬＫＯＥＦＴに基づいて分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１１０と、分周クロック信号ＬＣＬＫＥをカウントする第１のカウンタ回路１２０と、分周クロック信号ＬＣＬＫＯに同期して第１のカウンタ回路１２０のカウント値を取り込む第２のカウンタ回路１３０と、第１及び第２のカウンタ回路１２０，１３０のカウント値を排他的に選択する選択回路１４０とを有している。また、コマンド信号ラッチ部３００は、入力選択回路３１０と、シフト回路３２０と、ラッチ回路３３０と、出力選択回路３４０と、出力合成回路３５０とを有している。
【００８３】
まず、ゲート制御信号生成部１００の構成について説明する。分周回路１１０は、内部クロック信号ＬＣＬＫＯＥＦＴの立ち下がりエッジに同期してラッチ動作を行うラッチ回路１０１と、ラッチ回路１０１の出力端Ｑより出力される分周信号ＬＱを反転させて入力端Ｄに供給するインバータ１０２と、内部クロック信号ＬＣＬＫＯＥＦＴと分周信号ＬＱの論理積をとるＡＮＤ回路１０３と、内部クロック信号ＬＣＬＫＯＥＦＴと分周信号ＬＱの反転信号の論理積をとるＡＮＤ回路１０４とを備えている。
【００８４】
このような回路構成により、図７に示すように、ＡＮＤ回路１０３の出力である分周クロック信号ＬＣＬＫＥは、偶数番目の内部クロック信号ＬＣＬＫＯＥＦＴに連動した波形となり、ＡＮＤ回路１０４の出力である分周クロック信号ＬＣＬＫＯは、奇数番目の内部クロック信号ＬＣＬＫＯＥＦＴに連動した波形となる。このため、分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯは、アクティブな期間（ハイレベルである期間）が０．５ｔＣＫとなり、非アクティブな期間（ローレベルである期間）が１．５ｔＣＫとなる。ただし、１ｔＣＫは内部クロック信号ＬＣＬＫＯＥＦＴの一周期に相当する時間である。
【００８５】
分周回路１１０は、内部クロック信号ＬＣＬＫＯＥＦＴを２分周することによって、互いに位相の異なる２つの分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯを生成している。生成された分周クロック信号ＬＣＬＫＥ，ＬＣＬＫＯはそれぞれ、図７に示すように第１及び第２のカウンタ回路１２０，１３０に供給される。このため、第１及び第２のカウンタ回路１２０，１３０はそれぞれ、内部クロック信号ＬＣＬＫＯＥＦＴの半分の周波数で動作を行うことになる。
【００８６】
第１のカウンタ回路１２０は、リップル型のフリップフロップ１１１，１１２が従属接続されてなる２ビットのリップルカウンタと、このリップルカウンタの出力をデコードするデコーダ１１３とを含んでいる。フリップフロップ１１１のクロック端には分周クロック信号ＬＣＬＫＥが供給される。また、第２のカウンタ回路１３０は、データラッチ型のフリップフロップ１２１，１２２と、これらの出力をデコードするデコーダ１２３とを含んでいる。フリップフロップ１２１，１２２のクロック端には、フリップフロップ２段分に相当する遅延量を有する遅延回路１２４にて遅延された分周クロック信号ＬＣＬＫＯが供給される。フリップフロップ１１１の出力ビットＢ１は、フリップフロップ１段分に相当する遅延量を有する遅延回路１１４を介して、デコーダ１１３及びフリップフロップ１２１のデータ入力端Ｄに供給される。フリップフロップ１１２の出力ビットＢ２は、遅延回路を介さずに、デコーダ１１３及びフリップフロップ１２２のデータ入力端Ｄに供給される。フリップフロップ１２１の出力ビットＢ３、フリップフロップ１２２の出力ビットＢ４は、ともにデコーダ１２３に供給される。なお、遅延回路１１４及び遅延回路１２４を設けているのは、出力ビットＢ１〜Ｂ４の間で変化タイミングに差が発生することを防止するためである。
【００８７】
選択回路１４０は、８個のＡＮＤ回路１４０−０〜１４０−７によって構成される。デコーダ１１３は４本の出力を有しており、それぞれＡＮＤ回路１４０−０，１４０−２，１４０−４，１４０−６に接続されている。デコーダ１１３は、ビットＢ１を下位ビット、ビットＢ２を上位ビットとするバイナリ信号の値に基づいて、これら４本の出力のうちのいずれか一つを、ハイレベルに活性化させる。また、デコーダ１２３も４本の出力を有しており、それぞれＡＮＤ回路１４０−１，１４０−３，１４０−５，１４０−７に接続されている。デコーダ１２３は、ビットＢ３を下位ビット、ビットＢ４を上位ビットとするバイナリ信号の値に基づいて、これら４本の出力のうちのいずれか一つを、ハイレベルに活性化させる。
【００８８】
ＡＮＤ回路１４０−０，１４０−２，１４０−４，１４０−６には、分周クロック信号ＬＣＬＫＥも供給される。また、ＡＮＤ回路１４０−１，１４０−３，１４０−５，１４０−７には、分周クロック信号ＬＣＬＫＯも供給される。ＡＮＤ回路１４０−０〜１４０−７の出力信号は、それぞれ上述した出力ゲート信号ＣＯＴ０〜ＣＯＴ７となる。
【００８９】
かかる構成により、出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図５に示したように、１クロックごとに順次活性化する信号となる。出力ゲート信号ＣＯＴ０〜ＣＯＴ７は、図７に示すように、対応する遅延回路２００−０〜２００−７に供給されるとともに、コマンド信号ラッチ部３００内の出力選択回路３４０にも供給される。
【００９０】
次に、コマンド信号ラッチ部３００の構成について説明する。図７に示すように、コマンド信号ラッチ部３００には、内部リードコマンドＭＤＲＤＴが供給される。内部リードコマンドＭＤＲＤＴが供給されるコマンド信号ラッチ部３００の端部は、２本の配線を通じてマルチプレクサ３６０に接続される。このうち一方の配線は直接マルチプレクサ３６０に、他方の配線は遅延回路３６１を介してマルチプレクサ３６０に、それぞれ接続される。遅延回路３６１は、内部電圧ＶＰＥＲＩによって動作するよう構成される。
【００９１】
マルチプレクサ３６０の出力端は、入力選択回路３１０に接続される。上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の使用が示される場合、マルチプレクサ３６０は、遅延回路３６１を通過した内部リードコマンドＭＤＲＤＴを、入力選択回路３１０に供給する。一方、上述したモード信号ＤＬＬｄｉｓによってＤＬＬ回路２３の不使用が示される場合、マルチプレクサ３６０は、遅延回路３６１を通過しない内部リードコマンドＭＤＲＤＴを、入力選択回路３１０に供給する。こうするのは、内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴ０〜ＣＩＴ７の間でのタイミングずれを防止するためである。
【００９２】
入力選択回路３１０は、８つのタイミング制御回路３１０−０〜３１０−７によって構成される。これらタイミング制御回路３１０−０〜３１０−７には、マルチプレクサ３６０からリードコマンドＭＤＲＤＴが共通に入力されるとともに、入力ゲート信号ＣＩＴ０〜ＣＩＴ７がそれぞれ入力される。
【００９３】
タイミング制御回路３１０−０の出力信号は、内部リードコマンドＤＲＣａ０である。図５に例示するように、タイミング制御回路３１０−０は、内部リードコマンドＭＤＲＤＴと入力ゲート信号ＣＩＴ０とがともに活性化している場合に内部リードコマンドＤＲＣａ０を活性化し、その入力ゲート信号ＣＩＴ０の非活性化に応じて内部リードコマンドＤＲＣａ０を非活性化する。タイミング制御回路３１０−１〜３１０−７についても同様である。タイミング制御回路３１０−１〜３１０−７の出力信号はそれぞれ、内部リードコマンドＤＲＣａ１〜ＤＲＣａ７である。内部リードコマンドＤＲＣａ０〜ＤＲＣａ７は、シフト回路３２０に供給される。
【００９４】
シフト回路３２０は、出力ゲート信号ごとの内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７を出力する回路であり、これら内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７に対し、ＣＡＳレイテンシＣＬに応じて、入力選択回路３１０から供給される内部リードコマンドＤＲＣａ０〜ＤＲＣａ７を割り当てる機能を有する。
【００９５】
図８は、シフト回路３２０の回路図である。同図に示すように、シフト回路３２０は、それぞれ内部リードコマンドＤＲＣａ０〜ＤＲＣａ７が供給される信号経路Ｌａ０〜Ｌａ７と、それぞれ内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７を出力するための信号経路Ｌｂ０〜Ｌｂ７と、これらの間に設けられたマルチプレクサ３２０−０〜３２０−７とを有している。
【００９６】
マルチプレクサ３２０−０〜３２０−７はそれぞれ、信号経路Ｌａ０〜Ｌａ７のすべてに接続される。したがって、マルチプレクサ３２０−０〜３２０−７のそれぞれに、内部リードコマンドＤＲＣａ０〜ＤＲＣａ７のすべてが供給される。一方、マルチプレクサ３２０−０〜３２０−７の出力は、それぞれ信号経路Ｌｂ０〜Ｌｂ７に接続される。マルチプレクサ３２０−０〜３２０−７はそれぞれ、信号経路Ｌａ０〜Ｌａ７のいずれかと、信号経路Ｌｂ０〜Ｌｂ７のうちの対応するものとを接続する回路である。マルチプレクサ３２０−０〜３２０−７にはモードレジスタ５６からＣＡＳレイテンシＣＬが供給されており、これにより、各マルチプレクサ内の結線が決定される。
【００９７】
図９（ａ）（ｂ）は、ＣＡＳレイテンシＣＬと各マルチプレクサ内における結線との関係を説明するための図である。図９（ａ）はＣＬ＝８の例、図９（ｂ）はＣＬ＝７の例をそれぞれ示している。
【００９８】
図９（ａ）（ｂ）に示す外側のリングＬａは、入力側となる信号経路Ｌａ０〜Ｌａ７を示し、内側のリングＬｂは出力側となる信号経路Ｌｂ０〜Ｌｂ７を示している。そして、これらリングに付された目盛りの位置が一致する２つの信号経路が、各マルチプレクサ内で相互に接続される。
【００９９】
具体的に説明すると、図９（ａ）の例（ＣＬ＝８）では、信号経路Ｌａ０〜Ｌａ７と信号経路Ｌｂ０〜Ｌｂ７との差分が「０」に設定される。この場合、信号経路Ｌａ０〜Ｌａ７はそれぞれ信号経路Ｌｂ０〜Ｌｂ７と接続される。一方、図９（ｂ）の例（ＣＬ＝７）では、信号経路Ｌａ０〜Ｌａ７と信号経路Ｌｂ０〜Ｌｂ７との差分が「７」に設定される。この場合、信号経路Ｌａ０〜Ｌａ７はそれぞれ信号経路Ｌｂ７，Ｌｂ０〜Ｌｂ６と接続される。
【０１００】
差分は０〜７のいずれかに設定可能であり、設定された状態においては、入力側の信号経路Ｌａと出力側の信号経路Ｌｂとの対応関係は固定される。このように、シフト回路３２０は、入力側の信号経路Ｌａと出力側の信号経路Ｌｂとの対応関係をＣＡＳレイテンシＣＬに基づいてシフトする役割を果たす。
【０１０１】
シフト回路３２０から出力される内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７は、ラッチ回路３３０を構成するラッチ回路３３０−０〜３３０−７にそれぞれ供給される。ラッチ回路３３０−０〜３３０−７の後段には、出力選択回路３４０を構成する出力ゲート入力選択回路３７０がそれぞれ接続されている。
【０１０２】
以下、図５も参照しながら、ラッチ回路３３０−７及び出力ゲート３４０−７の動作に着目して説明する。
【０１０３】
ラッチ回路３３０−７は、図５に示すように、入力される内部リードコマンドＤＲＣｂ７が活性化することによりセットされ、少なくとも対応する出力ゲート信号ＣＯＴ７が次に非活性化するまでの間、その状態で維持される。好適には、出力ゲート信号ＣＯＴ７が非活性化した後、次に他の出力ゲート信号（この場合は出力ゲート信号ＣＩＴ０）が活性化するタイミングでリセットされる。
【０１０４】
出力ゲート３４０−７は、対応する出力ゲート信号ＣＯＴ７が活性化されている間、ラッチ回路３３０−７の出力を配線３５２に出力する回路である。出力ゲート信号ＣＯＴ７が活性化されていない場合には、出力ゲート３４０−７の出力はハイインピーダンス状態となる。一方、出力ゲート信号ＣＯＴ７が活性化され、かつラッチ回路３３０−７の出力がハイレベルになっている場合、出力ゲート３４０−７の出力はハイレベルとなる。また、出力ゲート信号ＣＯＴ７が活性化され、かつラッチ回路３３０−７の出力がロウレベルになっている場合、出力ゲート３４０−７の出力はロウレベルとなる。
【０１０５】
配線３５２には、図７に示すように、ラッチ回路３５２ａが接続されている。これにより、一旦出力ゲート３４０−７の出力がハイレベルになると、次に出力ゲート３４０−７の出力がロウレベルになるまで、図５に示すように、配線３５２の電位はハイレベルに維持される。
【０１０６】
ラッチ回路３３０−０〜３３０−６及び出力ゲート３４０−０〜３４０−６の動作についても、それぞれラッチ回路３３０−７及び出力ゲート３４０−７と同様である。ただし、ラッチ回路３３０−０，２，４，６の出力は、図７に示すように、配線３５２ではなく配線３５１に供給される。配線３５１にも、出力ゲートの出力を維持するラッチ回路３５１ａが接続されている。
【０１０７】
配線３５１，３５２は、ＯＲゲート回路３５３の入力端に接続される。ＯＲゲート回路３５３の出力信号は、出力合成回路３５０に供給される。
【０１０８】
出力合成回路３５０は、ＡＮＤゲート回路３５４とラッチ回路３５５とを有している。ＯＲゲート回路３５３の出力信号は、ＡＮＤゲート回路３５４を通過した後、ラッチ回路３５５にてラッチされ、内部リードコマンドＤＲＣとして出力される。図１を用いて説明したとおり、内部リードコマンドＤＲＣはＦＩＦＯ回路７５に供給され、これにより、リードデータＤＱの出力タイミングが規定される。
【０１０９】
ラッチ回路３５５は、内部クロック信号ＬＣＬＫＯＥＦＴに同期してラッチ動作を行い、その出力は反転してＡＮＤゲート回路３５４に帰還する。これにより、内部リードコマンドＤＲＣの活性化期間は図５に示すように１ｔＣＫとなり、配線３５１又は配線３５２が活性化している間、１ｔＣＫ間隔で内部リードコマンドＤＲＣの活性化と非活性化が繰り返されることとなる。
【０１１０】
以上説明したように、本実施の形態による半導体装置１０によれば、レイテンシカウンタ５５の遅延回路２００内に外部電圧ＶＤＤで動作する遅延素子Ｄ３を設けたことから、外部電圧ＶＤＤの変動に伴う入力ゲート信号ＣＩＴ０〜ＣＩＴ７の位相の変動が抑制される。したがって、外部電圧ＶＤＤの変動に伴うレイテンシカウンタ５５のラッチマージンの低下が抑制される。
【０１１１】
次に、本発明の好ましい第２の実施の形態について、説明する。本実施の形態による半導体装置１０は、第１の実施の形態では０．５ｔＣＫであった内部リードコマンドＭＤＲＤＴの活性化期間を０．５ｔＣＫより長い期間とした点、及びこれに対応してレイテンシカウンタ５５の構成を変更した点で、第１の実施の形態と異なっている。
【０１１２】
内部リードコマンドＭＤＲＤＴの活性化期間を延ばしたのは、レイテンシカウンタ５５のラッチマージンを上げ、レイテンシカウンタ５５が内部リードコマンドＭＤＲＤＴの取り込みに失敗する可能性を減少させるためである。しかし一方で、内部リードコマンドＭＤＲＤＴの活性化期間を延ばしたことによって、何らかの理由で内部リードコマンドＭＤＲＤＴの位相がずれた場合に、レイテンシカウンタ５５が誤動作を起こす可能性がある。
【０１１３】
図１０は、レイテンシカウンタ５５が誤動作を起こしている場合の、レイテンシカウンタ５５に関連する各信号のタイミングチャートを示す図である。同図には、活性化期間を１ｔＣＫ（第１の実施の形態の倍）に延ばした内部リードコマンドＭＤＲＤＴの位相が本来の位相に比べて進んでおり、それによって誤動作が引き起こされた例を示している。以下、図７に示したレイテンシカウンタ５５も参照しながら、誤動作の内容について詳しく説明する。
【０１１４】
図１０に示すように、この例では、内部リードコマンドＭＤＲＤＴの活性化期間に、入力ゲート信号ＣＩＴ０の活性化期間だけでなく、その１クロック前に活性化する入力ゲート信号ＣＩＴ７の活性化期間も重なっている。その結果、レイテンシカウンタ５５は、入力ゲート信号ＣＩＴ０だけでなく、その１クロック前に活性化する入力ゲート信号ＣＩＴ７にも同期して、内部リードコマンドＭＤＲＤＴを取り込むことになる。これは、図１０では、内部リードコマンドＤＲＣａ０だけでなく、内部リードコマンドＤＲＣａ７も活性化していることに現れている。
【０１１５】
内部リードコマンドＤＲＣａ７が活性化すると、これに伴って内部リードコマンドＤＲＣｂ６及びラッチ回路３３０−６の出力も活性化し、さらに、出力ゲート信号ＣＯＴ６の活性化タイミングで、配線３５１が活性化されることになる。これにより、ＯＲゲート回路３５３の出力が、図１０に示すように出力ゲート信号ＣＯＴ６の活性化タイミングで活性化されるので、内部リードコマンドＤＲＣの活性化が、図５の例に比べて１クロック早く開始されることになる。その結果、リードデータＤＱの出力が、図１０に示すように、ＣＡＳレイテンシにより示される本来のタイミングより１クロック早く開始されてしまう。つまり、ＣＡＳレイテンシが守られておらず、レイテンシカウンタ５５が誤動作を起こしたと評価されることになる。
【０１１６】
本実施の形態によるレイテンシカウンタ５５では、このような誤動作を防止するために、入力ゲート信号のライズエッジ（立ち上がり）で内部リードコマンドＭＤＲＤＴの取り込みを行う。以下、詳しく説明する。
【０１１７】
図１１は、本実施の形態によるレイテンシカウンタ５５の構成を示すブロック図である。同図に示すように、本実施の形態によるレイテンシカウンタ５５は、ゲート制御信号生成部１００ａと、遅延回路部２００と、コマンド信号ラッチ部３００ａとを含んでいる。このうち遅延回路部２００は、第１の実施の形態で説明したものと同じものである。一方、ゲート制御信号生成部１００ａ及びコマンド信号ラッチ部３００ａはそれぞれ、第１の実施の形態で説明したゲート制御信号生成部１００及びコマンド信号ラッチ部３００とは異なる構成を有している。そこで以下では、ゲート制御信号生成部１００ａ及びコマンド信号ラッチ部３００ａについて、説明する。
【０１１８】
また、図１２は、本実施の形態によるレイテンシカウンタ５５に関連する各信号のタイミングチャートを示す図である。以下では、適宜図１２も参照しながら説明する。
【０１１９】
図１３は、ゲート制御信号生成部１００ａの回路図である。同図に示すように、ゲート制御信号生成部１００ａは、縦続接続された８個のフリップフロップ１００−０〜１００−７（第１のフリップフロップ）を有している。最終段のフリップフロップ１００−７の出力端子Ｑは、初段のフリップフロップ１００−０の入力端子Ｄに接続されている。
【０１２０】
フリップフロップ１００−０〜１００−７は、同図に示すようにそれぞれエッジトリガータイプのＤ型フリップフロップであり、クロック端子ＣＫのライズエッジにおける入力端子Ｄの値が出力端子Ｑから出力され、その値がクロック端子ＣＫの次のライズエッジまで保存されるという性質を有している。また、フリップフロップ１００−０〜１００−７はそれぞれセット端子ＳＥＴとリセット端子ＲＳＴとを有しており、セット端子ＳＥＴがハイレベルであり、かつリセット端子ＲＳＴがロウレベルである場合に出力端子Ｑがハイレベルにセットされ、セット端子ＳＥＴがロウレベルであり、かつリセット端子ＲＳＴがハイレベルである場合に出力端子Ｑがロウレベルにセットされるという性質を有している。
【０１２１】
フリップフロップ１００−０〜１００−７のクロック端子ＣＫには、内部クロック信号ＬＣＬＫＯＥＦＴが共通に供給される。また、フリップフロップ１００−０のリセット端子ＲＳＴと、フリップフロップ１００−１〜１００−７のセット端子ＳＥＴとには、ロウアクティブな信号であるリセット信号／ＲＥＳＥＴが供給される。リセット信号／ＲＥＳＥＴは、図示しないリセット端子を通じて外部のコントローラから半導体装置１０に供給され、図示しないレベルシフト回路を経てレイテンシカウンタ５５に供給される信号である。一方、フリップフロップ１００−０のセット端子ＳＥＴと、フリップフロップ１００−１〜１００−７のリセット端子ＲＳＴとには、内部電圧ＶＰＥＲＩが供給される。レイテンシカウンタ５５に入力される時点でのリセット信号／ＲＥＳＥＴの振幅値は、内部電圧ＶＰＥＲＩに等しくなっている。フリップフロップ１００−０〜１００−７それぞれの出力信号は、インバータにより反転された後、図１３に示すように出力ゲート信号ＣＯＴ０〜ＣＯＴ７となる。
【０１２２】
以上のゲート制御信号生成部１００ａの構成により、出力ゲート信号ＣＯＴ０〜ＣＯＴ７と、遅延回路２００を経て生成される入力ゲート信号ＣＩＴ０〜ＣＩＴ７とは、図１２に示すように、それぞれ１ｔＣＫ幅の信号となる。本実施の形態によるこれらの信号のライズエッジの位置は、図５に示した第１の実施の形態によるライズエッジの位置と一致する。
【０１２３】
図１４は、コマンド信号ラッチ部３００ａの回路図である。同図に示すように、ゲート制御信号生成部１００ａは、入力選択回路３７０と、シフト回路３２０と、出力選択回路３８０と、出力合成回路３５０とを有している。このうち、シフト回路３２０及び出力合成回路３５０については、第１の実施の形態で説明したものと同じものであるので説明を省略し、以下では、入力選択回路３６０及び出力選択回路３８０について詳しく説明する。
【０１２４】
入力選択回路３７０は、８つのフリップフロップ３７０−０〜３７０−７（第２のフリップフロップ）によって構成される。これらフリップフロップ３７０−０〜３７０−７の入力端子Ｄには、マルチプレクサ３６０から内部リードコマンドＭＤＲＤＴが共通に入力される。なお、内部リードコマンドＭＤＲＤＴは、図７に示した遅延回路３６１及びマルチプレクサ３６０を介して入力されるが、図１４ではこれらの図示を省略している。一方、クロック端子ＣＫには、それぞれ入力ゲート信号ＣＩＴ０〜ＣＩＴ７が入力される。フリップフロップ３７０−０〜３７０−７の出力端子Ｑから出力される信号は、それぞれ内部リードコマンドＤＲＣａ０〜ＤＲＣａ７となる。
【０１２５】
出力選択回路３８０も、８つのフリップフロップ３８０−０〜３８０−７（第３のフリップフロップ）によって構成される。これらフリップフロップ３８０−０〜３８０−７の入力端子Ｄには、シフト回路３２０からそれぞれ内部リードコマンドＤＲＣｂ０〜ＤＲＣｂ７が供給される。一方、クロック端子ＣＫには、それぞれ出力ゲート信号ＣＯＴ０〜ＣＯＴ７が入力される。フリップフロップ３８０−０〜３８０−７の出力端子Ｑから出力される信号は、合成された後、出力合成回路３５０のＡＮＤゲート回路３５４の一方入力端に供給される。
【０１２６】
フリップフロップ３７０−０〜３７０−７，３８０−０〜３８０−７も、それぞれエッジトリガータイプのＤ型フリップフロップである。したがって、クロック端子ＣＫのライズエッジにおける入力端子Ｄの値が出力端子Ｑから出力され、その値がクロック端子ＣＫの次のライズエッジまで保存されるという性質を有している。また、それぞれリセット端子ＲＳＴを有しており、リセット端子ＲＳＴに所定のリセット信号を供給することにより、出力端子Ｑをロウレベルにリセット可能に構成されている。
【０１２７】
以上のコマンド信号ラッチ部３００ａの構成により、第１の実施の形態と同様のリードデータＤＱの出力が実現される。以下、図１２の例に即して説明すると、入力ゲート信号ＣＩＴ０のライズエッジで内部リードコマンドＭＤＲＤＴが活性化しているので、まずフリップフロップ３７０−０が、内部リードコマンドＤＲＣａ０を活性化させる。別の言い方をすれば、フリップフロップ３７０−０は、内部リードコマンドＭＤＲＤＴが活性化されているときにライズエッジが到来した入力ゲート信号ＣＩＴ０に対応する内部リードコマンドＤＲＣａ０を活性化させる。これに応じ、シフト回路３２０が、内部リードコマンドＤＲＣｂ７を活性化させる。これらの信号の活性状態は、図１２に示すように、入力ゲート信号ＣＩＴ０の次のライズエッジまで維持される。
【０１２８】
図１２の例では、内部リードコマンドＭＤＲＤＴの活性化期間は、入力ゲート信号ＣＩＴ０の活性化期間だけでなく、その１クロック前の入力ゲート信号ＣＩＴ７の活性化期間とも重複している。この状況は図１０の例と同じであるが、図１２の例では、図１０の例とは異なり内部リードコマンドＤＲＣａ７は活性化されていない。これこそが、入力ゲート信号のライズエッジで内部リードコマンドＭＤＲＤＴの取り込みを行うようにしたことの効果である。
【０１２９】
内部リードコマンドＤＲＣｂ７が活性化されている状態で出力ゲート信号ＣＯＴ７が活性化すると、フリップフロップ３７０−７の出力端子Ｑが活性化される。この活性状態は、図１２に示すように、出力ゲート信号ＣＯＴ７の次のライズエッジまで維持される。フリップフロップ３８０−０〜３８０−７の出力信号は合成され、出力合成回路３５０に供給される。つまり、出力合成回路３５０には、フリップフロップ３８０−０〜３８０−７それぞれの出力信号のうちいずれかがハイレベルである場合にハイレベルが供給され、いずれもがロウレベルである場合にはロウレベルが供給される。
【０１３０】
フリップフロップ３８０−７の出力端子Ｑが活性化されたことに応じ、出力合成回路３５０は、１ｔＣＫ間隔で活性化と非活性化を繰り返す内部リードコマンドＤＲＣを生成する。出力合成回路３５０の動作の詳細は、第１の実施の形態で説明した通りである。こうして生成された内部リードコマンドＤＲＣは図１に示したＦＩＦＯ回路７５に供給され、これにより、リードデータＤＱの出力タイミングが規定される。
【０１３１】
以上説明したように、本実施の形態による半導体装置１０によれば、入力ゲート信号のライズエッジで内部リードコマンドＭＤＲＤＴの取り込みを行うようにしたことから、内部リードコマンドＭＤＲＤＴの活性化期間を０．５ｔＣＫより長い期間としたことによるレイテンシカウンタ５５の誤動作が防止される。
【０１３２】
図１５は、本実施の形態による半導体装置１０を用いたデータ処理システム８００の構成を示すブロック図である。
【０１３３】
図１５に示すように、データ処理システム８００は、データプロセッサ８２０（コントローラ）、本実施の形態による半導体装置１０であるＤＲＡＭ１０、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０が、システムバス８１０を介して相互に接続された構成を有している。
【０１３４】
データプロセッサ８２０は、ＤＲＡＭ１０に外部クロック信号ＣＫ，／ＣＫを供給するとともに、ＤＲＡＭ１０のデータ入出力回路（図１）の出力信号（リードデータＤＱ）を受け取り、受け取ったリードデータＤＱに応じた処理を実行する機能を有する。具体的なデータプロセッサ８２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを用いることができる。なお、データプロセッサ８２０とＤＲＡＭ１０とは、システムバス８１０を介さずにローカルなバスによって互いに接続されていても構わない。
【０１３５】
ストレージデバイス８４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどを用いることができる。また、Ｉ／Ｏデバイス８５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどを用いることができる。なお、Ｉ／Ｏデバイス８５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【０１３６】
図１５には、簡単のためシステムバス８１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに複数のシステムバス８１０が設けられていても構わない。また、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０は、必ずしも必須の構成要素ではない。さらに、図１５に示す各構成要素は簡単のため１つずつ描かれているが、本発明がこれに限定されるものではなく、１又は２以上の構成要素がそれぞれ複数個ずつ設けられていても構わない。
【０１３７】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１３８】
例えば、上記各実施の形態では、遅延回路２００が３つの遅延素子Ｄ１〜Ｄ３を有するとしたが、さらにリードコマンドＲＥＡＤの入力段（コマンド入力回路３１等）での信号遅延量に相当する遅延を起こす遅延回路を追加してもよい。
【０１３９】
また、上記各実施の形態ではＤＬＬ回路２３が出力する内部クロック信号を内部クロック信号ＬＣＬＫＯＥＴと内部クロック信号ＬＣＬＫＯＥＦＴの２つに分けたが、これを１つの内部クロック信号ＬＣＬＫで代用することとしてもよい。
【０１４０】
また、上記各実施の形態ではデータ入出力回路７８が複数の単位バッファを有することを前提として説明したが、１つの単位バッファのみを有することとしてもよい。
【０１４１】
本発明による半導体装置は、次のように構成することも可能であるので、以下に付記する。
【０１４２】
本発明の他の一側面による第１の半導体装置は、外部クロック信号に基づいて生成される第１の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第１の内部リードコマンドとを受け、第２の内部リードコマンドを生成するレイテンシカウンタを備え、前記レイテンシカウンタは、前記第１の内部クロック信号の１クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、前記複数の入力ゲート信号のうち前記第１の内部リードコマンドが活性化されている第１の期間に第１の論理レベルから第２の論理レベルに遷移した１つの入力ゲート信号に対応付けられた前記複数の出力ゲート信号のうちの１つが次に活性化したことに応じて、前記第２の内部リードコマンドを生成し、前記複数の入力ゲート信号のうち前記第１の期間に前記第１又は第２の論理レベルを維持している、若しくは、前記第２の論理レベルから前記第１の論理レベルに遷移した残りの入力ゲート信号に対応づけられた複数の出力ゲート信号が次に活性化しても前記第２の内部リードコマンドを生成しないコマンド信号ラッチ部とを有することを特徴とする。
【０１４３】
本発明の他の一側面による第２の半導体装置は、第１の半導体装置において、前記第１の内部リードコマンドは、前記第１の内部クロック信号の半周期より長い時間にわたって活性化されることを特徴とする。
【０１４４】
本発明の他の一側面による第３の半導体装置は、前記第１又は第２の半導体装置において、前記ゲート制御信号生成部は、従属接続され、かつ最終段の出力端子が初段の入力端子に接続された複数の第１のフリップフロップを有し、前記複数の第１のフリップフロップそれぞれのクロック端子には前記第１の内部クロック信号が共通に供給され、前記複数の出力ゲート信号はそれぞれ、対応する前記第１のフリップフロップの前記出力端子から取り出されることを特徴とする。
【０１４５】
本発明の他の一側面による第４の半導体装置は、前記第１乃至第３の半導体装置のいずれかにおいて、前記コマンド信号ラッチ部は、前記複数の入力ゲート信号のそれぞれに対応して設けられ、かつクロック端子に対応する前記入力ゲート信号が供給されるとともに入力端子に前記第１の内部リードコマンドが供給される複数の第２のフリップフロップと、前記複数の出力ゲート信号のそれぞれに対応して設けられ、かつクロック端子に対応する前記出力ゲート信号が供給される複数の第３のフリップフロップと、前記複数の第３のフリップフロップのそれぞれに対し、予め設定されるレイテンシに応じて、前記複数の第２のフリップフロップそれぞれの出力信号を供給するシフト回路とを有し、前記第２の内部リードコマンドは、前記複数の第３のフリップフロップそれぞれの出力信号を合成することによって生成されることを特徴とする。
【符号の説明】
【０１４６】
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｅ コマンド端子
１３ リセット端子
１４ アドレス端子
１５ キャリブレーション端子
１６ データ入出力端子
１７ａ，１７ｂ，１８ａ，１８ｂ 電源端子
２１ クロック入力回路
２２ タイミング発生回路
２３ ＤＬＬ回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リード制御回路
５５ レイテンシカウンタ
５６ モードレジスタ
６０ 内部電圧発生回路
６６ キャリブレーション回路
７０ メモリセルアレイ
７１ ロウデコーダ
７２ カラムデコーダ
７３ センス回路
７４ データアンプ
７５ ＦＩＦＯ回路
７６，９１，３２０−０〜３２０−７，３６０ マルチプレクサ
７７，９０ クロック分割回路
７８ データ入出力回路
８０，８１ ディレイライン
８２，８３，１２０，１３０ カウンタ回路
８４，１１０ 分周回路
８５ 位相検出回路
８６ フィードバック回路
８７ デューティ検出回路
８８ 信号合成器
８９，９２ レベルシフト部
９３ インピーダンス調整部
９４ スルーレート調整部
９５，９６ バッファ
９７，１１４，１２４，３６１ 遅延回路
１００，１００ａ ゲート制御信号生成部
１００−０〜１００−７ フリップフロップ
１０１，３３０−０〜３３０−７，３５１ａ，３５２ａ，３５５ ラッチ回路
１０２ インバータ
１０３，１０４ ＡＮＤ回路
１１１，１１２，１２１，１２２，３７０−０〜３７０−７，３８０−０〜３８０−７ フリップフロップ
１１３，１２３ デコーダ
１４０ 選択回路
１４０−０〜１４０−７ ＡＮＤ回路
２００ 遅延回路部
２００−０〜２００−７ 遅延回路
３００，３００ａ コマンド信号ラッチ部
３１０，３６０ 入力選択回路
３１０−０〜３１０−７ タイミング制御回路
３２０ シフト回路
３４０，３８０ 出力選択回路
３４０−０〜３４０−７ 出力ゲート
３５０ 出力合成回路
３５１，３５２ 配線
３５３ ＯＲゲート回路
３５４ ＡＮＤゲート回路
５００ 出力バッファ
５１０ レベルシフト部
５２０ インピーダンス調整部
５３０ スルーレート調整部
８００ データ処理システム
８１０ システムバス
８２０ データプロセッサ（コントローラ）
８４０ ストレージデバイス
８５０ Ｉ／Ｏデバイス
ＢＬ ビット線
Ｄ１〜Ｄ３ 遅延素子
Ｌａ０〜Ｌａ７，Ｌｂ０〜Ｌｂ７ 信号経路
ＬＶ１，ＬＶ２ レベルシフト回路
ＭＣ メモリセル
ＳＡ センスアンプ
ＳＷ スイッチ
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
外部クロック信号に基づいて生成される第１の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第１の内部リードコマンドとを受け、第２の内部リードコマンドを生成するレイテンシカウンタを備え、
前記レイテンシカウンタは、
前記第１の内部クロック信号に応じて順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、
前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、
前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときに活性化していた１または複数の前記入力ゲート信号に対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、
前記遅延回路部は、第１の電源電圧で動作する第１の遅延素子と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の遅延素子とを含む
ことを特徴とする半導体装置。
【請求項２】
前記外部クロック信号に基づいて前記第１の内部クロック信号を生成する位相同期回路を備え、
前記位相同期回路は、前記第１の電源電圧で動作する回路と、前記第２の電源電圧で動作する回路とを含み、
前記第１の遅延素子は、前記位相同期回路内の前記第１の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の遅延素子は、前記位相同期回路内の前記第２の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２の遅延素子は、前記出力ゲート信号ごとに設けられる
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記遅延回路部は、前記第２の電源電圧で動作する第３の遅延素子をさらに含む
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記第１乃至第３の遅延素子は、前記出力ゲート信号ごとに設けられる
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記リードコマンドに応じて前記第１の内部リードコマンドを生成するコマンドデコーダを備える
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の内部リードコマンドは、前記第１の内部クロック信号の半周期より長い時間にわたって活性化され、
前記コマンド信号ラッチ部は、前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときにライズエッジが到来した前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドを生成する
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の半導体装置と、
前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラと
を備えることを特徴とするデータ処理システム。
【請求項１０】
第１の内部クロック信号に基づいて第２の内部クロック信号を生成する位相同期回路と、
前記第１の内部クロック信号に基づいて第３の内部クロック信号を生成するタイミング発生回路と、
前記第３の内部クロック信号に同期して第１の内部リードコマンドを出力するコマンドデコーダと、
前記第２の内部クロック信号と前記第１の内部リードコマンドとに基づいて第２の内部リードコマンドを生成するレイテンシカウンタと、
前記第２のリードコマンドに応じて外部にデータを出力する出力回路とを備え、
前記位相同期回路は、第１の電源電圧で動作する回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する回路とを含み、
前記タイミング発生回路及び前記コマンドデコーダは、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まず、
前記レイテンシカウンタは、
前記第２の内部クロック信号の１クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、
前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、
前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときに活性化していた１又は複数の前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、
前記遅延回路部は、第１の電源電圧で動作する第１の遅延素子と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の遅延素子とを含む
ことを特徴とする半導体装置。
【請求項１１】
前記第１の遅延素子は、前記位相同期回路内の前記第１の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成される
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２の遅延素子は、前記位相同期回路内の前記第２の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成される
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２の遅延素子は、前記出力ゲート信号ごとに設けられる
ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記遅延回路部は、前記第２の電源電圧で動作する第３の遅延素子をさらに含む
ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１乃至第３の遅延素子は、前記出力ゲート信号ごとに設けられる
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の内部リードコマンドは、前記第１の内部クロック信号の半周期より長い時間にわたって活性化され、
前記コマンド信号ラッチ部は、前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときにライズエッジが到来した前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドを生成する
ことを特徴とする請求項１０乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
請求項１０乃至１６のいずれか一項に記載の半導体装置と、
前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、
前記半導体装置は、前記外部クロック信号に基づいて前記第１の内部クロック信号を生成するクロック入力回路をさらに備える
ことを特徴とするデータ処理システム。
【請求項１】
外部クロック信号に基づいて生成される第１の内部クロック信号と、外部から供給されるリードコマンドに応じて生成される第１の内部リードコマンドとを受け、第２の内部リードコマンドを生成するレイテンシカウンタを備え、
前記レイテンシカウンタは、
前記第１の内部クロック信号に応じて順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、
前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、
前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときに活性化していた１または複数の前記入力ゲート信号に対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、
前記遅延回路部は、第１の電源電圧で動作する第１の遅延素子と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の遅延素子とを含む
ことを特徴とする半導体装置。
【請求項２】
前記外部クロック信号に基づいて前記第１の内部クロック信号を生成する位相同期回路を備え、
前記位相同期回路は、前記第１の電源電圧で動作する回路と、前記第２の電源電圧で動作する回路とを含み、
前記第１の遅延素子は、前記位相同期回路内の前記第１の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の遅延素子は、前記位相同期回路内の前記第２の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２の遅延素子は、前記出力ゲート信号ごとに設けられる
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記遅延回路部は、前記第２の電源電圧で動作する第３の遅延素子をさらに含む
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記第１乃至第３の遅延素子は、前記出力ゲート信号ごとに設けられる
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記リードコマンドに応じて前記第１の内部リードコマンドを生成するコマンドデコーダを備える
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の内部リードコマンドは、前記第１の内部クロック信号の半周期より長い時間にわたって活性化され、
前記コマンド信号ラッチ部は、前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときにライズエッジが到来した前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドを生成する
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の半導体装置と、
前記半導体装置に前記外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラと
を備えることを特徴とするデータ処理システム。
【請求項１０】
第１の内部クロック信号に基づいて第２の内部クロック信号を生成する位相同期回路と、
前記第１の内部クロック信号に基づいて第３の内部クロック信号を生成するタイミング発生回路と、
前記第３の内部クロック信号に同期して第１の内部リードコマンドを出力するコマンドデコーダと、
前記第２の内部クロック信号と前記第１の内部リードコマンドとに基づいて第２の内部リードコマンドを生成するレイテンシカウンタと、
前記第２のリードコマンドに応じて外部にデータを出力する出力回路とを備え、
前記位相同期回路は、第１の電源電圧で動作する回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する回路とを含み、
前記タイミング発生回路及び前記コマンドデコーダは、前記第２の電源電圧で動作する回路を含む一方、前記第１の電源電圧で動作する回路を含まず、
前記レイテンシカウンタは、
前記第２の内部クロック信号の１クロックごとに順次活性化する複数の出力ゲート信号を生成するゲート制御信号生成部と、
前記複数の出力ゲート信号のそれぞれを遅延させることにより複数の入力ゲート信号を生成する遅延回路部と、
前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときに活性化していた１又は複数の前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドの生成を開始するコマンド信号ラッチ部とを有し、
前記遅延回路部は、第１の電源電圧で動作する第１の遅延素子と、前記第１の電源電圧よりも低い第２の電源電圧で動作する第２の遅延素子とを含む
ことを特徴とする半導体装置。
【請求項１１】
前記第１の遅延素子は、前記位相同期回路内の前記第１の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成される
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２の遅延素子は、前記位相同期回路内の前記第２の電源電圧で動作する回路の遅延時間に相当する遅延を生ずるよう構成される
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２の遅延素子は、前記出力ゲート信号ごとに設けられる
ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記遅延回路部は、前記第２の電源電圧で動作する第３の遅延素子をさらに含む
ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１乃至第３の遅延素子は、前記出力ゲート信号ごとに設けられる
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の内部リードコマンドは、前記第１の内部クロック信号の半周期より長い時間にわたって活性化され、
前記コマンド信号ラッチ部は、前記複数の出力ゲート信号のうち、前記第１の内部リードコマンドが活性化されているときにライズエッジが到来した前記入力ゲート信号に予め対応付けられた前記出力ゲート信号が次に活性化したことに応じて、前記第２の内部リードコマンドを生成する
ことを特徴とする請求項１０乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
請求項１０乃至１６のいずれか一項に記載の半導体装置と、
前記半導体装置に外部クロック信号を供給するとともに、前記出力回路の出力信号を受けるコントローラとを備え、
前記半導体装置は、前記外部クロック信号に基づいて前記第１の内部クロック信号を生成するクロック入力回路をさらに備える
ことを特徴とするデータ処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−６９３６０（Ｐ２０１３−６９３６０Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５７３９（Ｐ２０１１−２０５７３９）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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