【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】スタンバイ状態時における第１導電型のトランジスタでの劣化を抑制可能な半導体装置を提供する。
【解決手段】半導体装置は、第１導電型のトランジスタを含み縦列接続された複数の回路と、複数の回路の其々の入力端子のうち他の回路と接続された接続入力端子と接続し接続入力端子の電圧を制御するための制御信号の活性化に応じて、接続入力端子に、該接続入力端子から電圧を受け付ける回路内の第１導電型のトランジスタを非導通状態とする第１の電圧を供給する制御回路と、を備える。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置は、外部クロック信号に基づいて生成される内部クロック信号ＬＣＬＫＯＥＦＴと、外部から供給されるリードコマンドに応じて生成される内部リードコマンドＭＤＲＤＴとを受け、内部リードコマンドＤＲＣを生成するレイテンシカウンタ５５を備え、レイテンシカウンタ５５は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する遅延回路部２００を有し、遅延回路部２００は、外部電圧ＶＤＤで動作する遅延素子と、内部電圧ＶＰＥＲＩで動作する遅延素子とを含む。 （もっと読む）

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】ＤＬＬ回路がロックしないという現象の発生を防止する。
【解決手段】カウンタ回路２０２と、カウンタ回路２０２のカウント値ＣＮＴに応じた遅延量を内部クロック信号ＬＣＬＫに与えるディレイライン２０１とを有する。まず、カウンタ回路２０２は第１のカウント値にセットされ、判定信号ＰＤに基づいてそのカウント値ＣＮＴが周期的に更新される。その結果、内部クロック信号ＬＣＬＫの位相が所望の位相に到達しなかった場合、カウンタ回路２０２は、第１のカウント値とは異なる第２のカウント値にセットされ、ＤＬＬ回路２００がリスタートされる。これにより、ＤＬＬ回路がロックしなかった場合であっても自動的にリスタートされることから、ＤＬＬ回路がロックしないという現象が防止される。 （もっと読む）

【課題】複数のメインワード線を備える半導体記憶装置において、複数のメインワード線を同時に活性化したいという要望が存在する。しかし、１本のメインワード線を駆動可能な能力を持つドライバでは、複数のメインワード線を同時に活性化することができない。そのため、複数のメインワード線を同時に活性化する半導体記憶装置が望まれる。
【解決手段】図１に示す半導体記憶装置は、第１及び第２のメインワード線と、外部から入力されるテストコマンドに応じて、第１のメインワード線を第１のタイミングで活性化させ、かつ、第１のメインワード線の活性状態を維持させたまま第１のタイミングとは異なる第２のタイミングで第２のメインワード線を活性化させる制御回路と、を備える。 （もっと読む）

【課題】非同期半導体メモリ装置において行および列のアクセスを同期化させる。
【解決手段】ワード線タイミングパルスを第１の所定期間だけ遅延させて第１の遅延ワード線タイミングパルスを生成する第１の遅延回路と、該第１の遅延ワード線タイミングパルスを第２の所定期間だけ遅延させて第２の遅延ワード線タイミングパルスを生成する第２の遅延回路とを有し、該ワード線タイミングパルスと該第１の遅延ワード線タイミングパルスおよび該第２の遅延ワード線タイミングパルスとを組合わせて、ビット線センス動作および列アクセスを順次行うとともに、ワード線タイミングパルスの非活性化に応じてビット線センス動作および列アクセスを完了する。 （もっと読む）

【課題】回路規模を抑え、複雑な制御を必要とせずに、データストローブ信号がハイインピーダンス状態にある場合に内部にリードデータ信号の誤取り込みを防止して、安定的にメモリからデータを読み出すことが可能なメモリインターフェース回路を提供すること。
【解決手段】ＤＱＳ信号が伝播するＤＱＳ線ＤＱＳＬをローレベルにクランプするクランプ回路１１と、リードイネーブル信号ＲＥＮに応じて、ＤＱＳ線ＤＱＳＬを介して入力されるＤＱＳ信号の論理レベルの検出を開始するアンド回路１０とを備え、クランプ回路１１を設けることにより、読み出し動作において、ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。よって、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態に維持されることはなく、ノイズ等によりＤＱＳ線ＤＱＳＬに生じる不測のエッジを検出することはない。ＤＱＳ信号を誤検出することはなく、誤ったＤＱ信号を取り込む恐れがない。 （もっと読む）

【課題】電源電圧レベルに関わらず、正常なコラム選択信号の生成が可能なようにする半導体メモリのコラム選択信号制御装置及び方法を提供する。
【解決手段】第１コラム選択信号と、遅延された当該第１コラム選択信号とを論理和演算し、遅延時間によってパルス幅が増加するようにして、当該第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を出力する信号制御手段と、内部電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段と、前記検出信号に応じて前記第１コラム選択信号または第２コラム選択信号のうちの１つを選択して出力する出力制御手段と
を含む。 （もっと読む）

【課題】供給先回路の電流消費量によらず、内部電圧を短時間で安定化させる。
【解決手段】半導体装置１０は、外部電位ＶＤＤを降圧することによって内部電圧ＶＰＥＲＤを生成し、電源配線Ｌ１へ供給するＶＰＥＲＤ生成回路２ａと、接地電圧が供給される接地配線と電源配線Ｌ１との間に接続されたスイッチ５２と、スイッチ５２の開閉制御を行うワンショット信号生成部５１とを備え、ワンショット信号生成部５１は、ＶＰＥＲＤ生成回路２ａによる内部電圧ＶＰＥＲＤの開始と同期してスイッチ５２を導通させる。 （もっと読む）

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。 （もっと読む）

【課題】センスアンプＳＡのオーバードライブ期間を最適化する。
【解決手段】センスアンプＳＡの電源ノードｂにＶＳＳ電位を供給するドライバ回路４１と、センスアンプＳＡの電源ノードａにＶＡＲＹ電位及びＶＯＤ電位をそれぞれ供給するドライバ回路４２，４３と、ドライバ回路４１〜４３の動作を制御するタイミング制御回路５０とを備える。タイミング制御回路５０は、ドライバ回路４３のオン期間を決める遅延回路５２を含む。遅延回路５２は、遅延量が外部電源電位ＶＤＤに依存する遅延回路５２ｂと、遅延量が外部電源電位に依存しない遅延回路５２ａとを含み、ドライバ回路４３のオン期間は、遅延回路５２ａの遅延量と遅延回路５２ｂの遅延量の和によって決まる。これにより、オーバードライブ期間の長さを外部電源電位ＶＤＤのレベルに適度に依存させることができる。 （もっと読む）

【課題】半導体装置におけるデータアクセスに必要な時間を安定化させる。
【解決手段】半導体装置１００は、メモリセルアレイ１１０と、データ入出力回路１２３と、アクセス制御回路２００を備える。アクセス制御回路２００は、ワード線の活性化／非活性化を指示する第１信号Ｓ１を出力する第１信号部２０２と、ビット線の活性化／非活性化を指示する第２信号Ｓ２を出力する第２信号部２０４と、センス回路１２１へのオーバードライブ電圧の供給／停止を指示する第３信号Ｓ３を出力する第３信号部２０６と、ワード線の非活性化を指示する第４信号Ｓ４を出力する第４信号部２０８を含む。外部電圧に応じて第３信号Ｓ３の活性化期間が決定される。外部電圧に実質的に非依存にて第４信号Ｓ４の生成タイミングが決定される。 （もっと読む）

【課題】レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法を提供する。
【解決手段】基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第１ プリチャージ命令遅延信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える自動プリチャージ制御回路。 （もっと読む）

【課題】内部電圧生成回路を活性化させる際又は非活性化させる際における内部電圧の急激な変動を防止する。
【解決手段】外部電圧ＶＤＤから生成した内部電圧ＶＰＰを内部電源配線１１０ａに供給する内部電圧生成回路１１０と、内部電圧生成回路１１０の動作を制御する制御回路３００と、前記第１の電圧のレベルを検出する電圧検出回路３３０とを備える。例えば、制御回路３００は、内部電圧生成回路１１０を活性化させる場合、内部電圧ＶＰＰの供給能力を第１の速度で段階的に上昇させ、内部電圧生成回路１１０を非活性化させる場合、内部電圧ＶＰＰの供給能力を第１との速度と異なる第２の速度で段階的に下降させる。これにより、内部電圧生成回路１１０を活性化／非活性化させる際の内部電圧ＶＰＰの大幅な変動をそれぞれ最適に防止することが可能となる。 （もっと読む）

【課題】半導体装置の回路規模の増大を抑制する。
【解決手段】複数のメモリセルは、マトリクス状に配置されXアドレス信号とYアドレス信号にて特定される。第１データアンプは、Yアドレス信号をプリデコードした選択信号とXアドレス信号で特定される第１メモリセルと接続する。第２データアンプは、選択信号を遅延した遅延選択信号とXアドレス信号で特定される第２メモリセルと接続する。生成部は、第１データアンプの動作クロック信号を遅延して遅延動作クロック信号を生成する。タイミング制御部は、第１データアンプの動作を制御する第１制御信号と第２データアンプの動作を制御する第２制御信号とを受け付け、動作クロック信号に応じたタイミングで第１制御信号を第１データアンプに出力し、遅延動作クロック信号に応じたタイミングで第２制御信号を第２データアンプに出力する。 （もっと読む）

【課題】従来のＤＬＬ回路では、クロック信号の立ち上がりエッジと立ち下がりエッジとで遅延時間に差が生じる問題があった。
【解決手段】本発明のＤＬＬ回路は、入力クロック信号φｉｎに制御電圧Ｖｌｆに応じた遅延量を与える遅延バッファＢＵＦ１〜ＢＵＦ４と、入力クロック信号φｉｎを反転させるインバータとＩＮＶ１、ＩＮＶ２、を含み、入力クロック信号φｉｎを遅延させた出力クロック信号φｏｕｔを生成するディレイライン１０と、入力クロック信号φｉｎと前記出力クロック信号φｏｕｔとの位相差に基づいて制御電圧Ｖｌｆを生成する制御電圧生成部とを有し、ディレイライン１０は、インバータＩＮＶ１と遅延バッファＢＵＦ１、ＢＵＦ２とを含む第１の遅延部と、第１の遅延部の後段に設けられ、第１の遅延部と同数のインバータ及び遅延バッファ（ＩＮＶ２、ＢＵＦ３、ＢＵＦ４）を含む第２の遅延部と、を有する。 （もっと読む）