【課題】入力される外部クロック信号の活性化エッジを用いてデューティ比を補正することができるデューティ比補正回路を提供する。
【解決手段】本発明のデューティ比補正回路は、第１の基準クロック信号及びリセット信号に応じて定義されるデューティ比の内部クロック信号を生成するデューティ調整手段と、第２の基準クロック信号及びフィードバックされる前記内部クロック信号に応答して前記リセット信号を生成するリセット信号生成手段とを備えることを特徴とする。 （もっと読む）

【課題】 相変化物質に基づくプログラマブル抵抗を用いた遅延発生器を提供する。
【解決手段】 本発明は、カルコゲナイドに基づく相変化物質で作られる少なくとも１つのプログラマブル抵抗Ｒ_ＰＣＭ（１１）を含み、前記抵抗Ｒ_ＰＣＭが、遅延を発生させるために、抵抗Ｒ_ＰＣＭの抵抗値が所定の初期値Ｒ_０に等しく、そしてカルコゲナイドが非晶相であるようなやり方で初期化され、比較器（１３、１６、１９）が、時間の経過に対して安定な基準電気量を、プログラマブル抵抗Ｒ_ＰＣＭ（１１）の抵抗値を表わす可変電気量と比較し、比較器が特異信号ｓを発生させ、前記特異性が、その２つの電気量の間の差が符号を変えるときに生成される、遅延発生器に関する。 （もっと読む）

【課題】 遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成する。
【解決手段】 遅延回路は、直列に接続された複数の遅延段、検出回路および調整回路を有する。各遅延段は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む。検出回路は、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。調整回路は、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする。 （もっと読む）

【課題】入力信号にジッタが含まれていても安定した時間幅のパルスを出力する。
【解決手段】パルス発生回路は、ゲートが入力端子２に接続され、ソースが電源電圧Ｖ_DDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧Ｖ_SSに接続された負荷インピーダンスＺ_out1とを有する。 （もっと読む）

【課題】出力されるクロック信号が発振することなく、デューティが一定になるようにクロック信号を補正することが可能なクロックデューティ補正回路を提供する。
【解決手段】クロックデューティ補正回路１００は、クロック信号が入力され、入力されたクロック信号の波形の立ち上がりに合わせて波形が立ち上がりパルス幅が一定の幅であるワンショットパルス信号を生成するワンショットパルス信号生成部１１０と、ワンショットパルス信号生成部１１０の出力が一方の入力側に入力される否定論理和回路１２０と、否定論理和回路１２０の出力信号を遅延させる第１遅延回路１３０を有し、第１遅延回路１３０により遅延された否定論理和回路１２０の出力を否定論理和回路１２０の他方の入力側にフィードバックする帰還回路１４０と、否定論理和回路１２０の出力信号が入力される第２ローパスフィルタ１５０と、を備える。 （もっと読む）

【課題】遅延素子の遅延時間のばらつきに対してＴＤＣの変換特性を一定とし線形性を実現可能なＴＤＣの提供。
【解決手段】第１の信号ＤＡＴＡを順次遅延させる複数段の遅延素子１１_１〜１１_Ｎを有するディレイライン１０と、第２の信号ＣＬＫに応答して複数段の遅延素子の出力をサンプルする複数のフリップフロップ１２_１〜１２_Ｎと、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、第１の信号の第２の信号に対する位相差として検出するエッジ検出器１３と、を備え、エッジ位置の検出結果に基づき、バイアス制御用の制御コードＩＣＮＴを生成するキャリブレーション制御回路１５と、制御コードに対応する複数段の遅延素子に対して供給するバイアス発生回路１４を備え、第１の信号の周波数範囲に対応した段数の遅延素子に、第１の信号のエッジが位置するように遅延素子１１_１〜１１_Ｎの遅延時間の校正を行う。 （もっと読む）

【課題】トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能なパルス幅制御回路及び半導体メモリを提供すること。
【解決手段】配線による遅延とインバータによる遅延とを比較する比較回路と、インバータ段数によりパルス幅を調整するパルス幅調整回路と、を備える。パルス幅調整回路は、比較回路の比較結果に基づいて、インバータによる遅延が配線による遅延よりも小さくなった場合に、インバータ段数を多くし、パルス幅を増加させる。 （もっと読む）

【課題】入力クロック信号のパルス幅を安定して調整すること。
【解決手段】第１及び第２の電源間に設けられたパルス幅調整回路であって、ゲートに入力パルス信号ＩＮが入力される第１導電型の第１のトランジスタＰ１と、第１のトランジスタＰ１と第２の電源との間に設けられ、ゲートに入力パルス信号ＩＮが入力される第２導電型の第２のトランジスタＮ１と、第１のトランジスタＰ１と第１の電源との間に設けられ、ゲートに入力される第１の制御信号に応じて流れる電流が制御される第１導電型の第３のトランジスタＰ２と、第１のトランジスタＰ１と第１の電源との間に、第３のトランジスタＰ２と並列に設けられた第１の電流源回路１０２と、を備えるパルス幅調整回路。 （もっと読む）

【課題】
回路オーバヘッドが小さく、かつ、ソフトエラーへの耐性が高い、高ソフトエラー耐性のフリップフロップおよび、それを用いた半導体集積回路を提供する
【解決手段】
ソフトエラーに対する耐性の異なる複数のラッチ回路と、前記複数のラッチ回路にクロックを供給するクロック分配部と、を備えたフリップフロップであって、前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路の少なくとも２つのラッチ回路であることを特徴とするフリップフロップ。 （もっと読む）

【課題】ＬＰＦ出力の変化に対するロック周波数の変化量のゲイン設定のばらつきの抑制でジッタ精度をより向上できるＤＬＬ回路の提供。
【解決手段】遅延クロックを生成する遅延回路１０１と、遅延クロックと入力クロックの位相差信号を出力する位相比較回路１０と、位相差信号対応の位相差電圧を出力するチャージポンプ回路２０と、チャージポンプ回路出力の高周波成分を除去するローパスフィルタ回路３０と、ローパスフィルタ回路の出力電圧を電流に変換する第１電圧−電流変換回路４０及び基準電圧Ｖｒｅｆを電流に変換する第２電圧−電流変換回路５０を含み、第１電圧−電流変換回路の出力電流から第２電圧−電流変換回路の出力電流を減算した結果を変換した電圧とオフセット電流Ｉｄを変換した電圧とを含み、位相差電圧が基準電圧より小の場合、オフセット電流を変換した電圧を制御電圧Ｖｃｏｎｔとして遅延回路に出力する遅延制御回路１０２と、を備える。 （もっと読む）

【課題】論理和回路の後段に接続される電子回路でのデューティ比の変動を抑制でき、雑音や電源電圧変動あるいは温度変動に対しても、後段に接続される電子回路を安定に動作させる。
【解決手段】複数の論理信号（Ｘ０、Ｘ１、Ｘ２）入力に対し、すべての論理信号およびそれぞれの否定の組み合わせについての論理積回路群１０と、この論理積回路群１０の出力する論理積信号からあらかじめ設定された組み合わせでの第１の論理和回路２１、２２と、論理積回路群１０の出力する論理積信号のうち、第１の論理和回路２１、２２が論理和を求める対象としていない論理積信号について、その論理和を求める第２の論理和回路２３、２４を有し、第１の論理和回路２１、２２の出力する論理和信号（Ｚ０、Ｚ１）と第２の論理和回路２３、２４の出力する論理和信号（Ｚ０、Ｚ１の否定）とが差動回路３１、３２の差動入力とされる。 （もっと読む）

【課題】デューティ制御バッファの出力信号のパルスが消滅してしまうという問題を回避する回路を提供する。
【解決手段】入力信号ＩＮ１、ＩＮＢ１を受けるデューティ制御バッファ１０と、デューティ制御バッファの出力ＯＵＴ１、ＯＵＴＢ１を受け、デューティの誤差を検出して制御信号ＶＣＮＴ１、ＶＣＮＴＢ１を生成するデューティ制御電圧発生部２０を備える。デューティ制御バッファ１０は、入力信号を差動で受ける第１の差動対と第２の差動対を備えた差動段と、第１の差動対の出力対と第２の差動対の出力対がそれぞれ接続され、前記第１、第２の差動対の出力対と電源との間に接続された負荷素子対と、第１、第２の差動対にそれぞれ駆動電流を供給する電流源段とを備え、第１の差動対のトランジスタ対の電流駆動能力が異なり、第２の差動対のトランジスタ対の電流駆動能力が異なる不平衡差動対よりなる。 （もっと読む）

【解決手段】
集積回路のデバイス劣化が、クロック信号のデューティサイクルを適切に適合させることによって補償され得る。この目的で、デューティサイクルと集積回路の全体的な性能特性の間での相関が確立されてよく、またデューティサイクルを修正するためにデバイスの通常の分野の動作の間に用いられてよい。従って、デューティサイクルが効果的に制御され得る一方で、同時にクロック信号周波数の変化及び／又は供給電圧の増大は必要とされないであろうから、効果的な制御戦略の実装が可能になる。 （もっと読む）

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。 （もっと読む）

【課題】ＣＭＬレベルでスイングする信号をＣＭＯＳレベルでスイングする信号に変換する過程において、デューティ比の不一致を防止するＣＭＬ−ＣＭＯＳ変換器を提供すること。
【解決手段】第１基準レベルを中心にスイングする正ＣＭＬ信号を第２基準レベルにシフトする第１基準レベルシフト部、第１基準レベルを中心にスイングする負ＣＭＬ信号を第２基準レベルにシフトする第２基準レベルシフト部、第１基準レベルシフト部の出力信号のスイング幅をＣＭＯＳレベルに増幅する第１ＣＭＯＳ反転部、第２基準レベルシフト部の出力信号のスイング幅をＣＭＯＳレベルに増幅する第２ＣＭＯＳ反転部、第１ＣＭＯＳ反転部の出力信号に応じて第１及び第２ＣＭＯＳ反転部にソース電流を提供する第１バイアス部、第１ＣＭＯＳ反転部の出力信号に応じて第１及び第２ＣＭＯＳ反転部にシンク電流を提供する第２バイアス部を備えるＣＭＬ−ＣＭＯＳ変換器を提供する。 （もっと読む）

【課題】設計時以降に生じる位相差の変動を内部で自動的に調整することで、予め設定された位相差を有する２つの信号を出力する。
【解決手段】２つのクロック信号の位相差を予め定められた位相差に調整する位相調整装置であって、第１クロック信号に対する第２クロック信号の遅延量を選択的に変更可能な遅延部１１と、前記遅延量を制御する制御部１２とを備え、前記制御部１２は、準備モードにおいて、前記遅延量を第１の時間間隔で段階的に増加又は減少させ、遅れ期間、又は、進み期間を検出し、調整モードにおいて、前記遅れ期間又は前記進み期間と同じ長さの期間において第２の時間間隔で前記遅延量を段階的に変化させることで、前記第２クロック信号の位相差を予め定められた位相差に調整し、前記第２の時間間隔と前記第１の時間間隔との比は、１８０度と予め定められた位相差との比に等しい。 （もっと読む）

【課題】パルス幅を意図的に変化させるＮＲＺ等の信号の伝送において、パルス幅のバラツキの低減を図り、さらにジッタの低減も図る。
【解決手段】２個のエッジ検出回路１１，１２と、２個の可変遅延回路１３，１４と、ＳＲラッチ回路１５とを備え、可変遅延回路１３，１４のそれぞれの入力にエッジ検出回路１１，１２の出力を接続し、ＳＲラッチ回路のＳ入力およびＲ入力それぞれに可変遅延回路１３，１４の出力を接続する。前記ＳＲラッチ回路１５が、可変遅延回路１３，１４の出力のパルス終端側エッジを検出してセット／リセット動作を行う。 （もっと読む）

【課題】０リードおよび１リードをともに遅延しにくい状態で動作させることのできる半導体集積装置を提供。
【解決手段】調整回路100は、アドレス推移検出信号（ATD）を入力し、電圧Vp生成回路142と電圧Vn生成回路132とからそれぞれ供給される電圧Vpおよび電圧Vnのレベル変動に応じて、信号ATDEQ 32のパルス幅を調整して出力する。 （もっと読む）

【課題】１００ｐＳないしｎＳオーダーの極短時間の遅延時間であっても長期間、安定に保持でき、設定操作も簡単な実用性に優れたパルス遅延回路システムを提供する。
【解決手段】遅延量を定めるアナログ制御信号の入力端子を備えた遅延回路１で基準パルス列信号ＤＩを遅延して、遅延パルス列信号を端子ＳＯから得る。基準パルス列信号ＤＩと遅延したパルス列信号との立ち上がりの時間差を検出し、遅延時間差を示すパルス列を得、このパルス列を平滑し脈動信号ｅを得る。この脈動信号ｅが示す現在の遅延時間と、目標の遅延時間を示す外部制御信号ＶＣＩが示す目標の遅延時間との誤差をオープンゲイン１万倍以上の演算増幅器７で増幅し、かつ当該演算増幅器７が構成する積分回路で積分する。演算増幅器７の出力を、遅延回路１に遅延時間を決めるアナログ制御信号として出力する。 （もっと読む）

【目的】 安定化のために、デジタル量を用いる安定化ヘリウム−ネオンレーザの高度の安定度をうるため、デジタルのパルスの形状を正確に揃える手段の提供を行なうと共に、前記安定化のためのデジタル量のパルスの周波数を正確に一定にする手段の提供を行なうことを目的とする。
【構成】
レーザから安定化のために使用出来るデジタル量のパルス周波数を、基準周波数を完全に、しかも安定に一致させるため、ダイオードの順方向の電圧を利用して、正負のパルスの基線を零ボルトにし、さらに、このデジタル量をアナログ量に変換する際、Ｆ／Ｖ変換回路と正負のパルスの電荷をゆっくり積分する回路を並列にして誤差信号の値を完全に零にしている。 （もっと読む）