遅延回路およびシステム
【課題】 遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成する。
【解決手段】 遅延回路は、直列に接続された複数の遅延段、検出回路および調整回路を有する。各遅延段は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む。検出回路は、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。調整回路は、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする。
【解決手段】 遅延回路は、直列に接続された複数の遅延段、検出回路および調整回路を有する。各遅延段は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む。検出回路は、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。調整回路は、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路および遅延回路が搭載されるシステムに関する。
【背景技術】
【０００２】
データ通信の高速化に伴い、データ信号とクロック信号のタイミングマージンが厳しくなっている。クロック信号の位相を高い精度で調整し、データ信号とクロック信号のタイミングマージンを拡大する技術としてＤＬＬ（Delay Locked Loop）がある。ＤＬＬ回路は、複数の遅延段が直列に接続される遅延回路を有している。
【０００３】
この種の遅延回路は、各遅延段から出力されるクロック信号の１つをセレクタにより選択することで、入力クロック信号に対して位相がずれた出力クロック信号を生成する（例えば、特許文献１参照。）。各遅延段の遅延時間は、周囲温度の変化や電源電圧の変化により変動する。これを防止するために、遅延段を形成するトランジスタの駆動能力を、周囲温度や電源電圧に応じて調整する手法が提案されている（例えば、特許文献２参照。）。
【０００４】
デューティ比が５０％のクロック信号を生成するために、遅延回路の入力端子にバイアスを印加し、遅延回路内の隣接するインバータから出力されるクロック信号のハイレベル期間を互いに等しくする手法が提案されている（例えば、特許文献３参照。）。位相が１８０度ずれたクロック信号を生成するために、遅延回路から出力されるクロック信号のパルスが、遅延回路に入力されるクロック信号の連続する２つのパルスの中央に位置するように、遅延回路の電源電圧を調整する手法が提案されている（例えば、特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１７１０８２号公報
【特許文献２】特開２００６−１９７１８０号公報
【特許文献３】特公平７−１１４３４９号公報
【特許文献４】特開２０００−３１５９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
遅延回路内の遅延段がインバータ等の反転回路を用いて形成されるとき、奇数段目の遅延段の遅延時間と偶数段目の遅延段の遅延時間は、互いに異なる場合がある。また反転回路が複数の入力端子を有するゲート回路を用いて形成されるとき、入力端子により遅延時間が異なる場合がある。奇数段目と偶数段目の遅延段の遅延時間が異なると、信号を通過する遅延段の数を切り換えるときに、遅延時間の増加量および減少量が一定にならない。この結果、高い精度を有する遅延回路を形成できないという問題がある。
【０００７】
本発明の目的は、複数の遅延段が直列に接続される遅延回路において、遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、遅延回路は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む直列に接続された複数の遅延段と、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する検出回路と、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする調整回路とを備え、遅延段の１つは、制御信号に応じて第２遅延素子を介して遅延信号を前段に伝達する折り返し遅延段として動作し、折り返し遅延段より前段側の遅延段は、信号を第１遅延素子により後段に伝達し、かつ折り返し遅延段により折り返された後段からの信号を第２遅延素子により前段に伝達する伝達遅延段として動作する。
【発明の効果】
【０００９】
奇数段目と偶数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段の段数の切り換えによる遅延時間の増加量および減少量を常に等しくでき、高い精度を有する遅延回路を形成できる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態における遅延回路の例を示している。
【図２】遅延回路の別の例を示している。
【図３】図１および図２に示した遅延回路の動作の例を示している。
【図４】別の実施形態における遅延回路の例を示している。
【図５】図４に示したレプリカ遅延回路の例を示している。
【図６】図４および図５に示した遅延段のＮＡＮＤゲートの例を示している。
【図７】図４に示した遅延モニタ回路の例を示している。
【図８】図４に示した調整回路の例を示している。
【図９】図４に示した遅延回路の動作の例を示している。
【図１０】別の実施形態における遅延回路の例を示している。
【図１１】図１０に示したレプリカ遅延回路の例を示している。
【図１２】図１０に示した遅延モニタ回路の例を示している。
【図１３】図１０に示した遅延回路の動作の例を示している。
【図１４】別の実施形態における遅延回路の例を示している。
【図１５】図１４に示した容量素子が接続された遅延素子の遅延時間の変化の例を示している。
【図１６】図１４に示した遅延回路の動作の例を示している。
【図１７】別の実施形態における調整回路の例を示している。
【図１８】図１７に示した調整回路を有する遅延回路の動作の例を示している。
【図１９】別の実施形態における遅延回路の例を示している。
【図２０】図１９に示した調整回路の例を示している。
【図２１】図１９に示した可変容量回路の例を示している。
【図２２】別の実施形態における遅延モニタ回路の例を示している。
【図２３】図２２に示した遅延モニタ回路を有する遅延回路に形成される調整回路の例を示している。
【図２４】上述した遅延回路が搭載されるシステムの例を示している。
【図２５】上述した遅延回路が搭載されるシステムの別の例を示している。
【図２６】図２５に示したシステムに搭載される遅延回路の動作の例を示している。
【図２７】別の遅延回路の動作の例を示している。
【発明を実施するための形態】
【００１１】
以下、図面を用いて実施形態を説明する。
【００１２】
図１は、一実施形態における遅延回路ＤＥＬＡＹの例を示している。遅延回路ＤＥＬＡＹは、直列に接続されたｎ個の遅延段ＤＬＹ（ＤＬＹ１、ＤＬＹ２、...、ＤＬＹｎ）を含む可変遅延回路ＶＤＬＹ、検出回路ＤＥＴおよび調整回路ＡＤＪを有している。遅延段ＤＬＹ１−ＤＬＹｎは、互いに同じ回路であり、遅延素子Ｄ１、Ｄ２をそれぞれ有している。遅延素子Ｄ１は、前段からの信号の論理レベルを反転して遅延させ後段に伝達する。遅延素子Ｄ２は、後段からの信号の論理レベルを反転して遅延させ前段に伝達する。あるいは、遅延素子Ｄ２は、前段からの信号の論理レベルを反転して遅延させた遅延信号ＤＳ（ＤＳ１、ＤＳ２、...、ＤＳｎ）を受け、遅延信号ＤＳの論理レベルを反転して遅延させ前段に伝達する。なお、遅延素子Ｄ１、Ｄ２に示すインバータの回路記号は、入力端子で受けた信号を反転して出力端子から出力することを示している。
【００１３】
各遅延段ＤＬＹ１−ＤＬＹｎは、対応する制御信号ＥＮ（ＥＮ１−ＥＮｎのいずれか）が第１レベルのときに後段からの信号を反転して前段に伝達し、対応する制御信号ＥＮが第１レベルと異なる第２レベルのときに遅延信号ＤＳを反転して前段に伝達する。すなわち、遅延素子Ｄ２は、対応する制御信号ＥＮのレベルに応じて、２つの入力端子でそれぞれ受ける信号の１つを選択する。例えば、制御信号ＥＮ４が第２レベル、制御信号ＥＮ４以外の制御信号ＥＮが第１レベルに設定されているとき、クロック信号ＣＫｉは、遅延段ＤＬＹ１−ＤＬＹ４の４つの遅延素子Ｄ１と、遅延段ＤＬＹ１−ＤＬＹ４の４つの遅延素子Ｄ２に順に伝達される。太い矢印は、このときのクロック信号ＣＫｉの伝達経路を示している。そして、遅延段ＤＬＹ１−ＤＬＹ４により遅延されたクロック信号ＣＫｉは、クロック信号ＣＫｏとして可変遅延回路ＶＤＬＹから出力される。
【００１４】
遅延信号ＤＳを遅延させて前段に折り返す遅延段ＤＬＹ（この例ではＤＬＹ４）は、折り返し遅延段として動作する。折り返し遅延段より前段側の遅延段ＤＬＹ（この例ではＤＬＹ１−ＤＬＹ３）は、信号を遅延素子Ｄ１により前段から後段に伝達し、かつ折り返し遅延段により折り返された信号を遅延素子Ｄ２により後段から前段に伝達する伝達遅延段として動作する。
【００１５】
図１では、遅延信号ＤＳは遅延素子Ｄ１から出力されているが、例えば、図２に示すように、遅延素子Ｄ１と同じ遅延時間を有し、前段からの信号を反転して遅延させ遅延信号ＤＳを生成する別の遅延素子Ｄ３が、各遅延段ＤＬＹに形成されてもよい。初段の遅延段ＤＬＹ１において、遅延素子Ｄ１は、例えばクロック信号ＣＫｉを信号として受け、遅延素子Ｄ２は、クロック信号ＣＫｉを遅延させたクロック信号ＣＫｏを出力する。なお、可変遅延回路ＶＤＬＹに入力される信号は、クロック信号ＣＫｉに限定されず、制御信号やデータ信号でもよい。
【００１６】
検出回路ＤＥＴは、奇数段目および偶数段目の遅延段ＤＬＹにおいて、前段からの信号を受けてから遅延信号ＤＳの伝達経路を経て遅延素子Ｄ２から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。この伝搬遅延時間は、後述する折り返し遅延段として動作する遅延段ＤＬＹの遅延時間である。
【００１７】
例えば、検出回路ＤＥＴは、奇数段目および偶数段目の遅延段ＤＬＹとそれぞれ同じ回路構成を有する複数の遅延段を含み、信号が１段目、２段目、３段目でそれぞれ折り返す３つレプリカ回路を有している。３つレプリカ回路は、遅延段ＤＬＹの回路構成が異なることを除き、後述する図５と同様である。
【００１８】
そして、検出回路ＤＥＴは、図５と同様に、３つのレプリカ回路に共通の基準信号を供給し、２つのレプリカ回路からの出力信号の位相差をそれぞれ測定することで、奇数段目および偶数段目の遅延段ＤＬＹの伝搬遅延時間を検出する。具体的には、２段目で折り返される出力信号と１段目で折り返される出力信号の時間差は、偶数段目の遅延段ＤＬＹの伝搬遅延時間を示し、３段目で折り返される出力信号と２段目で折り返される出力信号の時間差は、奇数段目の遅延段ＤＬＹの伝搬遅延時間を示す。
【００１９】
調整回路ＡＤＪは、検出回路ＤＥＴの検出結果に基づいて、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹに遅延調整信号ＤＡＤＪを出力し、伝搬遅延時間を調整する。検出回路ＤＥＴは、奇数段目の遅延段ＤＬＹの伝搬遅延時間と、遅延時間が調整された偶数段目の遅延段ＤＬＹの伝搬遅延時間とを再び検出する。調整回路ＡＤＪは、検出回路ＤＥＴの新たな検出結果に基づいて、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹに遅延調整信号ＤＡＤＪを出力する。これを繰り返すことで、偶数段目の遅延段ＤＬＹの伝搬遅延時間と奇数段目の遅延段ＤＬＹの伝搬遅延時間は互いに等しくなる。
【００２０】
伝搬遅延時間は、前段からの信号を受けてから遅延信号ＤＳの伝達経路を経て遅延素子Ｄ２から信号が出力されるまでの時間である。例えば、可変遅延回路ＶＤＬＹの遅延段ＤＬＹの遅延素子Ｄ２および検出回路ＤＥＴの遅延段ＤＬＹの遅延素子Ｄ２は、遅延信号ＤＳが伝達される経路の負荷容量値または抵抗値を変えるために、負荷容量値が可変な可変容量素子または抵抗値が可変な可変抵抗素子を有している。伝搬遅延時間は、負荷容量値または抵抗値を変えることで調整される。
【００２１】
調整回路ＡＤＪは、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹにおける可変容量素子の容量値または可変抵抗素子の抵抗値を変えるためにデジタル値やアナログ電圧を遅延調整信号ＤＡＤＪとして出力する。可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴにおいて、奇数段目の遅延段ＤＬＹの可変容量素子または可変抵抗素子には、固定のデジタル値やアナログ電圧が供給される。
【００２２】
なお、調整回路ＡＤＪは、検出回路ＤＥＴの検出結果に基づいて、奇数段目の遅延段ＤＬＹを制御して伝搬遅延時間を調整してもよい。この場合、遅延調整信号ＤＡＤＪは、検出回路ＤＥＴおよび可変遅延回路ＶＤＬＹ内の奇数段目の遅延段ＤＬＹに出力される。
【００２３】
また、検出回路ＤＥＴは、可変遅延回路ＶＤＬＹ内の遅延段ＤＬＹの伝搬遅延時間を直接検出してもよい。例えば、検出回路ＤＥＴは、第２レベルの制御信号ＥＮを受ける遅延段ＤＬＹが折り返し遅延段と認識し、折り返し遅延段に入力される信号と折り返し遅延段から出力される信号の位相差に基づいて伝搬遅延時間を検出する。この際、奇数番号の制御信号ＥＮが第２レベルのとき、奇数段目の遅延段の伝搬遅延時間が検出される。偶数番号の制御信号ＥＮが第２レベルのとき、偶数段目の遅延段の伝搬遅延時間が検出される。
【００２４】
一般に、複数の入力端子を有する遅延素子Ｄ２は、信号を受ける入力端子により遅延時間が異なる。例えば、ＮＡＮＤゲートやＮＯＲゲートでは、直列に接続されるトランジスタを有しており、電源端子に近いトランジスタのゲートで受ける信号の伝搬遅延時間は、電源端子から遠いトランジスタのゲートで受ける信号の伝搬遅延時間より長い。
【００２５】
さらに、信号の論理レベルを反転して出力するインバータ等の回路では、信号の立ち上がりエッジに対する伝搬遅延時間と、信号の立ち下がりエッジに対する伝搬遅延時間とは互いに異なる場合がある。例えば、ＣＭＯＳインバータでは、ハイレベルを受けているときにｎＭＯＳトランジスタに電流が流れ、ロウレベルを受けているときにｐＭＯＳトランジスタに電流が流れる。このため、トランジスタの製造誤差により、立ち上がりエッジと立ち下がりエッジの伝搬遅延時間が互いに異なる場合がある。
【００２６】
図２は、遅延回路ＤＥＬＡＹの別の例を示している。図２に示す遅延回路ＤＥＬＡＹの各遅延段ＤＬＹ１−ＤＬＹｎは、遅延素子Ｄ１と同じ遅延時間を有し、前段からの信号を反転して遅延させ遅延信号ＤＳを生成する遅延素子Ｄ３を有している。すなわち、折り返し遅延段の信号の伝達経路は、遅延素子Ｄ３、Ｄ２を含む。遅延段ＤＬＹ１−ＤＬＹｎは、互いに同じ回路である。
【００２７】
例えば、検出回路ＤＥＴに形成される３つのレプリカ回路は、遅延段ＤＬＹの回路構成が異なることを除き、後述する図６と同様である。調整回路ＡＤＪは、検出回路ＤＥＴの検出結果に基づいて、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹの遅延素子Ｄ３に遅延調整信号ＤＡＤＪを出力し、伝搬遅延時間を調整する。
【００２８】
例えば、遅延調整信号ＤＡＤＪは、ＤＣ電圧であり、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹの遅延素子Ｄ３の電源端子に供給され、遅延素子Ｄ３の遅延時間を調整する。可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴにおいて、遅延素子Ｄ１、Ｄ２の電源端子と、奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の電源端子とには、電源電圧が供給される。
【００２９】
あるいは、負荷容量値が可変な可変容量素子または抵抗値が可変な可変抵抗素子が、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの遅延段ＤＬＹの遅延素子Ｄ３から出力される遅延信号ＤＳの伝達経路に接続されている。このとき、調整回路ＡＤＪは、偶数段目の遅延段ＤＬＹの可変容量素子の容量値または可変抵抗素子の抵抗値を変えるために、デジタル値やアナログ電圧を遅延調整信号ＤＡＤＪとして出力する。可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの奇数段目の遅延段ＤＬＹの可変容量素子または可変抵抗素子には、固定のデジタル値やアナログ電圧が供給される。
【００３０】
なお、調整回路ＡＤＪは、検出回路ＤＥＴの検出結果に基づいて、奇数段目の遅延段ＤＬＹを制御して伝搬遅延時間を調整してもよい。この場合、遅延調整信号ＤＡＤＪは、検出回路ＤＥＴおよび可変遅延回路ＶＤＬＹ内の奇数段目の遅延段ＤＬＹに出力される。また、検出回路ＤＥＴは、可変遅延回路ＶＤＬＹ内の遅延段ＤＬＹの伝搬遅延時間を直接検出してもよい。
【００３１】
図２に示す遅延回路ＤＥＬＡＹの動作は、折り返し遅延段として動作する遅延段ＤＬＹにおいて、信号が、遅延素子Ｄ１、Ｄ２ではなく、遅延素子Ｄ３、Ｄ２を経由して出力されることを除き、図１に示す遅延回路ＤＥＬＡＹの動作と同じである。この場合にも、偶数段目の折り返し遅延段の伝搬遅延時間と奇数段目の折り返し遅延段の伝搬遅延時間とを互いに等しくすることで、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。
【００３２】
図３は、図１および図２に示した遅延回路ＤＥＬＡＹの動作の例を示している。図３では、使用する遅延段ＤＬＹが１段から５段の間で切り換えられるときの遅延時間の変化を示している。遅延時間は、クロック信号ＣＫｉが可変遅延回路ＶＤＬＹに入力されてからクロックＣＫｏが可変遅延回路ＶＤＬＹから出力されるまでの時間であり、例えば、クロック信号ＣＫｉの立ち上がりからクロック信号ＣＫｏの立ち上がりエッジまでの時間である。
【００３３】
符号ＨＦ、ＬＦ、ＨＳ、ＬＳは、各遅延素子Ｄ１、Ｄ２またはＤ３の遅延時間を示している。符号ＨＦ、ＨＳの”Ｈ”（Ｈｉｇｈ）は、ハイレベルの信号が各遅延素子Ｄ１−Ｄ３に入力されること示す。符号ＬＦ、ＬＳの”Ｌ”（Ｌｏｗ）は、ロウレベルの信号が各遅延素子Ｄ１−Ｄ３に入力されること示す。符号ＨＦ、ＬＦの”Ｆ”（Ｆａｓｔ）は、信号が遅延時間の短い経路に対応する入力端子に入力されることを示す。折り返し遅延段の遅延素子Ｄ２における符号ＨＳ、ＬＳの”Ｓ”（Ｓｌｏｗ）は、信号が遅延時間の長い経路に対応する入力端子に入力されることを示す。
【００３４】
遅延時間の長短は、遅延信号ＤＳおよび後段からの信号を複数の入力端子でそれぞれ受ける遅延素子Ｄ２で発生する。この例では、遅延素子Ｄ２において、遅延信号ＤＳを受ける入力端子に対応する経路は遅延時間が長く、後段からの信号を受ける入力端子に対応する経路は遅延時間が短い。折り返し遅延段での遅延時間ＨＦ＋ＬＳおよび遅延時間ＬＦ＋ＨＳは、前段から信号を受けてから遅延信号ＤＳの伝達経路を経て遅延素子Ｄ２から信号が出力されるまでの伝搬遅延時間である。
【００３５】
例えば、遅延段ＤＬＹ１のみが使用されるときの可変遅延回路ＶＤＬＹの遅延時間は、ＨＦ＋ＬＳであり、遅延段ＤＬＹ１、ＤＬＹ２が使用されるときの可変遅延回路ＶＤＬＹの遅延時間は、ＨＦ＋ＬＦ＋ＨＳ＋ＬＦである。このため、遅延段ＤＬＹ１、ＤＬＹ２を使用するときの遅延時間とＤＬＹ１を使用するときの遅延時間との差、すなわち、遅延段ＤＬＹ２の追加（または削除）により増加（または減少）する伝搬遅延時間は、ＨＦ＋ＬＦ＋ＨＳ＋ＬＦ−（ＨＦ＋ＬＳ）になる。遅延段ＤＬＹ３、ＤＬＹ４、ＤＬＹ５の追加（または削除）により増加（または減少）する伝搬遅延時間も、図３に示すように、遅延時間の差として求めることができる。
【００３６】
図３より、偶数段目の遅延段ＤＬＹ２、ＤＬＹ４の追加（または削除）により増加（または減少）する伝搬遅延時間は、式（１）になる。奇数段目の遅延段ＤＬＹ３、ＤＬＹ５の追加（または削除）により増加（または減少）する伝搬遅延時間は式（２）になる。
偶数段目の伝搬遅延時間＝ＨＦ＋ＬＦ＋ＨＳ＋ＬＦ−（ＨＦ＋ＬＳ）‥‥‥（１）
奇数段目の伝搬遅延時間＝ＬＦ＋ＨＦ＋ＬＳ＋ＨＦ−（ＬＦ＋ＨＳ）‥‥‥（２）
式（１）、（２）において、偶数段目の折り返し遅延段の伝搬遅延時間ＬＦ＋ＨＳと奇数段目の折り返し遅延段の伝搬遅延時間ＨＦ＋ＬＳとが互いに等しいとき、伝搬遅延時間は、ともにＨＦ＋ＬＦになる。すなわち、検出回路ＤＥＴと調整回路ＡＤＪの動作により、偶数段目および奇数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。遅延時間ＨＦ、ＬＦは、遅延時間の和ＨＦ＋ＬＦとしてペアで存在する。このため、遅延時間ＨＦ、ＬＦが互いに異なる場合にも、折り返し遅延段の伝搬遅延時間の調整に影響しない。
【００３７】
なお、クロック信号ＣＫｉの立ち下がりエッジが可変遅延回路ＶＤＬＹ内を伝搬するとき、図３において、ＨＦはＬＦになり、ＬＦはＨＦになり、ＬＳはＨＳになり、ＨＳはＬＳになる。このため、クロック信号ＣＫｉの立ち下がりエッジが可変遅延回路ＶＤＬＹ内を伝搬されるときも、伝搬遅延時間ＬＦ＋ＨＳ、ＨＦ＋ＬＳを互いに等しくすることで、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。
【００３８】
以上、この実施形態では、奇数段目と偶数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくでき、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【００３９】
遅延段ＤＬＹが折り返し遅延段として動作するときに信号を伝達する専用の遅延素子Ｄ３を形成することで、調整回路ＡＤＪによる遅延時間の調整を容易に実施できる。例えば、遅延素子Ｄ３の電源端子に可変のＤＣ電圧を供給することで、遅延時間を容易に調整できる。あるいは、遅延段ＤＬＹが折り返し遅延段として動作するときに生成される専用の遅延信号ＤＳの伝達経路に、可変容量素子または可変抵抗素子を接続することで、遅延時間を容易に調整できる。
【００４０】
図４は、別の実施形態における遅延回路ＤＥＬＡＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、遅延段ＤＬＹ１−ＤＬＹｎ、検出回路ＤＥＴおよび調整回路ＡＤＪの回路構成が上述した実施形態と相違している。遅延段ＤＬＹ１−ＤＬＹｎ、検出回路ＤＥＴおよび調整回路ＡＤＪの接続関係は、上述した実施形態と同じである。
【００４１】
可変遅延回路ＶＤＬＹの各遅延段ＤＬＹ（ＤＬＹ１−ＤＬＹｎ）は、互いに同じ回路であり、遅延素子Ｄ１、Ｄ２、Ｄ３として２入力のＮＡＮＤゲートを有している。初段の遅延段ＤＬＹ１において、遅延素子Ｄ１は、例えばクロック信号ＣＫｉを信号として受け、遅延素子Ｄ２は、クロック信号ＣＫｉを遅延させたクロック信号ＣＫｏを出力する。
【００４２】
各ＮＡＮＤゲートにおいて、符号”Ｆ”（Ｆａｓｔ）の入力端子で受ける信号が出力端子から出力されるまでの遅延時間は短いことを示し、符号”Ｓ”（Ｓｌｏｗ）の入力端子で受ける信号が出力端子から出力されるまでの遅延時間は長いことを示す。遅延時間の相違については、図６で説明する。
【００４３】
各遅延段ＤＬＹにおいて、入力端子ＩＮ１で受ける前段からの信号は、遅延素子Ｄ１、Ｄ３の入力端子Ｆに供給される。遅延素子Ｄ１の入力端子Ｓは、制御信号ＥＮ（ＥＮ１、ＥＮ２、...、ＥＮｎ）のレベルを反転した信号を受ける。遅延素子Ｄ１は、制御信号ＥＮがロウレベルのときに動作し、入力端子Ｆで受ける信号を反転して遅延させて出力端子ＯＵＴ１に出力する。
【００４４】
遅延素子Ｄ３の入力端子Ｓは、制御信号ＥＮを受ける。遅延素子Ｄ３は、制御信号ＥＮがハイレベルのときに動作し、入力端子Ｆで受ける信号を反転して遅延させ、遅延信号ＤＳ（ＤＳ１、ＤＳ２、...、ＤＳｎ）として遅延素子Ｄ２の入力端子Ｓに出力する。偶数段目の遅延段ＤＬＹの遅延素子Ｄ３は、遅延調整信号Ｖｅｖｅｎ（ＤＣ電圧）を電源端子で受け、遅延調整信号Ｖｅｖｅｎの電圧値に応じて遅延時間を変更する。遅延段ＤＬＹ２の遅延素子Ｄ１、Ｄ２、インバータおよび他の遅延段ＤＬＹ１、ＤＬＹ３、...、ＤＬＹｎの遅延素子Ｄ１、Ｄ２、Ｄ３、インバータは、電源電圧を受けて動作する。
【００４５】
遅延素子Ｄ３の出力端子と遅延素子Ｄ２の入力端子Ｓとの間に直列に配置された２つのインバータは、遅延素子Ｄ２に供給される信号の波形を整形する機能を有する。波形の整形が不要な場合、これ等２つのインバータは配置されなくもよい。遅延素子Ｄ２は、入力端子Ｓで受ける遅延信号ＤＳまたは入力端子ＩＮ２を介して受ける後段からの信号を反転して遅延させ、出力端子ＯＵＴ２を介して前段に出力する。
【００４６】
検出回路ＤＥＴは、レプリカ遅延回路ＲＰＤＬＹおよび遅延モニタ回路ＤＭＯＮを有している。レプリカ遅延回路ＲＰＤＬＹは、基準クロック信号ＣＫｒｅｆを受ける３つのレプリカ回路を有しており、遅延時間が互いに異なる３つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成する。レプリカ遅延回路ＲＰＤＬＹにおいて、偶数段目の遅延段ＤＬＹ２の遅延素子Ｄ３（図５）は、遅延調整信号Ｖｅｖｅｎを電源端子で受ける。
【００４７】
遅延モニタ回路ＤＭＯＮは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差（遅延時間）およびクロック信号ＣＬＫ２、ＣＬＫ３の位相差（遅延時間）を検出し、検出結果を２つの位相差の大小関係を示す制御電圧ＶＯＵＴとして調整回路ＡＤＪに出力する。遅延モニタ回路ＤＭＯＮの例は、図７に示す。
【００４８】
調整回路ＡＤＪは、制御電圧ＶＯＵＴに応じて、レプリカ遅延回路ＲＰＤＬＹおよび可変遅延回路ＶＤＬＹに供給する調整電圧Ｖｅｖｅｎを生成する。調整回路ＡＤＪの例は、図８に示す。なお、調整電圧Ｖｅｖｅｎは、遅延素子Ｄ３の接地端子に供給されてもよい。このとき、遅延素子Ｄ３の遅延時間は、調整電圧Ｖｅｖｅｎが高いときに長くなり、調整電圧Ｖｅｖｅｎが低いときに短くなる。
【００４９】
検出回路ＤＥＴおよび調整回路ＡＤＪによる遅延時間の調整により、クロック信号ＣＬＫ１、ＣＬＫ２の位相差とクロック信号ＣＬＫ２、ＣＬＫ３の位相差とは互いに等しくなる。２つの位相差が等しいときに生成される調整電圧Ｖｅｖｅｎにより、可変遅延回路ＶＤＬＹにおける奇数段目の遅延段ＤＬＹと偶数段目の遅延段ＤＬＹの遅延時間とは互いに等しくなる。これにより、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。
【００５０】
図５は、図４に示したレプリカ遅延回路ＲＰＤＬＹの例を示している。レプリカ遅延回路ＲＰＤＬＹは、共通の基準クロック信号ＣＫｒｅｆを受ける３つのレプリカ回路ＲＰ１、ＲＰ２、ＲＰ３を有している。レプリカ回路ＲＰ１は、図４に示した遅延段ＤＬＹ１と同じ回路により形成されている。レプリカ回路ＲＰ２は、図４に示した遅延段ＤＬＹ１、ＤＬＹ２と同じ回路により形成されている。レプリカ回路ＲＰ３は、図４に示した遅延段ＤＬＹ１−ＤＬＹ３と同じ回路により形成されている。
【００５１】
偶数段目の遅延段ＤＬＹ２の遅延素子Ｄ３は、調整電圧Ｖｅｖｅｎを受けて動作する。遅延段ＤＬＹ２の遅延素子Ｄ１、Ｄ２、インバータおよび他の遅延段ＤＬＹ１、ＤＬＹ３の遅延素子Ｄ１、Ｄ２、Ｄ３、インバータは、電源電圧を受けて動作する。折り返し遅延段として動作する最終の遅延段ＤＬＹは、制御端子ＥＮでハイレベルＨの制御信号ＥＮを受ける。伝達遅延段として動作する遅延段ＤＬＹは、制御端子ＥＮでロウレベルＬの制御信号ＥＮを受ける。遅延段ＤＬＹ１−ＤＬＹ３に示した太線は、基準クロック信号ＣＫｒｅｆの伝達経路を示している。
【００５２】
各レプリカ回路ＲＰ１−ＲＰ３は、基準クロック信号ＣＫｒｅｆを最終の遅延段ＤＬＹ（ＤＬＹ１−ＤＬＹ３のいずれか）で折り返し、クロック信号ＣＬＫ（ＣＬＫ１−ＣＬＫ３のいずれか）を生成する。すなわち、レプリカ回路ＲＰ１−ＲＰ３は、図４に示した可変遅延回路ＶＤＬＹが１段、２段および３段の遅延段ＤＬＹを使用して動作するときとそれぞれ同じ動作をする。各レプリカ回路ＲＰ１−ＲＰ３の動作は、図３において、遅延素子Ｄ３の遅延時間が遅延素子Ｄ３の出力に接続されたインバータ列の遅延時間を含むことを除き、使用段数が１段、２段および３段のときの動作と同じである。クロック信号ＣＬＫ１−ＣＬＫ３は、図３の１段−３段が使用されるときのクロック信号ＣＫｏとそれぞれ同じタイミングで出力される。
【００５３】
クロック信号ＣＬＫ１、ＣＬＫ２の位相差は、偶数段目の遅延段ＤＬＹ２の追加（または削除）により増加（または減少）する伝搬遅延時間を示す。クロック信号ＣＬＫ２、ＣＬＫ３の位相差は、奇数段目の遅延段ＤＬＹ３の追加（または削除）により増加（または減少）する伝搬遅延時間を示す。なお、基準クロック信号ＣＫｒｅｆの周期は、図７に示す遅延モニタ回路ＤＭＯＮを正しく動作させるために、遅延段ＤＬＹの遅延時間の２倍より長ければよい。
【００５４】
図６は、図４および図５に示した遅延段ＤＬＹのＮＡＮＤゲートの例を示している。遅延素子Ｄ１、Ｄ２のＮＡＮＤゲートおよび奇数段目の遅延素子Ｄ３のＮＡＮＤゲートは、電源線ＶＤＤに接続されている。偶数段目の遅延素子Ｄ３のＮＡＮＤゲートは、調整電圧線Ｖｅｖｅｎに接続されている。ＮＡＮＤゲートは、電源線ＶＤＤ（または調整電圧線Ｖｅｖｅｎ）と出力端子ＯＵＴとの間に並列に配置されたｐＭＯＳトランジスタＰ１、Ｐ２と、出力端子ＯＵＴと接地線ＶＳＳとの間に直列に配置されたｎＭＯＳトランジスタＮ１、Ｎ２とを有している。ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１のゲートは、入力端子Ｆに接続されている。ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２のゲートは、入力端子Ｓに接続されている。
【００５５】
入力端子Ｓは出力端子ＯＵＴから遠いｎＭＯＳトランジスタＮ２のゲートに接続され、入力端子Ｆは、出力端子ＯＵＴに近いｎＭＯＳトランジスタＮ１のゲートに接続されている。このため、入力端子Ｓで立ち上がりエッジを受けてから出力端子ＯＵＴがロウレベルに変化するまでの時間は、入力端子Ｆで立ち上がりエッジを受けてから出力端子ＯＵＴがロウレベルに変化するまでの時間より長い。
【００５６】
図７は、図４に示した遅延モニタ回路ＤＭＯＮの例を示している。遅延モニタ回路ＤＭＯＮは、位相検出部ＰＤＥＴおよびチャージポンプ部ＣＰＭＰを有している。位相検出部ＰＤＥＴは、クロック信号ＣＬＫ１、ＣＬＫ２を受けるフリップフロップ対ＤＦＦと、クロック信号ＣＬＫ２、ＣＬＫ３を受けるフリップフロップ対ＤＦＦと、各フリップフロップ対ＤＦＦのリセット端子ＲＳに接続されたＡＮＤ回路とを有している。各フリップフロップＤＦＦのデータ端子Ｄは、電源線ＶＤＤに接続されている。
【００５７】
各ＡＮＤ回路は、対応するフリップフロップ対ＤＦＦの出力端子Ｑがともにハイレベルのときに、フリップフロップ対ＤＦＦをリセットするためにハイレベルを出力する。クロック信号ＣＬＫ１、ＣＬＫ２を受けるフリップフロップ対ＤＦＦにおいて、クロック信号ＣＬＫ１を受けるフリップフロップＤＦＦは、出力端子Ｑから制御信号ＰＤｄｏｗｎを出力する。出力端子Ｑは正論理の端子である。制御信号ＰＤｄｏｗｎは、クロック信号ＣＬＫ１が立ち上がってからクロック信号ＣＬＫ２の立ち上がるまで、ハイレベルに設定される。すなわち、制御信号ＰＤｄｏｗｎのハイレベル期間は、クロック信号ＣＬＫ１、ＣＬＫ２の位相差を示す。
【００５８】
クロック信号ＣＬＫ２、ＣＬＫ３を受けるフリップフロップ対ＤＦＦにおいて、クロック信号ＣＬＫ２を受けるフリップフロップＤＦＦは、出力端子ＱＸから制御信号ＰＤｕｐを出力する。出力端子ＱＸは負論理の端子である。制御信号ＰＤｕｐは、クロック信号ＣＬＫ２が立ち上がってからクロック信号ＣＬＫ３の立ち上がるまで、ロウレベルに設定される。すなわち、制御信号ＰＤｕｐのロウレベル期間は、クロック信号ＣＬＫ２、ＣＬＫ３の位相差を示す。
【００５９】
チャージポンプ部ＣＰＭＰは、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置される電流源ＣＳ１、ｐＭＯＳトランジスタＰ３、ｎＭＯＳトランジスタＮ３、電流源ＣＳ２と、出力端子ＶＯＵＴと接地線ＶＳＳとの間に配置される容量素子Ｃ１とを有している。出力端子ＶＯＵＴは、ｐＭＯＳトランジスタＰ３のドレインおよびｎＭＯＳトランジスタＮ３のドレインに接続されている。
【００６０】
ｐＭＯＳトランジスタＰ３は、制御信号ＰＤｕｐがロウレベルの期間に、容量素子Ｃ１を充電するためにオンする。ｎＭＯＳトランジスタＮ３は、制御信号ＰＤｄｏｗｎがハイレベルの期間に、容量素子Ｃ１を放電するためにオンする。容量素子Ｃ１は、平滑容量として機能し、制御信号ＰＤｕｐのロウレベル期間と制御信号ＰＤｄｏｗｎのハイレベル期間の長さに応じて、出力端子ＯＵＴに制御電圧ＶＯＵＴを生成する。制御電圧ＶＯＵＴは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差がクロック信号ＣＬＫ２、ＣＬＫ３の位相差より小さいときに高くなり、クロック信号ＣＬＫ１、ＣＬＫ２の位相差がクロック信号ＣＬＫ２、ＣＬＫ３の位相差より大きいときに低くなる。
【００６１】
図８は、図４に示した調整回路ＡＤＪの例を示している。調整回路ＡＤＪは、差増増幅器ＡＭＰと、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されるｎＭＯＳトランジスタＮ４、ｐＭＯＳトランジスタＰ４、抵抗素子Ｒ１とを有している。差動増幅器ＡＭＰおよびｎＭＯＳトランジスタＮ４は、レギュレータとして動作し、ｐＭＯＳトランジスタＰ４のソースに基準電圧Ｖｒｅｆと同じ定電圧を生成する。
【００６２】
ｐＭＯＳトランジスタＰ４は、ゲートで受ける制御電圧ＶＯＵＴが高いときにオン抵抗（ソース、ドレイン間抵抗）が高くなり、ゲートで受ける制御電圧ＶＯＵＴが低いときにオン抵抗が低くなる。すなわち、ｐＭＯＳトランジスタＰ４は、制御電圧ＶＯＵＴに応じて抵抗値が変化する可変抵抗素子ＶＲＥＳとして機能する。調整回路ＡＤＪの出力端子Ｖｅｖｅｎは、ｐＭＯＳトランジスタＰ４と抵抗素子Ｒ１との間に接続されている。そして、調整回路ＡＤＪは、制御電圧ＶＯＵＴが高いときに、図４および図５に示した可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を長くするために調整電圧Ｖｅｖｅｎを低くする。調整回路ＡＤＪは、制御電圧ＶＯＵＴが低いときに、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を短くするために調整電圧Ｖｅｖｅｎを高くする。
【００６３】
図９は、図４に示した遅延回路ＤＥＬＡＹの動作の例を示している。図５に示したレプリカ遅延回路ＲＰＤＬＹのレプリカ回路ＲＰ１−ＲＰ３は、基準クロック信号ＣＫｒｅｆを遅延させてクロック信号ＣＬＫ１−ＣＬＫ３を生成する。この例では、折り返し遅延段として動作するレプリカ回路ＲＰ２の遅延段ＤＬＹ２の遅延時間は、折り返し遅延段として動作するレプリカ回路ＲＰ３の遅延段ＤＬＹ３の遅延時間より短い。すなわち、図３に示した伝搬遅延時間ＬＦ＋ＨＳは、伝搬遅延時間ＨＦ＋ＬＳより短い。
【００６４】
このとき、制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１は、制御信号ＰＤｕｐのパルス幅ＰＷ２より小さい。チャージポンプ部ＣＰＭＰは、パルス幅ＰＷ１の小さい制御信号ＰＤｄｏｗｎとパルス幅ＰＷ２の大きい制御信号ＰＤｕｐとを受け、制御電圧ＶＯＵＴを上昇させる。図８に示した調整回路ＡＤＪは、制御電圧ＶＯＵＴの上昇に応じて可変抵抗素子ＶＲＥＳの抵抗値ＲＶＲＥＳを上昇させ、調整電圧Ｖｅｖｅｎを下降させる。これにより、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおいて、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹ（ＤＬＹ２等）の遅延時間は長くなる。
【００６５】
折り返し遅延段の遅延時間が長くなることで、制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１は大きくなる。これにより、チャージポンプ部ＣＰＭＰは制御電圧ＶＯＵＴをさらに上昇させ、調整回路ＡＤＪは調整電圧Ｖｅｖｅｎをさらに下降させる。制御電圧ＶＯＵＴの上昇、抵抗値ＲＶＲＥＳの上昇および調整電圧Ｖｅｖｅｎの下降は、パルス幅ＰＷ１、ＰＷ２が等しくなり、折り返し遅延段として動作する偶数段目と奇数段目の遅延段ＤＬＹの遅延時間が等しくなるまで行われる。これにより、図３に示した伝搬遅延時間ＬＦ＋ＨＳと伝搬遅延時間ＨＦ＋ＬＳとは互いに等しくなり、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。
【００６６】
図９とは逆に、制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１が制御信号ＰＤｕｐのパルス幅ＰＷ２より大きいとき（ＬＦ＋ＨＳ＞ＨＦ＋ＬＳ）、制御電圧ＶＯＵＴは下降し、抵抗値ＲＶＲＥＳは下降し、調整電圧Ｖｅｖｅｎは上昇する。これにより、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおいて、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹ（ＤＬＹ２等）の遅延時間は短くなる。そして、パルス幅ＰＷ１、ＰＷ２が等しくなり、折り返し遅延段として動作する偶数段目と奇数段目の遅延段ＤＬＹの遅延時間が等しくなり（ＬＦ＋ＨＳ＝ＨＦ＋ＬＳ）、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。
【００６７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、偶数段目と奇数段目の遅延段ＤＬＹの遅延時間は、可変遅延回路ＶＤＬＹの遅延段ＤＬＹと同じ遅延時間を有するレプリカ遅延回路ＲＰＤＬＹを用いて検出される。これにより、遅延時間を検出するための信号線等の負荷を可変遅延回路ＶＤＬＹに追加することなく、遅延時間を検出でき、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【００６８】
図１０は、別の実施形態における遅延回路ＤＥＬＡＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、調整回路ＡＤＪは、制御電圧ＶＯＵＴに応じて、レプリカ遅延回路ＲＰＤＬＹおよび可変遅延回路ＶＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３に供給する調整電圧Ｖｏｄｄを生成する。このため、遅延段ＤＬＹ１−ＤＬＹｎおよび検出回路ＤＥＴの回路構成が上述した実施形態と相違している。遅延段ＤＬＹ１−ＤＬＹｎ、検出回路ＤＥＴおよび調整回路ＡＤＪの接続関係は、調整回路ＡＤＪが調整電圧Ｖｅｖｅｎではなく調整電圧Ｖｏｄｄを出力することを除き、上述した実施形態と同じである。
【００６９】
可変遅延回路ＶＤＬＹは、調整電圧Ｖｏｄｄを奇数段目の遅延段ＤＬＹ（ＤＬＹ１、ＤＬＹ３等）の遅延素子Ｄ３の電源端子で受けている。偶数段目の遅延段ＤＬＹ（ＤＬＹ２、ＤＬＹｎ等）の遅延素子Ｄ３の電源端子は、電源電圧を受けている。すなわち、この実施形態では、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹの遅延時間が、調整電圧Ｖｏｄｄに応じて調整される。可変遅延回路ＶＤＬＹのその他の構成は、図４に示した可変遅延回路ＶＤＬＹと同じである。
【００７０】
図１１は、図１０に示したレプリカ遅延回路ＲＰＤＬＹの例を示している。レプリカ遅延回路ＲＰＤＬＹは、調整電圧Ｖｏｄｄを奇数段目の遅延段ＤＬＹ１、ＤＬＹ３の遅延素子Ｄ３の電源端子で受けている。偶数段目の遅延段ＤＬＹ２の遅延素子Ｄ３の電源端子は、電源電圧を受けている。すなわち、この実施形態では、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹ１またはＤＬＹ３の遅延時間が、調整電圧Ｖｏｄｄに応じて調整される。レプリカ遅延回路ＲＰＤＬＹのその他の構成は、図５に示したレプリカ遅延回路ＲＰＤＬＹと同じである。
【００７１】
図１２は、図１０に示した遅延モニタ回路ＤＭＯＮの例を示している。この実施形態では、制御信号ＰＤｕｐは、クロック信号ＣＬＫ１を受けるフリップフロップＤＦＦの出力端子ＱＸから出力される。制御信号ＰＤｄｏｗｎは、クロック信号ＣＬＫ２−ＣＬＫ３を受けるフリップフロップ対ＤＦＦにおいて、クロック信号ＣＬＫ２を受けるフリップフロップＤＦＦの出力端子Ｑから出力される。遅延モニタ回路ＤＭＯＮのその他の構成は、図７に示した遅延モニタ回路ＤＭＯＮと同じである。
【００７２】
位相検出部ＰＤＥＴは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差と同じパルス幅を有する制御信号ＰＤｕｐを生成し、クロック信号ＣＬＫ２、ＣＬＫ３の位相差と同じパルス幅を有する制御信号ＰＤｄｏｗｎを生成する。チャージポンプ部ＣＰＭＰは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差がクロック信号ＣＬＫ２、ＣＬＫ３の位相差より小さいときに制御電圧ＶＯＵＴを低くする。チャージポンプ部ＣＰＭＰは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差がクロック信号ＣＬＫ２、ＣＬＫ３の位相差より大きいときに制御電圧ＶＯＵＴを高くする。位相差と制御電圧ＶＯＵＴの変化方向の関係は、図７と逆である。
【００７３】
図１３は、図１０に示した遅延回路ＤＥＬＡＹの動作の例を示している。図９と同じ動作については、詳細な説明は省略する。図１３では、図９と同様に、折り返し遅延段として動作するレプリカ回路ＲＰ２の遅延段ＤＬＹ２の遅延時間は、折り返し遅延段として動作するレプリカ回路ＲＰ３の遅延段ＤＬＹ３の遅延時間より短い。すなわち、図３に示した伝搬遅延時間ＬＦ＋ＨＳは、伝搬遅延時間ＨＦ＋ＬＳより短い。
【００７４】
但し、図９と逆に、制御信号ＰＤｕｐのパルス幅ＰＷ２は、レプリカ回路ＲＰ２の遅延段ＤＬＹ２の遅延時間を示し、制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１は、レプリカ回路ＲＰ３の遅延段ＤＬＹ３の遅延時間を示す。パルス幅ＰＷ２がパルス幅ＰＷ１より小さいとき、制御電圧ＶＯＵＴは低くなり、抵抗値ＲＶＲＥＳは下降し、調整電圧Ｖｏｄｄは上昇する。
【００７５】
調整電圧Ｖｏｄｄの上昇により、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおいて、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹ（ＤＬＹ１、ＤＬＹ３等）の遅延時間は短くなる。制御電圧ＶＯＵＴの下降、抵抗値ＲＶＲＥＳの下降および調整電圧Ｖｏｄｄの上昇は、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹの遅延時間が折り返し遅延段として動作する偶数段目の遅延段ＤＬＹの遅延時間と等しくなるまで行われる。これにより、図３に示した伝搬遅延時間ＬＦ＋ＨＳと伝搬遅延時間ＨＦ＋ＬＳとは互いに等しくなり、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。
【００７６】
図１３とは逆に、制御信号ＰＤｕｐのパルス幅ＰＷ２が制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１より大きいとき（ＬＦ＋ＨＳ＞ＨＦ＋ＬＳ）、制御電圧ＶＯＵＴは上昇し、抵抗値ＲＶＲＥＳは上昇し、調整電圧Ｖｏｄｄは下降する。これにより、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおいて、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹ（ＤＬＹ１、ＤＬＹ３等）の遅延時間は長くなる。そして、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹの遅延時間は、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹの遅延時間と等しくなり（ＬＦ＋ＨＳ＝ＨＦ＋ＬＳ）、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７７】
図１４は、別の実施形態における遅延回路ＤＥＬＡＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける偶数段目の遅延段ＤＬＹは、容量素子Ｃ２を有している。容量素子Ｃ２は、ｎＭＯＳトランジスタのソースおよびドレインを互いに接続することで形成されるバラクタであり、ゲートを遅延素子Ｄ３の出力に接続し、ソースおよびドレインを電圧線Ｖｅｖｅｎに接続している。
【００７８】
可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹの構成は、容量素子Ｃ２が追加されることを除き、図４に示した可変遅延回路ＶＤＬＹおよび図５に示したレプリカ遅延回路ＲＰＤＬＹと同じである。遅延モニタ回路ＤＭＯＮおよび調整回路ＡＤＪは、生成される調整電圧Ｖｅｖｅｎの値が異なることを除き、図７および図８に示した遅延モニタ回路ＤＭＯＮおよび調整回路ＡＤＪと同じである。
【００７９】
図１５は、図１４に示した容量素子Ｃ２が接続された遅延素子Ｄ３の遅延時間の変化の例を示している。容量素子Ｃ２の特性は、バラクタの特性と同じであり、容量値は、調整電圧Ｖｅｖｅｎが低くなると大きくなり、調整電圧Ｖｅｖｅｎが高くなると小さくなる。容量値が大きくなると遅延素子Ｄ３の出力に接続される負荷は大きくなり、遅延素子Ｄ３の遅延時間は長くなる。容量値が小さくなると遅延素子Ｄ３の出力に接続される負荷は小さくなり、遅延素子Ｄ３の遅延時間は短くなる。ここで、遅延素子Ｄ３の遅延時間は、遅延素子Ｄ３に信号が入力されてから遅延信号ＤＳの論理レベルが変化するまでの時間である。容量素子Ｃ２の容量値に応じて遅延素子Ｄ３の遅延時間を調整することで、遅延素子Ｄ３の電源電圧を変化させることに比べて、遅延時間の調整範囲を大きくでき、遅延時間の制御を容易にできる。
【００８０】
図１６は、図１４に示した遅延回路ＤＥＬＡＹの動作の例を示している。図９と同じ動作については、詳細な説明は省略する。図１６の波形は、容量素子Ｃ２の容量値の変化を示す波形を除き、図９と同様である。
【００８１】
パルス幅ＰＷ１がパルス幅ＰＷ２より小さいとき、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹの伝搬遅延時間は、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹの伝搬遅延時間より短い。遅延回路ＤＥＬＡＹは、パルス幅ＰＷ１をパルス幅ＰＷ２と等しくするために、制御電圧ＶＯＵＴを上昇させ、抵抗値ＲＶＲＥＳを上昇させ、調整電圧Ｖｅｖｅｎを下降させる。調整電圧Ｖｅｖｅｎの下降により容量素子Ｃ２の容量値は上昇し、遅延素子Ｄ３の出力に接続される負荷は大きくなる。これにより、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹにおいて、遅延素子Ｄ３の遅延時間は長くなり、伝搬遅延時間ＬＦ＋ＨＳと伝搬遅延時間ＨＦ＋ＬＳとの差は小さくなる。すなわち、図９と同じ遅延制御が行われる。
【００８２】
なお、図１０から図１３に示した実施形態と同様に、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を調整してもよい。このとき、容量素子Ｃ２は、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の出力に接続される。遅延モニタ回路ＤＭＯＮの構成は、図１２と同様である。
【００８３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、容量素子Ｃ２の容量値に応じて遅延素子Ｄ３の遅延時間を調整することで、遅延素子Ｄ３の電源電圧を変化させることに比べて、遅延時間の調整範囲を大きくでき、遅延時間の制御を容易にできる。遅延素子Ｄ１、Ｄ２、Ｄ３の電源線を共通にできるため、遅延段ＤＬＹのレイアウト面積を小さくできる。
【００８４】
図１７は、別の実施形態における調整回路ＡＤＪの例を示している。遅延回路ＤＥＬＡＹにおいて、調整回路ＡＤＪを除く構成は、図９と同様である。例えば、検出回路ＤＥＴおよび可変遅延回路ＶＤＬＹは、図９と同じである。調整回路ＡＤＪは、アナログデジタル変換器ＡＤＣ、フリップフロップＦＦ１、コンパレータＣＭＰ、セレクタＳＥＬ、加算器ＡＤＤ、フリップフロップＦＦ２およびデジタルアナログ変換器ＤＡＣを有している。
【００８５】
アナログデジタル変換器ＡＤＣは、クロック信号ＣＬＫｏｐに同期して制御電圧ＶＯＵＴの値をデジタル値ＤＩＧ０に変換する。クロック信号ＣＬＫｏｐは、調整回路ＡＤＪを動作させるための動作クロックである。フリップフロップＦＦは、クロック信号ＣＬＫｏｐを遅延させたクロック信号ＣＬＫｏｐ１に同期してデジタル値ＤＩＧ０を保持し、保持している値をデジタル値ＤＩＧ１としてコンパレータＣＭＰに出力する。
【００８６】
コンパレータＣＭＰは、アナログデジタル変換器ＡＤＣから出力されるデジタル値ＤＩＧ０と、フリップフロップＦＦ１に保持されている１サイクル前のデジタル値ＤＩＧ１と比較し、比較結果をセレクタＳＥＬに出力する。例えば、コンパレータＣＭＰは、制御電圧ＶＯＵＴが上昇し、デジタル値ＤＩＧ０がデジタル値ＤＩＧ１より大きいとき、論理１を出力する。コンパレータＣＭＰは、制御電圧ＶＯＵＴが下降し、デジタル値ＤＩＧ０がデジタル値ＤＩＧ１より小さいとき、論理０を出力する。
【００８７】
セレクタＳＥＬは、制御電圧ＶＯＵＴが上昇し、コンパレータＣＭＰから論理１を受けるとき、”−１”を加算器ＡＤＤに出力する。セレクタＳＥＬは、制御電圧ＶＯＵＴが下降し、コンパレータＣＭＰから論理０を受けるとき、”＋１”を加算器ＡＤＤに出力する。加算器ＡＤＤは、入力端子Ｉ１で受けるフリップフロップＦＦ２からの値と入力端子Ｉ１で受けるセレクタＳＥＬからの値とを加算し、加算結果をフリップフロップＦＦ２に出力する。加算器ＡＤＤの出力値は、制御電圧ＶＯＵＴが上昇するときに減少し、制御電圧ＶＯＵＴが下降するときに増加する。
【００８８】
フリップフロップＦＦ２は、クロック信号ＣＬＫｏｐ１を遅延させたクロック信号ＣＬＫｏｐ２に同期して、加算器ＡＤＤから出力される値を保持し、保持している値を加算器ＡＤＤおよびデジタルアナログ変換器ＤＡＣに出力する。アナログデジタル変換器ＡＤＣ、フリップフロップＦＦ１、ＦＦ２を、順次遅らせたクロック信号ＣＬＫｏｐ、ＣＬＫｏｐ１、ＣＬＫｏｐ２に同期して動作することで、１クロックサイクル毎に調整電圧Ｖｅｖｅｎを生成できる。
【００８９】
デジタルアナログ変換器ＤＡＣは、フリップフロップＦＦ２に保持されている値に応じて調整電圧Ｖｅｖｅｎを生成する。調整電圧Ｖｅｖｅｎは、制御電圧ＶＯＵＴが上昇するときに低くなり、制御電圧ＶＯＵＴが下降するときに高くなる。これにより、図１７に示す調整回路ＡＤＪを用いて、図９と同じ動作が実現される。
【００９０】
制御電圧ＶＯＵＴの上昇、下降に応じて加算器ＡＤＤの出力を減少、増加することで、所望の範囲のデジタル値を、制御電圧ＶＯＵＴの範囲と関係なく加算器ＡＤＤから出力できる。さらに、セレクタＳＥＬで受ける値を”−１”、”＋１”以外にすることで、加算器ＡＤＤの減少単位および増加単位を変更できる。これにより、制御電圧ＶＯＵＴのレンジを可変遅延回路ＶＤＬＹの特性に合わせた調整電圧Ｖｅｖｅｎのレンジに容易に変換でき、簡易な回路で高い精度の調整電圧Ｖｅｖｅｎを生成できる。
【００９１】
図１８は、図１７に示した調整回路ＡＤＪを有する遅延回路ＤＥＬＡＹの動作の例を示している。図９と同じ動作については、詳細な説明は省略する。図１８の波形は、クロック信号ＣＬＫｏｐおよび調整電圧Ｖｅｖｅｎの波形を除き、図９と同様である。例えば、クロック信号ＣＬＫｏｐは、基準クロック信号ＣＫｒｅｆと同じ周期を有しており、位相がほぼ反転している。
【００９２】
調整回路ＡＤＪのアナログデジタル変換器ＡＤＣ、フリップフロップＦＦ１、ＦＦ２は、クロック信号ＣＬＫｏｐ、ＣＬＫｏｐ１、ＣＬＫｏｐ２に同期して順に動作する。そして、調整回路ＡＤＪは、クロックサイクル毎に制御電圧ＶＯＵＴに応じて調整電圧Ｖｅｖｅｎを生成する。調整電圧Ｖｅｖｅｎの変化方向は、図９と同じである。
【００９３】
なお、図１０から図１３に示した実施形態と同様に、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を調整してもよい。このとき、デジタルアナログ変換器ＤＡＣは、調整電圧Ｖｅｖｅｎの代わりに調整電圧Ｖｏｄｄを出力する。遅延モニタ回路ＤＭＯＮの構成は、図１２と同様である。
【００９４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、制御電圧ＶＯＵＴのレンジを可変遅延回路ＶＤＬＹの特性に合わせた調整電圧Ｖｅｖｅｎのレンジに容易に変換でき、簡易な回路で高い精度の調整電圧Ｖｅｖｅｎを生成できる。この結果、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【００９５】
図１９は、別の実施形態における遅延回路ＤＥＬＡＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける偶数段目の遅延段ＤＬＹは、遅延信号線ＤＳ（ＤＳ２等）に接続に接続された可変容量回路ＶＣを有している。可変容量回路ＶＣの容量値は、調整回路ＡＤＪから出力されるデジタル値Ｄ２−Ｄ０に応じて変化する。
【００９６】
可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹの構成は、可変容量回路ＶＣが追加されることを除き、図４に示した可変遅延回路ＶＤＬＹおよび図５に示したレプリカ遅延回路ＲＰＤＬＹと同じである。遅延モニタ回路ＤＭＯＮは、図７と同じである。調整回路ＡＤＪは、調整電圧Ｖｅｖｅｎの代わりにデジタル値Ｄ２−Ｄ０を生成する。
【００９７】
図２０は、図１９に示した調整回路ＡＤＪの例を示している。調整回路ＡＤＪは、図１７に示した調整回路ＡＤＪからデジタルアナログ変換器ＤＡＣを削除して形成されている。また、セレクタＳＥＬは、制御電圧ＶＯＵＴが上昇し、コンパレータＣＭＰから論理１を受けるとき、”＋１”を加算器ＡＤＤに出力し、制御電圧ＶＯＵＴが下降し、コンパレータＣＭＰから論理０を受けるとき、”−１”を加算器ＡＤＤに出力する。すなわち、セレクタＳＥＬは、図１７に示したセレクタＳＥＬに比べて”＋１”と”−１”を逆に出力する。調整回路ＡＤＪのその他の構成は、図１７と同様である。
【００９８】
この実施形態のセレクタＳＥＬの動作は、図１７に示したセレクタＳＥＬの動作と逆である。このため、加算器ＡＤＤの出力値は、制御電圧ＶＯＵＴが上昇するときに増加し、制御電圧ＶＯＵＴが下降するときに減少する。フリップフロップＦＦ２は、加算器ＡＤＤの出力値を、クロック信号ＣＬＫｏｐ２に同期してデジタル値Ｄ２−Ｄ０として出力する。デジタル値Ｄ２は上位ビットであり、デジタル値Ｄ０は下位ビットである。
【００９９】
図２１は、図１９に示した可変容量回路ＶＣの例を示している。可変容量回路ＶＣは、遅延信号線ＤＳ（ＤＳ２等）と接地線ＶＳＳとの間に直列に接続されたスイッチＳＷ（ＳＷ２、ＳＷ１、ＳＷ０）および容量素子ＣＡＰ（ＣＡＰ４、ＣＡＰ２、ＣＡＰ１）を有している。各スイッチＳＷは、ｎＭＯＳトランジスタで形成され、ゲートでデジタル値Ｄ２、Ｄ１またはＤ０を受ける。
【０１００】
容量素子ＣＡＰ４に接続されたスイッチＳＷ２は、デジタル値Ｄ２が論理１のときにオンし、遅延信号線ＤＳを容量素子ＣＡＰ４に接続する。同様に、容量素子ＣＡＰ２に接続されたスイッチＳＷ１は、デジタル値Ｄ１が論理１のときにオンし、容量素子ＣＡＰ１に接続されたスイッチＳＷ０は、デジタル値Ｄ０が論理１のときにオンする。
【０１０１】
容量素子ＣＡＰ４、ＣＡＰ２、ＣＡＰ１の容量値の比は、符号の数値の比と同じであり、４：２：１である。これにより、デジタル値Ｄ２−Ｄ０に応じて、遅延信号線ＤＳに付加される容量値を、容量素子ＣＡＰ１の容量値の０倍から７倍までの整数倍で変化できる。すなわち、デジタル的に動作する可変容量回路ＶＣ等を使用して、遅延回路ＤＥＬＡＹの遅延段ＤＬＹの遅延時間を調整できる。
【０１０２】
なお、図１０から図１３に示した実施形態と同様に、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を調整してもよい。このとき、可変容量回路ＶＣは、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の出力に接続される。遅延モニタ回路ＤＭＯＮの構成は、図１２と同様である。
【０１０３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、デジタル的に動作する可変容量回路ＶＣ等を使用して遅延段ＤＬＹの遅延時間を調整することで、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【０１０４】
図２２は、別の実施形態における遅延モニタ回路ＤＭＯＮの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の遅延モニタ回路ＤＭＯＮは、図７に示した遅延モニタ回路ＤＭＯＮにアナログデジタル変換器ＡＤＣおよびデコーダＤＥＣを追加している。
【０１０５】
アナログデジタル変換器ＡＤＣは、例えば、図１８に示したクロック信号ＣＬＫｏｐ等に同期して、制御電圧ＶＯＵＴをデジタル値に変換する。デコーダＤＥＣは、デジタル値をデコードしてデジタル値Ｄ７−Ｄ０を出力する。デジタル値Ｄ７−Ｄ０は、制御電圧ＶＯＵＴが高いほど論理１の数が多く、制御電圧ＶＯＵＴが低いほど論理１の数が少ない。
【０１０６】
このように、遅延モニタ回路ＤＭＯＮは、制御電圧ＶＯＵＴに応じたデジタル値Ｄ７−Ｄ０を生成して調整回路ＡＤＪ（図２３）に出力する機能を有している。遅延回路ＤＥＬＡＹにおいて、遅延モニタ回路ＤＭＯＮおよび調整回路ＡＤＪを除く構成は、図４と同様である。なお、図２３に示す抵抗素子Ｒ２の少なくも１つをｎＭＯＳトランジスタＮ４と調整電圧Ｖｅｖｅｎの生成ノードとの間に接続するために、デジタル値Ｄ７−Ｄ０の１つは、制御電圧ＶＯＵＴが最も高いときにも論理０に設定される。
【０１０７】
図２３は、図２２に示した遅延モニタ回路ＤＭＯＮを有する遅延回路ＤＥＬＡＹに形成される調整回路ＡＤＪの例を示している。調整回路ＡＤＪは、図８に示した調整回路ＡＤＪの可変抵抗素子ＶＲＥＳの代わりに可変抵抗素子ＶＲＥＳ２を有している。
【０１０８】
可変抵抗素子ＶＲＥＳ２は、ｎＭＯＳトランジスタＮ４と調整電圧Ｖｅｖｅｎの生成ノードとの間に並列に配置された８組のスイッチＳＷ（ＳＷ１０、ＳＷ１１、...、ＳＷ１７）および抵抗素子Ｒ２のペアを有している。各スイッチＳＷおよび抵抗素子Ｒ２は、ｎＭＯＳトランジスタＮ４と調整電圧Ｖｅｖｅｎの生成ノードとの間に直列に接続されている。８個の抵抗素子Ｒ２の抵抗値は、互いに同じである。各スイッチＳＷは、ｐＭＯＳトランジスタで形成され、ゲートでデジタル値Ｄ０−Ｄ７をそれぞれ受ける。各スイッチＳＷ１０−ＳＷ１７は、対応するデジタル値Ｄ０−Ｄ７が論理０のときにオンする。
【０１０９】
可変抵抗素子ＶＲＥＳ２は、制御電圧ＶＯＵＴが高く、論理１のデジタル値Ｄ０−Ｄ７の数が多いほど抵抗値が高くなり、制御電圧ＶＯＵＴが低く、論理１のデジタル値Ｄ０−Ｄ７の数が少ないほど抵抗値が低くなる。これにより、調整電圧Ｖｅｖｅｎは、制御電圧ＶＯＵＴが高いときに低くなり、制御電圧ＶＯＵＴが低いときに高くなり、図９と同様の動作ができる。すなわち、デジタル的に動作する調整回路ＡＤＪを使用して、遅延回路ＤＥＬＡＹの遅延段ＤＬＹの遅延時間を調整できる。
【０１１０】
なお、図１０から図１３に示した実施形態と同様に、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を調整してもよい。このとき、アナログデジタル変換器ＡＤＣおよびデコーダＤＥＣは、図１２に示した遅延モニタ回路ＤＭＯＮに追加される。図２３に示した調整回路ＡＤＪは、調整電圧Ｖｅｖｅｎの代わりに調整電圧Ｖｏｄｄを出力する。
【０１１１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、デジタル的に動作する調整回路ＡＤＪを使用して遅延段ＤＬＹの遅延時間を調整することで、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【０１１２】
図２４は、上述した遅延回路ＤＥＬＡＹが搭載されるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、ＤＬＬ（Delay Locked Loop）回路と、入力バッファＩＢＵＦ、内部回路ＩＮＣＫＴおよび出力バッファＯＢＵＦを有する半導体集積回路ＬＳＩを有している。二重の四角印は、半導体集積回路ＬＳＩの外部端子を示している。半導体集積回路ＬＳＩがＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリのとき、システムＳＹＳは、半導体集積回路ＬＳＩ（半導体メモリ）の動作を制御するために、アドレス信号、コマンド信号等を半導体メモリに出力するメモリコントローラを含んでもよい。
【０１１３】
入力バッファＩＢＵＦは、クロック信号ＣＬＫを受け、クロック信号ＣＬＫ１をＤＬＬ回路に出力する。ＤＬＬ回路は、上述した遅延回路ＤＥＬＡＹ、ダミー遅延回路ＤＭＹ、位相比較回路ＰＣＭＰおよび遅延制御回路ＤＬＹＣＮＴを有している。遅延回路ＤＥＬＡＹは、クロック信号ＣＬＫ１を遅延させてクロック信号ＣＬＫ２として出力する。ダミー遅延回路ＤＭＹは、クロック信号ＣＬＫ２を、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦの遅延時間分遅らせ、クロック信号ＣＬＫ３として出力する。
【０１１４】
位相比較回路ＰＣＭＰは、クロック信号ＣＬＫ１、ＣＬＫ３の位相を比較し、位相差を遅延制御回路ＤＬＹＣＮＴに出力する。遅延制御回路ＤＬＹＣＮＴは、クロック信号ＣＬＫ１、ＣＬＫ３の位相差がなくなるように制御信号ＥＮ１−ＥＮｎを生成し、遅延回路ＤＥＬＡＹの遅延時間を調整する。出力バッファＯＢＵＦは、クロック信号ＣＬＫ３に同期して内部回路ＩＮＣＫＴからのデータ信号ＤＴを出力する。
【０１１５】
位相比較回路ＰＣＭＰで比較するクロック信号ＣＬＫ１、ＣＬＫ３の位相が一致しているとき、クロック信号ＣＬＫの１周期は、入力バッファＩＢＵＦ、遅延回路ＤＥＬＡＹおよび出力バッファＯＢＵＦの遅延時間の合計と同じになる。これにより、データＤＴは、クロック信号ＣＬＫに同期して出力バッファＯＢＵＦから出力される。
【０１１６】
図２５は、上述した遅延回路ＤＥＬＡＹが搭載されるシステムＳＹＳの別の例を示している。図２４と同じ要素については、詳細な説明は省略する。図２５に示す半導体集積回路ＬＳＩは、遅延回路ＤＥＬＡＹの出力にファイン遅延回路ＦＤＬＹが接続され、クロック信号ＣＬＫ２はファイン遅延回路ＦＤＬＹから出力される。
【０１１７】
ファイン遅延回路ＦＤＬＹによる遅延時間の単位変化量は、遅延回路ＤＥＬＡＹによる遅延時間の単位変化量より小さい。ここで、単位変化量は、遅延制御回路ＤＬＹＣＮＴにより切り換え可能な遅延時間の最小値である。遅延回路ＤＥＬＡＹは、クロック信号ＣＬＫ２の遅延時間を大まかに調整するコース遅延回路ＣＤＬＹとして動作する。遅延制御回路ＤＬＹＣＮＴは、遅延回路ＤＥＬＡＹの遅延時間を調整するために制御信号ＥＮ１−ＥＮｎを出力し、ファイン遅延回路ＦＤＬＹの遅延時間を調整するために制御信号ＣＣＮＴを出力する。
【０１１８】
図２６は、図２５に示したシステムＳＹＳに搭載される遅延回路ＤＥＬＡＹおよびファイン遅延回路ＦＤＬＹの動作の例を示している。この例では、図２５に示したクロック信号ＣＬＫ２を生成するために、奇数段目の遅延段ＤＬＹ１と偶数段目の遅延段ＤＬＹ２が使用され、さらに、ファイン遅延回路ＦＤＬＹを用いて、遅延時間の微調整が行われる。この例では、説明を簡単にするために、ファイン遅延回路ＦＤＬＹによる遅延時間の単位変化量（０．１）は、遅延回路ＤＥＬＡＹ（コース遅延回路ＣＤＬＹ）による遅延時間の単位変化量（１．０）の１０分の１とする。
【０１１９】
例えば、ファイン遅延回路ＦＤＬＹの遅延時間が０．７、０．８、０．９と増えると、トータルの遅延時間は２．７、２．８、２．９と増える。さらに遅延時間の増加が必要なとき、遅延制御回路ＤＬＹＣＮＴは、ファイン遅延回路ＦＤＬＹの遅延時間を０に戻し、奇数段目の遅延段ＤＬＹ３を追加して遅延回路ＤＥＬＡＹの遅延時間を１．０増やす。これにより、トータルの遅延時間は３．０になる。さらに遅延時間の増加が必要なとき、遅延制御回路ＤＬＹＣＮＴは、ファイン遅延回路ＦＤＬＹの遅延時間を０．１ずつ増やしていく。
【０１２０】
上述した実施形態の遅延回路ＤＥＬＡＹでは、検出回路ＤＥＴおよび調整回路ＡＤＪにより、奇数段目と偶数段目の遅延段ＤＬＹの遅延時間は等しく設定されている。このため、遅延回路ＤＥＬＡＹ（コース遅延回路ＣＤＬＹ）とファイン遅延回路ＦＤＬＹとにより遅延時間を調整する場合にも、遅延時間は、０．１ずつ増加または減少する。
【０１２１】
図２７は、別の遅延回路の動作の例を示している。この遅延回路は、図１や図４等に示した検出回路ＤＥＴおよび調整回路ＡＤＪを持たない。例えば、奇数段目の遅延段ＤＬＹの遅延時間（０．８）は、偶数段目の遅延段ＤＬＹの遅延時間（１．０）より短い。
【０１２２】
図２７の遅延回路では、例えば、ファイン遅延回路ＦＤＬＹの遅延時間が０．７、０．８、０．９と増え、さらに遅延時間の増加が必要なとき、遅延制御回路ＤＬＹＣＮＴは、ファイン遅延回路ＦＤＬＹの遅延時間を０に戻し、奇数段目の遅延段ＤＬＹ３を追加する。このとき、遅延段ＤＬＹ３の追加により増加される遅延時間は０．８であり、トータルの遅延時間は、２．７から２．６に減少してしまう。同様に、遅延時間が減少し、遅延段ＤＬＹ３が切り離されるとき、トータルの遅延時間は２．６から２．７に増加してしまう。この結果、遅延時間の調整は正しくできない。
【０１２３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１２４】
ＡＤＣ‥アナログデジタル変換器；ＡＤＤ‥加算器；ＡＤＪ‥調整回路；Ｃ２‥容量素子；ＣＭＰ‥コンパレータ；ＣＰＭＰ‥チャージポンプ部；Ｄ１、Ｄ２、Ｄ３‥遅延素子；ＤＡＣ‥デジタルアナログ変換器；ＤＡＤＪ‥遅延調整信号；ＤＥＣ‥デコーダ；ＤＥＬＡＹ‥遅延回路；ＤＥＴ‥検出回路；ＤＬＹ‥遅延段；ＤＬＹＣＮＴ‥遅延制御回路；ＦＤＬＹ‥ファイン遅延回路；ＤＭＯＮ‥遅延モニタ回路；ＤＭＹ‥ダミー遅延回路；ＤＳ‥遅延信号；ＥＮ‥制御信号；ＦＦ１、ＦＦ２‥フリップフロップ；ＩＢＵＦ‥入力バッファ；ＩＮＣＫＴ‥内部回路；ＯＢＵＦ‥出力バッファ；ＰＣＭＰ‥位相比較回路；ＰＤＥＴ‥位相検出部；ＲＰ１、ＲＰ２、ＲＰ３‥レプリカ回路；ＲＰＤＬＹ‥レプリカ遅延回路；ＳＥＬ‥セレクタ；ＶＣ‥可変容量回路；ＶＤＬＹ‥可変遅延回路；Ｖｅｖｅｎ‥調整電圧；Ｖｏｄｄ‥調整電圧；ＶＯＵＴ‥制御電圧
【技術分野】
【０００１】
本発明は、遅延回路および遅延回路が搭載されるシステムに関する。
【背景技術】
【０００２】
データ通信の高速化に伴い、データ信号とクロック信号のタイミングマージンが厳しくなっている。クロック信号の位相を高い精度で調整し、データ信号とクロック信号のタイミングマージンを拡大する技術としてＤＬＬ（Delay Locked Loop）がある。ＤＬＬ回路は、複数の遅延段が直列に接続される遅延回路を有している。
【０００３】
この種の遅延回路は、各遅延段から出力されるクロック信号の１つをセレクタにより選択することで、入力クロック信号に対して位相がずれた出力クロック信号を生成する（例えば、特許文献１参照。）。各遅延段の遅延時間は、周囲温度の変化や電源電圧の変化により変動する。これを防止するために、遅延段を形成するトランジスタの駆動能力を、周囲温度や電源電圧に応じて調整する手法が提案されている（例えば、特許文献２参照。）。
【０００４】
デューティ比が５０％のクロック信号を生成するために、遅延回路の入力端子にバイアスを印加し、遅延回路内の隣接するインバータから出力されるクロック信号のハイレベル期間を互いに等しくする手法が提案されている（例えば、特許文献３参照。）。位相が１８０度ずれたクロック信号を生成するために、遅延回路から出力されるクロック信号のパルスが、遅延回路に入力されるクロック信号の連続する２つのパルスの中央に位置するように、遅延回路の電源電圧を調整する手法が提案されている（例えば、特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１７１０８２号公報
【特許文献２】特開２００６−１９７１８０号公報
【特許文献３】特公平７−１１４３４９号公報
【特許文献４】特開２０００−３１５９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
遅延回路内の遅延段がインバータ等の反転回路を用いて形成されるとき、奇数段目の遅延段の遅延時間と偶数段目の遅延段の遅延時間は、互いに異なる場合がある。また反転回路が複数の入力端子を有するゲート回路を用いて形成されるとき、入力端子により遅延時間が異なる場合がある。奇数段目と偶数段目の遅延段の遅延時間が異なると、信号を通過する遅延段の数を切り換えるときに、遅延時間の増加量および減少量が一定にならない。この結果、高い精度を有する遅延回路を形成できないという問題がある。
【０００７】
本発明の目的は、複数の遅延段が直列に接続される遅延回路において、遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、遅延回路は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む直列に接続された複数の遅延段と、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する検出回路と、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする調整回路とを備え、遅延段の１つは、制御信号に応じて第２遅延素子を介して遅延信号を前段に伝達する折り返し遅延段として動作し、折り返し遅延段より前段側の遅延段は、信号を第１遅延素子により後段に伝達し、かつ折り返し遅延段により折り返された後段からの信号を第２遅延素子により前段に伝達する伝達遅延段として動作する。
【発明の効果】
【０００９】
奇数段目と偶数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段の段数の切り換えによる遅延時間の増加量および減少量を常に等しくでき、高い精度を有する遅延回路を形成できる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態における遅延回路の例を示している。
【図２】遅延回路の別の例を示している。
【図３】図１および図２に示した遅延回路の動作の例を示している。
【図４】別の実施形態における遅延回路の例を示している。
【図５】図４に示したレプリカ遅延回路の例を示している。
【図６】図４および図５に示した遅延段のＮＡＮＤゲートの例を示している。
【図７】図４に示した遅延モニタ回路の例を示している。
【図８】図４に示した調整回路の例を示している。
【図９】図４に示した遅延回路の動作の例を示している。
【図１０】別の実施形態における遅延回路の例を示している。
【図１１】図１０に示したレプリカ遅延回路の例を示している。
【図１２】図１０に示した遅延モニタ回路の例を示している。
【図１３】図１０に示した遅延回路の動作の例を示している。
【図１４】別の実施形態における遅延回路の例を示している。
【図１５】図１４に示した容量素子が接続された遅延素子の遅延時間の変化の例を示している。
【図１６】図１４に示した遅延回路の動作の例を示している。
【図１７】別の実施形態における調整回路の例を示している。
【図１８】図１７に示した調整回路を有する遅延回路の動作の例を示している。
【図１９】別の実施形態における遅延回路の例を示している。
【図２０】図１９に示した調整回路の例を示している。
【図２１】図１９に示した可変容量回路の例を示している。
【図２２】別の実施形態における遅延モニタ回路の例を示している。
【図２３】図２２に示した遅延モニタ回路を有する遅延回路に形成される調整回路の例を示している。
【図２４】上述した遅延回路が搭載されるシステムの例を示している。
【図２５】上述した遅延回路が搭載されるシステムの別の例を示している。
【図２６】図２５に示したシステムに搭載される遅延回路の動作の例を示している。
【図２７】別の遅延回路の動作の例を示している。
【発明を実施するための形態】
【００１１】
以下、図面を用いて実施形態を説明する。
【００１２】
図１は、一実施形態における遅延回路ＤＥＬＡＹの例を示している。遅延回路ＤＥＬＡＹは、直列に接続されたｎ個の遅延段ＤＬＹ（ＤＬＹ１、ＤＬＹ２、...、ＤＬＹｎ）を含む可変遅延回路ＶＤＬＹ、検出回路ＤＥＴおよび調整回路ＡＤＪを有している。遅延段ＤＬＹ１−ＤＬＹｎは、互いに同じ回路であり、遅延素子Ｄ１、Ｄ２をそれぞれ有している。遅延素子Ｄ１は、前段からの信号の論理レベルを反転して遅延させ後段に伝達する。遅延素子Ｄ２は、後段からの信号の論理レベルを反転して遅延させ前段に伝達する。あるいは、遅延素子Ｄ２は、前段からの信号の論理レベルを反転して遅延させた遅延信号ＤＳ（ＤＳ１、ＤＳ２、...、ＤＳｎ）を受け、遅延信号ＤＳの論理レベルを反転して遅延させ前段に伝達する。なお、遅延素子Ｄ１、Ｄ２に示すインバータの回路記号は、入力端子で受けた信号を反転して出力端子から出力することを示している。
【００１３】
各遅延段ＤＬＹ１−ＤＬＹｎは、対応する制御信号ＥＮ（ＥＮ１−ＥＮｎのいずれか）が第１レベルのときに後段からの信号を反転して前段に伝達し、対応する制御信号ＥＮが第１レベルと異なる第２レベルのときに遅延信号ＤＳを反転して前段に伝達する。すなわち、遅延素子Ｄ２は、対応する制御信号ＥＮのレベルに応じて、２つの入力端子でそれぞれ受ける信号の１つを選択する。例えば、制御信号ＥＮ４が第２レベル、制御信号ＥＮ４以外の制御信号ＥＮが第１レベルに設定されているとき、クロック信号ＣＫｉは、遅延段ＤＬＹ１−ＤＬＹ４の４つの遅延素子Ｄ１と、遅延段ＤＬＹ１−ＤＬＹ４の４つの遅延素子Ｄ２に順に伝達される。太い矢印は、このときのクロック信号ＣＫｉの伝達経路を示している。そして、遅延段ＤＬＹ１−ＤＬＹ４により遅延されたクロック信号ＣＫｉは、クロック信号ＣＫｏとして可変遅延回路ＶＤＬＹから出力される。
【００１４】
遅延信号ＤＳを遅延させて前段に折り返す遅延段ＤＬＹ（この例ではＤＬＹ４）は、折り返し遅延段として動作する。折り返し遅延段より前段側の遅延段ＤＬＹ（この例ではＤＬＹ１−ＤＬＹ３）は、信号を遅延素子Ｄ１により前段から後段に伝達し、かつ折り返し遅延段により折り返された信号を遅延素子Ｄ２により後段から前段に伝達する伝達遅延段として動作する。
【００１５】
図１では、遅延信号ＤＳは遅延素子Ｄ１から出力されているが、例えば、図２に示すように、遅延素子Ｄ１と同じ遅延時間を有し、前段からの信号を反転して遅延させ遅延信号ＤＳを生成する別の遅延素子Ｄ３が、各遅延段ＤＬＹに形成されてもよい。初段の遅延段ＤＬＹ１において、遅延素子Ｄ１は、例えばクロック信号ＣＫｉを信号として受け、遅延素子Ｄ２は、クロック信号ＣＫｉを遅延させたクロック信号ＣＫｏを出力する。なお、可変遅延回路ＶＤＬＹに入力される信号は、クロック信号ＣＫｉに限定されず、制御信号やデータ信号でもよい。
【００１６】
検出回路ＤＥＴは、奇数段目および偶数段目の遅延段ＤＬＹにおいて、前段からの信号を受けてから遅延信号ＤＳの伝達経路を経て遅延素子Ｄ２から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。この伝搬遅延時間は、後述する折り返し遅延段として動作する遅延段ＤＬＹの遅延時間である。
【００１７】
例えば、検出回路ＤＥＴは、奇数段目および偶数段目の遅延段ＤＬＹとそれぞれ同じ回路構成を有する複数の遅延段を含み、信号が１段目、２段目、３段目でそれぞれ折り返す３つレプリカ回路を有している。３つレプリカ回路は、遅延段ＤＬＹの回路構成が異なることを除き、後述する図５と同様である。
【００１８】
そして、検出回路ＤＥＴは、図５と同様に、３つのレプリカ回路に共通の基準信号を供給し、２つのレプリカ回路からの出力信号の位相差をそれぞれ測定することで、奇数段目および偶数段目の遅延段ＤＬＹの伝搬遅延時間を検出する。具体的には、２段目で折り返される出力信号と１段目で折り返される出力信号の時間差は、偶数段目の遅延段ＤＬＹの伝搬遅延時間を示し、３段目で折り返される出力信号と２段目で折り返される出力信号の時間差は、奇数段目の遅延段ＤＬＹの伝搬遅延時間を示す。
【００１９】
調整回路ＡＤＪは、検出回路ＤＥＴの検出結果に基づいて、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹに遅延調整信号ＤＡＤＪを出力し、伝搬遅延時間を調整する。検出回路ＤＥＴは、奇数段目の遅延段ＤＬＹの伝搬遅延時間と、遅延時間が調整された偶数段目の遅延段ＤＬＹの伝搬遅延時間とを再び検出する。調整回路ＡＤＪは、検出回路ＤＥＴの新たな検出結果に基づいて、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹに遅延調整信号ＤＡＤＪを出力する。これを繰り返すことで、偶数段目の遅延段ＤＬＹの伝搬遅延時間と奇数段目の遅延段ＤＬＹの伝搬遅延時間は互いに等しくなる。
【００２０】
伝搬遅延時間は、前段からの信号を受けてから遅延信号ＤＳの伝達経路を経て遅延素子Ｄ２から信号が出力されるまでの時間である。例えば、可変遅延回路ＶＤＬＹの遅延段ＤＬＹの遅延素子Ｄ２および検出回路ＤＥＴの遅延段ＤＬＹの遅延素子Ｄ２は、遅延信号ＤＳが伝達される経路の負荷容量値または抵抗値を変えるために、負荷容量値が可変な可変容量素子または抵抗値が可変な可変抵抗素子を有している。伝搬遅延時間は、負荷容量値または抵抗値を変えることで調整される。
【００２１】
調整回路ＡＤＪは、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹにおける可変容量素子の容量値または可変抵抗素子の抵抗値を変えるためにデジタル値やアナログ電圧を遅延調整信号ＤＡＤＪとして出力する。可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴにおいて、奇数段目の遅延段ＤＬＹの可変容量素子または可変抵抗素子には、固定のデジタル値やアナログ電圧が供給される。
【００２２】
なお、調整回路ＡＤＪは、検出回路ＤＥＴの検出結果に基づいて、奇数段目の遅延段ＤＬＹを制御して伝搬遅延時間を調整してもよい。この場合、遅延調整信号ＤＡＤＪは、検出回路ＤＥＴおよび可変遅延回路ＶＤＬＹ内の奇数段目の遅延段ＤＬＹに出力される。
【００２３】
また、検出回路ＤＥＴは、可変遅延回路ＶＤＬＹ内の遅延段ＤＬＹの伝搬遅延時間を直接検出してもよい。例えば、検出回路ＤＥＴは、第２レベルの制御信号ＥＮを受ける遅延段ＤＬＹが折り返し遅延段と認識し、折り返し遅延段に入力される信号と折り返し遅延段から出力される信号の位相差に基づいて伝搬遅延時間を検出する。この際、奇数番号の制御信号ＥＮが第２レベルのとき、奇数段目の遅延段の伝搬遅延時間が検出される。偶数番号の制御信号ＥＮが第２レベルのとき、偶数段目の遅延段の伝搬遅延時間が検出される。
【００２４】
一般に、複数の入力端子を有する遅延素子Ｄ２は、信号を受ける入力端子により遅延時間が異なる。例えば、ＮＡＮＤゲートやＮＯＲゲートでは、直列に接続されるトランジスタを有しており、電源端子に近いトランジスタのゲートで受ける信号の伝搬遅延時間は、電源端子から遠いトランジスタのゲートで受ける信号の伝搬遅延時間より長い。
【００２５】
さらに、信号の論理レベルを反転して出力するインバータ等の回路では、信号の立ち上がりエッジに対する伝搬遅延時間と、信号の立ち下がりエッジに対する伝搬遅延時間とは互いに異なる場合がある。例えば、ＣＭＯＳインバータでは、ハイレベルを受けているときにｎＭＯＳトランジスタに電流が流れ、ロウレベルを受けているときにｐＭＯＳトランジスタに電流が流れる。このため、トランジスタの製造誤差により、立ち上がりエッジと立ち下がりエッジの伝搬遅延時間が互いに異なる場合がある。
【００２６】
図２は、遅延回路ＤＥＬＡＹの別の例を示している。図２に示す遅延回路ＤＥＬＡＹの各遅延段ＤＬＹ１−ＤＬＹｎは、遅延素子Ｄ１と同じ遅延時間を有し、前段からの信号を反転して遅延させ遅延信号ＤＳを生成する遅延素子Ｄ３を有している。すなわち、折り返し遅延段の信号の伝達経路は、遅延素子Ｄ３、Ｄ２を含む。遅延段ＤＬＹ１−ＤＬＹｎは、互いに同じ回路である。
【００２７】
例えば、検出回路ＤＥＴに形成される３つのレプリカ回路は、遅延段ＤＬＹの回路構成が異なることを除き、後述する図６と同様である。調整回路ＡＤＪは、検出回路ＤＥＴの検出結果に基づいて、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹの遅延素子Ｄ３に遅延調整信号ＤＡＤＪを出力し、伝搬遅延時間を調整する。
【００２８】
例えば、遅延調整信号ＤＡＤＪは、ＤＣ電圧であり、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹの遅延素子Ｄ３の電源端子に供給され、遅延素子Ｄ３の遅延時間を調整する。可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴにおいて、遅延素子Ｄ１、Ｄ２の電源端子と、奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の電源端子とには、電源電圧が供給される。
【００２９】
あるいは、負荷容量値が可変な可変容量素子または抵抗値が可変な可変抵抗素子が、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの遅延段ＤＬＹの遅延素子Ｄ３から出力される遅延信号ＤＳの伝達経路に接続されている。このとき、調整回路ＡＤＪは、偶数段目の遅延段ＤＬＹの可変容量素子の容量値または可変抵抗素子の抵抗値を変えるために、デジタル値やアナログ電圧を遅延調整信号ＤＡＤＪとして出力する。可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの奇数段目の遅延段ＤＬＹの可変容量素子または可変抵抗素子には、固定のデジタル値やアナログ電圧が供給される。
【００３０】
なお、調整回路ＡＤＪは、検出回路ＤＥＴの検出結果に基づいて、奇数段目の遅延段ＤＬＹを制御して伝搬遅延時間を調整してもよい。この場合、遅延調整信号ＤＡＤＪは、検出回路ＤＥＴおよび可変遅延回路ＶＤＬＹ内の奇数段目の遅延段ＤＬＹに出力される。また、検出回路ＤＥＴは、可変遅延回路ＶＤＬＹ内の遅延段ＤＬＹの伝搬遅延時間を直接検出してもよい。
【００３１】
図２に示す遅延回路ＤＥＬＡＹの動作は、折り返し遅延段として動作する遅延段ＤＬＹにおいて、信号が、遅延素子Ｄ１、Ｄ２ではなく、遅延素子Ｄ３、Ｄ２を経由して出力されることを除き、図１に示す遅延回路ＤＥＬＡＹの動作と同じである。この場合にも、偶数段目の折り返し遅延段の伝搬遅延時間と奇数段目の折り返し遅延段の伝搬遅延時間とを互いに等しくすることで、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。
【００３２】
図３は、図１および図２に示した遅延回路ＤＥＬＡＹの動作の例を示している。図３では、使用する遅延段ＤＬＹが１段から５段の間で切り換えられるときの遅延時間の変化を示している。遅延時間は、クロック信号ＣＫｉが可変遅延回路ＶＤＬＹに入力されてからクロックＣＫｏが可変遅延回路ＶＤＬＹから出力されるまでの時間であり、例えば、クロック信号ＣＫｉの立ち上がりからクロック信号ＣＫｏの立ち上がりエッジまでの時間である。
【００３３】
符号ＨＦ、ＬＦ、ＨＳ、ＬＳは、各遅延素子Ｄ１、Ｄ２またはＤ３の遅延時間を示している。符号ＨＦ、ＨＳの”Ｈ”（Ｈｉｇｈ）は、ハイレベルの信号が各遅延素子Ｄ１−Ｄ３に入力されること示す。符号ＬＦ、ＬＳの”Ｌ”（Ｌｏｗ）は、ロウレベルの信号が各遅延素子Ｄ１−Ｄ３に入力されること示す。符号ＨＦ、ＬＦの”Ｆ”（Ｆａｓｔ）は、信号が遅延時間の短い経路に対応する入力端子に入力されることを示す。折り返し遅延段の遅延素子Ｄ２における符号ＨＳ、ＬＳの”Ｓ”（Ｓｌｏｗ）は、信号が遅延時間の長い経路に対応する入力端子に入力されることを示す。
【００３４】
遅延時間の長短は、遅延信号ＤＳおよび後段からの信号を複数の入力端子でそれぞれ受ける遅延素子Ｄ２で発生する。この例では、遅延素子Ｄ２において、遅延信号ＤＳを受ける入力端子に対応する経路は遅延時間が長く、後段からの信号を受ける入力端子に対応する経路は遅延時間が短い。折り返し遅延段での遅延時間ＨＦ＋ＬＳおよび遅延時間ＬＦ＋ＨＳは、前段から信号を受けてから遅延信号ＤＳの伝達経路を経て遅延素子Ｄ２から信号が出力されるまでの伝搬遅延時間である。
【００３５】
例えば、遅延段ＤＬＹ１のみが使用されるときの可変遅延回路ＶＤＬＹの遅延時間は、ＨＦ＋ＬＳであり、遅延段ＤＬＹ１、ＤＬＹ２が使用されるときの可変遅延回路ＶＤＬＹの遅延時間は、ＨＦ＋ＬＦ＋ＨＳ＋ＬＦである。このため、遅延段ＤＬＹ１、ＤＬＹ２を使用するときの遅延時間とＤＬＹ１を使用するときの遅延時間との差、すなわち、遅延段ＤＬＹ２の追加（または削除）により増加（または減少）する伝搬遅延時間は、ＨＦ＋ＬＦ＋ＨＳ＋ＬＦ−（ＨＦ＋ＬＳ）になる。遅延段ＤＬＹ３、ＤＬＹ４、ＤＬＹ５の追加（または削除）により増加（または減少）する伝搬遅延時間も、図３に示すように、遅延時間の差として求めることができる。
【００３６】
図３より、偶数段目の遅延段ＤＬＹ２、ＤＬＹ４の追加（または削除）により増加（または減少）する伝搬遅延時間は、式（１）になる。奇数段目の遅延段ＤＬＹ３、ＤＬＹ５の追加（または削除）により増加（または減少）する伝搬遅延時間は式（２）になる。
偶数段目の伝搬遅延時間＝ＨＦ＋ＬＦ＋ＨＳ＋ＬＦ−（ＨＦ＋ＬＳ）‥‥‥（１）
奇数段目の伝搬遅延時間＝ＬＦ＋ＨＦ＋ＬＳ＋ＨＦ−（ＬＦ＋ＨＳ）‥‥‥（２）
式（１）、（２）において、偶数段目の折り返し遅延段の伝搬遅延時間ＬＦ＋ＨＳと奇数段目の折り返し遅延段の伝搬遅延時間ＨＦ＋ＬＳとが互いに等しいとき、伝搬遅延時間は、ともにＨＦ＋ＬＦになる。すなわち、検出回路ＤＥＴと調整回路ＡＤＪの動作により、偶数段目および奇数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。遅延時間ＨＦ、ＬＦは、遅延時間の和ＨＦ＋ＬＦとしてペアで存在する。このため、遅延時間ＨＦ、ＬＦが互いに異なる場合にも、折り返し遅延段の伝搬遅延時間の調整に影響しない。
【００３７】
なお、クロック信号ＣＫｉの立ち下がりエッジが可変遅延回路ＶＤＬＹ内を伝搬するとき、図３において、ＨＦはＬＦになり、ＬＦはＨＦになり、ＬＳはＨＳになり、ＨＳはＬＳになる。このため、クロック信号ＣＫｉの立ち下がりエッジが可変遅延回路ＶＤＬＹ内を伝搬されるときも、伝搬遅延時間ＬＦ＋ＨＳ、ＨＦ＋ＬＳを互いに等しくすることで、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。
【００３８】
以上、この実施形態では、奇数段目と偶数段目の折り返し遅延段の伝搬遅延時間を互いに等しくすることで、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくでき、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【００３９】
遅延段ＤＬＹが折り返し遅延段として動作するときに信号を伝達する専用の遅延素子Ｄ３を形成することで、調整回路ＡＤＪによる遅延時間の調整を容易に実施できる。例えば、遅延素子Ｄ３の電源端子に可変のＤＣ電圧を供給することで、遅延時間を容易に調整できる。あるいは、遅延段ＤＬＹが折り返し遅延段として動作するときに生成される専用の遅延信号ＤＳの伝達経路に、可変容量素子または可変抵抗素子を接続することで、遅延時間を容易に調整できる。
【００４０】
図４は、別の実施形態における遅延回路ＤＥＬＡＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、遅延段ＤＬＹ１−ＤＬＹｎ、検出回路ＤＥＴおよび調整回路ＡＤＪの回路構成が上述した実施形態と相違している。遅延段ＤＬＹ１−ＤＬＹｎ、検出回路ＤＥＴおよび調整回路ＡＤＪの接続関係は、上述した実施形態と同じである。
【００４１】
可変遅延回路ＶＤＬＹの各遅延段ＤＬＹ（ＤＬＹ１−ＤＬＹｎ）は、互いに同じ回路であり、遅延素子Ｄ１、Ｄ２、Ｄ３として２入力のＮＡＮＤゲートを有している。初段の遅延段ＤＬＹ１において、遅延素子Ｄ１は、例えばクロック信号ＣＫｉを信号として受け、遅延素子Ｄ２は、クロック信号ＣＫｉを遅延させたクロック信号ＣＫｏを出力する。
【００４２】
各ＮＡＮＤゲートにおいて、符号”Ｆ”（Ｆａｓｔ）の入力端子で受ける信号が出力端子から出力されるまでの遅延時間は短いことを示し、符号”Ｓ”（Ｓｌｏｗ）の入力端子で受ける信号が出力端子から出力されるまでの遅延時間は長いことを示す。遅延時間の相違については、図６で説明する。
【００４３】
各遅延段ＤＬＹにおいて、入力端子ＩＮ１で受ける前段からの信号は、遅延素子Ｄ１、Ｄ３の入力端子Ｆに供給される。遅延素子Ｄ１の入力端子Ｓは、制御信号ＥＮ（ＥＮ１、ＥＮ２、...、ＥＮｎ）のレベルを反転した信号を受ける。遅延素子Ｄ１は、制御信号ＥＮがロウレベルのときに動作し、入力端子Ｆで受ける信号を反転して遅延させて出力端子ＯＵＴ１に出力する。
【００４４】
遅延素子Ｄ３の入力端子Ｓは、制御信号ＥＮを受ける。遅延素子Ｄ３は、制御信号ＥＮがハイレベルのときに動作し、入力端子Ｆで受ける信号を反転して遅延させ、遅延信号ＤＳ（ＤＳ１、ＤＳ２、...、ＤＳｎ）として遅延素子Ｄ２の入力端子Ｓに出力する。偶数段目の遅延段ＤＬＹの遅延素子Ｄ３は、遅延調整信号Ｖｅｖｅｎ（ＤＣ電圧）を電源端子で受け、遅延調整信号Ｖｅｖｅｎの電圧値に応じて遅延時間を変更する。遅延段ＤＬＹ２の遅延素子Ｄ１、Ｄ２、インバータおよび他の遅延段ＤＬＹ１、ＤＬＹ３、...、ＤＬＹｎの遅延素子Ｄ１、Ｄ２、Ｄ３、インバータは、電源電圧を受けて動作する。
【００４５】
遅延素子Ｄ３の出力端子と遅延素子Ｄ２の入力端子Ｓとの間に直列に配置された２つのインバータは、遅延素子Ｄ２に供給される信号の波形を整形する機能を有する。波形の整形が不要な場合、これ等２つのインバータは配置されなくもよい。遅延素子Ｄ２は、入力端子Ｓで受ける遅延信号ＤＳまたは入力端子ＩＮ２を介して受ける後段からの信号を反転して遅延させ、出力端子ＯＵＴ２を介して前段に出力する。
【００４６】
検出回路ＤＥＴは、レプリカ遅延回路ＲＰＤＬＹおよび遅延モニタ回路ＤＭＯＮを有している。レプリカ遅延回路ＲＰＤＬＹは、基準クロック信号ＣＫｒｅｆを受ける３つのレプリカ回路を有しており、遅延時間が互いに異なる３つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成する。レプリカ遅延回路ＲＰＤＬＹにおいて、偶数段目の遅延段ＤＬＹ２の遅延素子Ｄ３（図５）は、遅延調整信号Ｖｅｖｅｎを電源端子で受ける。
【００４７】
遅延モニタ回路ＤＭＯＮは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差（遅延時間）およびクロック信号ＣＬＫ２、ＣＬＫ３の位相差（遅延時間）を検出し、検出結果を２つの位相差の大小関係を示す制御電圧ＶＯＵＴとして調整回路ＡＤＪに出力する。遅延モニタ回路ＤＭＯＮの例は、図７に示す。
【００４８】
調整回路ＡＤＪは、制御電圧ＶＯＵＴに応じて、レプリカ遅延回路ＲＰＤＬＹおよび可変遅延回路ＶＤＬＹに供給する調整電圧Ｖｅｖｅｎを生成する。調整回路ＡＤＪの例は、図８に示す。なお、調整電圧Ｖｅｖｅｎは、遅延素子Ｄ３の接地端子に供給されてもよい。このとき、遅延素子Ｄ３の遅延時間は、調整電圧Ｖｅｖｅｎが高いときに長くなり、調整電圧Ｖｅｖｅｎが低いときに短くなる。
【００４９】
検出回路ＤＥＴおよび調整回路ＡＤＪによる遅延時間の調整により、クロック信号ＣＬＫ１、ＣＬＫ２の位相差とクロック信号ＣＬＫ２、ＣＬＫ３の位相差とは互いに等しくなる。２つの位相差が等しいときに生成される調整電圧Ｖｅｖｅｎにより、可変遅延回路ＶＤＬＹにおける奇数段目の遅延段ＤＬＹと偶数段目の遅延段ＤＬＹの遅延時間とは互いに等しくなる。これにより、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量を常に等しくできる。
【００５０】
図５は、図４に示したレプリカ遅延回路ＲＰＤＬＹの例を示している。レプリカ遅延回路ＲＰＤＬＹは、共通の基準クロック信号ＣＫｒｅｆを受ける３つのレプリカ回路ＲＰ１、ＲＰ２、ＲＰ３を有している。レプリカ回路ＲＰ１は、図４に示した遅延段ＤＬＹ１と同じ回路により形成されている。レプリカ回路ＲＰ２は、図４に示した遅延段ＤＬＹ１、ＤＬＹ２と同じ回路により形成されている。レプリカ回路ＲＰ３は、図４に示した遅延段ＤＬＹ１−ＤＬＹ３と同じ回路により形成されている。
【００５１】
偶数段目の遅延段ＤＬＹ２の遅延素子Ｄ３は、調整電圧Ｖｅｖｅｎを受けて動作する。遅延段ＤＬＹ２の遅延素子Ｄ１、Ｄ２、インバータおよび他の遅延段ＤＬＹ１、ＤＬＹ３の遅延素子Ｄ１、Ｄ２、Ｄ３、インバータは、電源電圧を受けて動作する。折り返し遅延段として動作する最終の遅延段ＤＬＹは、制御端子ＥＮでハイレベルＨの制御信号ＥＮを受ける。伝達遅延段として動作する遅延段ＤＬＹは、制御端子ＥＮでロウレベルＬの制御信号ＥＮを受ける。遅延段ＤＬＹ１−ＤＬＹ３に示した太線は、基準クロック信号ＣＫｒｅｆの伝達経路を示している。
【００５２】
各レプリカ回路ＲＰ１−ＲＰ３は、基準クロック信号ＣＫｒｅｆを最終の遅延段ＤＬＹ（ＤＬＹ１−ＤＬＹ３のいずれか）で折り返し、クロック信号ＣＬＫ（ＣＬＫ１−ＣＬＫ３のいずれか）を生成する。すなわち、レプリカ回路ＲＰ１−ＲＰ３は、図４に示した可変遅延回路ＶＤＬＹが１段、２段および３段の遅延段ＤＬＹを使用して動作するときとそれぞれ同じ動作をする。各レプリカ回路ＲＰ１−ＲＰ３の動作は、図３において、遅延素子Ｄ３の遅延時間が遅延素子Ｄ３の出力に接続されたインバータ列の遅延時間を含むことを除き、使用段数が１段、２段および３段のときの動作と同じである。クロック信号ＣＬＫ１−ＣＬＫ３は、図３の１段−３段が使用されるときのクロック信号ＣＫｏとそれぞれ同じタイミングで出力される。
【００５３】
クロック信号ＣＬＫ１、ＣＬＫ２の位相差は、偶数段目の遅延段ＤＬＹ２の追加（または削除）により増加（または減少）する伝搬遅延時間を示す。クロック信号ＣＬＫ２、ＣＬＫ３の位相差は、奇数段目の遅延段ＤＬＹ３の追加（または削除）により増加（または減少）する伝搬遅延時間を示す。なお、基準クロック信号ＣＫｒｅｆの周期は、図７に示す遅延モニタ回路ＤＭＯＮを正しく動作させるために、遅延段ＤＬＹの遅延時間の２倍より長ければよい。
【００５４】
図６は、図４および図５に示した遅延段ＤＬＹのＮＡＮＤゲートの例を示している。遅延素子Ｄ１、Ｄ２のＮＡＮＤゲートおよび奇数段目の遅延素子Ｄ３のＮＡＮＤゲートは、電源線ＶＤＤに接続されている。偶数段目の遅延素子Ｄ３のＮＡＮＤゲートは、調整電圧線Ｖｅｖｅｎに接続されている。ＮＡＮＤゲートは、電源線ＶＤＤ（または調整電圧線Ｖｅｖｅｎ）と出力端子ＯＵＴとの間に並列に配置されたｐＭＯＳトランジスタＰ１、Ｐ２と、出力端子ＯＵＴと接地線ＶＳＳとの間に直列に配置されたｎＭＯＳトランジスタＮ１、Ｎ２とを有している。ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１のゲートは、入力端子Ｆに接続されている。ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２のゲートは、入力端子Ｓに接続されている。
【００５５】
入力端子Ｓは出力端子ＯＵＴから遠いｎＭＯＳトランジスタＮ２のゲートに接続され、入力端子Ｆは、出力端子ＯＵＴに近いｎＭＯＳトランジスタＮ１のゲートに接続されている。このため、入力端子Ｓで立ち上がりエッジを受けてから出力端子ＯＵＴがロウレベルに変化するまでの時間は、入力端子Ｆで立ち上がりエッジを受けてから出力端子ＯＵＴがロウレベルに変化するまでの時間より長い。
【００５６】
図７は、図４に示した遅延モニタ回路ＤＭＯＮの例を示している。遅延モニタ回路ＤＭＯＮは、位相検出部ＰＤＥＴおよびチャージポンプ部ＣＰＭＰを有している。位相検出部ＰＤＥＴは、クロック信号ＣＬＫ１、ＣＬＫ２を受けるフリップフロップ対ＤＦＦと、クロック信号ＣＬＫ２、ＣＬＫ３を受けるフリップフロップ対ＤＦＦと、各フリップフロップ対ＤＦＦのリセット端子ＲＳに接続されたＡＮＤ回路とを有している。各フリップフロップＤＦＦのデータ端子Ｄは、電源線ＶＤＤに接続されている。
【００５７】
各ＡＮＤ回路は、対応するフリップフロップ対ＤＦＦの出力端子Ｑがともにハイレベルのときに、フリップフロップ対ＤＦＦをリセットするためにハイレベルを出力する。クロック信号ＣＬＫ１、ＣＬＫ２を受けるフリップフロップ対ＤＦＦにおいて、クロック信号ＣＬＫ１を受けるフリップフロップＤＦＦは、出力端子Ｑから制御信号ＰＤｄｏｗｎを出力する。出力端子Ｑは正論理の端子である。制御信号ＰＤｄｏｗｎは、クロック信号ＣＬＫ１が立ち上がってからクロック信号ＣＬＫ２の立ち上がるまで、ハイレベルに設定される。すなわち、制御信号ＰＤｄｏｗｎのハイレベル期間は、クロック信号ＣＬＫ１、ＣＬＫ２の位相差を示す。
【００５８】
クロック信号ＣＬＫ２、ＣＬＫ３を受けるフリップフロップ対ＤＦＦにおいて、クロック信号ＣＬＫ２を受けるフリップフロップＤＦＦは、出力端子ＱＸから制御信号ＰＤｕｐを出力する。出力端子ＱＸは負論理の端子である。制御信号ＰＤｕｐは、クロック信号ＣＬＫ２が立ち上がってからクロック信号ＣＬＫ３の立ち上がるまで、ロウレベルに設定される。すなわち、制御信号ＰＤｕｐのロウレベル期間は、クロック信号ＣＬＫ２、ＣＬＫ３の位相差を示す。
【００５９】
チャージポンプ部ＣＰＭＰは、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置される電流源ＣＳ１、ｐＭＯＳトランジスタＰ３、ｎＭＯＳトランジスタＮ３、電流源ＣＳ２と、出力端子ＶＯＵＴと接地線ＶＳＳとの間に配置される容量素子Ｃ１とを有している。出力端子ＶＯＵＴは、ｐＭＯＳトランジスタＰ３のドレインおよびｎＭＯＳトランジスタＮ３のドレインに接続されている。
【００６０】
ｐＭＯＳトランジスタＰ３は、制御信号ＰＤｕｐがロウレベルの期間に、容量素子Ｃ１を充電するためにオンする。ｎＭＯＳトランジスタＮ３は、制御信号ＰＤｄｏｗｎがハイレベルの期間に、容量素子Ｃ１を放電するためにオンする。容量素子Ｃ１は、平滑容量として機能し、制御信号ＰＤｕｐのロウレベル期間と制御信号ＰＤｄｏｗｎのハイレベル期間の長さに応じて、出力端子ＯＵＴに制御電圧ＶＯＵＴを生成する。制御電圧ＶＯＵＴは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差がクロック信号ＣＬＫ２、ＣＬＫ３の位相差より小さいときに高くなり、クロック信号ＣＬＫ１、ＣＬＫ２の位相差がクロック信号ＣＬＫ２、ＣＬＫ３の位相差より大きいときに低くなる。
【００６１】
図８は、図４に示した調整回路ＡＤＪの例を示している。調整回路ＡＤＪは、差増増幅器ＡＭＰと、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されるｎＭＯＳトランジスタＮ４、ｐＭＯＳトランジスタＰ４、抵抗素子Ｒ１とを有している。差動増幅器ＡＭＰおよびｎＭＯＳトランジスタＮ４は、レギュレータとして動作し、ｐＭＯＳトランジスタＰ４のソースに基準電圧Ｖｒｅｆと同じ定電圧を生成する。
【００６２】
ｐＭＯＳトランジスタＰ４は、ゲートで受ける制御電圧ＶＯＵＴが高いときにオン抵抗（ソース、ドレイン間抵抗）が高くなり、ゲートで受ける制御電圧ＶＯＵＴが低いときにオン抵抗が低くなる。すなわち、ｐＭＯＳトランジスタＰ４は、制御電圧ＶＯＵＴに応じて抵抗値が変化する可変抵抗素子ＶＲＥＳとして機能する。調整回路ＡＤＪの出力端子Ｖｅｖｅｎは、ｐＭＯＳトランジスタＰ４と抵抗素子Ｒ１との間に接続されている。そして、調整回路ＡＤＪは、制御電圧ＶＯＵＴが高いときに、図４および図５に示した可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を長くするために調整電圧Ｖｅｖｅｎを低くする。調整回路ＡＤＪは、制御電圧ＶＯＵＴが低いときに、可変遅延回路ＶＤＬＹおよび検出回路ＤＥＴの偶数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を短くするために調整電圧Ｖｅｖｅｎを高くする。
【００６３】
図９は、図４に示した遅延回路ＤＥＬＡＹの動作の例を示している。図５に示したレプリカ遅延回路ＲＰＤＬＹのレプリカ回路ＲＰ１−ＲＰ３は、基準クロック信号ＣＫｒｅｆを遅延させてクロック信号ＣＬＫ１−ＣＬＫ３を生成する。この例では、折り返し遅延段として動作するレプリカ回路ＲＰ２の遅延段ＤＬＹ２の遅延時間は、折り返し遅延段として動作するレプリカ回路ＲＰ３の遅延段ＤＬＹ３の遅延時間より短い。すなわち、図３に示した伝搬遅延時間ＬＦ＋ＨＳは、伝搬遅延時間ＨＦ＋ＬＳより短い。
【００６４】
このとき、制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１は、制御信号ＰＤｕｐのパルス幅ＰＷ２より小さい。チャージポンプ部ＣＰＭＰは、パルス幅ＰＷ１の小さい制御信号ＰＤｄｏｗｎとパルス幅ＰＷ２の大きい制御信号ＰＤｕｐとを受け、制御電圧ＶＯＵＴを上昇させる。図８に示した調整回路ＡＤＪは、制御電圧ＶＯＵＴの上昇に応じて可変抵抗素子ＶＲＥＳの抵抗値ＲＶＲＥＳを上昇させ、調整電圧Ｖｅｖｅｎを下降させる。これにより、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおいて、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹ（ＤＬＹ２等）の遅延時間は長くなる。
【００６５】
折り返し遅延段の遅延時間が長くなることで、制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１は大きくなる。これにより、チャージポンプ部ＣＰＭＰは制御電圧ＶＯＵＴをさらに上昇させ、調整回路ＡＤＪは調整電圧Ｖｅｖｅｎをさらに下降させる。制御電圧ＶＯＵＴの上昇、抵抗値ＲＶＲＥＳの上昇および調整電圧Ｖｅｖｅｎの下降は、パルス幅ＰＷ１、ＰＷ２が等しくなり、折り返し遅延段として動作する偶数段目と奇数段目の遅延段ＤＬＹの遅延時間が等しくなるまで行われる。これにより、図３に示した伝搬遅延時間ＬＦ＋ＨＳと伝搬遅延時間ＨＦ＋ＬＳとは互いに等しくなり、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。
【００６６】
図９とは逆に、制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１が制御信号ＰＤｕｐのパルス幅ＰＷ２より大きいとき（ＬＦ＋ＨＳ＞ＨＦ＋ＬＳ）、制御電圧ＶＯＵＴは下降し、抵抗値ＲＶＲＥＳは下降し、調整電圧Ｖｅｖｅｎは上昇する。これにより、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおいて、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹ（ＤＬＹ２等）の遅延時間は短くなる。そして、パルス幅ＰＷ１、ＰＷ２が等しくなり、折り返し遅延段として動作する偶数段目と奇数段目の遅延段ＤＬＹの遅延時間が等しくなり（ＬＦ＋ＨＳ＝ＨＦ＋ＬＳ）、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。
【００６７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、偶数段目と奇数段目の遅延段ＤＬＹの遅延時間は、可変遅延回路ＶＤＬＹの遅延段ＤＬＹと同じ遅延時間を有するレプリカ遅延回路ＲＰＤＬＹを用いて検出される。これにより、遅延時間を検出するための信号線等の負荷を可変遅延回路ＶＤＬＹに追加することなく、遅延時間を検出でき、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【００６８】
図１０は、別の実施形態における遅延回路ＤＥＬＡＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、調整回路ＡＤＪは、制御電圧ＶＯＵＴに応じて、レプリカ遅延回路ＲＰＤＬＹおよび可変遅延回路ＶＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３に供給する調整電圧Ｖｏｄｄを生成する。このため、遅延段ＤＬＹ１−ＤＬＹｎおよび検出回路ＤＥＴの回路構成が上述した実施形態と相違している。遅延段ＤＬＹ１−ＤＬＹｎ、検出回路ＤＥＴおよび調整回路ＡＤＪの接続関係は、調整回路ＡＤＪが調整電圧Ｖｅｖｅｎではなく調整電圧Ｖｏｄｄを出力することを除き、上述した実施形態と同じである。
【００６９】
可変遅延回路ＶＤＬＹは、調整電圧Ｖｏｄｄを奇数段目の遅延段ＤＬＹ（ＤＬＹ１、ＤＬＹ３等）の遅延素子Ｄ３の電源端子で受けている。偶数段目の遅延段ＤＬＹ（ＤＬＹ２、ＤＬＹｎ等）の遅延素子Ｄ３の電源端子は、電源電圧を受けている。すなわち、この実施形態では、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹの遅延時間が、調整電圧Ｖｏｄｄに応じて調整される。可変遅延回路ＶＤＬＹのその他の構成は、図４に示した可変遅延回路ＶＤＬＹと同じである。
【００７０】
図１１は、図１０に示したレプリカ遅延回路ＲＰＤＬＹの例を示している。レプリカ遅延回路ＲＰＤＬＹは、調整電圧Ｖｏｄｄを奇数段目の遅延段ＤＬＹ１、ＤＬＹ３の遅延素子Ｄ３の電源端子で受けている。偶数段目の遅延段ＤＬＹ２の遅延素子Ｄ３の電源端子は、電源電圧を受けている。すなわち、この実施形態では、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹ１またはＤＬＹ３の遅延時間が、調整電圧Ｖｏｄｄに応じて調整される。レプリカ遅延回路ＲＰＤＬＹのその他の構成は、図５に示したレプリカ遅延回路ＲＰＤＬＹと同じである。
【００７１】
図１２は、図１０に示した遅延モニタ回路ＤＭＯＮの例を示している。この実施形態では、制御信号ＰＤｕｐは、クロック信号ＣＬＫ１を受けるフリップフロップＤＦＦの出力端子ＱＸから出力される。制御信号ＰＤｄｏｗｎは、クロック信号ＣＬＫ２−ＣＬＫ３を受けるフリップフロップ対ＤＦＦにおいて、クロック信号ＣＬＫ２を受けるフリップフロップＤＦＦの出力端子Ｑから出力される。遅延モニタ回路ＤＭＯＮのその他の構成は、図７に示した遅延モニタ回路ＤＭＯＮと同じである。
【００７２】
位相検出部ＰＤＥＴは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差と同じパルス幅を有する制御信号ＰＤｕｐを生成し、クロック信号ＣＬＫ２、ＣＬＫ３の位相差と同じパルス幅を有する制御信号ＰＤｄｏｗｎを生成する。チャージポンプ部ＣＰＭＰは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差がクロック信号ＣＬＫ２、ＣＬＫ３の位相差より小さいときに制御電圧ＶＯＵＴを低くする。チャージポンプ部ＣＰＭＰは、クロック信号ＣＬＫ１、ＣＬＫ２の位相差がクロック信号ＣＬＫ２、ＣＬＫ３の位相差より大きいときに制御電圧ＶＯＵＴを高くする。位相差と制御電圧ＶＯＵＴの変化方向の関係は、図７と逆である。
【００７３】
図１３は、図１０に示した遅延回路ＤＥＬＡＹの動作の例を示している。図９と同じ動作については、詳細な説明は省略する。図１３では、図９と同様に、折り返し遅延段として動作するレプリカ回路ＲＰ２の遅延段ＤＬＹ２の遅延時間は、折り返し遅延段として動作するレプリカ回路ＲＰ３の遅延段ＤＬＹ３の遅延時間より短い。すなわち、図３に示した伝搬遅延時間ＬＦ＋ＨＳは、伝搬遅延時間ＨＦ＋ＬＳより短い。
【００７４】
但し、図９と逆に、制御信号ＰＤｕｐのパルス幅ＰＷ２は、レプリカ回路ＲＰ２の遅延段ＤＬＹ２の遅延時間を示し、制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１は、レプリカ回路ＲＰ３の遅延段ＤＬＹ３の遅延時間を示す。パルス幅ＰＷ２がパルス幅ＰＷ１より小さいとき、制御電圧ＶＯＵＴは低くなり、抵抗値ＲＶＲＥＳは下降し、調整電圧Ｖｏｄｄは上昇する。
【００７５】
調整電圧Ｖｏｄｄの上昇により、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおいて、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹ（ＤＬＹ１、ＤＬＹ３等）の遅延時間は短くなる。制御電圧ＶＯＵＴの下降、抵抗値ＲＶＲＥＳの下降および調整電圧Ｖｏｄｄの上昇は、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹの遅延時間が折り返し遅延段として動作する偶数段目の遅延段ＤＬＹの遅延時間と等しくなるまで行われる。これにより、図３に示した伝搬遅延時間ＬＦ＋ＨＳと伝搬遅延時間ＨＦ＋ＬＳとは互いに等しくなり、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。
【００７６】
図１３とは逆に、制御信号ＰＤｕｐのパルス幅ＰＷ２が制御信号ＰＤｄｏｗｎのパルス幅ＰＷ１より大きいとき（ＬＦ＋ＨＳ＞ＨＦ＋ＬＳ）、制御電圧ＶＯＵＴは上昇し、抵抗値ＲＶＲＥＳは上昇し、調整電圧Ｖｏｄｄは下降する。これにより、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおいて、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹ（ＤＬＹ１、ＤＬＹ３等）の遅延時間は長くなる。そして、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹの遅延時間は、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹの遅延時間と等しくなり（ＬＦ＋ＨＳ＝ＨＦ＋ＬＳ）、遅延段ＤＬＹの段数の切り換えによる遅延時間の増加量および減少量は等しくなる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７７】
図１４は、別の実施形態における遅延回路ＤＥＬＡＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける偶数段目の遅延段ＤＬＹは、容量素子Ｃ２を有している。容量素子Ｃ２は、ｎＭＯＳトランジスタのソースおよびドレインを互いに接続することで形成されるバラクタであり、ゲートを遅延素子Ｄ３の出力に接続し、ソースおよびドレインを電圧線Ｖｅｖｅｎに接続している。
【００７８】
可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹの構成は、容量素子Ｃ２が追加されることを除き、図４に示した可変遅延回路ＶＤＬＹおよび図５に示したレプリカ遅延回路ＲＰＤＬＹと同じである。遅延モニタ回路ＤＭＯＮおよび調整回路ＡＤＪは、生成される調整電圧Ｖｅｖｅｎの値が異なることを除き、図７および図８に示した遅延モニタ回路ＤＭＯＮおよび調整回路ＡＤＪと同じである。
【００７９】
図１５は、図１４に示した容量素子Ｃ２が接続された遅延素子Ｄ３の遅延時間の変化の例を示している。容量素子Ｃ２の特性は、バラクタの特性と同じであり、容量値は、調整電圧Ｖｅｖｅｎが低くなると大きくなり、調整電圧Ｖｅｖｅｎが高くなると小さくなる。容量値が大きくなると遅延素子Ｄ３の出力に接続される負荷は大きくなり、遅延素子Ｄ３の遅延時間は長くなる。容量値が小さくなると遅延素子Ｄ３の出力に接続される負荷は小さくなり、遅延素子Ｄ３の遅延時間は短くなる。ここで、遅延素子Ｄ３の遅延時間は、遅延素子Ｄ３に信号が入力されてから遅延信号ＤＳの論理レベルが変化するまでの時間である。容量素子Ｃ２の容量値に応じて遅延素子Ｄ３の遅延時間を調整することで、遅延素子Ｄ３の電源電圧を変化させることに比べて、遅延時間の調整範囲を大きくでき、遅延時間の制御を容易にできる。
【００８０】
図１６は、図１４に示した遅延回路ＤＥＬＡＹの動作の例を示している。図９と同じ動作については、詳細な説明は省略する。図１６の波形は、容量素子Ｃ２の容量値の変化を示す波形を除き、図９と同様である。
【００８１】
パルス幅ＰＷ１がパルス幅ＰＷ２より小さいとき、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹの伝搬遅延時間は、折り返し遅延段として動作する奇数段目の遅延段ＤＬＹの伝搬遅延時間より短い。遅延回路ＤＥＬＡＹは、パルス幅ＰＷ１をパルス幅ＰＷ２と等しくするために、制御電圧ＶＯＵＴを上昇させ、抵抗値ＲＶＲＥＳを上昇させ、調整電圧Ｖｅｖｅｎを下降させる。調整電圧Ｖｅｖｅｎの下降により容量素子Ｃ２の容量値は上昇し、遅延素子Ｄ３の出力に接続される負荷は大きくなる。これにより、折り返し遅延段として動作する偶数段目の遅延段ＤＬＹにおいて、遅延素子Ｄ３の遅延時間は長くなり、伝搬遅延時間ＬＦ＋ＨＳと伝搬遅延時間ＨＦ＋ＬＳとの差は小さくなる。すなわち、図９と同じ遅延制御が行われる。
【００８２】
なお、図１０から図１３に示した実施形態と同様に、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を調整してもよい。このとき、容量素子Ｃ２は、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の出力に接続される。遅延モニタ回路ＤＭＯＮの構成は、図１２と同様である。
【００８３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、容量素子Ｃ２の容量値に応じて遅延素子Ｄ３の遅延時間を調整することで、遅延素子Ｄ３の電源電圧を変化させることに比べて、遅延時間の調整範囲を大きくでき、遅延時間の制御を容易にできる。遅延素子Ｄ１、Ｄ２、Ｄ３の電源線を共通にできるため、遅延段ＤＬＹのレイアウト面積を小さくできる。
【００８４】
図１７は、別の実施形態における調整回路ＡＤＪの例を示している。遅延回路ＤＥＬＡＹにおいて、調整回路ＡＤＪを除く構成は、図９と同様である。例えば、検出回路ＤＥＴおよび可変遅延回路ＶＤＬＹは、図９と同じである。調整回路ＡＤＪは、アナログデジタル変換器ＡＤＣ、フリップフロップＦＦ１、コンパレータＣＭＰ、セレクタＳＥＬ、加算器ＡＤＤ、フリップフロップＦＦ２およびデジタルアナログ変換器ＤＡＣを有している。
【００８５】
アナログデジタル変換器ＡＤＣは、クロック信号ＣＬＫｏｐに同期して制御電圧ＶＯＵＴの値をデジタル値ＤＩＧ０に変換する。クロック信号ＣＬＫｏｐは、調整回路ＡＤＪを動作させるための動作クロックである。フリップフロップＦＦは、クロック信号ＣＬＫｏｐを遅延させたクロック信号ＣＬＫｏｐ１に同期してデジタル値ＤＩＧ０を保持し、保持している値をデジタル値ＤＩＧ１としてコンパレータＣＭＰに出力する。
【００８６】
コンパレータＣＭＰは、アナログデジタル変換器ＡＤＣから出力されるデジタル値ＤＩＧ０と、フリップフロップＦＦ１に保持されている１サイクル前のデジタル値ＤＩＧ１と比較し、比較結果をセレクタＳＥＬに出力する。例えば、コンパレータＣＭＰは、制御電圧ＶＯＵＴが上昇し、デジタル値ＤＩＧ０がデジタル値ＤＩＧ１より大きいとき、論理１を出力する。コンパレータＣＭＰは、制御電圧ＶＯＵＴが下降し、デジタル値ＤＩＧ０がデジタル値ＤＩＧ１より小さいとき、論理０を出力する。
【００８７】
セレクタＳＥＬは、制御電圧ＶＯＵＴが上昇し、コンパレータＣＭＰから論理１を受けるとき、”−１”を加算器ＡＤＤに出力する。セレクタＳＥＬは、制御電圧ＶＯＵＴが下降し、コンパレータＣＭＰから論理０を受けるとき、”＋１”を加算器ＡＤＤに出力する。加算器ＡＤＤは、入力端子Ｉ１で受けるフリップフロップＦＦ２からの値と入力端子Ｉ１で受けるセレクタＳＥＬからの値とを加算し、加算結果をフリップフロップＦＦ２に出力する。加算器ＡＤＤの出力値は、制御電圧ＶＯＵＴが上昇するときに減少し、制御電圧ＶＯＵＴが下降するときに増加する。
【００８８】
フリップフロップＦＦ２は、クロック信号ＣＬＫｏｐ１を遅延させたクロック信号ＣＬＫｏｐ２に同期して、加算器ＡＤＤから出力される値を保持し、保持している値を加算器ＡＤＤおよびデジタルアナログ変換器ＤＡＣに出力する。アナログデジタル変換器ＡＤＣ、フリップフロップＦＦ１、ＦＦ２を、順次遅らせたクロック信号ＣＬＫｏｐ、ＣＬＫｏｐ１、ＣＬＫｏｐ２に同期して動作することで、１クロックサイクル毎に調整電圧Ｖｅｖｅｎを生成できる。
【００８９】
デジタルアナログ変換器ＤＡＣは、フリップフロップＦＦ２に保持されている値に応じて調整電圧Ｖｅｖｅｎを生成する。調整電圧Ｖｅｖｅｎは、制御電圧ＶＯＵＴが上昇するときに低くなり、制御電圧ＶＯＵＴが下降するときに高くなる。これにより、図１７に示す調整回路ＡＤＪを用いて、図９と同じ動作が実現される。
【００９０】
制御電圧ＶＯＵＴの上昇、下降に応じて加算器ＡＤＤの出力を減少、増加することで、所望の範囲のデジタル値を、制御電圧ＶＯＵＴの範囲と関係なく加算器ＡＤＤから出力できる。さらに、セレクタＳＥＬで受ける値を”−１”、”＋１”以外にすることで、加算器ＡＤＤの減少単位および増加単位を変更できる。これにより、制御電圧ＶＯＵＴのレンジを可変遅延回路ＶＤＬＹの特性に合わせた調整電圧Ｖｅｖｅｎのレンジに容易に変換でき、簡易な回路で高い精度の調整電圧Ｖｅｖｅｎを生成できる。
【００９１】
図１８は、図１７に示した調整回路ＡＤＪを有する遅延回路ＤＥＬＡＹの動作の例を示している。図９と同じ動作については、詳細な説明は省略する。図１８の波形は、クロック信号ＣＬＫｏｐおよび調整電圧Ｖｅｖｅｎの波形を除き、図９と同様である。例えば、クロック信号ＣＬＫｏｐは、基準クロック信号ＣＫｒｅｆと同じ周期を有しており、位相がほぼ反転している。
【００９２】
調整回路ＡＤＪのアナログデジタル変換器ＡＤＣ、フリップフロップＦＦ１、ＦＦ２は、クロック信号ＣＬＫｏｐ、ＣＬＫｏｐ１、ＣＬＫｏｐ２に同期して順に動作する。そして、調整回路ＡＤＪは、クロックサイクル毎に制御電圧ＶＯＵＴに応じて調整電圧Ｖｅｖｅｎを生成する。調整電圧Ｖｅｖｅｎの変化方向は、図９と同じである。
【００９３】
なお、図１０から図１３に示した実施形態と同様に、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を調整してもよい。このとき、デジタルアナログ変換器ＤＡＣは、調整電圧Ｖｅｖｅｎの代わりに調整電圧Ｖｏｄｄを出力する。遅延モニタ回路ＤＭＯＮの構成は、図１２と同様である。
【００９４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、制御電圧ＶＯＵＴのレンジを可変遅延回路ＶＤＬＹの特性に合わせた調整電圧Ｖｅｖｅｎのレンジに容易に変換でき、簡易な回路で高い精度の調整電圧Ｖｅｖｅｎを生成できる。この結果、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【００９５】
図１９は、別の実施形態における遅延回路ＤＥＬＡＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける偶数段目の遅延段ＤＬＹは、遅延信号線ＤＳ（ＤＳ２等）に接続に接続された可変容量回路ＶＣを有している。可変容量回路ＶＣの容量値は、調整回路ＡＤＪから出力されるデジタル値Ｄ２−Ｄ０に応じて変化する。
【００９６】
可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹの構成は、可変容量回路ＶＣが追加されることを除き、図４に示した可変遅延回路ＶＤＬＹおよび図５に示したレプリカ遅延回路ＲＰＤＬＹと同じである。遅延モニタ回路ＤＭＯＮは、図７と同じである。調整回路ＡＤＪは、調整電圧Ｖｅｖｅｎの代わりにデジタル値Ｄ２−Ｄ０を生成する。
【００９７】
図２０は、図１９に示した調整回路ＡＤＪの例を示している。調整回路ＡＤＪは、図１７に示した調整回路ＡＤＪからデジタルアナログ変換器ＤＡＣを削除して形成されている。また、セレクタＳＥＬは、制御電圧ＶＯＵＴが上昇し、コンパレータＣＭＰから論理１を受けるとき、”＋１”を加算器ＡＤＤに出力し、制御電圧ＶＯＵＴが下降し、コンパレータＣＭＰから論理０を受けるとき、”−１”を加算器ＡＤＤに出力する。すなわち、セレクタＳＥＬは、図１７に示したセレクタＳＥＬに比べて”＋１”と”−１”を逆に出力する。調整回路ＡＤＪのその他の構成は、図１７と同様である。
【００９８】
この実施形態のセレクタＳＥＬの動作は、図１７に示したセレクタＳＥＬの動作と逆である。このため、加算器ＡＤＤの出力値は、制御電圧ＶＯＵＴが上昇するときに増加し、制御電圧ＶＯＵＴが下降するときに減少する。フリップフロップＦＦ２は、加算器ＡＤＤの出力値を、クロック信号ＣＬＫｏｐ２に同期してデジタル値Ｄ２−Ｄ０として出力する。デジタル値Ｄ２は上位ビットであり、デジタル値Ｄ０は下位ビットである。
【００９９】
図２１は、図１９に示した可変容量回路ＶＣの例を示している。可変容量回路ＶＣは、遅延信号線ＤＳ（ＤＳ２等）と接地線ＶＳＳとの間に直列に接続されたスイッチＳＷ（ＳＷ２、ＳＷ１、ＳＷ０）および容量素子ＣＡＰ（ＣＡＰ４、ＣＡＰ２、ＣＡＰ１）を有している。各スイッチＳＷは、ｎＭＯＳトランジスタで形成され、ゲートでデジタル値Ｄ２、Ｄ１またはＤ０を受ける。
【０１００】
容量素子ＣＡＰ４に接続されたスイッチＳＷ２は、デジタル値Ｄ２が論理１のときにオンし、遅延信号線ＤＳを容量素子ＣＡＰ４に接続する。同様に、容量素子ＣＡＰ２に接続されたスイッチＳＷ１は、デジタル値Ｄ１が論理１のときにオンし、容量素子ＣＡＰ１に接続されたスイッチＳＷ０は、デジタル値Ｄ０が論理１のときにオンする。
【０１０１】
容量素子ＣＡＰ４、ＣＡＰ２、ＣＡＰ１の容量値の比は、符号の数値の比と同じであり、４：２：１である。これにより、デジタル値Ｄ２−Ｄ０に応じて、遅延信号線ＤＳに付加される容量値を、容量素子ＣＡＰ１の容量値の０倍から７倍までの整数倍で変化できる。すなわち、デジタル的に動作する可変容量回路ＶＣ等を使用して、遅延回路ＤＥＬＡＹの遅延段ＤＬＹの遅延時間を調整できる。
【０１０２】
なお、図１０から図１３に示した実施形態と同様に、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を調整してもよい。このとき、可変容量回路ＶＣは、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の出力に接続される。遅延モニタ回路ＤＭＯＮの構成は、図１２と同様である。
【０１０３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、デジタル的に動作する可変容量回路ＶＣ等を使用して遅延段ＤＬＹの遅延時間を調整することで、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【０１０４】
図２２は、別の実施形態における遅延モニタ回路ＤＭＯＮの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の遅延モニタ回路ＤＭＯＮは、図７に示した遅延モニタ回路ＤＭＯＮにアナログデジタル変換器ＡＤＣおよびデコーダＤＥＣを追加している。
【０１０５】
アナログデジタル変換器ＡＤＣは、例えば、図１８に示したクロック信号ＣＬＫｏｐ等に同期して、制御電圧ＶＯＵＴをデジタル値に変換する。デコーダＤＥＣは、デジタル値をデコードしてデジタル値Ｄ７−Ｄ０を出力する。デジタル値Ｄ７−Ｄ０は、制御電圧ＶＯＵＴが高いほど論理１の数が多く、制御電圧ＶＯＵＴが低いほど論理１の数が少ない。
【０１０６】
このように、遅延モニタ回路ＤＭＯＮは、制御電圧ＶＯＵＴに応じたデジタル値Ｄ７−Ｄ０を生成して調整回路ＡＤＪ（図２３）に出力する機能を有している。遅延回路ＤＥＬＡＹにおいて、遅延モニタ回路ＤＭＯＮおよび調整回路ＡＤＪを除く構成は、図４と同様である。なお、図２３に示す抵抗素子Ｒ２の少なくも１つをｎＭＯＳトランジスタＮ４と調整電圧Ｖｅｖｅｎの生成ノードとの間に接続するために、デジタル値Ｄ７−Ｄ０の１つは、制御電圧ＶＯＵＴが最も高いときにも論理０に設定される。
【０１０７】
図２３は、図２２に示した遅延モニタ回路ＤＭＯＮを有する遅延回路ＤＥＬＡＹに形成される調整回路ＡＤＪの例を示している。調整回路ＡＤＪは、図８に示した調整回路ＡＤＪの可変抵抗素子ＶＲＥＳの代わりに可変抵抗素子ＶＲＥＳ２を有している。
【０１０８】
可変抵抗素子ＶＲＥＳ２は、ｎＭＯＳトランジスタＮ４と調整電圧Ｖｅｖｅｎの生成ノードとの間に並列に配置された８組のスイッチＳＷ（ＳＷ１０、ＳＷ１１、...、ＳＷ１７）および抵抗素子Ｒ２のペアを有している。各スイッチＳＷおよび抵抗素子Ｒ２は、ｎＭＯＳトランジスタＮ４と調整電圧Ｖｅｖｅｎの生成ノードとの間に直列に接続されている。８個の抵抗素子Ｒ２の抵抗値は、互いに同じである。各スイッチＳＷは、ｐＭＯＳトランジスタで形成され、ゲートでデジタル値Ｄ０−Ｄ７をそれぞれ受ける。各スイッチＳＷ１０−ＳＷ１７は、対応するデジタル値Ｄ０−Ｄ７が論理０のときにオンする。
【０１０９】
可変抵抗素子ＶＲＥＳ２は、制御電圧ＶＯＵＴが高く、論理１のデジタル値Ｄ０−Ｄ７の数が多いほど抵抗値が高くなり、制御電圧ＶＯＵＴが低く、論理１のデジタル値Ｄ０−Ｄ７の数が少ないほど抵抗値が低くなる。これにより、調整電圧Ｖｅｖｅｎは、制御電圧ＶＯＵＴが高いときに低くなり、制御電圧ＶＯＵＴが低いときに高くなり、図９と同様の動作ができる。すなわち、デジタル的に動作する調整回路ＡＤＪを使用して、遅延回路ＤＥＬＡＹの遅延段ＤＬＹの遅延時間を調整できる。
【０１１０】
なお、図１０から図１３に示した実施形態と同様に、可変遅延回路ＶＤＬＹおよびレプリカ遅延回路ＲＰＤＬＹにおける奇数段目の遅延段ＤＬＹの遅延素子Ｄ３の遅延時間を調整してもよい。このとき、アナログデジタル変換器ＡＤＣおよびデコーダＤＥＣは、図１２に示した遅延モニタ回路ＤＭＯＮに追加される。図２３に示した調整回路ＡＤＪは、調整電圧Ｖｅｖｅｎの代わりに調整電圧Ｖｏｄｄを出力する。
【０１１１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、デジタル的に動作する調整回路ＡＤＪを使用して遅延段ＤＬＹの遅延時間を調整することで、高い精度を有する遅延回路ＤＥＬＡＹを形成できる。
【０１１２】
図２４は、上述した遅延回路ＤＥＬＡＹが搭載されるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、ＤＬＬ（Delay Locked Loop）回路と、入力バッファＩＢＵＦ、内部回路ＩＮＣＫＴおよび出力バッファＯＢＵＦを有する半導体集積回路ＬＳＩを有している。二重の四角印は、半導体集積回路ＬＳＩの外部端子を示している。半導体集積回路ＬＳＩがＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリのとき、システムＳＹＳは、半導体集積回路ＬＳＩ（半導体メモリ）の動作を制御するために、アドレス信号、コマンド信号等を半導体メモリに出力するメモリコントローラを含んでもよい。
【０１１３】
入力バッファＩＢＵＦは、クロック信号ＣＬＫを受け、クロック信号ＣＬＫ１をＤＬＬ回路に出力する。ＤＬＬ回路は、上述した遅延回路ＤＥＬＡＹ、ダミー遅延回路ＤＭＹ、位相比較回路ＰＣＭＰおよび遅延制御回路ＤＬＹＣＮＴを有している。遅延回路ＤＥＬＡＹは、クロック信号ＣＬＫ１を遅延させてクロック信号ＣＬＫ２として出力する。ダミー遅延回路ＤＭＹは、クロック信号ＣＬＫ２を、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦの遅延時間分遅らせ、クロック信号ＣＬＫ３として出力する。
【０１１４】
位相比較回路ＰＣＭＰは、クロック信号ＣＬＫ１、ＣＬＫ３の位相を比較し、位相差を遅延制御回路ＤＬＹＣＮＴに出力する。遅延制御回路ＤＬＹＣＮＴは、クロック信号ＣＬＫ１、ＣＬＫ３の位相差がなくなるように制御信号ＥＮ１−ＥＮｎを生成し、遅延回路ＤＥＬＡＹの遅延時間を調整する。出力バッファＯＢＵＦは、クロック信号ＣＬＫ３に同期して内部回路ＩＮＣＫＴからのデータ信号ＤＴを出力する。
【０１１５】
位相比較回路ＰＣＭＰで比較するクロック信号ＣＬＫ１、ＣＬＫ３の位相が一致しているとき、クロック信号ＣＬＫの１周期は、入力バッファＩＢＵＦ、遅延回路ＤＥＬＡＹおよび出力バッファＯＢＵＦの遅延時間の合計と同じになる。これにより、データＤＴは、クロック信号ＣＬＫに同期して出力バッファＯＢＵＦから出力される。
【０１１６】
図２５は、上述した遅延回路ＤＥＬＡＹが搭載されるシステムＳＹＳの別の例を示している。図２４と同じ要素については、詳細な説明は省略する。図２５に示す半導体集積回路ＬＳＩは、遅延回路ＤＥＬＡＹの出力にファイン遅延回路ＦＤＬＹが接続され、クロック信号ＣＬＫ２はファイン遅延回路ＦＤＬＹから出力される。
【０１１７】
ファイン遅延回路ＦＤＬＹによる遅延時間の単位変化量は、遅延回路ＤＥＬＡＹによる遅延時間の単位変化量より小さい。ここで、単位変化量は、遅延制御回路ＤＬＹＣＮＴにより切り換え可能な遅延時間の最小値である。遅延回路ＤＥＬＡＹは、クロック信号ＣＬＫ２の遅延時間を大まかに調整するコース遅延回路ＣＤＬＹとして動作する。遅延制御回路ＤＬＹＣＮＴは、遅延回路ＤＥＬＡＹの遅延時間を調整するために制御信号ＥＮ１−ＥＮｎを出力し、ファイン遅延回路ＦＤＬＹの遅延時間を調整するために制御信号ＣＣＮＴを出力する。
【０１１８】
図２６は、図２５に示したシステムＳＹＳに搭載される遅延回路ＤＥＬＡＹおよびファイン遅延回路ＦＤＬＹの動作の例を示している。この例では、図２５に示したクロック信号ＣＬＫ２を生成するために、奇数段目の遅延段ＤＬＹ１と偶数段目の遅延段ＤＬＹ２が使用され、さらに、ファイン遅延回路ＦＤＬＹを用いて、遅延時間の微調整が行われる。この例では、説明を簡単にするために、ファイン遅延回路ＦＤＬＹによる遅延時間の単位変化量（０．１）は、遅延回路ＤＥＬＡＹ（コース遅延回路ＣＤＬＹ）による遅延時間の単位変化量（１．０）の１０分の１とする。
【０１１９】
例えば、ファイン遅延回路ＦＤＬＹの遅延時間が０．７、０．８、０．９と増えると、トータルの遅延時間は２．７、２．８、２．９と増える。さらに遅延時間の増加が必要なとき、遅延制御回路ＤＬＹＣＮＴは、ファイン遅延回路ＦＤＬＹの遅延時間を０に戻し、奇数段目の遅延段ＤＬＹ３を追加して遅延回路ＤＥＬＡＹの遅延時間を１．０増やす。これにより、トータルの遅延時間は３．０になる。さらに遅延時間の増加が必要なとき、遅延制御回路ＤＬＹＣＮＴは、ファイン遅延回路ＦＤＬＹの遅延時間を０．１ずつ増やしていく。
【０１２０】
上述した実施形態の遅延回路ＤＥＬＡＹでは、検出回路ＤＥＴおよび調整回路ＡＤＪにより、奇数段目と偶数段目の遅延段ＤＬＹの遅延時間は等しく設定されている。このため、遅延回路ＤＥＬＡＹ（コース遅延回路ＣＤＬＹ）とファイン遅延回路ＦＤＬＹとにより遅延時間を調整する場合にも、遅延時間は、０．１ずつ増加または減少する。
【０１２１】
図２７は、別の遅延回路の動作の例を示している。この遅延回路は、図１や図４等に示した検出回路ＤＥＴおよび調整回路ＡＤＪを持たない。例えば、奇数段目の遅延段ＤＬＹの遅延時間（０．８）は、偶数段目の遅延段ＤＬＹの遅延時間（１．０）より短い。
【０１２２】
図２７の遅延回路では、例えば、ファイン遅延回路ＦＤＬＹの遅延時間が０．７、０．８、０．９と増え、さらに遅延時間の増加が必要なとき、遅延制御回路ＤＬＹＣＮＴは、ファイン遅延回路ＦＤＬＹの遅延時間を０に戻し、奇数段目の遅延段ＤＬＹ３を追加する。このとき、遅延段ＤＬＹ３の追加により増加される遅延時間は０．８であり、トータルの遅延時間は、２．７から２．６に減少してしまう。同様に、遅延時間が減少し、遅延段ＤＬＹ３が切り離されるとき、トータルの遅延時間は２．６から２．７に増加してしまう。この結果、遅延時間の調整は正しくできない。
【０１２３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１２４】
ＡＤＣ‥アナログデジタル変換器；ＡＤＤ‥加算器；ＡＤＪ‥調整回路；Ｃ２‥容量素子；ＣＭＰ‥コンパレータ；ＣＰＭＰ‥チャージポンプ部；Ｄ１、Ｄ２、Ｄ３‥遅延素子；ＤＡＣ‥デジタルアナログ変換器；ＤＡＤＪ‥遅延調整信号；ＤＥＣ‥デコーダ；ＤＥＬＡＹ‥遅延回路；ＤＥＴ‥検出回路；ＤＬＹ‥遅延段；ＤＬＹＣＮＴ‥遅延制御回路；ＦＤＬＹ‥ファイン遅延回路；ＤＭＯＮ‥遅延モニタ回路；ＤＭＹ‥ダミー遅延回路；ＤＳ‥遅延信号；ＥＮ‥制御信号；ＦＦ１、ＦＦ２‥フリップフロップ；ＩＢＵＦ‥入力バッファ；ＩＮＣＫＴ‥内部回路；ＯＢＵＦ‥出力バッファ；ＰＣＭＰ‥位相比較回路；ＰＤＥＴ‥位相検出部；ＲＰ１、ＲＰ２、ＲＰ３‥レプリカ回路；ＲＰＤＬＹ‥レプリカ遅延回路；ＳＥＬ‥セレクタ；ＶＣ‥可変容量回路；ＶＤＬＹ‥可変遅延回路；Ｖｅｖｅｎ‥調整電圧；Ｖｏｄｄ‥調整電圧；ＶＯＵＴ‥制御電圧
【特許請求の範囲】
【請求項１】
前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む直列に接続された複数の遅延段と、
奇数段目および偶数段目の前記遅延段において、前段からの信号を受けてから前記遅延信号を経て前記第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する検出回路と、
前記検出回路の検出結果に基づいて、奇数段目および偶数段目の前記遅延段の前記伝搬遅延時間を互いに等しくする調整回路と
を備え、
前記遅延段の１つは、制御信号に応じて前記第２遅延素子を介して前記遅延信号を前段に伝達する折り返し遅延段として動作し、
前記折り返し遅延段より前段側の前記遅延段は、信号を前記第１遅延素子により後段に伝達し、かつ前記折り返し遅延段により折り返された後段からの信号を前記第２遅延素子により前段に伝達する伝達遅延段として動作すること
を特徴とする遅延回路。
【請求項２】
前記遅延段は、前段からの信号を反転して遅延させて前記遅延信号を生成し、生成した前記遅延信号を前記制御信号に応じて前記第２遅延素子に伝達する第３遅延素子を備え、
前記調整回路は、前記検出結果に基づいて、奇数段目または偶数段目の遅延段の前記第３遅延素子の遅延時間の調整をすること
を特徴とする請求項１に記載の遅延回路。
【請求項３】
前記調整回路は、前記検出結果に基づいて、奇数段目または偶数段目の前記遅延段の前記第３遅延素子に供給される電源電圧を変えることで、前記第３遅延素子の遅延時間の調整をすること
を特徴とする請求項２に記載の遅延回路。
【請求項４】
前記検出回路は、奇数段目および偶数段目の前記遅延段の前記伝搬遅延時間の差を示すアナログ値を出力し、
前記調整回路は、
前記アナログ値をデジタル値に変換する変換部と、
変換されたデジタル値に基づいて前記電源電圧を生成する生成部と
を備えていることを特徴とする請求項３に記載の遅延回路。
【請求項５】
奇数段目または偶数段目の前記遅延段の前記第３遅延素子は、一端が前記遅延信号の伝達経路に接続され、他端で制御電圧を受ける可変容量素子を含み、
前記調整回路は、前記検出結果に基づいて、前記制御電圧を変えることで、前記第３遅延素子の遅延時間の調整をすること
を特徴とする請求項２に記載の遅延回路。
【請求項６】
奇数段目または偶数段目の前記遅延段の前記第３遅延素子は、一端がスイッチを介して前記遅延信号の伝達経路に接続され、他端が電圧線に接続される複数の容量素子を含み、
前記調整回路は、前記検出結果に基づいて、前記スイッチを制御し、信号の伝達経路に接続される前記容量素子の数を変えることで、前記第３遅延素子の遅延時間の調整をすること
を特徴とする請求項２に記載の遅延回路。
【請求項７】
検出回路は、
前記遅延段と同じ回路を有し、折り返し遅延段として動作する１つのレプリカ遅延段を有し、基準信号を遅延させて第１信号を出力する第１レプリカ回路と、
伝達遅延段および折り返し遅延段としてそれぞれ動作する２つの前記レプリカ遅延段を有し、前記基準信号を遅延させて第２信号を出力する第２レプリカ回路と、
伝達遅延段として動作する２つの前記レプリカ遅延段および折り返し遅延段として動作する１つの前記レプリカ遅延段を有し、前記基準信号を遅延させて第３信号を出力する第３レプリカ回路と
前記第１信号と前記第２信号との位相差および前記第２信号と前記第３信号との位相差を検出し、２つの位相差に応じた制御電圧を生成する遅延モニタ回路と
を備えていることを特徴とする請求項１ないし請求項６に記載の遅延回路。
【請求項８】
請求項１ないし請求項７のいずれか１項に記載の遅延回路と、
クロック信号を受け、受けたクロック信号を第１クロック信号として前記遅延回路に出力する入力回路と、
前記遅延回路から出力される第２クロック信号に同期して信号を出力する出力回路と
を含む半導体集積回路を備えていることを特徴とするシステム。
【請求項９】
前記半導体集積回路は、
前記入力回路および前記出力回路の遅延時間の合計と同じ遅延時間を有し、前記第２クロック信号を遅延させて第３クロック信号として出力するダミー回路と、
前記第１クロック信号と前記第３クロック信号との位相を比較する比較回路と、
前記第３クロック信号の位相を前記第１クロック信号の位相に合わせるために、前記比較回路による比較結果に基づいて、前記遅延回路の遅延時間を変更する制御回路と
を備えていることを特徴とする請求項８に記載のシステム。
【請求項１０】
前記半導体集積回路は、
遅延時間の単位変化量が相対的に大きい第１遅延回路として動作する前記遅延回路から出力される第２クロック信号を遅延させ、前記制御回路により遅延時間が変更され、遅延時間の単位変化量が前記第１遅延回路の前記遅延段の遅延時間より小さい第２遅延回路を備え、
前記出力回路および前記ダミー回路は、前記第２遅延回路から出力されるクロック信号を前記第２クロック信号として受け、
前記制御回路は、前記第２クロック信号の遅延時間を増やすときに、前記第２遅延回路による遅延時間の増加量が前記遅延段の遅延時間に到達したときに、前記第２遅延回路の遅延時間を前記遅延段の遅延時間分減らし、前記第１遅延回路で使用する前記遅延段を１つ増やし、前記第２クロック信号の遅延時間を減らすときに、前記第２遅延回路による遅延時間の減少量が前記遅延段の遅延時間に到達したときに、前記第２遅延回路の遅延時間を前記遅延段の遅延時間分増やし、前記第１遅延回路で使用する前記遅延段を１つ減らすこと
を特徴とする請求項９に記載のシステム。
【請求項１】
前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む直列に接続された複数の遅延段と、
奇数段目および偶数段目の前記遅延段において、前段からの信号を受けてから前記遅延信号を経て前記第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する検出回路と、
前記検出回路の検出結果に基づいて、奇数段目および偶数段目の前記遅延段の前記伝搬遅延時間を互いに等しくする調整回路と
を備え、
前記遅延段の１つは、制御信号に応じて前記第２遅延素子を介して前記遅延信号を前段に伝達する折り返し遅延段として動作し、
前記折り返し遅延段より前段側の前記遅延段は、信号を前記第１遅延素子により後段に伝達し、かつ前記折り返し遅延段により折り返された後段からの信号を前記第２遅延素子により前段に伝達する伝達遅延段として動作すること
を特徴とする遅延回路。
【請求項２】
前記遅延段は、前段からの信号を反転して遅延させて前記遅延信号を生成し、生成した前記遅延信号を前記制御信号に応じて前記第２遅延素子に伝達する第３遅延素子を備え、
前記調整回路は、前記検出結果に基づいて、奇数段目または偶数段目の遅延段の前記第３遅延素子の遅延時間の調整をすること
を特徴とする請求項１に記載の遅延回路。
【請求項３】
前記調整回路は、前記検出結果に基づいて、奇数段目または偶数段目の前記遅延段の前記第３遅延素子に供給される電源電圧を変えることで、前記第３遅延素子の遅延時間の調整をすること
を特徴とする請求項２に記載の遅延回路。
【請求項４】
前記検出回路は、奇数段目および偶数段目の前記遅延段の前記伝搬遅延時間の差を示すアナログ値を出力し、
前記調整回路は、
前記アナログ値をデジタル値に変換する変換部と、
変換されたデジタル値に基づいて前記電源電圧を生成する生成部と
を備えていることを特徴とする請求項３に記載の遅延回路。
【請求項５】
奇数段目または偶数段目の前記遅延段の前記第３遅延素子は、一端が前記遅延信号の伝達経路に接続され、他端で制御電圧を受ける可変容量素子を含み、
前記調整回路は、前記検出結果に基づいて、前記制御電圧を変えることで、前記第３遅延素子の遅延時間の調整をすること
を特徴とする請求項２に記載の遅延回路。
【請求項６】
奇数段目または偶数段目の前記遅延段の前記第３遅延素子は、一端がスイッチを介して前記遅延信号の伝達経路に接続され、他端が電圧線に接続される複数の容量素子を含み、
前記調整回路は、前記検出結果に基づいて、前記スイッチを制御し、信号の伝達経路に接続される前記容量素子の数を変えることで、前記第３遅延素子の遅延時間の調整をすること
を特徴とする請求項２に記載の遅延回路。
【請求項７】
検出回路は、
前記遅延段と同じ回路を有し、折り返し遅延段として動作する１つのレプリカ遅延段を有し、基準信号を遅延させて第１信号を出力する第１レプリカ回路と、
伝達遅延段および折り返し遅延段としてそれぞれ動作する２つの前記レプリカ遅延段を有し、前記基準信号を遅延させて第２信号を出力する第２レプリカ回路と、
伝達遅延段として動作する２つの前記レプリカ遅延段および折り返し遅延段として動作する１つの前記レプリカ遅延段を有し、前記基準信号を遅延させて第３信号を出力する第３レプリカ回路と
前記第１信号と前記第２信号との位相差および前記第２信号と前記第３信号との位相差を検出し、２つの位相差に応じた制御電圧を生成する遅延モニタ回路と
を備えていることを特徴とする請求項１ないし請求項６に記載の遅延回路。
【請求項８】
請求項１ないし請求項７のいずれか１項に記載の遅延回路と、
クロック信号を受け、受けたクロック信号を第１クロック信号として前記遅延回路に出力する入力回路と、
前記遅延回路から出力される第２クロック信号に同期して信号を出力する出力回路と
を含む半導体集積回路を備えていることを特徴とするシステム。
【請求項９】
前記半導体集積回路は、
前記入力回路および前記出力回路の遅延時間の合計と同じ遅延時間を有し、前記第２クロック信号を遅延させて第３クロック信号として出力するダミー回路と、
前記第１クロック信号と前記第３クロック信号との位相を比較する比較回路と、
前記第３クロック信号の位相を前記第１クロック信号の位相に合わせるために、前記比較回路による比較結果に基づいて、前記遅延回路の遅延時間を変更する制御回路と
を備えていることを特徴とする請求項８に記載のシステム。
【請求項１０】
前記半導体集積回路は、
遅延時間の単位変化量が相対的に大きい第１遅延回路として動作する前記遅延回路から出力される第２クロック信号を遅延させ、前記制御回路により遅延時間が変更され、遅延時間の単位変化量が前記第１遅延回路の前記遅延段の遅延時間より小さい第２遅延回路を備え、
前記出力回路および前記ダミー回路は、前記第２遅延回路から出力されるクロック信号を前記第２クロック信号として受け、
前記制御回路は、前記第２クロック信号の遅延時間を増やすときに、前記第２遅延回路による遅延時間の増加量が前記遅延段の遅延時間に到達したときに、前記第２遅延回路の遅延時間を前記遅延段の遅延時間分減らし、前記第１遅延回路で使用する前記遅延段を１つ増やし、前記第２クロック信号の遅延時間を減らすときに、前記第２遅延回路による遅延時間の減少量が前記遅延段の遅延時間に到達したときに、前記第２遅延回路の遅延時間を前記遅延段の遅延時間分増やし、前記第１遅延回路で使用する前記遅延段を１つ減らすこと
を特徴とする請求項９に記載のシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１３−５１７７（Ｐ２０１３−５１７７Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３３４７４（Ｐ２０１１−１３３４７４）
【出願日】平成２３年６月１５日（２０１１．６．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１５日（２０１１．６．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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