【課題】ＵＷＢレーダに使用するアレイアンテナであって、ビーム方向を１次元を含む２次元に走査可能であり、低コストでＩＣ化が可能なＵＷＢ電子走査アレイアンテナを提供すること。
【解決手段】Ｘ軸アレイ、Ｙ軸アレイで構成される２次元アレイアンテナの各素子にインパルス発生器を接続して構成されるＵＷＢ電子走査アレイアンテナにおいて、任意のＸ軸アレイ、Ｙ軸アレイに対応するアンテナ素子の制御情報を情報加算回路に入力し、前記入力された前記制御情報から得られる加算信号を用いて遅延時間信号を生成し、得られた遅延時間信号をインパルス発生器のトリガとして動作させ、前記各アンテナ素子から発射するインパルス波のタイミングを変化させることにより、２次元アレイアンテナから放射されるビーム方向を制御することを特徴としたＵＷＢ電子走査アレイアンテナ。 （もっと読む）

【課題】入力信号に精度の高い遅延を付加した出力信号を生成することが可能な遅延回路を提供すること。
【解決手段】本発明にかかる遅延回路は、第１電流Ｉ０及び第１電流Ｉ０と略同一の第２電流Ｉ０を生成する電流ミラー回路と、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第１電流Ｉ０が流れることにより電圧Ｖ０を生成するトランジスタ６０７と、電圧Ｖ０に応じた参照電圧Ｖ１を生成する抵抗素子６０８，６０９と、コンデンサ６１３と、第２電流Ｉ０の電荷をコンデンサ６１３に蓄積し、又は、コンデンサ６１３に蓄積された電荷を放出する充放電部と、充放電部とコンデンサ６１３との間に設けられ、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第２電流Ｉ０が流れることにより、比較電圧Ｖ２を生成するトランジスタ６１１と、比較電圧Ｖ２と参照電圧Ｖ１とを比較し比較結果を出力信号Ｖｏｕｔとして出力する電圧比較部６１９と、を備える。 （もっと読む）

【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】半導体装置の入出力クロックスキューを抑制する。
【解決手段】Ｉ／Ｏ電圧電源で駆動される第１のバッファ１及び第２のバッファ８と、Ｉ／Ｏ電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部５と、第１のバッファ１を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第２のバッファへ出力するエコークロック生成部７と、電圧判定信号と位相の調整量との関係を選択するモード情報を記憶する記憶部６と、を有し、エコークロック生成部７は、電圧判定信号とモード情報とに基づいて出力クロック信号の位相の調整量を決定する。 （もっと読む）

【課題】本発明は、モジュール、パッケージ、回路の何れかの間で引き渡される複数の信号に、これらの信号の引き渡しに供される伝搬路の遅延時間の差やその遅延時間の偏差に適した形態でタイミングの調整を施すタイミング調整回路に関し、伝搬路の配置、経路および特性と、環境条件および経年とに対して柔軟に適応可能とすることを目的とする。
【解決手段】第一の伝搬路を介して与えられるパルス信号に順次遅延を与え、複数Nの遅延信号を生成する遅延手段と、前記第一の伝搬路と異なる第二の伝搬路を介して与えられる信号に同期して前記複数Nの遅延信号の瞬時値をラッチングし、前記複数Nの遅延信号の瞬時値の時系列上における前縁または後縁を識別する変化点識別手段と、前記複数Nの遅延信号の内、前記前縁もしくは後縁または前記前縁もしくは後縁に最も近い時点に前記時系列上で対応する遅延信号を選択する選択手段とを備える。 （もっと読む）

【課題】多相シリアルデータを多相クロックでサンプリングするオーバーサンプリング回路において、遅延量制御動作に伴う消費電流を低減する。
【解決手段】シリアルデータSDATAは、データ遅延部１０２により多相シリアルデータsdata0〜sdata3とされ、オーバーサンプリング部１０３において、多相クロックck0〜ck3により、オーバーサンプリングされる。データ遅延部１０２のデータ遅延素子１０７の遅延時間は、キャリブレーションデータ発生部１０１で生成されたデータのオーバーサンプリング出力の位相差をオーバーサンプリング位相検出部１０５により検出し、その位相差が所望の値となるように、遅延量制御デジタル信号dd_cntを調整する。遅延量制御デジタル信号dd_cntをデジタルアナログ変換部１０６によりアナログの遅延量発生信号d_cntに変換し、データ遅延素子１０７に供給する。 （もっと読む）

【課題】簡易な構成で時間制御を制御することができる可変遅延デバイス、デバイス調整方法、及びポジトロン放出断層撮影システムを提供する。
【解決手段】可変遅延デバイス２４０は、飛行時間ガンマ線検出システムの光センサ１４０に接続され、複数の導電性ピン２１０、２１５が搭載された基板２０５を含む。複数の導電性ピンのうちの第１に接続している第１の端子、及び複数の導電性ピンのうちの第２に接続している第２の端子もまた、基板２０５に搭載されている。ジャンパ２２０は、基板２０５に対して所定の距離で複数の導電性ピンを電気的に接続し、可変遅延デバイス２４０の時間遅延は、複数の導電性ピン２１０、２１５とジャンパ２２０とによって形成される第１及び第２の端子間の電気経路に基づいて決定される。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】擬似ロックを防止するための論理回路の回路規模を低減する。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。 （もっと読む）

【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置は、外部クロック信号に基づいて生成される内部クロック信号ＬＣＬＫＯＥＦＴと、外部から供給されるリードコマンドに応じて生成される内部リードコマンドＭＤＲＤＴとを受け、内部リードコマンドＤＲＣを生成するレイテンシカウンタ５５を備え、レイテンシカウンタ５５は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する遅延回路部２００を有し、遅延回路部２００は、外部電圧ＶＤＤで動作する遅延素子と、内部電圧ＶＰＥＲＩで動作する遅延素子とを含む。 （もっと読む）

【課題】電源電圧が変わっても一定の遅延時間を有する遅延回路を提供する。
【解決手段】遅延回路１０では、第１、第２チャネルの第１、第２絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎ、Ｎ１１〜Ｎ１ｎのゲート電極同士および第１電極同士が接続された相補型電界効果トランジスタは、ゲート電極に入力される入力信号Ｖｉｎを反転した出力信号Ｖｏｕｔを出力する。第１チャネルの第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎは第１電源電圧Ｖｃｃが印加される第１電源端子１６と第１絶縁ゲート電界効果トランジスタＰ１１〜Ｐ１ｎの第２電極との間に接続され、第１電源電圧Ｖｃｃをゲート電極に入力される第１制御信号Ｖｃに応じて定まる出力電圧Ｖｃｃｏｕｔに変換して出力する。第１制御信号生成回路１３は、第１電源電圧Ｖｃｃに応じて第１制御信号Ｖｃを生成し第３絶縁ゲート電界効果トランジスタＰ２１〜Ｐ２ｎのゲート電極に出力する。 （もっと読む）

【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 （もっと読む）

【課題】アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させる。
【解決手段】入力ノード１１０ａと出力ノード１１０ｂとの間に直列接続された複数のワンショットパルス生成回路２０１〜２０ｎを備える。ワンショットパルス生成回路２０１〜２０ｎのそれぞれは、入力されたクロック信号の一方のエッジに応答して、ワンショットパルスを生成する。ワンショットパルスのパルス幅は、カウント値ＲＣＮＴに基づいて可変である。これにより、カウント値ＲＣＮＴを変化させることによって、ディレイライン１１０の遅延量を広範囲且つ高精度に変化させることが可能となる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。 （もっと読む）

【課題】クロック信号にジッタ成分が重畳している場合であってもＤＬＬ回路を正しくロックさせる。
【解決手段】カウンタ部１０２のカウント値に応じてクロック信号ＬＣＬＫを生成するディレイライン１０１と、クロック信号ＬＣＬＫを反転させるか否かを制御する反転制御部１０３とを備える。カウンタ部１０２のカウント値を第１の初期値にリセットした後、反転制御部１０３はクロック信号ＬＣＬＫを反転させ又は反転させることなく出力する。次に、カウンタ部１０２のカウント値を第２の初期値にリセットする。本発明によれば、ジッタなどの影響によってクロック信号ＬＣＬＫを誤って反転させ、或いは誤って反転させなかった場合であっても、ダウンカウント（またはアップカウント）が多数回連続することがなくなる。これにより、第１及び第２の初期値としてオフセットした値を用いることが可能となる。 （もっと読む）

【課題】出力クロック信号を生成して出力するまでに要する時間を短縮させる。
【解決手段】半導体装置は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、第１のクロック信号のフォールエッジ及び第２のクロック信号のフォールエッジを合成して第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、第３のクロック信号のライズエッジを受けてライズ／フォールエッジの内の一方の位相を、第４のクロック信号のフォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。 （もっと読む）

【課題】遅延時間の精度を向上するとともに、回路面積の小型化を図る。
【解決手段】入力端子ＩＮを介して入力される入力信号に応じてオンオフするトランジスタ１０と、トランジスタ１０と電源端子ＶＢの間に配置された抵抗２０と、トランジスタ１０と抵抗２０の接続点の電位がハイレベルになるとオフするトランジスタ１１と、トランジスタ１１と接地端子ＶＳＳ間に配置された抵抗２１と、トランジスタ１０と抵抗２０の接続点の電圧を出力する出力端子ＯＵＴと、トランジスタ１１と抵抗２１の接続点にアノードが接続され、トランジスタ１０と抵抗２０の接続点にカソードが接続されたダイオード３０と、を備えた。 （もっと読む）

【課題】 相変化物質に基づくプログラマブル抵抗を用いた遅延発生器を提供する。
【解決手段】 本発明は、カルコゲナイドに基づく相変化物質で作られる少なくとも１つのプログラマブル抵抗Ｒ_ＰＣＭ（１１）を含み、前記抵抗Ｒ_ＰＣＭが、遅延を発生させるために、抵抗Ｒ_ＰＣＭの抵抗値が所定の初期値Ｒ_０に等しく、そしてカルコゲナイドが非晶相であるようなやり方で初期化され、比較器（１３、１６、１９）が、時間の経過に対して安定な基準電気量を、プログラマブル抵抗Ｒ_ＰＣＭ（１１）の抵抗値を表わす可変電気量と比較し、比較器が特異信号ｓを発生させ、前記特異性が、その２つの電気量の間の差が符号を変えるときに生成される、遅延発生器に関する。 （もっと読む）

【課題】 遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成する。
【解決手段】 遅延回路は、直列に接続された複数の遅延段、検出回路および調整回路を有する。各遅延段は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む。検出回路は、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。調整回路は、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする。 （もっと読む）

【課題】遅延ロックループにおいて誤ロックが生じた場合、そこから抜け出すために使用される誤ロック防止回路、防止方法及びそれを利用した遅延ロックループを提供する。
【解決手段】誤ロック防止回路はハーモニックロックを検出する検出器とスタックロックを検出する検出器とで構成される。ハーモニックロック検出器は前記遅延クロックを本発明の特徴的な方法でサンプリングする複数個のフリップフロップ及び論理部で構成される。ハーモニックロック検出器では基準クロックと基準クロックから遅延された複数個の遅延クロックの立ち上がりエッジを比較してこれらの立ち上がりエッジが基準クロックの１周期から離れた場合を検出する。スタックロック検出器は位相検出器の出力信号と前記遅延クロックのうち１つを利用した論理回路であり、論理演算の結果で位相検出器をリセットさせる。 （もっと読む）

【課題】 遅延時間の制御信号に対する線形性の高い可変遅延回路を提供する。
【解決手段】 遅延制御回路１００は、インバータＩＮＶ１およびＩＮＶ３に与える電源電圧ＶＤＤ１−ＶＳＳ１の大きさを一定値ＶＢに保ち、かつ、インバータＩＮＶ２およびＩＮＶ４に与える電源電圧ＶＤＤ２−ＶＳＳ２の大きさを同じ一定値ＶＢに保った状態で、前者の電源電圧ＶＤＤ１およびＶＳＳ１の各電位に対して後者の電源電圧ＶＤＤ２およびＶＳＳ２の各電位を所望のシフト量ΔＶだけ負方向にシフトさせる。この結果、シフト量ΔＶとほぼ同じシフト量だけ、インバータＩＮＶ１およびＩＮＶ３の論理閾値に対して、インバータＩＮＶ２およびＩＮＶ４の論理閾値が負方向にシフトされる。そして、インバータＩＮＶ１〜ＩＮＶ４からなる遅延回路の遅延時間に論理閾値のシフト量に比例した変化が発生する。 （もっと読む）