遅延回路
【課題】遅延時間の精度を向上するとともに、回路面積の小型化を図る。
【解決手段】入力端子ＩＮを介して入力される入力信号に応じてオンオフするトランジスタ１０と、トランジスタ１０と電源端子ＶＢの間に配置された抵抗２０と、トランジスタ１０と抵抗２０の接続点の電位がハイレベルになるとオフするトランジスタ１１と、トランジスタ１１と接地端子ＶＳＳ間に配置された抵抗２１と、トランジスタ１０と抵抗２０の接続点の電圧を出力する出力端子ＯＵＴと、トランジスタ１１と抵抗２１の接続点にアノードが接続され、トランジスタ１０と抵抗２０の接続点にカソードが接続されたダイオード３０と、を備えた。
【解決手段】入力端子ＩＮを介して入力される入力信号に応じてオンオフするトランジスタ１０と、トランジスタ１０と電源端子ＶＢの間に配置された抵抗２０と、トランジスタ１０と抵抗２０の接続点の電位がハイレベルになるとオフするトランジスタ１１と、トランジスタ１１と接地端子ＶＳＳ間に配置された抵抗２１と、トランジスタ１０と抵抗２０の接続点の電圧を出力する出力端子ＯＵＴと、トランジスタ１１と抵抗２１の接続点にアノードが接続され、トランジスタ１０と抵抗２０の接続点にカソードが接続されたダイオード３０と、を備えた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路に関するものである。
【背景技術】
【０００２】
従来、遅延信号を生成する遅延回路として、複数のインバータを多段に接続したリングオシレータがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１２８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載されたような装置は、温度特性のよる遅延時間の変動や、遅延時間のばらつきが大きいという問題があった。また、部品点数が多く、比較的回路面積が大きくなってしまうという問題もあった。
【０００５】
本発明は上記問題に鑑みたもので、遅延時間の精度を向上するとともに、回路面積の小型化を図ることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明は、入力端子（ＩＮ）を介して入力される入力信号に応じてオンオフする第１のトランジスタ（１０）と、第１のトランジスタ（１０）と電源端子（ＶＢ）の間に配置された第１の抵抗（２０）と、第１のトランジスタ（１０）と第１の抵抗（２０）の接続点に制御端子が接続され、当該制御端子の電位がハイレベルになるとオフする第２のトランジスタ（１１）と、第２のトランジスタ（１１）と接地端子（ＶＳＳ）間に配置された第２の抵抗（２１）と、第１のトランジスタ（１０）と第１の抵抗（２０）の接続点の電圧を出力する出力端子（ＯＵＴ）と、第２のトランジスタ（１１）と第２の抵抗（２１）の接続点にアノードが接続され、第１のトランジスタ（１０）と第１の抵抗（２０）の接続点にカソードが接続されたダイオード（３０）と、を備えたことを特徴としている。
【０００７】
このような構成によれば、入力端子（ＩＮ）を介して入力される入力信号に応じて第１のトランジスタ（１０）がオンからオフになると、ダイオード（３０）が逆バイアスとなり、第１の抵抗（２０）からダイオード（３０）を介して第２の抵抗（２１）へ、ダイオード（３０）の逆回復時間分、電流が流れた後、第２のトランジスタ（１１）の制御端子の電位が上昇して第２のトランジスタ（１１）がオフ状態となり、出力端子の電圧がローレベルに変化する。ダイオード（３０）の逆回復時間は、ばらつきが少なく、温度変動による影響も少ないので、精度のよい遅延回路を構成することができる。また、リングオシレータと比較して、少ない部品点数で遅延回路を構成することができるので、回路の小型化を図ることもできる。
【０００８】
また、請求項２に記載の発明は、電源端子（ＶＢ）と第２のトランジスタ（１１）の間に定電流源（５０）を備えたことを特徴としている。
【０００９】
このような構成によれば、電源端子（ＶＢ）の電位が変動しても、電源端子（ＶＢ）とトランジスタ（１１）の間に設けられた定電流源（５０）によりダイオード（３０）に流れる順方向電流の電流値は一定となり、ダイオード（３０）が順方向バイアスから逆方向バイアスに切り替わったときのダイオード（３０）の逆回復時間も安定する。すなわち、電源端子（ＶＢ）の電位の変動による遅延時間への影響を低減することができる。
【００１０】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る遅延回路の構成を示す図である。
【図２】本発明の第１実施形態に係る遅延回路の作動について説明するための図である。
【図３】入力波形と出力波形について説明するための図である。
【図４】本発明の第２実施形態に係る遅延回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
（第１実施形態）
本発明の第１実施形態に係る遅延回路の構成を図１に示す。本遅延回路は、Ｎチャネル形ＭＯＳトランジスタ１０、Ｐチャネル形ＭＯＳトランジスタ１１、抵抗２０〜２２、ＰＮダイオード３０を備えている。
【００１３】
Ｎチャネル形ＭＯＳトランジスタ（第１のトランジスタに相当する）１０のゲート端子（制御端子）には入力端子ＩＮが接続されている。入力端子ＩＮへの入力電圧がハイレベルになるとトランジスタ１０はオン状態になり、入力端子ＩＮへの入力電圧がローレベルになるとトランジスタ１０はオフ状態になる。
【００１４】
Ｐチャネル形ＭＯＳトランジスタ（第２のトランジスタに相当する）１１のゲート端子（制御端子）にはトランジスタ１０と抵抗２０の接続点が接続されている。トランジスタ１０と抵抗２０の接続点の電位がローレベルになるとトランジスタ１１はオン状態となり、トランジスタ１０と抵抗２０の接続点の電位がハイレベルになるとトランジスタ１１はオフ状態になる。
【００１５】
トランジスタ１０と電源端子ＶＢの間には抵抗（第１の抵抗に相当する）２０が配置され、トランジスタ１０と接地端子ＶＳＳ間には抵抗２２が配置され、トランジスタ１１と接地端子ＶＳＳ間には抵抗（第２の抵抗に相当する）２１が配置されている。
【００１６】
トランジスタ１０と抵抗２０の接続点には、出力端子ＯＵＴが接続されており、この出力端子ＯＵＴからトランジスタ１０と抵抗２０の接続点の電圧が出力される。
【００１７】
ダイオード３０のアノードは、トランジスタ１１と抵抗２１の接続点に接続され、ダイオード３０のカソードは、トランジスタ１０と抵抗２０の接続点に接続されている。
【００１８】
ところで、ダイオード３０は、順バイアスが与えられているオン状態から急にバイアス方向（極性）が変化して逆バイアスが与えられると、ＰＮそれぞれの半導体に蓄積されたキャリアによって一瞬逆方向に電流が流れる逆回復特性を有している。この逆方向に流れる電流が止まるまでの時間を逆回復時間（リカバリ時間）とよばれる。
【００１９】
本遅延回路は、ダイオード３０を順方向バイアスから逆方向バイアスに切り替えたときに発生するダイオードの逆回復特性を利用して、入力信号を遅延させた出力信号を生成する。
【００２０】
次に、本遅延回路の作動について説明する。ここでは、入力端子ＩＮへの入力電圧がハイレベルとなっており、トランジスタ１０はオン状態となっているものとする。このとき、トランジスタ１１のゲート端子の電圧はローレベルとなるため、トランジスタ１１もオン状態となっており、出力端子ＯＵＴの電圧はハイレベルとなっている。
【００２１】
この状態では、図２（ａ）中の矢印Ａに示すように、抵抗２０から抵抗２２を介してトランジスタ１０に電流が流れるとともに、抵抗１１からトランジスタ２１に電流が流れ、更に、ダイオード３０にも順方向電流が流れる。
【００２２】
ここで、入力端子ＩＮへの入力電圧がハイレベルからローレベルに切り替わり、トランジスタ１０がオフ状態になると、ダイオード３０は逆バイアスとなる。このように、ダイオード３０が逆バイアスとなると、アノード−カソード間のインピーダンスが低インピーダンス状態となり、図２（ｂ）中の矢印Ｂに示すように、ダイオード３０の逆回復時間分、抵抗３０からダイオード３０を介して抵抗２１へ電流が流れる。なお、このダイオード３０の逆回復時間は、温度変動による影響が少なく、ばらつきも少ない。
【００２３】
そして、逆回復時間分、ダイオード３０に逆方向電流が流れると、トランジスタ１１のゲート端子の電位は上昇してトランジスタ１１はオフ状態となり、出力端子の電圧はハイレベルからローレベルに変化する。
【００２４】
図３に、本遅延回路の入力波形と出力波形の関係を示す。この図に示すように、入力端子ＩＮの電圧がハイレベルからローレベルに変化してから、ダイオード３０のリカバリ時間（逆回復時間）が経過すると、出力端子ＯＵＴの電圧がハイレベルからローレベルに切り替わる。本実施形態では、ダイオード３０として、比較的逆回復時間の長い高耐圧のＰＮダイオードが用いられている。具体的には、ダイオード３０のリカバリ時間（逆回復時間）は、数マイクロ秒程度となっているのに対し、ダイオード３０のリカバリ時間（逆回復時間）が経過してからトランジスタ１１のゲート端子の電位が上昇してトランジスタ１１がオフ状態となるまでの期間は、数ナノ秒程度である。したがって、本遅延回路の遅延時間は、ダイオード３０の逆回復時間とほぼ等しくなる。
【００２５】
上記した構成によれば、入力端子ＩＮを介して入力される入力信号に応じてオンオフするトランジスタ１０と、トランジスタ１０と電源端子ＶＢの間に配置された抵抗２０と、トランジスタ１０と抵抗２０の接続点にゲート端子が接続され、当該ゲート端子の電位がハイレベルになるとオフするトランジスタ１１と、トランジスタ１１と接地端子ＶＳＳ間に配置された抵抗２１と、トランジスタ１０と抵抗２０の接続点の電圧を出力する出力端子ＯＵＴと、トランジスタ１１と抵抗２１の接続点にアノードが接続され、トランジスタ１０と抵抗２０の接続点にカソードが接続されたダイオード３０と、を備えたので、入力端子ＩＮを介して入力される入力信号に応じてトランジスタ１２がオンからオフになると、ダイオード３０が逆バイアスとなり、抵抗２０からダイオード３０を介して抵抗２１へ、ダイオード３０の逆回復時間分、電流が流れた後、トランジスタ１１のゲート端子の電位が上昇してトランジスタ１１がオフ状態となり、出力端子の電圧がローレベルに変化する。ダイオード３０の逆回復時間は、ばらつきが少なく、温度変動による影響も少ないので、精度のよい遅延回路を構成することができる。また、リングオシレータと比較して、少ない部品点数で遅延回路を構成することができるので、回路の小型化を図ることもできる。
【００２６】
（第２実施形態）
本発明の第２実施形態に係る遅延回路の構成を図４に示す。本実施形態に係る遅延回路は、図１に示したものと比較して、新たに定電流源５０およびコンデンサ４０、４１を備えた点が異なる。なお、上記実施形態と同一部分については説明を省略し、以下、異なる部分を中心に説明する。
【００２７】
定電流源５０は、電源端子ＶＢとトランジスタ１１の間に設けられている。電源端子ＶＢの電位が変動しても、定電流源５０によりダイオード３０に流れる順方向電流の電流値は一定となり、ダイオード３０が順方向バイアスから逆方向バイアスに切り替わったときのダイオード３０の逆回復時間も安定する。このように、電源端子ＶＢとトランジスタ１１の間に定電流源５０を設けることにより、電源端子ＶＢの電位の変動による遅延時間への影響が低減されるようになっている。
【００２８】
また、コンデンサ４０は、トランジスタ１０のゲート端子とエミッタ端子間に配置されている。このように、トランジスタ１０のゲート端子とエミッタ端子間にコンデンサ４０を設けることにより、トランジスタ１０のゲート端子に印加される入力電圧の立ち上がり波形および立ち下がり波形が鈍る。ただし、トランジスタ１０のゲート端子に印加される入力電圧の波形が鈍るとダイオード３０の逆回復時間は長くなる。本実施形態では、トランジスタ１０のゲート端子とエミッタ端子間にコンデンサ４０を設けることにより、本遅延回路の遅延時間が短くなるようにしている。
【００２９】
また、コンデンサ４１は、トランジスタ１０のドレイン端子とソース端子間に配置されている。ダイオード３０が順方向バイアスから逆方向バイアスに切り替わったとき、ダイオード３０の逆方向に、ダイオード３０のＰＮそれぞれの半導体に蓄積されたキャリアとともにコンデンサ４１に蓄積された電荷が流れる。このように、トランジスタ１０のドレイン端子とソース端子間にコンデンサ４１を設けることにより本遅延回路の遅延時間が長くなるようにしている。
【００３０】
（その他の実施形態）
上記第１、第２実施形態では、ＭＯＳトランジスタを用いてトランジスタ１０およびトランジスタ１１を構成したが、例えば、バイポーラトランジスタを用いてトランジスタ１０およびトランジスタ１１を構成するようにしてもよい。
【００３１】
また、上記第１、第２実施形態では、１つのダイオード３０を備えた構成を示したが、複数のダイオードを直列に接続し、あるいは、複数のダイオードを並列に接続するように構成してもよい。また、複数のダイオードを直列に接続したものを複数用意して、これらを並列に接続するように構成してもよい。
【００３２】
また、上記第１、第２実施形態では、高耐圧のＰＮダイオード３０を用いた構成を示したが、高耐圧のＰＮダイオードに限定されるものではなく、例えば、ツェナーダイオード、ショットキーバリアダイオード等を用いてもよい。なお、ショットキーバリアダイオードは、比較的逆回復時間が短いため、遅延時間の少ない遅延回路に適している。なお、ダイオード３０の構成やダイオード３０の種類に応じて、遅延時間を広範囲（数ナノ秒〜数ミリ秒程度）で調整することが可能である。
【００３３】
また、上記第２実施形態では、コンデンサ４０を、トランジスタ１０のゲート端子とエミッタ端子間に配置して、トランジスタ１０のゲート電圧の波形を鈍らせることで、遅延時間を調整するようにしたが、例えば、スイッチング素子を用いてトランジスタ１０のゲート端子と設置端子間を短絡するように構成しても良い。
【００３４】
また、例えば、抵抗２０、２１の抵抗値を調整して、ダイオード３０の逆方向電流を制限することで、遅延時間を変更することも可能である。例えば、制御信号に応じて複数の抵抗の合成抵抗を変更するようにして、抵抗２０の抵抗値あるいは抵抗２１の抵抗値を調整するように構成すればよい。
【符号の説明】
【００３５】
１０ Ｎチャネル形ＭＯＳトランジスタ
１１ Ｐチャネル形ＭＯＳトランジスタ
２０〜２２ 抵抗
３０ ダイオード
【技術分野】
【０００１】
本発明は、遅延回路に関するものである。
【背景技術】
【０００２】
従来、遅延信号を生成する遅延回路として、複数のインバータを多段に接続したリングオシレータがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１２８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載されたような装置は、温度特性のよる遅延時間の変動や、遅延時間のばらつきが大きいという問題があった。また、部品点数が多く、比較的回路面積が大きくなってしまうという問題もあった。
【０００５】
本発明は上記問題に鑑みたもので、遅延時間の精度を向上するとともに、回路面積の小型化を図ることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明は、入力端子（ＩＮ）を介して入力される入力信号に応じてオンオフする第１のトランジスタ（１０）と、第１のトランジスタ（１０）と電源端子（ＶＢ）の間に配置された第１の抵抗（２０）と、第１のトランジスタ（１０）と第１の抵抗（２０）の接続点に制御端子が接続され、当該制御端子の電位がハイレベルになるとオフする第２のトランジスタ（１１）と、第２のトランジスタ（１１）と接地端子（ＶＳＳ）間に配置された第２の抵抗（２１）と、第１のトランジスタ（１０）と第１の抵抗（２０）の接続点の電圧を出力する出力端子（ＯＵＴ）と、第２のトランジスタ（１１）と第２の抵抗（２１）の接続点にアノードが接続され、第１のトランジスタ（１０）と第１の抵抗（２０）の接続点にカソードが接続されたダイオード（３０）と、を備えたことを特徴としている。
【０００７】
このような構成によれば、入力端子（ＩＮ）を介して入力される入力信号に応じて第１のトランジスタ（１０）がオンからオフになると、ダイオード（３０）が逆バイアスとなり、第１の抵抗（２０）からダイオード（３０）を介して第２の抵抗（２１）へ、ダイオード（３０）の逆回復時間分、電流が流れた後、第２のトランジスタ（１１）の制御端子の電位が上昇して第２のトランジスタ（１１）がオフ状態となり、出力端子の電圧がローレベルに変化する。ダイオード（３０）の逆回復時間は、ばらつきが少なく、温度変動による影響も少ないので、精度のよい遅延回路を構成することができる。また、リングオシレータと比較して、少ない部品点数で遅延回路を構成することができるので、回路の小型化を図ることもできる。
【０００８】
また、請求項２に記載の発明は、電源端子（ＶＢ）と第２のトランジスタ（１１）の間に定電流源（５０）を備えたことを特徴としている。
【０００９】
このような構成によれば、電源端子（ＶＢ）の電位が変動しても、電源端子（ＶＢ）とトランジスタ（１１）の間に設けられた定電流源（５０）によりダイオード（３０）に流れる順方向電流の電流値は一定となり、ダイオード（３０）が順方向バイアスから逆方向バイアスに切り替わったときのダイオード（３０）の逆回復時間も安定する。すなわち、電源端子（ＶＢ）の電位の変動による遅延時間への影響を低減することができる。
【００１０】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る遅延回路の構成を示す図である。
【図２】本発明の第１実施形態に係る遅延回路の作動について説明するための図である。
【図３】入力波形と出力波形について説明するための図である。
【図４】本発明の第２実施形態に係る遅延回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
（第１実施形態）
本発明の第１実施形態に係る遅延回路の構成を図１に示す。本遅延回路は、Ｎチャネル形ＭＯＳトランジスタ１０、Ｐチャネル形ＭＯＳトランジスタ１１、抵抗２０〜２２、ＰＮダイオード３０を備えている。
【００１３】
Ｎチャネル形ＭＯＳトランジスタ（第１のトランジスタに相当する）１０のゲート端子（制御端子）には入力端子ＩＮが接続されている。入力端子ＩＮへの入力電圧がハイレベルになるとトランジスタ１０はオン状態になり、入力端子ＩＮへの入力電圧がローレベルになるとトランジスタ１０はオフ状態になる。
【００１４】
Ｐチャネル形ＭＯＳトランジスタ（第２のトランジスタに相当する）１１のゲート端子（制御端子）にはトランジスタ１０と抵抗２０の接続点が接続されている。トランジスタ１０と抵抗２０の接続点の電位がローレベルになるとトランジスタ１１はオン状態となり、トランジスタ１０と抵抗２０の接続点の電位がハイレベルになるとトランジスタ１１はオフ状態になる。
【００１５】
トランジスタ１０と電源端子ＶＢの間には抵抗（第１の抵抗に相当する）２０が配置され、トランジスタ１０と接地端子ＶＳＳ間には抵抗２２が配置され、トランジスタ１１と接地端子ＶＳＳ間には抵抗（第２の抵抗に相当する）２１が配置されている。
【００１６】
トランジスタ１０と抵抗２０の接続点には、出力端子ＯＵＴが接続されており、この出力端子ＯＵＴからトランジスタ１０と抵抗２０の接続点の電圧が出力される。
【００１７】
ダイオード３０のアノードは、トランジスタ１１と抵抗２１の接続点に接続され、ダイオード３０のカソードは、トランジスタ１０と抵抗２０の接続点に接続されている。
【００１８】
ところで、ダイオード３０は、順バイアスが与えられているオン状態から急にバイアス方向（極性）が変化して逆バイアスが与えられると、ＰＮそれぞれの半導体に蓄積されたキャリアによって一瞬逆方向に電流が流れる逆回復特性を有している。この逆方向に流れる電流が止まるまでの時間を逆回復時間（リカバリ時間）とよばれる。
【００１９】
本遅延回路は、ダイオード３０を順方向バイアスから逆方向バイアスに切り替えたときに発生するダイオードの逆回復特性を利用して、入力信号を遅延させた出力信号を生成する。
【００２０】
次に、本遅延回路の作動について説明する。ここでは、入力端子ＩＮへの入力電圧がハイレベルとなっており、トランジスタ１０はオン状態となっているものとする。このとき、トランジスタ１１のゲート端子の電圧はローレベルとなるため、トランジスタ１１もオン状態となっており、出力端子ＯＵＴの電圧はハイレベルとなっている。
【００２１】
この状態では、図２（ａ）中の矢印Ａに示すように、抵抗２０から抵抗２２を介してトランジスタ１０に電流が流れるとともに、抵抗１１からトランジスタ２１に電流が流れ、更に、ダイオード３０にも順方向電流が流れる。
【００２２】
ここで、入力端子ＩＮへの入力電圧がハイレベルからローレベルに切り替わり、トランジスタ１０がオフ状態になると、ダイオード３０は逆バイアスとなる。このように、ダイオード３０が逆バイアスとなると、アノード−カソード間のインピーダンスが低インピーダンス状態となり、図２（ｂ）中の矢印Ｂに示すように、ダイオード３０の逆回復時間分、抵抗３０からダイオード３０を介して抵抗２１へ電流が流れる。なお、このダイオード３０の逆回復時間は、温度変動による影響が少なく、ばらつきも少ない。
【００２３】
そして、逆回復時間分、ダイオード３０に逆方向電流が流れると、トランジスタ１１のゲート端子の電位は上昇してトランジスタ１１はオフ状態となり、出力端子の電圧はハイレベルからローレベルに変化する。
【００２４】
図３に、本遅延回路の入力波形と出力波形の関係を示す。この図に示すように、入力端子ＩＮの電圧がハイレベルからローレベルに変化してから、ダイオード３０のリカバリ時間（逆回復時間）が経過すると、出力端子ＯＵＴの電圧がハイレベルからローレベルに切り替わる。本実施形態では、ダイオード３０として、比較的逆回復時間の長い高耐圧のＰＮダイオードが用いられている。具体的には、ダイオード３０のリカバリ時間（逆回復時間）は、数マイクロ秒程度となっているのに対し、ダイオード３０のリカバリ時間（逆回復時間）が経過してからトランジスタ１１のゲート端子の電位が上昇してトランジスタ１１がオフ状態となるまでの期間は、数ナノ秒程度である。したがって、本遅延回路の遅延時間は、ダイオード３０の逆回復時間とほぼ等しくなる。
【００２５】
上記した構成によれば、入力端子ＩＮを介して入力される入力信号に応じてオンオフするトランジスタ１０と、トランジスタ１０と電源端子ＶＢの間に配置された抵抗２０と、トランジスタ１０と抵抗２０の接続点にゲート端子が接続され、当該ゲート端子の電位がハイレベルになるとオフするトランジスタ１１と、トランジスタ１１と接地端子ＶＳＳ間に配置された抵抗２１と、トランジスタ１０と抵抗２０の接続点の電圧を出力する出力端子ＯＵＴと、トランジスタ１１と抵抗２１の接続点にアノードが接続され、トランジスタ１０と抵抗２０の接続点にカソードが接続されたダイオード３０と、を備えたので、入力端子ＩＮを介して入力される入力信号に応じてトランジスタ１２がオンからオフになると、ダイオード３０が逆バイアスとなり、抵抗２０からダイオード３０を介して抵抗２１へ、ダイオード３０の逆回復時間分、電流が流れた後、トランジスタ１１のゲート端子の電位が上昇してトランジスタ１１がオフ状態となり、出力端子の電圧がローレベルに変化する。ダイオード３０の逆回復時間は、ばらつきが少なく、温度変動による影響も少ないので、精度のよい遅延回路を構成することができる。また、リングオシレータと比較して、少ない部品点数で遅延回路を構成することができるので、回路の小型化を図ることもできる。
【００２６】
（第２実施形態）
本発明の第２実施形態に係る遅延回路の構成を図４に示す。本実施形態に係る遅延回路は、図１に示したものと比較して、新たに定電流源５０およびコンデンサ４０、４１を備えた点が異なる。なお、上記実施形態と同一部分については説明を省略し、以下、異なる部分を中心に説明する。
【００２７】
定電流源５０は、電源端子ＶＢとトランジスタ１１の間に設けられている。電源端子ＶＢの電位が変動しても、定電流源５０によりダイオード３０に流れる順方向電流の電流値は一定となり、ダイオード３０が順方向バイアスから逆方向バイアスに切り替わったときのダイオード３０の逆回復時間も安定する。このように、電源端子ＶＢとトランジスタ１１の間に定電流源５０を設けることにより、電源端子ＶＢの電位の変動による遅延時間への影響が低減されるようになっている。
【００２８】
また、コンデンサ４０は、トランジスタ１０のゲート端子とエミッタ端子間に配置されている。このように、トランジスタ１０のゲート端子とエミッタ端子間にコンデンサ４０を設けることにより、トランジスタ１０のゲート端子に印加される入力電圧の立ち上がり波形および立ち下がり波形が鈍る。ただし、トランジスタ１０のゲート端子に印加される入力電圧の波形が鈍るとダイオード３０の逆回復時間は長くなる。本実施形態では、トランジスタ１０のゲート端子とエミッタ端子間にコンデンサ４０を設けることにより、本遅延回路の遅延時間が短くなるようにしている。
【００２９】
また、コンデンサ４１は、トランジスタ１０のドレイン端子とソース端子間に配置されている。ダイオード３０が順方向バイアスから逆方向バイアスに切り替わったとき、ダイオード３０の逆方向に、ダイオード３０のＰＮそれぞれの半導体に蓄積されたキャリアとともにコンデンサ４１に蓄積された電荷が流れる。このように、トランジスタ１０のドレイン端子とソース端子間にコンデンサ４１を設けることにより本遅延回路の遅延時間が長くなるようにしている。
【００３０】
（その他の実施形態）
上記第１、第２実施形態では、ＭＯＳトランジスタを用いてトランジスタ１０およびトランジスタ１１を構成したが、例えば、バイポーラトランジスタを用いてトランジスタ１０およびトランジスタ１１を構成するようにしてもよい。
【００３１】
また、上記第１、第２実施形態では、１つのダイオード３０を備えた構成を示したが、複数のダイオードを直列に接続し、あるいは、複数のダイオードを並列に接続するように構成してもよい。また、複数のダイオードを直列に接続したものを複数用意して、これらを並列に接続するように構成してもよい。
【００３２】
また、上記第１、第２実施形態では、高耐圧のＰＮダイオード３０を用いた構成を示したが、高耐圧のＰＮダイオードに限定されるものではなく、例えば、ツェナーダイオード、ショットキーバリアダイオード等を用いてもよい。なお、ショットキーバリアダイオードは、比較的逆回復時間が短いため、遅延時間の少ない遅延回路に適している。なお、ダイオード３０の構成やダイオード３０の種類に応じて、遅延時間を広範囲（数ナノ秒〜数ミリ秒程度）で調整することが可能である。
【００３３】
また、上記第２実施形態では、コンデンサ４０を、トランジスタ１０のゲート端子とエミッタ端子間に配置して、トランジスタ１０のゲート電圧の波形を鈍らせることで、遅延時間を調整するようにしたが、例えば、スイッチング素子を用いてトランジスタ１０のゲート端子と設置端子間を短絡するように構成しても良い。
【００３４】
また、例えば、抵抗２０、２１の抵抗値を調整して、ダイオード３０の逆方向電流を制限することで、遅延時間を変更することも可能である。例えば、制御信号に応じて複数の抵抗の合成抵抗を変更するようにして、抵抗２０の抵抗値あるいは抵抗２１の抵抗値を調整するように構成すればよい。
【符号の説明】
【００３５】
１０ Ｎチャネル形ＭＯＳトランジスタ
１１ Ｐチャネル形ＭＯＳトランジスタ
２０〜２２ 抵抗
３０ ダイオード
【特許請求の範囲】
【請求項１】
入力端子（ＩＮ）を介して入力される入力信号に応じてオンオフする第１のトランジスタ（１０）と、
前記第１のトランジスタ（１０）と電源端子（ＶＢ）の間に配置された第１の抵抗（２０）と、
前記第１のトランジスタ（１０）と前記第１の抵抗（２０）の接続点に制御端子が接続され、当該制御端子の電位がハイレベルになるとオフする第２のトランジスタ（１１）と、
前記第２のトランジスタ（１１）と接地端子（ＶＳＳ）間に配置された第２の抵抗（２１）と、
前記第１のトランジスタ（１０）と前記第１の抵抗（２０）の接続点の電圧を出力する出力端子（ＯＵＴ）と、
前記第２のトランジスタ（１１）と前記第２の抵抗（２１）の接続点にアノードが接続され、前記第１のトランジスタ（１０）と前記第１の抵抗（２０）の接続点にカソードが接続されたダイオード（３０）と、を備えたことを特徴とする遅延回路。
【請求項２】
前記電源端子（ＶＢ）と前記第２のトランジスタ（１１）の間に定電流源（５０）を備えたことを特徴とする請求項１に記載の遅延回路。
【請求項１】
入力端子（ＩＮ）を介して入力される入力信号に応じてオンオフする第１のトランジスタ（１０）と、
前記第１のトランジスタ（１０）と電源端子（ＶＢ）の間に配置された第１の抵抗（２０）と、
前記第１のトランジスタ（１０）と前記第１の抵抗（２０）の接続点に制御端子が接続され、当該制御端子の電位がハイレベルになるとオフする第２のトランジスタ（１１）と、
前記第２のトランジスタ（１１）と接地端子（ＶＳＳ）間に配置された第２の抵抗（２１）と、
前記第１のトランジスタ（１０）と前記第１の抵抗（２０）の接続点の電圧を出力する出力端子（ＯＵＴ）と、
前記第２のトランジスタ（１１）と前記第２の抵抗（２１）の接続点にアノードが接続され、前記第１のトランジスタ（１０）と前記第１の抵抗（２０）の接続点にカソードが接続されたダイオード（３０）と、を備えたことを特徴とする遅延回路。
【請求項２】
前記電源端子（ＶＢ）と前記第２のトランジスタ（１１）の間に定電流源（５０）を備えたことを特徴とする請求項１に記載の遅延回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−１７０７０（Ｐ２０１３−１７０７０Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１４９０５７（Ｐ２０１１−１４９０５７）
【出願日】平成２３年７月５日（２０１１．７．５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年７月５日（２０１１．７．５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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