遅延回路及びそれを用いた半導体装置
【課題】入力信号に精度の高い遅延を付加した出力信号を生成することが可能な遅延回路を提供すること。
【解決手段】本発明にかかる遅延回路は、第１電流Ｉ０及び第１電流Ｉ０と略同一の第２電流Ｉ０を生成する電流ミラー回路と、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第１電流Ｉ０が流れることにより電圧Ｖ０を生成するトランジスタ６０７と、電圧Ｖ０に応じた参照電圧Ｖ１を生成する抵抗素子６０８，６０９と、コンデンサ６１３と、第２電流Ｉ０の電荷をコンデンサ６１３に蓄積し、又は、コンデンサ６１３に蓄積された電荷を放出する充放電部と、充放電部とコンデンサ６１３との間に設けられ、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第２電流Ｉ０が流れることにより、比較電圧Ｖ２を生成するトランジスタ６１１と、比較電圧Ｖ２と参照電圧Ｖ１とを比較し比較結果を出力信号Ｖｏｕｔとして出力する電圧比較部６１９と、を備える。
【解決手段】本発明にかかる遅延回路は、第１電流Ｉ０及び第１電流Ｉ０と略同一の第２電流Ｉ０を生成する電流ミラー回路と、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第１電流Ｉ０が流れることにより電圧Ｖ０を生成するトランジスタ６０７と、電圧Ｖ０に応じた参照電圧Ｖ１を生成する抵抗素子６０８，６０９と、コンデンサ６１３と、第２電流Ｉ０の電荷をコンデンサ６１３に蓄積し、又は、コンデンサ６１３に蓄積された電荷を放出する充放電部と、充放電部とコンデンサ６１３との間に設けられ、ゲートに基準電圧Ｖｒが印加されソース−ドレイン間に第２電流Ｉ０が流れることにより、比較電圧Ｖ２を生成するトランジスタ６１１と、比較電圧Ｖ２と参照電圧Ｖ１とを比較し比較結果を出力信号Ｖｏｕｔとして出力する電圧比較部６１９と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路及びそれを用いた半導体装置に関し、特にタイミング調整に適した遅延回路及びそれを用いた半導体装置に関する。
【背景技術】
【０００２】
例えば、半導体記憶装置において、メモリセルに記憶されたデータを読み出す場合、その読み出し動作のタイミング（例えば、クロック信号のタイミング）は遅延回路によって調整されるのが一般的である。
【０００３】
遅延回路によってタイミング調整される半導体記憶装置等の半導体装置は、車載マイコンや携帯プレイヤ等のポータブル機器等、幅広い用途で使用されている。しかし、近年のプロセス微細化により、トランジスタの閾値電圧のばらつきが大きくなってきており、半導体装置のタイミング調整が困難になってきている。例えば、半導体記憶装置において、メモリセルに記憶されたデータを読み出す場合、その読み出し動作のタイミングを精度良く調整することが困難になってきている。その結果、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンが無くなってしまい、正確なデータの読み出しが行われない可能性があった。
【０００４】
また、車載品等に用いられる半導体装置は、−４０℃から１５０℃の幅広い温度範囲で正確に動作することが求められている。例えば、半導体記憶装置の場合、−４０℃から１５０℃の幅広い温度範囲で正確にデータを読み出せることが求められている。
【０００５】
さらに、携帯電話、デジタルカメラ、ＭＰ３の携帯プレイヤ等のポータプル機器は、低電圧で動作することが求められている。一方で、家庭用のＡＣ電源に接続して使用される電子機器は、３Ｖや５Ｖの高電圧で動作することが求められている。このように、半導体装置は、低電圧から高電圧まで幅広い電圧範囲で正確に動作することが求められている。
【０００６】
要するに、半導体装置は、トランジスタの閾値電圧のばらつきに影響を受けず、幅広い温度範囲、幅広い電圧範囲で、精度良く動作することが求められている。例えば、半導体記憶装置の場合、トランジスタの閾値電圧のばらつきに影響を受けず、幅広い温度範囲、幅広い電圧範囲で、正確にデータを読み出せることが求められている。
【０００７】
なお、タイミング調整に用いられる遅延回路は、抵抗素子、容量素子及びトランジスタ等によって構成される。そのため、当該遅延回路では、トランジスタの閾値電圧のばらつき、温度変化及び電源電圧変動等の影響を受けてその遅延値が変化しやすく、精度良くタイミング調整することは容易ではない。
【０００８】
このような問題に対する解決策が特許文献１に開示されている。
【０００９】
図４に示すように、特許文献１に開示されたディレイ回路は、第１，第２の電流ミラー回路１０，１１と、分圧回路を構成する第１，第２の抵抗８，９と、出力回路が直列接続された第１，第２のスイッチＳＷ１，ＳＷ２と、容量１２と、コンパレータ１３とで構成されている。
【００１０】
詳しくは、第１の電流ミラー回路１０のグローバルノード１４は電源のＶＣＣに接続され、第２の電流ミラー回路１１グローバルノード１５は電源のＧＮＤに接続されている。第１の電流ミラー回路１０の１次側と第２の電流ミラー回路１１の１次側の間には、直列接続された第１，第２の抵抗８，９が接続されている。
【００１１】
第１の電流ミラー回路１０の２次側と第２の電流ミラー回路１１の２次側の間には、出力回路が直列接続された第１，第２のスイッチＳＷ１，ＳＷ２が接続されている。
【００１２】
第１，第２のスイッチＳＷ１，ＳＷ２はＨＩアクティブの半導体スイッチで、第１のスイッチＳＷ１と第２のスイッチＳＷ２との接続点のノードＮはコンパレータ１３の非反転入力（＋）に接続され、このラインと電源のＧＮＤの間には容量１２が接続されている。
【００１３】
コンパレータ１３の反転入力（−）には、第１の抵抗８と第２の抵抗９との接続点Ｍの分圧電圧が印加されている。ここで第１，第２の抵抗８，９の抵抗値はＲである。
【００１４】
前記第１のスイッチＳＷ１の制御ラインにはインバータ１６を介して入力１の信号が反転して印加され、前記第２のスイッチＳＷ２の制御ラインには入力１の信号がそのまま印加されている。入力１に入力された信号のディレイ出力はコンパレータ１３の出力の出力２に発生する。
【００１５】
なお、第１の電流ミラー回路１０はＰＭＯＳトランジスタＭ１，Ｍ２によって構成され、第２の電流ミラー回路１１はＮＭＯＳトランジスタＭ３，Ｍ４によって構成される。
【００１６】
次に従来例の動作を説明する。
このディレイ回路は、第１の抵抗８と第２の抵抗９と第１，第２の電流ミラー回路１０，１１により、電源変動に応じた電流Ｉを発生させ、それをミラーし、第１のスイッチＳＷ１または第２のスイッチＳＷ２がアクティブ時に容量１２にチャージまたはディスチャージする電流として使用する。
【００１７】
また、コンパレータ１３の基準電圧として、抵抗８，９が接続されたノードＭの電圧を使用することで、電源電圧をＶＣＣとすると、ほぼＶＣＣ／２となり、これも電源変動に応じ変化する。
【００１８】
第１の抵抗８、第２の抵抗９が接続された電流Ｉを発生させる経路の第１の電流ミラー回路１０と第２の電流ミラー回路１１で発生する電圧は、ＶＣＣ大時には、ＶＣＣに対し小さいので、Ｉ＝ＶＣＣ／２Ｒとあらわせる。また、第１のスイッチＳＷ１、第２のスイッチＳＷ２が接続された第１の電流ミラー回路１０の最大電圧は、ＶＣＣ大時にはＶＭＡＸ＝ＶＣＣ、第２の電流ミラー回路１１の最小電圧は、ＶＭＩＮ＝０とあらわせる。
【００１９】
したがって、出力１のディレイ量Ｔは、容量１２の容量値をＣとすると、以下の式が成り立つ。
【００２０】
（ＶＭＡＸ−ＶＣＣ／２）×Ｃ＝（ＶＣＣ／２−ＶＭＩＮ）×Ｃ
＝ＶＣＣ／２×Ｃ
＝Ｉ×Ｔ
【００２１】
ここで、Ｉ＝ＶＣＣ／２Ｒより、Ｔ＝ＲＣとなる。すなわち、ＶＣＣ変動があっても、入力の立ち上がり、立ち下がりからのディレイ量は、常にＲＣで一定となり、ディレイ量の変動が抑えられ、デューティの保存性も保たれる、と特許文献１には記載されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００３−２８９２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかし、関連する技術のディレイ回路（遅延回路）は、トランジスタの閾値電圧がばらついてしまうと、精度良くタイミング調整することができないという問題があった。換言すると、関連する技術のディレイ回路は、トランジスタの閾値電圧がばらついてしまうと、入力信号に精度の高い遅延を付加した出力信号を生成することができないという問題があった。
【００２４】
例えば、この遅延回路が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができない。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンが無くなってしまい、正確なデータの読み出しが行われないという問題があった。以下、その理由を具体的に説明する。
【００２５】
図５は、標準的な半導体製造工程にて製造されたトランジスタの閾値電圧のばらつきを示す図である。図５に示すように、ディレイ回路に設けられたＰＭＯＳトランジスタＭ１，Ｍ２の閾値電圧ＶｔＰ、及び、ＮＭＯＳトランジスタＭ３，Ｍ４の閾値電圧ＶｔＮは、それぞれ製造範囲Ｓの範囲内でばらついている。
【００２６】
なお、製造範囲Ｓとは、閾値電圧ＶｔＰの上限値である閾値電圧Ｐｂと、閾値電圧ＶｔＰの下限値である閾値電圧Ｐａと、閾値電圧ＶｔＮの上限値である閾値電圧Ｎｂと、閾値電圧ＶｔＮの下限値である閾値電圧Ｎａと、によって囲まれる領域のことである。なお、閾値電圧Ｐｃｅは、閾値電圧ＶｔＰのセンター値である。閾値電圧Ｎｃｅは、閾値電圧ＶｔＮのセンター値である。
【００２７】
以下の説明では、閾値電圧ＶｔＰ，ＶｔＮがそれぞれセンター値である閾値電圧Ｐｃｅ，Ｎｃｅを示す場合を「通常状態」と称す。閾値電圧ＶｔＰ，ＶｔＮがそれぞれ上限値である閾値電圧Ｐｂ，Ｎｂを示す場合を「閾値電圧が高い（Ｖｔ高状態）」と称す。閾値電圧ＶｔＰ，ＶｔＮがそれぞれ下限値である閾値電圧Ｐａ，Ｎａを示す場合を「閾値電圧が低い（Ｖｔ低状態）」と称す。
【００２８】
なお、トランジスタの閾値電圧ＶｔＰ，ＶｔＮは温度変化によっても変動する。温度変化による閾値電圧ＶｔＰ，ＶｔＮの変動は、一般的にトランジスタのソース−ドレイン間のリークによるものとされている。したがって、トランジスタの閾値電圧ＶｔＰ，ＶｔＮがセンター値である閾値電圧Ｐｃｅ，Ｎｃｅを示す場合（通常状態）でも、リーク量が増加する高温では当該閾値電圧ＶｔＰ，ＶｔＮは低くなり、リーク量が減少する低温では当該閾値電圧ＶｔＰ，ＶｔＮは高くなる。
【００２９】
図６は、図４に示すディレイ回路の動作を示すタイミングチャートである。図６には、入力１に入力された信号（便宜上、入力信号１と称す）と、出力２から出力された信号（便宜上、出力信号２と称す）と、参照電圧としてのノードＭの電圧Ｖｍと、比較電圧としてのノードＮの電圧Ｖｎと、が示されている。なお、通常状態におけるノードＭの電圧をＶｍｃ、Ｖｔ高状態におけるノードＭの電圧をＶｍｂ、Ｖｔ低状態におけるノードＭの電圧をＶｍａと区別して説明する場合がある。また、通常状態におけるノードＮの電圧をＶｎｃ、Ｖｔ高状態におけるノードＮの電圧をＶｎｂ、Ｖｔ低状態におけるノードＮの電圧をＶｎａと区別して説明する場合がある。さらに、通常状態における出力信号２を出力信号２ｃ、Ｖｔ高状態における出力信号２を出力信号２ｂ、Ｖｔ低状態における出力信号２を出力信号２ａと区別して説明する場合がある。
【００３０】
図６の例では、初期状態である時刻ｔ３０にて、入力信号１はＬレベル（接地電圧ＧＮＤレベル）を示している。このとき、スイッチＳＷ１がオフしスイッチＳＷ２がオンするため、ノードＮの電圧Ｖｎｃ，Ｖｎｂ，Ｖｎａは、何れも接地電圧ＧＮＤレベルを示す。一方、ノードＭの電圧Ｖｍｃ，Ｖｍｂ，Ｖｍａは、それぞれ異なる値を示すが（後述）、何れも接地電圧ＧＮＤレベルよりも大きな中間電位（電源電圧ＶＣＣ／２）程度を示す。そのため、出力信号２ｃ，２ｂ，２ａは何れもＬレベルを示している。
【００３１】
時刻ｔ３１にて、入力信号１がＬレベルからＨレベル（電源電圧ＶＣＣレベル）に変化すると、スイッチＳＷ１がオンしスイッチＳＷ２がオフするため、ノードＮの電圧Ｖｎｃ，Ｖｎｂ，Ｖｎａは一定の傾きで上昇し始める。一方、ノードＭの電圧Ｖｍｃ，Ｖｍｂ，Ｖｍａは、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ３のそれぞれのドレイン電圧の差電圧を抵抗８，９の抵抗比により抵抗分圧したものであるから、それぞれトランジスタＭ１，Ｍ３の閾値電圧ＶｔＰ，ＶｔＮのばらつきによって異なる値を示す。つまり、ノードＭの電圧Ｖｍｃ，Ｖｍｂ，Ｖｍａは、通常状態、Ｖｔ高状態、Ｖｔ低状態の場合でそれぞれ異なる値を示す。
【００３２】
Ｖｔ高状態では、時刻ｔ３２にて、ノードＮの電圧ＶｎｂがノードＭの電圧Ｖｍｂにまで達する（交点Ｚ）。それにより、コンパレータ１３は、比較結果をＬレベルからＨレベルに切り替えて出力信号２ｂとして出力する。
【００３３】
通常状態では、時刻ｔ３３にて、ノードＮの電圧ＶｎｃがノードＭの電圧Ｖｍｃにまで達する（交点Ｙ）。それにより、コンパレータ１３は、比較結果をＬレベルからＨレベルに切り替えて出力信号２ｃとして出力する。
【００３４】
Ｖｔ低状態では、時刻ｔ３４にて、ノードＮの電圧ＶｎａがノードＭの電圧Ｖｍａにまで達する（交点Ｘ）。それにより、コンパレータ１３は、比較結果をＬレベルからＨレベルに切り替えて出力信号２ａとして出力する。
【００３５】
そして、時刻ｔ３５にて、容量１２に対する電荷の供給が完了し、最終的にノードＮの電圧Ｖｎｃ，Ｖｎｂ，Ｖｎａは何れも電源電圧ＶＣＣレベルまで上昇する。
【００３６】
このように、入力信号１がＬレベルからＨレベルに変化してから（時刻ｔ３１）、出力信号２がＬレベルからＨレベルに変化するまで（時刻ｔ３２，ｔ３３，ｔ３４）の時間は、トランジスタの閾値電圧ＶｔＰ，ＶｔＮのばらつきによって異なる。つまり、トランジスタの閾値電圧ＶｔＰ，ＶｔＮがばらつくことにより、入力信号１がＬレベルからＨレベルに変化してから（時刻ｔ３１）、出力信号２がＬレベルからＨレベルに変化するまで（時刻ｔ３２，ｔ３３，ｔ３４）の時間が、所望の時間（遅延時間）と異なってしまう可能性がある。
【００３７】
以上のように、関連する技術のディレイ回路（遅延回路）は、トランジスタの閾値電圧のばらつきにより、入力信号に精度の高い遅延を付加した出力信号を生成することができないという問題があった。
【課題を解決するための手段】
【００３８】
本発明にかかる遅延回路は、入力信号に遅延を付加した出力信号を生成する遅延回路であって、第１電流及び当該第１電流に比例した第２電流を生成する電流ミラー回路と、ゲートに所定電圧が印加されてソース−ドレイン間に前記第１電流が流れることにより、第１電圧を生成する第１トランジスタと、前記第１電圧に応じた参照電圧を生成する参照電圧生成部と、容量素子と、前記入力信号の電圧レベルに基づいて、前記第２電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース−ドレイン間に前記第２電流が流れることにより、第２電圧を生成する第２トランジスタと、前記第２電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備える。
【００３９】
上述のような回路構成により、入力信号に精度の高い遅延を付加した出力信号を生成することができる。
【発明の効果】
【００４０】
本発明により、入力信号に精度の高い遅延を付加した出力信号を生成することが可能な遅延回路を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１にかかる遅延回路の構成例を示す図である。
【図２】本発明の実施の形態１にかかる遅延回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかる遅延回路の構成例を示す図である。
【図４】関連する技術の構成を示す図である。
【図５】トランジスタの閾値電圧のばらつきを示す図である。
【図６】関連する技術の課題を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００４２】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００４３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００４４】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００４５】
実施の形態１
図１は、本発明の実施の形態１にかかる遅延回路１００の構成例を示す図である。本実施の形態にかかる遅延回路１００は、比較電圧Ｖ２の変化の傾きと参照電圧Ｖ１とのそれぞれを、トランジスタの閾値電圧のばらつきに応じて変化させるため、比較電圧Ｖ２と参照電圧Ｖ１とが一致するタイミングのずれを従来よりも小さくすることができる。それにより、本実施の形態にかかる遅延回路１００は、入力信号Ｖｉｎに精度の高い遅延を付加した出力信号Ｖｏｕｔを出力することができる。以下、具体的に説明する。
【００４６】
図１に示すように、遅延回路１００は、基準電圧発生部６１５と、比較用基準電圧生成部６１６と、電荷充放電部６１７と、容量部６１８と、電圧比較部（比較部）６１９と、インバータ６２１と、を備える。
【００４７】
（遅延回路１００の構成）
まず、図１に示す遅延回路１００の構成について説明する。
【００４８】
（基準電圧発生部６１５）
基準電圧発生部６１５は、基準電圧（所定電圧）Ｖｒを発生する部である。基準電圧発生部６１５は、定電圧源６２５を有する。定電圧源６２５の一端には、電源から接地電圧ＧＮＤの供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）が接続され、定電圧源６２５の他端には、ノード６０１が接続される。そして、定電圧源６２５は、ノード６０１に向けて基準電圧Ｖｒを出力する。
【００４９】
（比較用基準電圧生成部６１６）
比較用基準電圧生成部６１６は、参照電圧Ｖ１を生成する部である。比較用基準電圧生成部６１６は、トランジスタ（第３トランジスタ）６０５と、トランジスタ（第１トランジスタ）６０７と、抵抗素子（第１抵抗素子、参照電圧生成部）６０８，６０９と、を有する。本実施の形態では、トランジスタ６０５がＰチャネルＭＯＳトランジスタであって、トランジスタ６０７がＮチャネルＭＯＳトランジスタである場合を例に説明する。また、本実施の形態では、抵抗素子６０８，６０９のそれぞれの抵抗値が略同一である場合を例に説明する。
【００５０】
トランジスタ６０５，６０７及び抵抗素子６０８，６０９は、電源から電源電圧ＶＤＤの供給される電源電圧端子（以下、電源電圧端子ＶＤＤと称す）と、接地電圧端子ＧＮＤと、の間に直列に設けられている。より具体的には、トランジスタ６０５では、ソースが電源電圧端子ＶＤＤに接続され、ゲート及びドレインがノード６２４に接続される。トランジスタ６０７では、ドレインがノード６２４に接続され、ゲートが６０１に接続され、ソースがノード６０２に接続される。抵抗素子６０８では、一端がノード６０２に接続され、他端がノード６０３に接続される。抵抗素子６０９では、一端がノード６０３に接続され、他端が接地電圧端子ＧＮＤに接続される。そして、比較用基準電圧生成部６１６は、ノード６０３の電圧を参照電圧Ｖ１として出力する（詳しくは後述）。
【００５１】
（電荷充放電部６１７）
電荷充放電部６１７は、入力信号Ｖｉｎに基づいて、後述するコンデンサ６１３に電荷を蓄積し、又は、コンデンサ６１３に蓄積された電荷を放出する部である。電荷充放電部６１７は、トランジスタ（第４トランジスタ）６０６と、トランジスタ６１０と、トランジスタ（第２トランジスタ）６１１と、トランジスタ６１２と、を有する。トランジスタ６１０，６１２により充放電部とも称する。本実施の形態では、トランジスタ６０６，６１０がそれぞれＰチャネルＭＯＳトランジスタであって、トランジスタ６１１，６１２がそれぞれＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００５２】
トランジスタ６０６，６１０，６１１，６１２は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられている。より具体的には、トランジスタ６０６では、ソースが電源電圧端子ＶＤＤに接続され、ゲートがノード６２４に接続され、ドレインがトランジスタ６１０のソースに接続される。トランジスタ６１０では、ゲートがインバータ６２１を介して外部入力端子６２０に接続され、ドレインがトランジスタ６１１のドレインに接続される。つまり、トランジスタ６１０のゲートには、外部から外部入力端子６２０に供給された入力信号Ｖｉｎの反転信号が印加される。トランジスタ６１１では、ゲートがノード６０１に接続され、ソースがノード６０４に接続される。トランジスタ６１２では、ドレインがノード６０４に接続され、ゲートがインバータ６２１を介して外部入力端子６２０に接続され、ソースが接地電圧端子ＧＮＤに接続される。つまり、トランジスタ６１２のゲートには、外部から外部入力端子６２０に供給された入力信号Ｖｉｎの反転信号が印加される。
【００５３】
例えば、入力信号ＶｉｎがＨレベルからＬレベルに変化すると、トランジスタ６１０がオフしトランジスタ６１２がオンするため、コンデンサ６１３に蓄積された電荷がトランジスタ６１２を介して接地電圧端子ＧＮＤに放出されていく。一方、入力信号ＶｉｎがＬレベルからＨレベルに変化すると、トランジスタ６１０がオンしトランジスタ６１２がオフするため、電源電圧端子ＶＤＤからトランジスタ６０６，６１０，６１１を介してコンデンサ６１３に電荷が蓄積されていく（詳しくは後述）。
【００５４】
（容量部６１８）
容量部６１８は、コンデンサ（容量素子）６１３を有し、当該コンデンサ６１３に蓄積された電荷に応じた比較電圧Ｖ２を生成する部である。コンデンサ６１３の一端はノード６０４に接続され、コンデンサ６１３の他端は接地電圧端子ＧＮＤに接続される。そして、容量部６１８は、ノード６０４の電圧を比較電圧Ｖ２として出力する。
【００５５】
（電圧比較部６１９）
電圧比較部６１９は、比較電圧Ｖ２と参照電圧Ｖ１とを比較し、比較結果を出力信号Ｖｏｕｔとして出力する部である。電圧比較部６１９は、比較器６１４を有する。比較器６１４では、非反転入力端子がノード６０４に接続され、反転入力端子がノード６０３に接続され、出力端子が外部出力端子６２３に接続される。
【００５６】
例えば、ノード６０４の電圧（比較電圧）Ｖ２がノード６０３の電圧（参照電圧）Ｖ１より低い場合、電圧比較部６１９は、Ｌレベルの比較結果を出力信号Ｖｏｕｔとして出力する。一方、ノード６０４の電圧（比較電圧）Ｖ２がノード６０３の電圧（参照電圧）Ｖ１以上である場合、電圧比較部６１９は、Ｈレベルの比較結果を出力信号Ｖｏｕｔとして出力する。この出力信号Ｖｏｕｔは、外部出力端子６２３を介して外部に出力される。
【００５７】
なお、上記の接続関係から明らかなように、トランジスタ６０５，６０６は電流ミラー接続されている。したがって、トランジスタ６０５，６０６の組み合わせを電流ミラー回路とも称する。また、本実施の形態では、トランジスタ６０５，６０６が、同一導電型（Ｐチャネル型）、略同一のチャネル幅及び略同一のチャネル長である場合を例に説明する。また、本実施の形態では、トランジスタ６０７，６１１が、同一導電型（Ｎチャネル型）、略同一のチャネル幅及び略同一のチャネル長である場合を例に説明する。
【００５８】
（遅延回路１００の動作）
次に、図１に示す遅延回路１００の動作について、図２を用いて説明する。図２は、図１に示す遅延回路１００の動作を示すタイミングチャートである。
【００５９】
図２には、入力信号Ｖｉｎと、出力信号Ｖｏｕｔと、参照電圧（ノード６０３の電圧）Ｖ１と、比較電圧（ノード６０４の電圧）Ｖ２と、が示されている。なお、通常状態における参照電圧Ｖ１をＶ１ｃ、Ｖｔ高状態における参照電圧Ｖ１をＶ１ｂ、Ｖｔ低状態における参照電圧Ｖ１をＶ１ａと区別して説明する場合がある。また、通常状態における比較電圧Ｖ２をＶ２ｃ，Ｖｔ高状態における比較電圧Ｖ２をＶ２ｂ、Ｖｔ低状態における比較電圧Ｖ２をＶ２ａと区別して説明する場合がある。さらに、通常状態における出力信号Ｖｏｕｔを出力信号Ｖｏｕｔｃ、Ｖｔ高状態における出力信号Ｖｏｕｔを出力信号Ｖｏｕｔｂ、Ｖｔ低状態における出力信号Ｖｏｕｔａと区別して説明する場合がある。なお、本実施の形態では、コンデンサ６１３の静電容量Ｃがばらつかないものとして説明する。
【００６０】
図２に示すタイミングチャートを時間軸に沿って説明する前に、前提となる動作について簡単に説明する。トランジスタ６０５のソース−ドレイン間には、電源電圧ＶＤＤに応じた電流（第１電流）Ｉ０が流れる。また、トランジスタ６０６のソース−ドレイン間には、トランジスタ６０５のソース−ドレイン間に流れる電流に比例した電流（第２電流）が流れる。本実施の形態では、トランジスタ６０５，６０６は略同一のサイズ（略同一のチャネル幅及び略同一のチャネル長）であるため、トランジスタ６０６のソース−ドレイン間には、トランジスタ６０５のソース−ドレイン間と同じ電流値の電流Ｉ０が流れる。なお、通常状態における電流Ｉ０をＩ０ｃ、Ｖｔ高状態にける電流Ｉ０をＩ０ｂ、Ｖｔ低状態における電流Ｉ０をＩ０ａと区別して説明する場合がある。
【００６１】
また、トランジスタ６０７のゲートには、当該トランジスタ６０７が常にオン状態となるような電圧値の基準電圧Ｖｒが印加されている。同様に、トランジスタ６１１のゲートには、当該トランジスタ６１１が常にオン状態となるような電圧値の基準電圧Ｖｒが印加されている。本実施の形態では、トランジスタ６０７，６１１は略同一のサイズであるため、それぞれのソース−ドレイン間に同じ電流値の電流Ｉ０が流れる場合には、それぞれのソース電圧（ノード６０２の電圧，ノード６０４の電圧）Ｖ０，Ｖ２は最終的に略同一の値を示す。より具体的には、ノード６０２の電圧（第１電圧）Ｖ０は、ノード６０１の電圧（基準電圧）Ｖｒからトランジスタ６０７のゲート−ソース間電圧Ｖｇｓを引いた値を示す。ノード６０４の電圧（比較電圧，第２電圧）Ｖ２は、ノード６０１の電圧（基準電圧）Ｖｒからトランジスタ６１１のゲート−ソース間電圧Ｖｇｓを引いた値を示す。
【００６２】
抵抗素子６０８の抵抗値をＲ３とし、抵抗素子６０９の抵抗値をＲ４とすると、電圧Ｖ０は、以下の式（１）のように表すことができる。
【００６３】
Ｖ０＝（Ｒ３＋Ｒ４）×Ｉ０ ・・・（１）
【００６４】
また、抵抗素子６０８と抵抗素子６０９との間のノード６０３の電圧（参照電圧）Ｖ１は、以下の式（２）のように表すことができる。
【００６５】
Ｖ１＝Ｖ０×Ｒ４／（Ｒ３＋Ｒ４） ・・・（２）
【００６６】
上記したように、抵抗素子６０８，６０９のそれぞれの抵抗値Ｒ３，Ｒ４は略同一であるため、参照電圧Ｖ１は、電圧Ｖ０の１／２の電圧値を示す。また、比較電圧Ｖ２は、トランジスタ６１０がオンすることによりトランジスタ６１１のソース−ドレイン間に電流Ｉ０が流れている場合、電圧Ｖ０と略同一の電圧値まで上昇する。
【００６７】
続いて、図２のタイミングチャートを時間軸に沿って説明する。図２の例では、初期状態である時刻ｔ０にて、入力信号ＶｉｎはＬレベル（接地電圧ＧＮＤレベル）を示している。このとき、トランジスタ６１０はオフしトランジスタ６１２はオンしているため、コンデンサ６１３に蓄積された電荷はトランジスタ６１２を介して接地電圧端子ＧＮＤに放出されている。したがって、比較電圧Ｖ２ｃ，Ｖ２ｂ，Ｖ２ａは接地電圧ＧＮＤレベルを示す。一方、参照電圧Ｖ１ｃ，Ｖ１ｂ，Ｖ１ａは、式（１）及び式（２）を参照するとそれぞれ以下のように表すことができる。
【００６８】
まず、通常状態における電圧Ｖ０（以下、Ｖ０ｃと称す）は、式（１）を参照すると、以下の式（３）のように表すことができる。
Ｖ０ｃ＝（Ｒ３＋Ｒ４）×Ｉ０ｃ ・・・（３）
【００６９】
したがって、通常状態における参照電圧Ｖ１ｃは、式（２）を参照すると、以下の式（４）のように表すことができる。
Ｖ１ｃ＝Ｖ０ｃ×Ｒ４／（Ｒ３＋Ｒ４） ・・・（４）
ここで、上記したように抵抗素子６０８，６０９のそれぞれの抵抗値Ｒ３，Ｒ４は略同一であるため、参照電圧Ｖ１ｃは、電圧Ｖ０ｃの１／２の電圧値を示す。
【００７０】
また、Ｖｔ高状態における電圧Ｖ０（以下、Ｖ０ｂと称す）は、式（１）を参照すると、以下の式（５）のように表すことができる。
Ｖ０ｂ＝（Ｒ３＋Ｒ４）×Ｉ０ｂ ・・・（５）
【００７１】
したがって、Ｖｔ高状態における参照電圧Ｖ１ｂは、式（２）を参照すると、以下の式（６）のように表すことができる。
Ｖ１ｂ＝Ｖ０ｂ×Ｒ４／（Ｒ３＋Ｒ４） ・・・（６）
ここで、上記したように抵抗素子６０８，６０９のそれぞれの抵抗値Ｒ３，Ｒ４は略同一であるため、参照電圧Ｖ１ｂは、電圧Ｖ０ｂの１／２の電圧値を示す。
【００７２】
また、Ｖｔ低状態における電圧Ｖ０（以下、Ｖ０ａと称す）は、式（１）を参照すると、以下の式（７）のように表すことができる。
Ｖ０ａ＝（Ｒ３＋Ｒ４）×Ｉ０ａ ・・・（７）
【００７３】
したがって、Ｖｔ低状態における参照電圧Ｖ１ａは、式（２）を参照すると、以下の式（８）のように表すことができる。
Ｖ１ａ＝Ｖ０ａ×Ｒ４／（Ｒ３＋Ｒ４） ・・・（８）
ここで、上記したように抵抗素子６０８，６０９のそれぞれの抵抗値Ｒ３，Ｒ４は略同一であるため、参照電圧Ｖ１ａは、電圧Ｖ０ａの１／２の電圧値を示す。
【００７４】
このように、参照電圧Ｖ１ｃ，Ｖ１ｂ，Ｖ１ａは、それぞれ異なる値を示すが、何れも接地電圧ＧＮＤレベルよりも大きな中間電圧（電源電圧ＶＤＤ／２）程度を示す。そのため、比較器６１４は、Ｌレベルの比較結果を出力信号Ｖｏｕｔｃ，Ｖｏｕｔｂ，Ｖｏｕｔａとして出力している。
【００７５】
時刻ｔ１にて、入力信号ＶｉｎがＬレベルからＨレベル(電源電圧ＶＤＤレベル)に変化すると、トランジスタ６１０がオンしトランジスタ６１２がオフするため、電源電圧端子ＶＤＤからトランジスタ６０６，６１０，６１１を介してコンデンサ６１３に電荷が蓄積されていく。つまり、ノード６０４の電圧（比較電圧）Ｖ２は上昇し始める。このとき、トランジスタ６０６，６１０，６１１には、トランジスタ６０５と同じ電流Ｉ０が流れる。具体的には、通常状態では電流Ｉ０ｃが流れ、Ｖｔ高状態では電流Ｉ０ｂが流れ、Ｖｔ低状態では電流Ｉ０ａが流れる。そのため、ノード６０４の電圧（比較電圧）Ｖ２ｃ，Ｖ２ｂ，Ｖ２ａは、それぞれノード６０２の電圧Ｖ０ｃ，Ｖ０ｂ，Ｖ０ａと略同一の電圧値まで、それぞれ異なる傾きで上昇していく。一方、ノード６０３の電圧（参照電圧）Ｖ１ｃ、Ｖ１ｂ，Ｖ１ａは、それぞれノード６０２の電圧Ｖ０ｃ，Ｖ０ｂ，Ｖ０ａの１／２
の電圧値を示す。
【００７６】
時刻ｔ２にて、通常状態、Ｖｔ高状態及びＶｔ低状態の何れの場合も、比較電圧Ｖ２が参照電圧Ｖ１にまで達する。具体的には、通常状態では比較電圧Ｖ２ｃが参照電圧Ｖ１ｃにまで達し（交点Ｙ１）、Ｖｔ高状態では比較電圧Ｖ２ｂが参照電圧Ｖ１ｂにまで達し（交点Ｚ１）、Ｖｔ低状態では比較電圧Ｖ２ａが参照電圧Ｖ１ａにまで達する（交点Ｘ１）。それにより、比較器６１４は、比較結果をＬレベルからＨレベルに切り替えて出力信号Ｖｏｕｔｃ，Ｖｏｕｔｂ，Ｖｏｕｔａとして出力する。
【００７７】
そして、時刻ｔ３にて、通常状態、Ｖｔ高状態及びＶｔ低状態の何れの場合も、コンデンサ６１３に対する電荷の供給が完了し、最終的にノード６０４の電圧（比較電圧）Ｖ２ｃ，Ｖ２ｂ，Ｖ２ａはそれぞれノード６０２の電圧Ｖ０ｃ，Ｖ０ｂ，Ｖ０ａと略同一の電圧値まで上昇する。
【００７８】
このように、本実施の形態にかかる遅延回路１００は、比較電圧Ｖ２の変化の傾きと参照電圧Ｖ１とのそれぞれを、トランジスタの閾値電圧のばらつきに応じて変化させる。そのため、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、出力信号ＶｏｕｔがＬレベルからＨレベルに変化するまで（時刻ｔ２）の時間は、トランジスタの閾値電圧がばらついたとしてもほとんど変化しない。つまり、本実施の形態にかかる遅延回路１００は、トランジスタの閾値電圧がばらついたとしても、入力信号Ｖｉｎに精度の高い遅延を付加した出力信号Ｖｏｕｔを生成することができる。
【００７９】
なお、本実施の形態にかかる遅延回路１００の遅延時間（時刻ｔ１〜ｔ２の時間）は、通常状態、Ｖｔ高状態及びＶｔ低状態のそれぞれにおいて、以下のようにして導き出すことができる。なお、コンデンサ６１３の静電容量をＣとする。
【００８０】
まず、通常状態では、コンデンサ６１３に蓄積される電荷Ｑｃは、以下の式（９）のように表すことができる。
【００８１】
Ｑｃ＝ＣＶ２ｃ
＝ＣＶ０ｃ ・・・（９）
【００８２】
したがって、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、コンデンサ６１３に対する電荷の供給が完了するまで（時刻ｔ３）の時間（ｔ３−ｔ１）は、以下の式（１０）のように表すことができる。
【００８３】
（ｔ３−ｔ１）＝Ｑｃ／Ｉ０ｃ
＝ＣＶ０ｃ／Ｉ０ｃ ・・・（１０）
【００８４】
同様にＶｔ高状態では、コンデンサ６１３に蓄積される電荷Ｑｂは、以下の式（１１）のように表すことができる。
【００８５】
Ｑｂ＝ＣＶ２ｂ
＝ＣＶ０ｂ ・・・（１１）
【００８６】
したがって、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、コンデンサ６１３に対する電荷の供給が完了するまで（時刻ｔ３）の時間（ｔ３−ｔ１）は、以下の式（１２）のように表すことができる。
【００８７】
（ｔ３−ｔ１）＝Ｑｂ／Ｉ０ｂ
＝ＣＶ０ｂ／Ｉ０ｂ ・・・（１２）
【００８８】
同様にＶｔ低状態では、コンデンサ６１３に蓄積される電荷Ｑａは、以下の式（１３）のように表すことができる。
【００８９】
Ｑａ＝ＣＶ２ａ
＝ＣＶ０ａ ・・・（１３）
【００９０】
したがって、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、コンデンサ６１３に対する電荷の供給が完了するまで（時刻ｔ３）の時間（ｔ３−ｔ１）は、以下の式（１４）のように表すことができる。
【００９１】
（ｔ３−ｔ１）＝Ｑａ／Ｉ０ａ
＝ＣＶ０ａ／Ｉ０ａ ・・・（１４）
【００９２】
例えば、トランジスタの閾値電圧のばらつきにより、Ｖｔ高状態の電流Ｉ０ｂがＶｔ低状態の電流Ｉ０ａの１／２の電流値を示す場合について説明する。換言すると、トランジスタの閾値電圧のばらつきにより、Ｉ０ｂ＝Ｉ０ａ／２が成り立つ場合について説明する。このとき、Ｖ０ｂ＝Ｖ０ａ／２が成り立つため、式（１２）を変形することにより、以下の式（１５）のように表すことができる。
【００９３】
（ｔ３−ｔ１）＝ＣＶ０ｂ／Ｉ０ｂ
＝Ｃ（Ｖ０ａ／２）／（Ｉ０ａ／２）
＝ＣＶ０ａ／Ｉ０ａ ・・・（１５）
【００９４】
式（１４）と式（１５）とが等しいことから、トランジスタの閾値電圧がばらついた場合でも、時間（ｔ３−ｔ１）は一定となることが分かる。
【００９５】
続いて、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、出力信号ＶｏｕｔがＬレベルからＨレベルに変化するまで（時刻ｔ２）の時間（ｔ２−ｔ１）は、通常状態、Ｖｔ高状態及びＶｔ低状態のそれぞれにおいて、以下のように導き出すことができる。
【００９６】
まず、通常状態では、Ｖ１ｃ＝Ｖ０ｃ／２が成り立つため、時間（ｔ２−ｔ１）は、式（１０）を参照すると、以下の式（１６）のように表すことができる。
【００９７】
（ｔ２−ｔ１）＝（ｔ３−ｔ１）／２
＝（ＣＶ０ｃ／Ｉ０ｃ）／２
＝ＣＶ０ｃ／２Ｉ０ｃ ・・・（１６）
【００９８】
つまり、通常状態における遅延回路１００の遅延時間（ｔ２−ｔ１）は、ＣＶ０ｃ／２Ｉ０ｃとなる。
【００９９】
同様にＶｔ高状態では、Ｖ１ｂ＝Ｖ０ｂ／２が成り立つため、時間（ｔ２−ｔ１）は、式（１２）を参照すると以下の式（１７）のように表すことができる。
【０１００】
（ｔ２−ｔ１）＝（ｔ３−ｔ１）／２
＝（ＣＶ０ｂ／Ｉ０ｂ）／２
＝ＣＶ０ｂ／２Ｉ０ｂ ・・・（１７）
【０１０１】
つまり、Ｖｔ高状態における遅延回路１００の遅延時間（ｔ２−ｔ１）は、ＣＶ０ｂ／２Ｉ０ｂとなる。
【０１０２】
同様にＶｔ低状態では、Ｖ１ａ＝Ｖ０ａ／２が成り立つため、時間（ｔ２−ｔ１）は、式（１４）を参照すると以下の式（１８）のように表すことができる。
【０１０３】
（ｔ２−ｔ１）＝（ｔ３−ｔ１）／２
＝（ＣＶ０ａ／Ｉ０ａ）／２
＝ＣＶ０ａ／２Ｉ０ａ ・・・（１８）
【０１０４】
つまり、Ｖｔ低状態における遅延回路１００の遅延時間（ｔ２−ｔ１）は、ＣＶ０ａ／２Ｉ０ａとなる。
【０１０５】
式（１４）と式（１５）とが等しいことから、式（１６）、式（１７）及び式（１８）は等しくなる。つまり、トランジスタの閾値電圧がばらついた場合でも、遅延回路１００の遅延時間（ｔ２−ｔ１）は一定となることが分かる。
【０１０６】
このように、本実施の形態にかかる遅延回路１００では、ノード６０４の電圧（比較電圧）Ｖ２がノード６０２の電圧Ｖ０と略同一の電圧値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、比較電圧Ｖ２及び電圧Ｖ０の何れもが略同一の変化量で変化する。また、ノード６０３の電圧（参照電圧）Ｖ１は、ノード６０２の電圧Ｖ０を１／２に抵抗分圧した電圧値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、参照電圧Ｖ１は電圧Ｖ０の１／２の変化量で変化する。さらに、ノード６０４に流れる電流は、ノード６０２に流れる電流と略同一の電流値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、何れの電流も略同一の変化量で変化する。つまり、トランジスタの閾値電圧のばらつきに応じた電流変化量は略同一である。
【０１０７】
それにより、本実施の形態にかかる遅延回路１００は、トランジスタの閾値電圧がばらついたとしても、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、出力信号ＶｏｕｔがＬレベルからＨレベルに変化するまで（時刻ｔ２）の時間のずれを従来よりも小さくすることができる。換言すると、本実施の形態にかかる遅延回路１００は、トランジスタの閾値電圧がばらついたとしても参照電圧Ｖ１と比較電圧Ｖ２とが一致するタイミングのずれを従来よりも小さくすることができる。つまり、本実施の形態にかかる遅延回路１００は、トランジスタの閾値電圧がばらついたとしても、入力信号Ｖｉｎに精度の高い遅延を付加した出力信号Ｖｏｕｔを生成することができる。
【０１０８】
また、本実施の形態にかかる遅延回路１００は、製造や温度変化によりトランジスタの閾値電圧がばらついた場合以外にも、電源電圧が変動した場合においても、同様の理由により同様の効果を奏することができる。
【０１０９】
例えば、この遅延回路１００が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができる。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンを十分に確保することができるため、従来よりも正確なデータの読み出しが行われる。
【０１１０】
実施の形態２
図３は、本発明の実施の形態２にかかる遅延回路１０１の構成例を示す図である。図３に示す遅延回路１０１は、図１に示す遅延回路１００の場合と比較して、基準電圧発生部６１５に代えて基準電圧発生部６２８を備える。
【０１１１】
基準電圧発生部６２８は、抵抗素子（第２抵抗素子）６２６，６２７を有する。抵抗素子６２６では、一端が電源電圧端子ＶＤＤに接続され、他端がノード６０１に接続される。抵抗素子６２７では、一端がノード６０１に接続され、他端が接地電圧端子ＧＮＤに接続される。そして、基準電圧発生部６２８は、電源電圧ＶＤＤを抵抗素子６２６，６２７の抵抗比により抵抗分圧したものを基準電圧Ｖｒとして出力する。図３に示す遅延回路１０１のその他の回路構成及び動作については、図１に示す遅延回路１００の場合と同様であるため、その説明を省略する。
【０１１２】
なお、基準電圧発生部６２８が発生する基準電圧Ｖｒは、抵抗素子６２６の抵抗値をＲ１とし、抵抗素子６２７の抵抗値をＲ１とすると、以下の式（１９）のように表すことができる。
【０１１３】
Ｖｒ＝ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２） ・・・（１９）
【０１１４】
この場合、ノード６０２の電圧Ｖ０は、ノード６０１の電圧（基準電圧）Ｖｒからトランジスタ６０７のゲート−ソース間電圧Ｖｇｓを引いた値を示す。また、ノード６０３の電圧（参照電圧）Ｖ１は電圧Ｖ０の１／２の電圧値を示す。
【０１１５】
このように、本実施の形態にかかる遅延回路１０１の場合にも、実施の形態１にかかる遅延回路１００と同様の効果を奏することができる。
【０１１６】
例えば、この遅延回路１０１が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができる。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンを十分に確保することができるため、従来よりも正確なデータの読み出しが行われる。
【０１１７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、トランジスタ６１０がオンしている場合に、トランジスタ６０５，６０６のそれぞれのソース−ドレイン間に略同一の電流が流れる場合を例に説明したが、これに限られない。また、トランジスタ６１０がオンしている場合に、トランジスタ６０７，６１１のそれぞれのソース電圧が略同一になる場合を例に説明したが、これに限られない。比較電圧Ｖ２と参照電圧Ｖ１とが一致するタイミングのずれが従来よりも抑制できるのであれば、こられは必ずしも略同一である必要はない。換言すると、比較電圧Ｖ２と参照電圧Ｖ１とが一致するタイミングのずれが従来よりも抑制できるのであれば、トランジスタ６０５，６０６のサイズは必ずしも略同一である必要はないし、トランジスタ６０７，６１１のサイズは必ずしも略同一である必要はない。
【０１１８】
また、本実施の形態では、抵抗素子６０８の抵抗値Ｒ３と、抵抗素子６０９の抵抗値Ｒ４と、が略同一である場合を例に説明したが、これに限られない。抵抗素子６０８，６０９の抵抗比は、入力信号に付加する遅延値（遅延時間）に応じて適宜変更可能である。
【０１１９】
また、本実施の形態では、入力信号ＶｉｎがＬレベルからＨレベルに変化してから出力信号ＶｏｕｔがＬレベルからＨレベルに変化するまでの時間を一定に保つ場合を例に説明したが、これに限られない。入力信号ＶｉｎがＨレベルからＬレベルに変化してから出力信号ＶｏｕｔがＨレベルからＬレベルに変化するまでの時間を一定に保つ回路構成にも適宜変更可能である。
【０１２０】
本発明にかかる遅延回路は、例えば、内部回路とともに半導体装置に設けられる。本発明にかかる遅延回路は、出力信号Ｖｏｕｔをクロック信号として生成する。そして、内部回路は、当該クロック信号に同期して動作する。
【０１２１】
例えば、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
入力信号に遅延を付加した出力信号を生成する遅延回路であって、
第１電流及び当該第１電流に比例した第２電流を生成する電流ミラー回路と、
ゲートに所定電圧が印加されてソース−ドレイン間に前記第１電流が流れることにより、第１電圧を生成する第１トランジスタと、
前記第１電圧に応じた参照電圧を生成する参照電圧生成部と、
容量素子と、
前記入力信号の電圧レベルに基づいて、前記第２電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、
前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース−ドレイン間に前記第２電流が流れることにより、第２電圧を生成する第２トランジスタと、
前記第２電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備えた遅延回路。
【０１２２】
（付記２）
前記電流ミラー回路は、
電源電圧に応じた前記第１電流を生成する第３トランジスタと、
前記第３トランジスタと電流ミラー接続され、前記第２電流を生成する第４トランジスタと、を有し、
前記第３及び前記第４トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、付記１に記載の遅延回路。
【０１２３】
（付記３）
前記第１及び前記第２トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、付記１又は２に記載の遅延回路。
【０１２４】
（付記４）
前記参照電圧生成部は、前記第１電圧を分圧して前記参照電圧として出力する第１抵抗素子により構成されることを特徴とする付記１〜３の何れか一項に記載の遅延回路。
【０１２５】
（付記５）
前記所定電圧を生成する定電圧源をさらに備えた付記１〜４の何れか一項に記載の遅延回路。
【０１２６】
（付記６）
電源電圧を分圧して前記所定電圧として出力する第２抵抗素子をさらに備えた付記１〜４のいずれか一項に記載の遅延回路。
【０１２７】
（付記７）
前記出力信号をクロック信号として生成する付記１〜６のいずれか一項に記載された遅延回路と、
前記クロック信号に同期して動作する内部回路と、を備えた半導体装置。
【符号の説明】
【０１２８】
１００，１０１ 遅延回路
６０１〜６０４，６２４ ノード
６０５、６０６、６１０ トランジスタ
６０７、６１１、６１２ トランジスタ
６０８、６０９ 抵抗素子
６１３ コンデンサ
６１４ 比較器
６１５ 基準電圧発生部
６１６ 比較用基準電圧生成部
６１７ 電荷充放電部
６１８ 容量部
６１９ 電圧比較部
６２０ 外部入力端子
６２１ インバータ
６２３ 外部出力端子
６２５ 定電圧源
６２６，６２７ 抵抗素子
６２８ 基準電圧発生部
【技術分野】
【０００１】
本発明は、遅延回路及びそれを用いた半導体装置に関し、特にタイミング調整に適した遅延回路及びそれを用いた半導体装置に関する。
【背景技術】
【０００２】
例えば、半導体記憶装置において、メモリセルに記憶されたデータを読み出す場合、その読み出し動作のタイミング（例えば、クロック信号のタイミング）は遅延回路によって調整されるのが一般的である。
【０００３】
遅延回路によってタイミング調整される半導体記憶装置等の半導体装置は、車載マイコンや携帯プレイヤ等のポータブル機器等、幅広い用途で使用されている。しかし、近年のプロセス微細化により、トランジスタの閾値電圧のばらつきが大きくなってきており、半導体装置のタイミング調整が困難になってきている。例えば、半導体記憶装置において、メモリセルに記憶されたデータを読み出す場合、その読み出し動作のタイミングを精度良く調整することが困難になってきている。その結果、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンが無くなってしまい、正確なデータの読み出しが行われない可能性があった。
【０００４】
また、車載品等に用いられる半導体装置は、−４０℃から１５０℃の幅広い温度範囲で正確に動作することが求められている。例えば、半導体記憶装置の場合、−４０℃から１５０℃の幅広い温度範囲で正確にデータを読み出せることが求められている。
【０００５】
さらに、携帯電話、デジタルカメラ、ＭＰ３の携帯プレイヤ等のポータプル機器は、低電圧で動作することが求められている。一方で、家庭用のＡＣ電源に接続して使用される電子機器は、３Ｖや５Ｖの高電圧で動作することが求められている。このように、半導体装置は、低電圧から高電圧まで幅広い電圧範囲で正確に動作することが求められている。
【０００６】
要するに、半導体装置は、トランジスタの閾値電圧のばらつきに影響を受けず、幅広い温度範囲、幅広い電圧範囲で、精度良く動作することが求められている。例えば、半導体記憶装置の場合、トランジスタの閾値電圧のばらつきに影響を受けず、幅広い温度範囲、幅広い電圧範囲で、正確にデータを読み出せることが求められている。
【０００７】
なお、タイミング調整に用いられる遅延回路は、抵抗素子、容量素子及びトランジスタ等によって構成される。そのため、当該遅延回路では、トランジスタの閾値電圧のばらつき、温度変化及び電源電圧変動等の影響を受けてその遅延値が変化しやすく、精度良くタイミング調整することは容易ではない。
【０００８】
このような問題に対する解決策が特許文献１に開示されている。
【０００９】
図４に示すように、特許文献１に開示されたディレイ回路は、第１，第２の電流ミラー回路１０，１１と、分圧回路を構成する第１，第２の抵抗８，９と、出力回路が直列接続された第１，第２のスイッチＳＷ１，ＳＷ２と、容量１２と、コンパレータ１３とで構成されている。
【００１０】
詳しくは、第１の電流ミラー回路１０のグローバルノード１４は電源のＶＣＣに接続され、第２の電流ミラー回路１１グローバルノード１５は電源のＧＮＤに接続されている。第１の電流ミラー回路１０の１次側と第２の電流ミラー回路１１の１次側の間には、直列接続された第１，第２の抵抗８，９が接続されている。
【００１１】
第１の電流ミラー回路１０の２次側と第２の電流ミラー回路１１の２次側の間には、出力回路が直列接続された第１，第２のスイッチＳＷ１，ＳＷ２が接続されている。
【００１２】
第１，第２のスイッチＳＷ１，ＳＷ２はＨＩアクティブの半導体スイッチで、第１のスイッチＳＷ１と第２のスイッチＳＷ２との接続点のノードＮはコンパレータ１３の非反転入力（＋）に接続され、このラインと電源のＧＮＤの間には容量１２が接続されている。
【００１３】
コンパレータ１３の反転入力（−）には、第１の抵抗８と第２の抵抗９との接続点Ｍの分圧電圧が印加されている。ここで第１，第２の抵抗８，９の抵抗値はＲである。
【００１４】
前記第１のスイッチＳＷ１の制御ラインにはインバータ１６を介して入力１の信号が反転して印加され、前記第２のスイッチＳＷ２の制御ラインには入力１の信号がそのまま印加されている。入力１に入力された信号のディレイ出力はコンパレータ１３の出力の出力２に発生する。
【００１５】
なお、第１の電流ミラー回路１０はＰＭＯＳトランジスタＭ１，Ｍ２によって構成され、第２の電流ミラー回路１１はＮＭＯＳトランジスタＭ３，Ｍ４によって構成される。
【００１６】
次に従来例の動作を説明する。
このディレイ回路は、第１の抵抗８と第２の抵抗９と第１，第２の電流ミラー回路１０，１１により、電源変動に応じた電流Ｉを発生させ、それをミラーし、第１のスイッチＳＷ１または第２のスイッチＳＷ２がアクティブ時に容量１２にチャージまたはディスチャージする電流として使用する。
【００１７】
また、コンパレータ１３の基準電圧として、抵抗８，９が接続されたノードＭの電圧を使用することで、電源電圧をＶＣＣとすると、ほぼＶＣＣ／２となり、これも電源変動に応じ変化する。
【００１８】
第１の抵抗８、第２の抵抗９が接続された電流Ｉを発生させる経路の第１の電流ミラー回路１０と第２の電流ミラー回路１１で発生する電圧は、ＶＣＣ大時には、ＶＣＣに対し小さいので、Ｉ＝ＶＣＣ／２Ｒとあらわせる。また、第１のスイッチＳＷ１、第２のスイッチＳＷ２が接続された第１の電流ミラー回路１０の最大電圧は、ＶＣＣ大時にはＶＭＡＸ＝ＶＣＣ、第２の電流ミラー回路１１の最小電圧は、ＶＭＩＮ＝０とあらわせる。
【００１９】
したがって、出力１のディレイ量Ｔは、容量１２の容量値をＣとすると、以下の式が成り立つ。
【００２０】
（ＶＭＡＸ−ＶＣＣ／２）×Ｃ＝（ＶＣＣ／２−ＶＭＩＮ）×Ｃ
＝ＶＣＣ／２×Ｃ
＝Ｉ×Ｔ
【００２１】
ここで、Ｉ＝ＶＣＣ／２Ｒより、Ｔ＝ＲＣとなる。すなわち、ＶＣＣ変動があっても、入力の立ち上がり、立ち下がりからのディレイ量は、常にＲＣで一定となり、ディレイ量の変動が抑えられ、デューティの保存性も保たれる、と特許文献１には記載されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００３−２８９２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかし、関連する技術のディレイ回路（遅延回路）は、トランジスタの閾値電圧がばらついてしまうと、精度良くタイミング調整することができないという問題があった。換言すると、関連する技術のディレイ回路は、トランジスタの閾値電圧がばらついてしまうと、入力信号に精度の高い遅延を付加した出力信号を生成することができないという問題があった。
【００２４】
例えば、この遅延回路が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができない。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンが無くなってしまい、正確なデータの読み出しが行われないという問題があった。以下、その理由を具体的に説明する。
【００２５】
図５は、標準的な半導体製造工程にて製造されたトランジスタの閾値電圧のばらつきを示す図である。図５に示すように、ディレイ回路に設けられたＰＭＯＳトランジスタＭ１，Ｍ２の閾値電圧ＶｔＰ、及び、ＮＭＯＳトランジスタＭ３，Ｍ４の閾値電圧ＶｔＮは、それぞれ製造範囲Ｓの範囲内でばらついている。
【００２６】
なお、製造範囲Ｓとは、閾値電圧ＶｔＰの上限値である閾値電圧Ｐｂと、閾値電圧ＶｔＰの下限値である閾値電圧Ｐａと、閾値電圧ＶｔＮの上限値である閾値電圧Ｎｂと、閾値電圧ＶｔＮの下限値である閾値電圧Ｎａと、によって囲まれる領域のことである。なお、閾値電圧Ｐｃｅは、閾値電圧ＶｔＰのセンター値である。閾値電圧Ｎｃｅは、閾値電圧ＶｔＮのセンター値である。
【００２７】
以下の説明では、閾値電圧ＶｔＰ，ＶｔＮがそれぞれセンター値である閾値電圧Ｐｃｅ，Ｎｃｅを示す場合を「通常状態」と称す。閾値電圧ＶｔＰ，ＶｔＮがそれぞれ上限値である閾値電圧Ｐｂ，Ｎｂを示す場合を「閾値電圧が高い（Ｖｔ高状態）」と称す。閾値電圧ＶｔＰ，ＶｔＮがそれぞれ下限値である閾値電圧Ｐａ，Ｎａを示す場合を「閾値電圧が低い（Ｖｔ低状態）」と称す。
【００２８】
なお、トランジスタの閾値電圧ＶｔＰ，ＶｔＮは温度変化によっても変動する。温度変化による閾値電圧ＶｔＰ，ＶｔＮの変動は、一般的にトランジスタのソース−ドレイン間のリークによるものとされている。したがって、トランジスタの閾値電圧ＶｔＰ，ＶｔＮがセンター値である閾値電圧Ｐｃｅ，Ｎｃｅを示す場合（通常状態）でも、リーク量が増加する高温では当該閾値電圧ＶｔＰ，ＶｔＮは低くなり、リーク量が減少する低温では当該閾値電圧ＶｔＰ，ＶｔＮは高くなる。
【００２９】
図６は、図４に示すディレイ回路の動作を示すタイミングチャートである。図６には、入力１に入力された信号（便宜上、入力信号１と称す）と、出力２から出力された信号（便宜上、出力信号２と称す）と、参照電圧としてのノードＭの電圧Ｖｍと、比較電圧としてのノードＮの電圧Ｖｎと、が示されている。なお、通常状態におけるノードＭの電圧をＶｍｃ、Ｖｔ高状態におけるノードＭの電圧をＶｍｂ、Ｖｔ低状態におけるノードＭの電圧をＶｍａと区別して説明する場合がある。また、通常状態におけるノードＮの電圧をＶｎｃ、Ｖｔ高状態におけるノードＮの電圧をＶｎｂ、Ｖｔ低状態におけるノードＮの電圧をＶｎａと区別して説明する場合がある。さらに、通常状態における出力信号２を出力信号２ｃ、Ｖｔ高状態における出力信号２を出力信号２ｂ、Ｖｔ低状態における出力信号２を出力信号２ａと区別して説明する場合がある。
【００３０】
図６の例では、初期状態である時刻ｔ３０にて、入力信号１はＬレベル（接地電圧ＧＮＤレベル）を示している。このとき、スイッチＳＷ１がオフしスイッチＳＷ２がオンするため、ノードＮの電圧Ｖｎｃ，Ｖｎｂ，Ｖｎａは、何れも接地電圧ＧＮＤレベルを示す。一方、ノードＭの電圧Ｖｍｃ，Ｖｍｂ，Ｖｍａは、それぞれ異なる値を示すが（後述）、何れも接地電圧ＧＮＤレベルよりも大きな中間電位（電源電圧ＶＣＣ／２）程度を示す。そのため、出力信号２ｃ，２ｂ，２ａは何れもＬレベルを示している。
【００３１】
時刻ｔ３１にて、入力信号１がＬレベルからＨレベル（電源電圧ＶＣＣレベル）に変化すると、スイッチＳＷ１がオンしスイッチＳＷ２がオフするため、ノードＮの電圧Ｖｎｃ，Ｖｎｂ，Ｖｎａは一定の傾きで上昇し始める。一方、ノードＭの電圧Ｖｍｃ，Ｖｍｂ，Ｖｍａは、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ３のそれぞれのドレイン電圧の差電圧を抵抗８，９の抵抗比により抵抗分圧したものであるから、それぞれトランジスタＭ１，Ｍ３の閾値電圧ＶｔＰ，ＶｔＮのばらつきによって異なる値を示す。つまり、ノードＭの電圧Ｖｍｃ，Ｖｍｂ，Ｖｍａは、通常状態、Ｖｔ高状態、Ｖｔ低状態の場合でそれぞれ異なる値を示す。
【００３２】
Ｖｔ高状態では、時刻ｔ３２にて、ノードＮの電圧ＶｎｂがノードＭの電圧Ｖｍｂにまで達する（交点Ｚ）。それにより、コンパレータ１３は、比較結果をＬレベルからＨレベルに切り替えて出力信号２ｂとして出力する。
【００３３】
通常状態では、時刻ｔ３３にて、ノードＮの電圧ＶｎｃがノードＭの電圧Ｖｍｃにまで達する（交点Ｙ）。それにより、コンパレータ１３は、比較結果をＬレベルからＨレベルに切り替えて出力信号２ｃとして出力する。
【００３４】
Ｖｔ低状態では、時刻ｔ３４にて、ノードＮの電圧ＶｎａがノードＭの電圧Ｖｍａにまで達する（交点Ｘ）。それにより、コンパレータ１３は、比較結果をＬレベルからＨレベルに切り替えて出力信号２ａとして出力する。
【００３５】
そして、時刻ｔ３５にて、容量１２に対する電荷の供給が完了し、最終的にノードＮの電圧Ｖｎｃ，Ｖｎｂ，Ｖｎａは何れも電源電圧ＶＣＣレベルまで上昇する。
【００３６】
このように、入力信号１がＬレベルからＨレベルに変化してから（時刻ｔ３１）、出力信号２がＬレベルからＨレベルに変化するまで（時刻ｔ３２，ｔ３３，ｔ３４）の時間は、トランジスタの閾値電圧ＶｔＰ，ＶｔＮのばらつきによって異なる。つまり、トランジスタの閾値電圧ＶｔＰ，ＶｔＮがばらつくことにより、入力信号１がＬレベルからＨレベルに変化してから（時刻ｔ３１）、出力信号２がＬレベルからＨレベルに変化するまで（時刻ｔ３２，ｔ３３，ｔ３４）の時間が、所望の時間（遅延時間）と異なってしまう可能性がある。
【００３７】
以上のように、関連する技術のディレイ回路（遅延回路）は、トランジスタの閾値電圧のばらつきにより、入力信号に精度の高い遅延を付加した出力信号を生成することができないという問題があった。
【課題を解決するための手段】
【００３８】
本発明にかかる遅延回路は、入力信号に遅延を付加した出力信号を生成する遅延回路であって、第１電流及び当該第１電流に比例した第２電流を生成する電流ミラー回路と、ゲートに所定電圧が印加されてソース−ドレイン間に前記第１電流が流れることにより、第１電圧を生成する第１トランジスタと、前記第１電圧に応じた参照電圧を生成する参照電圧生成部と、容量素子と、前記入力信号の電圧レベルに基づいて、前記第２電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース−ドレイン間に前記第２電流が流れることにより、第２電圧を生成する第２トランジスタと、前記第２電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備える。
【００３９】
上述のような回路構成により、入力信号に精度の高い遅延を付加した出力信号を生成することができる。
【発明の効果】
【００４０】
本発明により、入力信号に精度の高い遅延を付加した出力信号を生成することが可能な遅延回路を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１にかかる遅延回路の構成例を示す図である。
【図２】本発明の実施の形態１にかかる遅延回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかる遅延回路の構成例を示す図である。
【図４】関連する技術の構成を示す図である。
【図５】トランジスタの閾値電圧のばらつきを示す図である。
【図６】関連する技術の課題を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００４２】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００４３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００４４】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００４５】
実施の形態１
図１は、本発明の実施の形態１にかかる遅延回路１００の構成例を示す図である。本実施の形態にかかる遅延回路１００は、比較電圧Ｖ２の変化の傾きと参照電圧Ｖ１とのそれぞれを、トランジスタの閾値電圧のばらつきに応じて変化させるため、比較電圧Ｖ２と参照電圧Ｖ１とが一致するタイミングのずれを従来よりも小さくすることができる。それにより、本実施の形態にかかる遅延回路１００は、入力信号Ｖｉｎに精度の高い遅延を付加した出力信号Ｖｏｕｔを出力することができる。以下、具体的に説明する。
【００４６】
図１に示すように、遅延回路１００は、基準電圧発生部６１５と、比較用基準電圧生成部６１６と、電荷充放電部６１７と、容量部６１８と、電圧比較部（比較部）６１９と、インバータ６２１と、を備える。
【００４７】
（遅延回路１００の構成）
まず、図１に示す遅延回路１００の構成について説明する。
【００４８】
（基準電圧発生部６１５）
基準電圧発生部６１５は、基準電圧（所定電圧）Ｖｒを発生する部である。基準電圧発生部６１５は、定電圧源６２５を有する。定電圧源６２５の一端には、電源から接地電圧ＧＮＤの供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）が接続され、定電圧源６２５の他端には、ノード６０１が接続される。そして、定電圧源６２５は、ノード６０１に向けて基準電圧Ｖｒを出力する。
【００４９】
（比較用基準電圧生成部６１６）
比較用基準電圧生成部６１６は、参照電圧Ｖ１を生成する部である。比較用基準電圧生成部６１６は、トランジスタ（第３トランジスタ）６０５と、トランジスタ（第１トランジスタ）６０７と、抵抗素子（第１抵抗素子、参照電圧生成部）６０８，６０９と、を有する。本実施の形態では、トランジスタ６０５がＰチャネルＭＯＳトランジスタであって、トランジスタ６０７がＮチャネルＭＯＳトランジスタである場合を例に説明する。また、本実施の形態では、抵抗素子６０８，６０９のそれぞれの抵抗値が略同一である場合を例に説明する。
【００５０】
トランジスタ６０５，６０７及び抵抗素子６０８，６０９は、電源から電源電圧ＶＤＤの供給される電源電圧端子（以下、電源電圧端子ＶＤＤと称す）と、接地電圧端子ＧＮＤと、の間に直列に設けられている。より具体的には、トランジスタ６０５では、ソースが電源電圧端子ＶＤＤに接続され、ゲート及びドレインがノード６２４に接続される。トランジスタ６０７では、ドレインがノード６２４に接続され、ゲートが６０１に接続され、ソースがノード６０２に接続される。抵抗素子６０８では、一端がノード６０２に接続され、他端がノード６０３に接続される。抵抗素子６０９では、一端がノード６０３に接続され、他端が接地電圧端子ＧＮＤに接続される。そして、比較用基準電圧生成部６１６は、ノード６０３の電圧を参照電圧Ｖ１として出力する（詳しくは後述）。
【００５１】
（電荷充放電部６１７）
電荷充放電部６１７は、入力信号Ｖｉｎに基づいて、後述するコンデンサ６１３に電荷を蓄積し、又は、コンデンサ６１３に蓄積された電荷を放出する部である。電荷充放電部６１７は、トランジスタ（第４トランジスタ）６０６と、トランジスタ６１０と、トランジスタ（第２トランジスタ）６１１と、トランジスタ６１２と、を有する。トランジスタ６１０，６１２により充放電部とも称する。本実施の形態では、トランジスタ６０６，６１０がそれぞれＰチャネルＭＯＳトランジスタであって、トランジスタ６１１，６１２がそれぞれＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００５２】
トランジスタ６０６，６１０，６１１，６１２は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられている。より具体的には、トランジスタ６０６では、ソースが電源電圧端子ＶＤＤに接続され、ゲートがノード６２４に接続され、ドレインがトランジスタ６１０のソースに接続される。トランジスタ６１０では、ゲートがインバータ６２１を介して外部入力端子６２０に接続され、ドレインがトランジスタ６１１のドレインに接続される。つまり、トランジスタ６１０のゲートには、外部から外部入力端子６２０に供給された入力信号Ｖｉｎの反転信号が印加される。トランジスタ６１１では、ゲートがノード６０１に接続され、ソースがノード６０４に接続される。トランジスタ６１２では、ドレインがノード６０４に接続され、ゲートがインバータ６２１を介して外部入力端子６２０に接続され、ソースが接地電圧端子ＧＮＤに接続される。つまり、トランジスタ６１２のゲートには、外部から外部入力端子６２０に供給された入力信号Ｖｉｎの反転信号が印加される。
【００５３】
例えば、入力信号ＶｉｎがＨレベルからＬレベルに変化すると、トランジスタ６１０がオフしトランジスタ６１２がオンするため、コンデンサ６１３に蓄積された電荷がトランジスタ６１２を介して接地電圧端子ＧＮＤに放出されていく。一方、入力信号ＶｉｎがＬレベルからＨレベルに変化すると、トランジスタ６１０がオンしトランジスタ６１２がオフするため、電源電圧端子ＶＤＤからトランジスタ６０６，６１０，６１１を介してコンデンサ６１３に電荷が蓄積されていく（詳しくは後述）。
【００５４】
（容量部６１８）
容量部６１８は、コンデンサ（容量素子）６１３を有し、当該コンデンサ６１３に蓄積された電荷に応じた比較電圧Ｖ２を生成する部である。コンデンサ６１３の一端はノード６０４に接続され、コンデンサ６１３の他端は接地電圧端子ＧＮＤに接続される。そして、容量部６１８は、ノード６０４の電圧を比較電圧Ｖ２として出力する。
【００５５】
（電圧比較部６１９）
電圧比較部６１９は、比較電圧Ｖ２と参照電圧Ｖ１とを比較し、比較結果を出力信号Ｖｏｕｔとして出力する部である。電圧比較部６１９は、比較器６１４を有する。比較器６１４では、非反転入力端子がノード６０４に接続され、反転入力端子がノード６０３に接続され、出力端子が外部出力端子６２３に接続される。
【００５６】
例えば、ノード６０４の電圧（比較電圧）Ｖ２がノード６０３の電圧（参照電圧）Ｖ１より低い場合、電圧比較部６１９は、Ｌレベルの比較結果を出力信号Ｖｏｕｔとして出力する。一方、ノード６０４の電圧（比較電圧）Ｖ２がノード６０３の電圧（参照電圧）Ｖ１以上である場合、電圧比較部６１９は、Ｈレベルの比較結果を出力信号Ｖｏｕｔとして出力する。この出力信号Ｖｏｕｔは、外部出力端子６２３を介して外部に出力される。
【００５７】
なお、上記の接続関係から明らかなように、トランジスタ６０５，６０６は電流ミラー接続されている。したがって、トランジスタ６０５，６０６の組み合わせを電流ミラー回路とも称する。また、本実施の形態では、トランジスタ６０５，６０６が、同一導電型（Ｐチャネル型）、略同一のチャネル幅及び略同一のチャネル長である場合を例に説明する。また、本実施の形態では、トランジスタ６０７，６１１が、同一導電型（Ｎチャネル型）、略同一のチャネル幅及び略同一のチャネル長である場合を例に説明する。
【００５８】
（遅延回路１００の動作）
次に、図１に示す遅延回路１００の動作について、図２を用いて説明する。図２は、図１に示す遅延回路１００の動作を示すタイミングチャートである。
【００５９】
図２には、入力信号Ｖｉｎと、出力信号Ｖｏｕｔと、参照電圧（ノード６０３の電圧）Ｖ１と、比較電圧（ノード６０４の電圧）Ｖ２と、が示されている。なお、通常状態における参照電圧Ｖ１をＶ１ｃ、Ｖｔ高状態における参照電圧Ｖ１をＶ１ｂ、Ｖｔ低状態における参照電圧Ｖ１をＶ１ａと区別して説明する場合がある。また、通常状態における比較電圧Ｖ２をＶ２ｃ，Ｖｔ高状態における比較電圧Ｖ２をＶ２ｂ、Ｖｔ低状態における比較電圧Ｖ２をＶ２ａと区別して説明する場合がある。さらに、通常状態における出力信号Ｖｏｕｔを出力信号Ｖｏｕｔｃ、Ｖｔ高状態における出力信号Ｖｏｕｔを出力信号Ｖｏｕｔｂ、Ｖｔ低状態における出力信号Ｖｏｕｔａと区別して説明する場合がある。なお、本実施の形態では、コンデンサ６１３の静電容量Ｃがばらつかないものとして説明する。
【００６０】
図２に示すタイミングチャートを時間軸に沿って説明する前に、前提となる動作について簡単に説明する。トランジスタ６０５のソース−ドレイン間には、電源電圧ＶＤＤに応じた電流（第１電流）Ｉ０が流れる。また、トランジスタ６０６のソース−ドレイン間には、トランジスタ６０５のソース−ドレイン間に流れる電流に比例した電流（第２電流）が流れる。本実施の形態では、トランジスタ６０５，６０６は略同一のサイズ（略同一のチャネル幅及び略同一のチャネル長）であるため、トランジスタ６０６のソース−ドレイン間には、トランジスタ６０５のソース−ドレイン間と同じ電流値の電流Ｉ０が流れる。なお、通常状態における電流Ｉ０をＩ０ｃ、Ｖｔ高状態にける電流Ｉ０をＩ０ｂ、Ｖｔ低状態における電流Ｉ０をＩ０ａと区別して説明する場合がある。
【００６１】
また、トランジスタ６０７のゲートには、当該トランジスタ６０７が常にオン状態となるような電圧値の基準電圧Ｖｒが印加されている。同様に、トランジスタ６１１のゲートには、当該トランジスタ６１１が常にオン状態となるような電圧値の基準電圧Ｖｒが印加されている。本実施の形態では、トランジスタ６０７，６１１は略同一のサイズであるため、それぞれのソース−ドレイン間に同じ電流値の電流Ｉ０が流れる場合には、それぞれのソース電圧（ノード６０２の電圧，ノード６０４の電圧）Ｖ０，Ｖ２は最終的に略同一の値を示す。より具体的には、ノード６０２の電圧（第１電圧）Ｖ０は、ノード６０１の電圧（基準電圧）Ｖｒからトランジスタ６０７のゲート−ソース間電圧Ｖｇｓを引いた値を示す。ノード６０４の電圧（比較電圧，第２電圧）Ｖ２は、ノード６０１の電圧（基準電圧）Ｖｒからトランジスタ６１１のゲート−ソース間電圧Ｖｇｓを引いた値を示す。
【００６２】
抵抗素子６０８の抵抗値をＲ３とし、抵抗素子６０９の抵抗値をＲ４とすると、電圧Ｖ０は、以下の式（１）のように表すことができる。
【００６３】
Ｖ０＝（Ｒ３＋Ｒ４）×Ｉ０ ・・・（１）
【００６４】
また、抵抗素子６０８と抵抗素子６０９との間のノード６０３の電圧（参照電圧）Ｖ１は、以下の式（２）のように表すことができる。
【００６５】
Ｖ１＝Ｖ０×Ｒ４／（Ｒ３＋Ｒ４） ・・・（２）
【００６６】
上記したように、抵抗素子６０８，６０９のそれぞれの抵抗値Ｒ３，Ｒ４は略同一であるため、参照電圧Ｖ１は、電圧Ｖ０の１／２の電圧値を示す。また、比較電圧Ｖ２は、トランジスタ６１０がオンすることによりトランジスタ６１１のソース−ドレイン間に電流Ｉ０が流れている場合、電圧Ｖ０と略同一の電圧値まで上昇する。
【００６７】
続いて、図２のタイミングチャートを時間軸に沿って説明する。図２の例では、初期状態である時刻ｔ０にて、入力信号ＶｉｎはＬレベル（接地電圧ＧＮＤレベル）を示している。このとき、トランジスタ６１０はオフしトランジスタ６１２はオンしているため、コンデンサ６１３に蓄積された電荷はトランジスタ６１２を介して接地電圧端子ＧＮＤに放出されている。したがって、比較電圧Ｖ２ｃ，Ｖ２ｂ，Ｖ２ａは接地電圧ＧＮＤレベルを示す。一方、参照電圧Ｖ１ｃ，Ｖ１ｂ，Ｖ１ａは、式（１）及び式（２）を参照するとそれぞれ以下のように表すことができる。
【００６８】
まず、通常状態における電圧Ｖ０（以下、Ｖ０ｃと称す）は、式（１）を参照すると、以下の式（３）のように表すことができる。
Ｖ０ｃ＝（Ｒ３＋Ｒ４）×Ｉ０ｃ ・・・（３）
【００６９】
したがって、通常状態における参照電圧Ｖ１ｃは、式（２）を参照すると、以下の式（４）のように表すことができる。
Ｖ１ｃ＝Ｖ０ｃ×Ｒ４／（Ｒ３＋Ｒ４） ・・・（４）
ここで、上記したように抵抗素子６０８，６０９のそれぞれの抵抗値Ｒ３，Ｒ４は略同一であるため、参照電圧Ｖ１ｃは、電圧Ｖ０ｃの１／２の電圧値を示す。
【００７０】
また、Ｖｔ高状態における電圧Ｖ０（以下、Ｖ０ｂと称す）は、式（１）を参照すると、以下の式（５）のように表すことができる。
Ｖ０ｂ＝（Ｒ３＋Ｒ４）×Ｉ０ｂ ・・・（５）
【００７１】
したがって、Ｖｔ高状態における参照電圧Ｖ１ｂは、式（２）を参照すると、以下の式（６）のように表すことができる。
Ｖ１ｂ＝Ｖ０ｂ×Ｒ４／（Ｒ３＋Ｒ４） ・・・（６）
ここで、上記したように抵抗素子６０８，６０９のそれぞれの抵抗値Ｒ３，Ｒ４は略同一であるため、参照電圧Ｖ１ｂは、電圧Ｖ０ｂの１／２の電圧値を示す。
【００７２】
また、Ｖｔ低状態における電圧Ｖ０（以下、Ｖ０ａと称す）は、式（１）を参照すると、以下の式（７）のように表すことができる。
Ｖ０ａ＝（Ｒ３＋Ｒ４）×Ｉ０ａ ・・・（７）
【００７３】
したがって、Ｖｔ低状態における参照電圧Ｖ１ａは、式（２）を参照すると、以下の式（８）のように表すことができる。
Ｖ１ａ＝Ｖ０ａ×Ｒ４／（Ｒ３＋Ｒ４） ・・・（８）
ここで、上記したように抵抗素子６０８，６０９のそれぞれの抵抗値Ｒ３，Ｒ４は略同一であるため、参照電圧Ｖ１ａは、電圧Ｖ０ａの１／２の電圧値を示す。
【００７４】
このように、参照電圧Ｖ１ｃ，Ｖ１ｂ，Ｖ１ａは、それぞれ異なる値を示すが、何れも接地電圧ＧＮＤレベルよりも大きな中間電圧（電源電圧ＶＤＤ／２）程度を示す。そのため、比較器６１４は、Ｌレベルの比較結果を出力信号Ｖｏｕｔｃ，Ｖｏｕｔｂ，Ｖｏｕｔａとして出力している。
【００７５】
時刻ｔ１にて、入力信号ＶｉｎがＬレベルからＨレベル(電源電圧ＶＤＤレベル)に変化すると、トランジスタ６１０がオンしトランジスタ６１２がオフするため、電源電圧端子ＶＤＤからトランジスタ６０６，６１０，６１１を介してコンデンサ６１３に電荷が蓄積されていく。つまり、ノード６０４の電圧（比較電圧）Ｖ２は上昇し始める。このとき、トランジスタ６０６，６１０，６１１には、トランジスタ６０５と同じ電流Ｉ０が流れる。具体的には、通常状態では電流Ｉ０ｃが流れ、Ｖｔ高状態では電流Ｉ０ｂが流れ、Ｖｔ低状態では電流Ｉ０ａが流れる。そのため、ノード６０４の電圧（比較電圧）Ｖ２ｃ，Ｖ２ｂ，Ｖ２ａは、それぞれノード６０２の電圧Ｖ０ｃ，Ｖ０ｂ，Ｖ０ａと略同一の電圧値まで、それぞれ異なる傾きで上昇していく。一方、ノード６０３の電圧（参照電圧）Ｖ１ｃ、Ｖ１ｂ，Ｖ１ａは、それぞれノード６０２の電圧Ｖ０ｃ，Ｖ０ｂ，Ｖ０ａの１／２
の電圧値を示す。
【００７６】
時刻ｔ２にて、通常状態、Ｖｔ高状態及びＶｔ低状態の何れの場合も、比較電圧Ｖ２が参照電圧Ｖ１にまで達する。具体的には、通常状態では比較電圧Ｖ２ｃが参照電圧Ｖ１ｃにまで達し（交点Ｙ１）、Ｖｔ高状態では比較電圧Ｖ２ｂが参照電圧Ｖ１ｂにまで達し（交点Ｚ１）、Ｖｔ低状態では比較電圧Ｖ２ａが参照電圧Ｖ１ａにまで達する（交点Ｘ１）。それにより、比較器６１４は、比較結果をＬレベルからＨレベルに切り替えて出力信号Ｖｏｕｔｃ，Ｖｏｕｔｂ，Ｖｏｕｔａとして出力する。
【００７７】
そして、時刻ｔ３にて、通常状態、Ｖｔ高状態及びＶｔ低状態の何れの場合も、コンデンサ６１３に対する電荷の供給が完了し、最終的にノード６０４の電圧（比較電圧）Ｖ２ｃ，Ｖ２ｂ，Ｖ２ａはそれぞれノード６０２の電圧Ｖ０ｃ，Ｖ０ｂ，Ｖ０ａと略同一の電圧値まで上昇する。
【００７８】
このように、本実施の形態にかかる遅延回路１００は、比較電圧Ｖ２の変化の傾きと参照電圧Ｖ１とのそれぞれを、トランジスタの閾値電圧のばらつきに応じて変化させる。そのため、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、出力信号ＶｏｕｔがＬレベルからＨレベルに変化するまで（時刻ｔ２）の時間は、トランジスタの閾値電圧がばらついたとしてもほとんど変化しない。つまり、本実施の形態にかかる遅延回路１００は、トランジスタの閾値電圧がばらついたとしても、入力信号Ｖｉｎに精度の高い遅延を付加した出力信号Ｖｏｕｔを生成することができる。
【００７９】
なお、本実施の形態にかかる遅延回路１００の遅延時間（時刻ｔ１〜ｔ２の時間）は、通常状態、Ｖｔ高状態及びＶｔ低状態のそれぞれにおいて、以下のようにして導き出すことができる。なお、コンデンサ６１３の静電容量をＣとする。
【００８０】
まず、通常状態では、コンデンサ６１３に蓄積される電荷Ｑｃは、以下の式（９）のように表すことができる。
【００８１】
Ｑｃ＝ＣＶ２ｃ
＝ＣＶ０ｃ ・・・（９）
【００８２】
したがって、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、コンデンサ６１３に対する電荷の供給が完了するまで（時刻ｔ３）の時間（ｔ３−ｔ１）は、以下の式（１０）のように表すことができる。
【００８３】
（ｔ３−ｔ１）＝Ｑｃ／Ｉ０ｃ
＝ＣＶ０ｃ／Ｉ０ｃ ・・・（１０）
【００８４】
同様にＶｔ高状態では、コンデンサ６１３に蓄積される電荷Ｑｂは、以下の式（１１）のように表すことができる。
【００８５】
Ｑｂ＝ＣＶ２ｂ
＝ＣＶ０ｂ ・・・（１１）
【００８６】
したがって、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、コンデンサ６１３に対する電荷の供給が完了するまで（時刻ｔ３）の時間（ｔ３−ｔ１）は、以下の式（１２）のように表すことができる。
【００８７】
（ｔ３−ｔ１）＝Ｑｂ／Ｉ０ｂ
＝ＣＶ０ｂ／Ｉ０ｂ ・・・（１２）
【００８８】
同様にＶｔ低状態では、コンデンサ６１３に蓄積される電荷Ｑａは、以下の式（１３）のように表すことができる。
【００８９】
Ｑａ＝ＣＶ２ａ
＝ＣＶ０ａ ・・・（１３）
【００９０】
したがって、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、コンデンサ６１３に対する電荷の供給が完了するまで（時刻ｔ３）の時間（ｔ３−ｔ１）は、以下の式（１４）のように表すことができる。
【００９１】
（ｔ３−ｔ１）＝Ｑａ／Ｉ０ａ
＝ＣＶ０ａ／Ｉ０ａ ・・・（１４）
【００９２】
例えば、トランジスタの閾値電圧のばらつきにより、Ｖｔ高状態の電流Ｉ０ｂがＶｔ低状態の電流Ｉ０ａの１／２の電流値を示す場合について説明する。換言すると、トランジスタの閾値電圧のばらつきにより、Ｉ０ｂ＝Ｉ０ａ／２が成り立つ場合について説明する。このとき、Ｖ０ｂ＝Ｖ０ａ／２が成り立つため、式（１２）を変形することにより、以下の式（１５）のように表すことができる。
【００９３】
（ｔ３−ｔ１）＝ＣＶ０ｂ／Ｉ０ｂ
＝Ｃ（Ｖ０ａ／２）／（Ｉ０ａ／２）
＝ＣＶ０ａ／Ｉ０ａ ・・・（１５）
【００９４】
式（１４）と式（１５）とが等しいことから、トランジスタの閾値電圧がばらついた場合でも、時間（ｔ３−ｔ１）は一定となることが分かる。
【００９５】
続いて、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、出力信号ＶｏｕｔがＬレベルからＨレベルに変化するまで（時刻ｔ２）の時間（ｔ２−ｔ１）は、通常状態、Ｖｔ高状態及びＶｔ低状態のそれぞれにおいて、以下のように導き出すことができる。
【００９６】
まず、通常状態では、Ｖ１ｃ＝Ｖ０ｃ／２が成り立つため、時間（ｔ２−ｔ１）は、式（１０）を参照すると、以下の式（１６）のように表すことができる。
【００９７】
（ｔ２−ｔ１）＝（ｔ３−ｔ１）／２
＝（ＣＶ０ｃ／Ｉ０ｃ）／２
＝ＣＶ０ｃ／２Ｉ０ｃ ・・・（１６）
【００９８】
つまり、通常状態における遅延回路１００の遅延時間（ｔ２−ｔ１）は、ＣＶ０ｃ／２Ｉ０ｃとなる。
【００９９】
同様にＶｔ高状態では、Ｖ１ｂ＝Ｖ０ｂ／２が成り立つため、時間（ｔ２−ｔ１）は、式（１２）を参照すると以下の式（１７）のように表すことができる。
【０１００】
（ｔ２−ｔ１）＝（ｔ３−ｔ１）／２
＝（ＣＶ０ｂ／Ｉ０ｂ）／２
＝ＣＶ０ｂ／２Ｉ０ｂ ・・・（１７）
【０１０１】
つまり、Ｖｔ高状態における遅延回路１００の遅延時間（ｔ２−ｔ１）は、ＣＶ０ｂ／２Ｉ０ｂとなる。
【０１０２】
同様にＶｔ低状態では、Ｖ１ａ＝Ｖ０ａ／２が成り立つため、時間（ｔ２−ｔ１）は、式（１４）を参照すると以下の式（１８）のように表すことができる。
【０１０３】
（ｔ２−ｔ１）＝（ｔ３−ｔ１）／２
＝（ＣＶ０ａ／Ｉ０ａ）／２
＝ＣＶ０ａ／２Ｉ０ａ ・・・（１８）
【０１０４】
つまり、Ｖｔ低状態における遅延回路１００の遅延時間（ｔ２−ｔ１）は、ＣＶ０ａ／２Ｉ０ａとなる。
【０１０５】
式（１４）と式（１５）とが等しいことから、式（１６）、式（１７）及び式（１８）は等しくなる。つまり、トランジスタの閾値電圧がばらついた場合でも、遅延回路１００の遅延時間（ｔ２−ｔ１）は一定となることが分かる。
【０１０６】
このように、本実施の形態にかかる遅延回路１００では、ノード６０４の電圧（比較電圧）Ｖ２がノード６０２の電圧Ｖ０と略同一の電圧値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、比較電圧Ｖ２及び電圧Ｖ０の何れもが略同一の変化量で変化する。また、ノード６０３の電圧（参照電圧）Ｖ１は、ノード６０２の電圧Ｖ０を１／２に抵抗分圧した電圧値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、参照電圧Ｖ１は電圧Ｖ０の１／２の変化量で変化する。さらに、ノード６０４に流れる電流は、ノード６０２に流れる電流と略同一の電流値を示す。そのため、トランジスタの閾値電圧がばらついた場合には、何れの電流も略同一の変化量で変化する。つまり、トランジスタの閾値電圧のばらつきに応じた電流変化量は略同一である。
【０１０７】
それにより、本実施の形態にかかる遅延回路１００は、トランジスタの閾値電圧がばらついたとしても、入力信号ＶｉｎがＬレベルからＨレベルに変化してから（時刻ｔ１）、出力信号ＶｏｕｔがＬレベルからＨレベルに変化するまで（時刻ｔ２）の時間のずれを従来よりも小さくすることができる。換言すると、本実施の形態にかかる遅延回路１００は、トランジスタの閾値電圧がばらついたとしても参照電圧Ｖ１と比較電圧Ｖ２とが一致するタイミングのずれを従来よりも小さくすることができる。つまり、本実施の形態にかかる遅延回路１００は、トランジスタの閾値電圧がばらついたとしても、入力信号Ｖｉｎに精度の高い遅延を付加した出力信号Ｖｏｕｔを生成することができる。
【０１０８】
また、本実施の形態にかかる遅延回路１００は、製造や温度変化によりトランジスタの閾値電圧がばらついた場合以外にも、電源電圧が変動した場合においても、同様の理由により同様の効果を奏することができる。
【０１０９】
例えば、この遅延回路１００が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができる。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンを十分に確保することができるため、従来よりも正確なデータの読み出しが行われる。
【０１１０】
実施の形態２
図３は、本発明の実施の形態２にかかる遅延回路１０１の構成例を示す図である。図３に示す遅延回路１０１は、図１に示す遅延回路１００の場合と比較して、基準電圧発生部６１５に代えて基準電圧発生部６２８を備える。
【０１１１】
基準電圧発生部６２８は、抵抗素子（第２抵抗素子）６２６，６２７を有する。抵抗素子６２６では、一端が電源電圧端子ＶＤＤに接続され、他端がノード６０１に接続される。抵抗素子６２７では、一端がノード６０１に接続され、他端が接地電圧端子ＧＮＤに接続される。そして、基準電圧発生部６２８は、電源電圧ＶＤＤを抵抗素子６２６，６２７の抵抗比により抵抗分圧したものを基準電圧Ｖｒとして出力する。図３に示す遅延回路１０１のその他の回路構成及び動作については、図１に示す遅延回路１００の場合と同様であるため、その説明を省略する。
【０１１２】
なお、基準電圧発生部６２８が発生する基準電圧Ｖｒは、抵抗素子６２６の抵抗値をＲ１とし、抵抗素子６２７の抵抗値をＲ１とすると、以下の式（１９）のように表すことができる。
【０１１３】
Ｖｒ＝ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２） ・・・（１９）
【０１１４】
この場合、ノード６０２の電圧Ｖ０は、ノード６０１の電圧（基準電圧）Ｖｒからトランジスタ６０７のゲート−ソース間電圧Ｖｇｓを引いた値を示す。また、ノード６０３の電圧（参照電圧）Ｖ１は電圧Ｖ０の１／２の電圧値を示す。
【０１１５】
このように、本実施の形態にかかる遅延回路１０１の場合にも、実施の形態１にかかる遅延回路１００と同様の効果を奏することができる。
【０１１６】
例えば、この遅延回路１０１が半導体記憶装置のタイミング調整に用いられた場合、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間を一定に保つことができる。それにより、メモリセルに記憶されたデータの読み出し動作が開始されてから実際にデータが読み出されるまでの時間のマージンを十分に確保することができるため、従来よりも正確なデータの読み出しが行われる。
【０１１７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、トランジスタ６１０がオンしている場合に、トランジスタ６０５，６０６のそれぞれのソース−ドレイン間に略同一の電流が流れる場合を例に説明したが、これに限られない。また、トランジスタ６１０がオンしている場合に、トランジスタ６０７，６１１のそれぞれのソース電圧が略同一になる場合を例に説明したが、これに限られない。比較電圧Ｖ２と参照電圧Ｖ１とが一致するタイミングのずれが従来よりも抑制できるのであれば、こられは必ずしも略同一である必要はない。換言すると、比較電圧Ｖ２と参照電圧Ｖ１とが一致するタイミングのずれが従来よりも抑制できるのであれば、トランジスタ６０５，６０６のサイズは必ずしも略同一である必要はないし、トランジスタ６０７，６１１のサイズは必ずしも略同一である必要はない。
【０１１８】
また、本実施の形態では、抵抗素子６０８の抵抗値Ｒ３と、抵抗素子６０９の抵抗値Ｒ４と、が略同一である場合を例に説明したが、これに限られない。抵抗素子６０８，６０９の抵抗比は、入力信号に付加する遅延値（遅延時間）に応じて適宜変更可能である。
【０１１９】
また、本実施の形態では、入力信号ＶｉｎがＬレベルからＨレベルに変化してから出力信号ＶｏｕｔがＬレベルからＨレベルに変化するまでの時間を一定に保つ場合を例に説明したが、これに限られない。入力信号ＶｉｎがＨレベルからＬレベルに変化してから出力信号ＶｏｕｔがＨレベルからＬレベルに変化するまでの時間を一定に保つ回路構成にも適宜変更可能である。
【０１２０】
本発明にかかる遅延回路は、例えば、内部回路とともに半導体装置に設けられる。本発明にかかる遅延回路は、出力信号Ｖｏｕｔをクロック信号として生成する。そして、内部回路は、当該クロック信号に同期して動作する。
【０１２１】
例えば、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
入力信号に遅延を付加した出力信号を生成する遅延回路であって、
第１電流及び当該第１電流に比例した第２電流を生成する電流ミラー回路と、
ゲートに所定電圧が印加されてソース−ドレイン間に前記第１電流が流れることにより、第１電圧を生成する第１トランジスタと、
前記第１電圧に応じた参照電圧を生成する参照電圧生成部と、
容量素子と、
前記入力信号の電圧レベルに基づいて、前記第２電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、
前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース−ドレイン間に前記第２電流が流れることにより、第２電圧を生成する第２トランジスタと、
前記第２電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備えた遅延回路。
【０１２２】
（付記２）
前記電流ミラー回路は、
電源電圧に応じた前記第１電流を生成する第３トランジスタと、
前記第３トランジスタと電流ミラー接続され、前記第２電流を生成する第４トランジスタと、を有し、
前記第３及び前記第４トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、付記１に記載の遅延回路。
【０１２３】
（付記３）
前記第１及び前記第２トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、付記１又は２に記載の遅延回路。
【０１２４】
（付記４）
前記参照電圧生成部は、前記第１電圧を分圧して前記参照電圧として出力する第１抵抗素子により構成されることを特徴とする付記１〜３の何れか一項に記載の遅延回路。
【０１２５】
（付記５）
前記所定電圧を生成する定電圧源をさらに備えた付記１〜４の何れか一項に記載の遅延回路。
【０１２６】
（付記６）
電源電圧を分圧して前記所定電圧として出力する第２抵抗素子をさらに備えた付記１〜４のいずれか一項に記載の遅延回路。
【０１２７】
（付記７）
前記出力信号をクロック信号として生成する付記１〜６のいずれか一項に記載された遅延回路と、
前記クロック信号に同期して動作する内部回路と、を備えた半導体装置。
【符号の説明】
【０１２８】
１００，１０１ 遅延回路
６０１〜６０４，６２４ ノード
６０５、６０６、６１０ トランジスタ
６０７、６１１、６１２ トランジスタ
６０８、６０９ 抵抗素子
６１３ コンデンサ
６１４ 比較器
６１５ 基準電圧発生部
６１６ 比較用基準電圧生成部
６１７ 電荷充放電部
６１８ 容量部
６１９ 電圧比較部
６２０ 外部入力端子
６２１ インバータ
６２３ 外部出力端子
６２５ 定電圧源
６２６，６２７ 抵抗素子
６２８ 基準電圧発生部
【特許請求の範囲】
【請求項１】
入力信号に遅延を付加した出力信号を生成する遅延回路であって、
第１電流及び当該第１電流に比例した第２電流を生成する電流ミラー回路と、
ゲートに所定電圧が印加されてソース−ドレイン間に前記第１電流が流れることにより、第１電圧を生成する第１トランジスタと、
前記第１電圧に応じた参照電圧を生成する参照電圧生成部と、
容量素子と、
前記入力信号の電圧レベルに基づいて、前記第２電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、
前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース−ドレイン間に前記第２電流が流れることにより、第２電圧を生成する第２トランジスタと、
前記第２電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備えた遅延回路。
【請求項２】
前記電流ミラー回路は、
電源電圧に応じた前記第１電流を生成する第３トランジスタと、
前記第３トランジスタと電流ミラー接続され、前記第２電流を生成する第４トランジスタと、を有し、
前記第３及び前記第４トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、請求項１に記載の遅延回路。
【請求項３】
前記第１及び前記第２トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、請求項１又は２に記載の遅延回路。
【請求項４】
電源電圧を分圧して前記所定電圧として出力する抵抗素子をさらに備えた請求項１〜３のいずれか一項に記載の遅延回路。
【請求項５】
前記出力信号をクロック信号として生成する請求項１〜４のいずれか一項に記載された遅延回路と、
前記クロック信号に同期して動作する内部回路と、を備えた半導体装置。
【請求項１】
入力信号に遅延を付加した出力信号を生成する遅延回路であって、
第１電流及び当該第１電流に比例した第２電流を生成する電流ミラー回路と、
ゲートに所定電圧が印加されてソース−ドレイン間に前記第１電流が流れることにより、第１電圧を生成する第１トランジスタと、
前記第１電圧に応じた参照電圧を生成する参照電圧生成部と、
容量素子と、
前記入力信号の電圧レベルに基づいて、前記第２電流の電荷を前記容量素子に蓄積し、又は、前記容量素子に蓄積された電荷を放出する、充放電部と、
前記充放電部と前記容量素子との間に設けられ、ゲートに前記所定電圧が印加されてソース−ドレイン間に前記第２電流が流れることにより、第２電圧を生成する第２トランジスタと、
前記第２電圧と前記参照電圧とを比較し、比較結果を前記出力信号として出力する比較部と、を備えた遅延回路。
【請求項２】
前記電流ミラー回路は、
電源電圧に応じた前記第１電流を生成する第３トランジスタと、
前記第３トランジスタと電流ミラー接続され、前記第２電流を生成する第４トランジスタと、を有し、
前記第３及び前記第４トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、請求項１に記載の遅延回路。
【請求項３】
前記第１及び前記第２トランジスタは、同一導電型、略同一のチャネル幅及び略同一のチャネル長であることを特徴とする、請求項１又は２に記載の遅延回路。
【請求項４】
電源電圧を分圧して前記所定電圧として出力する抵抗素子をさらに備えた請求項１〜３のいずれか一項に記載の遅延回路。
【請求項５】
前記出力信号をクロック信号として生成する請求項１〜４のいずれか一項に記載された遅延回路と、
前記クロック信号に同期して動作する内部回路と、を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−１０２３３２（Ｐ２０１３−１０２３３２Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４４４８０（Ｐ２０１１−２４４４８０）
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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