【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 （もっと読む）

【課題】 遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成する。
【解決手段】 遅延回路は、直列に接続された複数の遅延段、検出回路および調整回路を有する。各遅延段は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む。検出回路は、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。調整回路は、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする。 （もっと読む）

【課題】従来技術に比較して回路構成が簡単であってサイズが小さく、しかも高精度で位相補正することができるクロック生成回路を提供する。
【解決手段】基準クロックを、互いに縦続接続された複数の遅延素子により所定の遅延幅で遅延して所定の駆動クロックを発生し、上記複数の遅延素子の初段と最終段からの各駆動クロックを位相比較し、当該位相比較結果に基づいて上記複数の遅延素子の遅延量を制御することにより、上記位相比較結果の位相差が小さくなるように制御するＤＬＬ回路を備えたクロック生成回路であって、上記複数の遅延素子の初段からの駆動クロックのタイミングで、上記最終段からの駆動クロックのレベルを検出して、上記検出レベルを含む判断結果に基づいて、上記位相差が小さくなるように上記複数の遅延素子の遅延量を制御する位相オフセット手段を備えた。 （もっと読む）

【課題】入力信号の交流成分の歪み等の影響をなるべく受けることなく、本来のデューティー比（目標デューティー比）で出力信号を出力することのできるバッファ回路を提供する。
【解決手段】バッファ回路１０は、デューティー比検出部１６と直流成分生成部１７とから構成される負帰還回路部によって、入力信号増幅部１５の入出力間で出力信号ＳＯのデューティー比に応じた直流成分の信号を帰還させている。つまり、バッファ回路１０は、出力信号ＳＯのデューティー比に応じて、入力信号ＳＩ´の直流成分をさらに小さくしたり、大きくしたりする。これにより、バッファ回路１０は、出力信号ＳＯのデューティー比を目的デューティー比に変更した上で、その出力信号ＳＯを出力することができる。 （もっと読む）

【課題】遅延素子の遅延時間のばらつきに対してＴＤＣの変換特性を一定とし線形性を実現可能なＴＤＣの提供。
【解決手段】第１の信号ＤＡＴＡを順次遅延させる複数段の遅延素子１１_１〜１１_Ｎを有するディレイライン１０と、第２の信号ＣＬＫに応答して複数段の遅延素子の出力をサンプルする複数のフリップフロップ１２_１〜１２_Ｎと、相隣るフリップフロップの出力結果が切り替わるエッジ位置を、第１の信号の第２の信号に対する位相差として検出するエッジ検出器１３と、を備え、エッジ位置の検出結果に基づき、バイアス制御用の制御コードＩＣＮＴを生成するキャリブレーション制御回路１５と、制御コードに対応する複数段の遅延素子に対して供給するバイアス発生回路１４を備え、第１の信号の周波数範囲に対応した段数の遅延素子に、第１の信号のエッジが位置するように遅延素子１１_１〜１１_Ｎの遅延時間の校正を行う。 （もっと読む）

【課題】起動時にＴＤＣにキャリブレーション処理を加えることで、時間分解能のばらつきが発生することを防ぎ、合わせて、遅延用の素子の冗長度を減らすことで回路規模の増大を防ぐ手段を提供する。
【解決手段】電源投入時等に多相発振器型ＴＤＣであるＰＤＣ＿ｃ及びバーニア型ＴＤＣであるＰＤＣ＿ｆのキャリブレーションを実行する。キャリブレーション時にはＰＤＣ＿ｆに入力するタイミング入力を参照クロックＣＬＫ＿ＲＥＦからＤＣＣＯの出力信号のうち一つを選択する。またデータは、先のＤＣＣＯの出力信号に隣接し、位相が進んだ出力信号とし、その間の遅延を導出する。これを全出力信号繰り返すことで、ＤＣＣＯの出力信号1周期を導出する。 （もっと読む）

【課題】入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａは、外部から入力される駆動力制御信号に応じて駆動力が調整される駆動力調整機能付きバッファ増幅器である。 （もっと読む）

【課題】
内部電源回路からの内部電源電圧が安定状態となり、レベルシフタの入力が適正となった後に、レベルシフタを活性化させるパワーダウンモードの復帰シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧からシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する内部回路３０と、入出力回路２４と、内部回路からの信号を入力し、電源電圧の電圧レベルに変換し入出力回路へ出力するレベルシフタ２３と、レベルシフタを制御する制御回路４０とを備え、システム電圧発生回路１０が停止状態から動作状態へ移行するとき、制御回路は内部回路が動作状態であることを判定する第１の判定手段４１と、システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段４２とを備え、双方の判定手段の結果に基づいてレベルシフタを活性化する構成とした。 （もっと読む）

【課題】外部クロック信号が擾乱したとき、擬似ロックを検出し初期化したとき、電源を投入したとき、いずれの場合も確実にロックはずれを防止でき、レイアウトがコンパクトなＤＬＬ回路を提供する。
【解決手段】遅延同期ループ回路であって、入力クロックを、制御電圧の大きさに応じて遅延させて帰還クロックを出力する電圧制御遅延手段と、帰還クロックと基準クロックとを比較して位相差を検出し、該位相差に応じて、制御電圧を上昇させるための上昇信号と該制御電圧を下降させるための下降信号とを出力する位相比較器と、上昇信号と下降信号とに応じて制御電圧を決定し、電圧制御遅延手段に出力する制御電圧生成手段と、基準クロックと電圧制御遅延手段からの中間クロックとの論理和に基づき位相比較器をリセットする。 （もっと読む）

【課題】トランジスタ特性のバラツキに応じて遅延回路の遅延特性を設定することを特徴とする。
【解決手段】定電流源１２と、ゲートとドレインが結合され、定電流源の電流が流れるＭＯＳトランジスタ１４とを含み、ＭＯＳトランジスタ１４のゲートのノードからバイアス電圧を出力するバイアス回路部１０と、インバータ２６と、電流通路がインバータの入力ノードと基準電位ノードとの間に直列に挿入され、バイアス電圧がゲートに供給されるＭＯＳトランジスタ２１及び入力信号ＩＮがゲートに供給されるＭＯＳトランジスタ２２と、インバータの入力ノードと基準電位のノードとの間に挿入された容量２５と、電流通路が電源電位ノードとインバータの入力ノードとの間に挿入され、入力信号がゲートに供給されるＭＯＳトランジスタ２３とを含み、インバータの出力ノードから信号を出力する遅延部２０とを具備している。 （もっと読む）

【課題】有効なセットアップ特性及びホールド特性を良好に確保することが可能な入力インターフェース回路を提供すること。
【解決手段】本発明に係る入力インターフェース回路１００は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、入力初段回路に含まれるラッチ回路３、４へのラッチタイミング信号とを同位相に調整する位相調整回路６と、を備える。位相調整回路６は、クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路７を通過してラッチ回路３、４へと供給されるラッチタイミング信号の遅延時間を調整する。 （もっと読む）

【課題】データ信号の立ち上がりエッジと立ち下がりエッジとの間の定常的な遅延の差を小さくする。
【解決手段】データ受信回路であって、データを伝送するデータ信号を増幅して出力する増幅回路と、第１の制御信号に従って前記増幅回路の出力を遅延させ、第１の遅延データ信号として出力する第１の遅延回路と、第２の制御信号に従って前記増幅回路の出力を遅延させ、第２の遅延データ信号として出力する第２の遅延回路とを有する。 （もっと読む）

【課題】低電圧で広帯域の動作が可能であり、回路面積の縮小が可能な高周波信号生成回路を提供する。
【解決手段】信号発生回路１３は、出力信号の周波数と同一の周波数の信号を発生する。遅延手段１４は、複数の遅延回路１７を有し、信号発生回路１３により発生された信号を遅延する。選択手段１５は、複数の遅延回路１７の出力信号を選択する。合成手段１９は、選択手段１５により選択された信号を合成し、出力信号を出力する。制御手段１２は、出力信号の波形形状を設定するデータ、及び出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、選択手段１５を制御する。 （もっと読む）

【課題】 温度係数によって直流バイアス電流Ｉｃおよび放電電流Ｉｄの電流値が変動する場合であっても、入力信号に正確に対応するパルス幅変調信号を出力する。
【解決手段】 電流生成回路１４は、定電流Ｉ１を生成する定電流回路３１と、定電流Ｉ１の１／２の電流値である電流Ｉ２と交流電圧ｅｓを電流に変換した電流Δｉとを加算した電流Ｉ２＋Δｉを生成する差動回路３２と、定電流Ｉ１を電圧Ｖｂ２に変換する電流電圧変換手段３３と、電流電圧変換手段３３から供給された電圧Ｖｂ２を電流に変換し、放電電流Ｉｄを生成する電圧電流変換手段３４と、電流Ｉ２＋Δｉを電圧Ｖｂ１に変換する電流電圧変換手段３５と、電流電圧変換手段３５から供給された電圧Ｖｂ１を電流に変換し、充電電流Ｉｃ＋Δｉを生成する電圧電流変換手段３６とを備える。 （もっと読む）

【課題】差動対を備える差動受信回路であって、出力するデータの立ち上がりと立ち下がりの変化タイミングの遅延差を低減した差動受信回路の実現。
【解決手段】差動対を備え、入力される相補入力信号inp,innを増幅して相補出力信号A,Bを出力する差動アンプ回路1と、直列に接続された２個以上のインバータInvA1,InvA2,InvA3を備え、初段に差動アンプ回路の出力する相補出力信号の一方Aが入力される第１のインバータラインと、差動アンプ回路の出力する相補出力信号の一方Bが入力される少なくとも１個のインバータInvB1,InvB2を備え、２個以上のインバータを備える場合には直列に接続され、初段に相補出力信号の一方が入力される第２のインバータラインと、を備え、第１のインバータラインおよび第２のインバータラインの初段からの段数が１段異なる１組の２個のインバータの出力を接続した。 （もっと読む）

【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。 （もっと読む）

【課題】デューティの設計値に対して、発振信号の振幅や周波数の変化に依存したズレが生じない、デューティ調整部を有する発振回路を提供することを目的とする。
【解決手段】発振回路は、発振部からの第１の発振信号が入力され、この第１の発振信号の振幅及び周波数に依存しない立ち上がり及び立下り時間を持つ第２の発振信号を生成する第１の差動回路と、第２の発振信号が入力され、バイアス電圧源から与えられる電圧に依存したデューティを持つ第３の発振信号を生成する第２の差動回路とを有する。 （もっと読む）

【課題】ＬＰＦ出力の変化に対するロック周波数の変化量のゲイン設定のばらつきの抑制でジッタ精度をより向上できるＤＬＬ回路の提供。
【解決手段】遅延クロックを生成する遅延回路１０１と、遅延クロックと入力クロックの位相差信号を出力する位相比較回路１０と、位相差信号対応の位相差電圧を出力するチャージポンプ回路２０と、チャージポンプ回路出力の高周波成分を除去するローパスフィルタ回路３０と、ローパスフィルタ回路の出力電圧を電流に変換する第１電圧−電流変換回路４０及び基準電圧Ｖｒｅｆを電流に変換する第２電圧−電流変換回路５０を含み、第１電圧−電流変換回路の出力電流から第２電圧−電流変換回路の出力電流を減算した結果を変換した電圧とオフセット電流Ｉｄを変換した電圧とを含み、位相差電圧が基準電圧より小の場合、オフセット電流を変換した電圧を制御電圧Ｖｃｏｎｔとして遅延回路に出力する遅延制御回路１０２と、を備える。 （もっと読む）

【課題】簡単かつ小型な構成で、微小な遅延時間を高精度かつ広い可変遅延幅で連続的に設定する。
【解決手段】微動部および粗動部を遅延回路部として少なくとも２組と、各遅延回路部の切り替えを行う選択回路とを備えた可変遅延回路において、第１の遅延回路部の第１の微動部の遅延時間が最大値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最小値に設定し、第１の遅延回路部の第１の微動部の遅延時間が最小値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最大値に設定し、第１の遅延回路部と第２の遅延回路部の遅延時間が等しくなるように第２の遅延回路部の第２の粗動部の遅延時間を設定した後に、選択回路によって第１の遅延回路部から第２の遅延回路部に切り替える構成である。 （もっと読む）

【解決手段】望ましい周波数範囲にわたって、正確な非重複時間及びクロックフェーズ遅延時間を生成する技術が提供される。一構成において、装置はそれに結合されるクロック生成回路への制御電圧を順に生成する遅延ロックループ（ＤＬＬ）回路を含む非重複クロック生成回路を備えている。制御電圧はクロック生成回路によって生成される非重複遅延クロック信号の正確なタイミング関係を維持するように動作する。一態様において、ＤＬＬ回路は知られたデューティサイクルによる入力クロックを受信し、入力クロックサイクルの特定の部分へのユニット遅延をフィックスする出力制御電圧を得る。更なる態様において、クロック生成回路は製造プロセス変化とは関係ない非重複時間（ｔｎｌｐ）でクロック信号の第１のセットから遅延されたクロック信号の第２のセット及びクロック信号の第１のセットを生成するＤＬＬ回路に結合される複数の電圧制御遅延セルを備えている。 （もっと読む）