高周波信号生成回路
【課題】低電圧で広帯域の動作が可能であり、回路面積の縮小が可能な高周波信号生成回路を提供する。
【解決手段】信号発生回路１３は、出力信号の周波数と同一の周波数の信号を発生する。遅延手段１４は、複数の遅延回路１７を有し、信号発生回路１３により発生された信号を遅延する。選択手段１５は、複数の遅延回路１７の出力信号を選択する。合成手段１９は、選択手段１５により選択された信号を合成し、出力信号を出力する。制御手段１２は、出力信号の波形形状を設定するデータ、及び出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、選択手段１５を制御する。
【解決手段】信号発生回路１３は、出力信号の周波数と同一の周波数の信号を発生する。遅延手段１４は、複数の遅延回路１７を有し、信号発生回路１３により発生された信号を遅延する。選択手段１５は、複数の遅延回路１７の出力信号を選択する。合成手段１９は、選択手段１５により選択された信号を合成し、出力信号を出力する。制御手段１２は、出力信号の波形形状を設定するデータ、及び出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、選択手段１５を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路に適用される高周波信号生成回路に関する。
【背景技術】
【０００２】
従来の高周波無線通信用送信回路は、例えば発振回路からの正弦波信号とデータ信号Ｉ、Ｑとをそれぞれミキサ回路により直交変調し、増幅器により増幅してアンテナから無線信号として送出する。送信回路を構成する発振回路、ミキサ回路、増幅回路は、基本的に狭帯域である。ミキサ回路は、受動素子としての例えばインダクタ（Ｌ）や容量（Ｃ）を用いて構成されている。半導体集積回路に適用される高周波無線通信用送信回路において、これら受動素子は、同じ動作帯域特性を実現しようとする場合、固定の値を使用する必要があり、これら受動素子のサイズはトランジスタの微細化に追従しない。このため、トランジスタにより構成された回路部のチップに対する面積は縮小できるが、受動素子により構成された回路部分の面積は縮小できない。したがって、受動素子の面積が、デジタル処理回路を含む無線通信用ＬＳＩに占める割合が大きくなってしまい、微細プロセスにおいて低コスト化を制限する要因となっている。このため、従来のアナログ回路を主体とする構成ではなく、デジタル回路で高周波信号や無線信号を生成する研究開発が進められている。
【０００３】
デジタル回路により高周波信号や無線信号を生成する技術としては、例えば（１）デジタルアナログ変換回路（ＤＡＣ）による方法（例えば特許文献１参照）、（２）デジタル・ダイレクト・シンセサイザ回路（ＤＤＳ）による方法（例えば特許文献２参照）がある。ＤＡＣによる方法は、ＤＡＣによりデジタルデータを処理し、所望の正弦波などの信号を生成する構成である。また、ＤＤＳによる方法は、基本的にはＤＡＣによる方法と同様であり、メモリとデジタル制御回路を搭載したＤＡＣにより、正弦波などの信号を生成する。
【０００４】
しかし、上記（１）、（２）の回路とも無線周波数よりも少なくとも２倍以上の高いクロック周波数が必要であり、例えばＧＨｚ以上の高周波無線信号を生成する場合、回路の電力消費が大きくなる。また、無線通信に一般的に必要とされている６０ｄＢ以上の高い信号雑音比を得るには、１０ｂｉｔ以上の高い分解能が必要であり、回路が複雑になる。さらに、上記（１）、（２）の回路は、電圧モードの回路であるため、微細化に伴い電源電圧が低下された場合、分解能が低下してしまうことなどの問題がある。
【０００５】
また、上記（１）、（２）の回路は、現在のところ数１００ＭＨｚまでの信号しか生成できない状況であり、ＧＨｚ以上で動作する高周波無線通信用送信回路には適用できない状況にある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−２０４５５８号公報
【特許文献２】特開２００２−２８０８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、低電圧で広帯域の動作が可能であり、回路面積の縮小が可能な高周波信号生成回路を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の高周波信号生成回路の態様は、出力信号の周波数と同一の周波数の信号を発生する信号発生回路と、複数の遅延回路を有し、前記信号発生回路により発生された信号を遅延する遅延手段と、前記複数の遅延回路の出力信号を選択する選択手段と、前記選択手段により選択された信号を合成し、前記出力信号を出力する合成手段と、前記出力信号の波形形状を設定するデータ、及び前記出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、前記選択手段を制御する制御手段とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明は、低電圧で広帯域の動作が可能であり、回路面積の縮小が可能な高周波信号生成回路を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態を示す構成図。
【図２】図１の動作を概略的に示す波形図。
【図３】図１の動作を概略的に示す波形図。
【図４】図１に示すデジタル制御発振回路の一例を示す回路図。
【図５】図４の一部を取り出して示す回路図。
【図６】図４に示すバラクタの動作を示す図。
【図７】図１に示すデジタル制御発振回路の他の例を示す回路図。
【図８】図１に示すデジタル制御発振回路の他の例を示す回路図。
【図９】図１に示す遅延ラインの一例を示す回路図。
【図１０】図１に示す遅延ラインの他の例を示す回路図。
【図１１】図１に示す遅延ラインの他の例を示す回路図。
【図１２】図１に示す選択合成回路の一例を示す回路図。
【図１３】図１に示すデータ制御回路の一例を示す構成図。
【図１４】図１３に示すデータ制御回路の補償モードの動作を示すフローチャート。
【図１５】図１３に示すデータ制御回路の補償モードの動作を示す図。
【図１６】検証のための実施例を示す回路図。
【図１７】図１６に示す回路を含む集積回路を示す顕微鏡写真。
【図１８】図１７に示す集積回路により生成された信号波形を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を参照して説明する。
【００１２】
図１は、本発明の実施形態を示す構成図である。本実施形態は、低電源電圧で広帯域動作を可能とするスケーラブル高周波信号生成回路に係わり、従来の電圧軸の制御による信号発生回路ではなく、デジタル信号の時間軸を制御すること、すなわち、時間軸をアナログ信号に変換（Time to analog conversion）するにより、高周波信号を生成する。また、受動素子としてのインダクタを用いることなく、インバータ回路レベルの基本デジタル回路で構成でき、低電源電圧動作を可能としている。
【００１３】
図１に示す高周波信号生成回路１１は、主としてデジタル制御回路１２、デジタル制御発振回路（ＤＣＯ）１３、遅延ライン１４、選択合成回路１５により構成されている。
【００１４】
デジタル制御回路１２は、後述するように、基本的には例えばメモリと演算回路により構成される。メモリは、入力端１６から供給される波形形状データＤｗｆを記憶し、演算回路は、入力端１６から供給される制御信号Ｓｃに基づきデジタル信号を演算する。この制御信号Ｓｃは、例えば高周波信号の生成に必要な波形形状、振幅、位相、周波数を設定するためのデータや、変調に必要な振幅、位相、周波数を設定するためのデータを含んでいる。
【００１５】
デジタル制御回路１２は、複数の機能を有している。すなわち、デジタル制御回路１２は、制御信号Ｓｃに基づき、ＤＣＯ１３の発振周波数を制御するためのデジタル信号Ｄｆｔを生成する。また、デジタル制御回路１２は、メモリに記憶された波形形状データに基づき、高周波信号を生成するため、選択合成回路１５のスイッチ回路１８を制御して遅延信号を選択する。さらに、選択合成回路１５の出力信号波形をモニタし、補償データを生成することにより出力信号の波形歪を補償する。また、波形形状データＤｗｆ及び制御信号Ｓｃに基づき、スイッチ回路１８を制御し、高周波数信号の振幅、位相、周波数を変化させる変調機能も有している。
【００１６】
ＤＣＯ１３は、例えばリング型発振回路により構成され、デジタル制御回路１２から供給されるデジタル信号Ｄｆｔに基づき、発振周波数が制御される。このＤＣＯ１３は、例えば選択合成回路１５の出力端２０から出力される高周波信号と同一周波数の矩形のパルス信号を生成する。
【００１７】
遅延ライン１４は、例えば単位遅延時間τを有する複数の遅延回路１７により構成されている。この遅延ライン１４は、ＤＣＯ１３から出力されるパルス信号ｆｉを遅延し、遅延量の異なる複数の遅延信号を生成する。
【００１８】
選択合成回路１５は、遅延ライン１４により生成された複数の遅延信号を選択する複数のスイッチ回路１８、及びこれらスイッチ回路１８の出力端に接続され、スイッチ回路１８により選択された信号を合成し、電圧信号に変換する合成回路１９により構成されている。スイッチ回路１８は、デジタル制御回路１２から供給される制御データＤｃに基づき、遅延ライン１４から出力される信号を選択する。合成回路１９は、選択されたスイッチ回路１８の出力電流を合成して電圧に変換する。この電圧に変換された信号は、出力端２０から出力される。
【００１９】
上記高周波信号生成回路１１の動作は以下の通りである。
【００２０】
先ず、デジタル制御回路１２は、制御信号に基づきＤＣＯ１３の発振周波数を決定する。ＤＣＯ１３はデジタル制御回路１２から供給されるデジタル信号Ｄｆｔに基づき、指定された周波数の矩形のパルス信号を出力する。遅延ライン１４は、ＤＣＯ１３から供給されるパルス信号を遅延させ、単位遅延時間τ毎にシフトした複数のパルス信号を出力する。選択合成回路１５は、デジタル制御回路１２から供給される制御データに基づき、遅延ライン１４から出力されるパルス信号を選択し合成する。この合成された高周波信号が出力端２０から出力される。
【００２１】
図２に示すように、遅延ライン１４により一定間隔で遅延されたパルス信号を合成すると三角波となる。遅延されたパルス信号から合成すべき信号を選択合成回路１５によって選択することにより、任意の波形形状の信号を生成することが可能である。
【００２２】
図３は、正弦波の生成をシミュレーションした結果を示している。具体的には、５ｂｉｔ（３２段）の遅延回路を有する遅延ラインを用いてパルス信号を合成した結果である。信号の波形歪は、遅延回路の数を増やして分解能を上げたり、デジタル制御回路１２によって補償したりすることにより軽減することが可能である。無線信号としての変調は、デジタル制御回路１２において、波形形状データＤｗｆ及び制御信号Ｓｃに基づき、遅延ライン１４から出力されるパルス信号を選択的に切り替えることにより実現することが可能である。
【００２３】
尚、図１に示す歪み補償ループは、選択合成回路１５の非線形動作を補償するためのループである。このループは、後述するように、補償データを生成するときのみ活性化される。
【００２４】
図４は、ＤＣＯ１３の一例を示している。このＤＣＯ１３は、例えば差動型リング発振回路により構成されている。すなわち、複数の差動回路４１が直列接続され、最終段の差動回路の出力信号が初段の差動回路の入力端に正帰還されている。各差動回路４１にデータ制御回路１２から出力されたデジタル信号Ｄｆｔが供給されている。
【００２５】
図５は、図４に示す差動回路４１の一例を示すものであり、図４と同一部分には同一符号を付している。図５において、差動対を構成する例えばＮチャネルＭＯＳトランジスタ４２、４３のドレイン間に可変容量としてのバラクタ４４、４５の複数の対が並列接続されている。各バラクタ４４、４５は、例えばＭＯＳキャパシタにより構成されている。バラクタ４４、４５の各対において、バラクタ４４と４５の接続ノードにデジタル信号Ｄｆｔが供給されている。各バラクタ４４、４５の容量は、デジタル信号Ｄｆｔの電圧によりデジタル的に変化される。
【００２６】
図６は、バラクタ４４、４５の電圧と容量の関係を示している。デジタル信号Ｄｆｔの論理レベルを順次切り換えることにより、各バラクタ４４、４５の容量を変化させることができる。このため、デジタル信号Ｄｆｔにより複数のバラクタ対の容量値を離散的に変化させることができる。ＤＣＯ１３の発振周波数は、差動回路４１の段数と回路の遅延時間により決まる。このため、バラクタ対の容量を変化させて遅延時間を変えることにより、ＤＣＯ１３の発振周波数をデジタル的に制御できる。
【００２７】
図７は、ＤＣＯ１３の他の例を示している。このＤＣＯ１３は、例えば直列接続された複数のインバータ回路５１ａ、５１ｂ…５１ｎ、５２ａ、５２ｂ…５２ｎと、複数のバラクタ５３，５４の対、及びラッチ回路５５により構成されている。すなわち、シングルエンドの複数のインバータ回路の組み合わせで差動動作を実現するため、直列接続された複数のインバータ回路５１ａ、５１ｂ…５１ｎのうちインバータ回路５１ｎの出力端は、直列接続された複数のインバータ回路５２ａ、５２ｂ…５２ｎのうち、インバータ回路５２ａの入力端に接続される。また、直列接続された複数のインバータ回路５２ａ、５２ｂ…５２ｎのうちインバータ回路５２ｎの出力端は、直列接続された複数のインバータ回路５１ａ、５１ｂ…５１ｎのうちインバータ回路５１ａの入力端に接続されている。さらに、インバータ回路５１ａ、５２ａの出力端間にラッチ回路５５が接続されている。
【００２８】
ラッチ回路５５を構成するインバータ回路５５ａ、５５ｂのサイズは、他のインバータ回路５１ａ、５１ｂ…５１ｎ、５２ａ、５２ｂ…５２ｎのサイズ以下で構成されている。このため、ラッチ回路５５は高速動作が可能であり、差動の切り換え動作がスムーズになるように構成されている。このラッチ回路５５は、図７において1カ所のみ挿入しているが、効果的な差動動作を得るため、インバータ回路５１ａ〜５１ｎと５２ａ〜５２ｎの出力間の全て、又は、適当な間隔でインバータ回路の出力間に接続することも可能である。
【００２９】
また、インバータ回路５１ｂ、５１ｃ…、インバータ回路５２ｂ、５２ｃ…の各出力端間に、複数のバラクタ５３，５４の対が接続されている。各バラクタ５３，５４の接続ノードにデータ信号Ｄｆｔが供給されている。インバータ回路５１a、インバータ回路５２ｂの端子間にバラクタ５３，５４の対が接続されていても同様の効果を得ることができる。
【００３０】
図７に示すＤＣＯ１３も、図４、図５に示すＤＣＯ１３と同様に、デジタル信号Ｄｆｔより、発振周波数がデジタル的に制御される。この回路は、インバータ回路により構成されているため、低電圧動作が可能であり、広帯域動作に有利である。
【００３１】
図８は、ＤＣＯ１３のさらに他の例を示している。このＤＣＯ１３は、例えばリング発振回路において、直列接続された複数のインバータ回路６１ａ、６１ｂ…６１ｎの段数を、複数のスイッチ６２ａ、６２ｂ…６２ｉにより切り換える構成である。これらスイッチ６２ａ、６２ｂ…６２ｉは、データ制御回路１２から出力されるデジタル信号Ｄｆｔにより制御される。
【００３２】
図８に示す構成によれば、デジタル信号Ｄｆｔに基づき、ダイナミックに発振周波数を切り換えられることができる。すなわち、インバータ回路の段数が多くなると発振周波数が低くなり、インバータ回路の段数が少なくなると高くなる。本例は、インバータ型リング発振回路をベースにしているが、図４、図７に示した差動型のリング発振回路に適用することも可能である。この場合、より広帯域で高精度なデジタル制御発振回路を実現することができる。
【００３３】
さらに、多段のリング発振回路型ＤＣＯを用いる場合、複数の段から遅延量の異なる発振信号を取り出すことができる。このため、図１に示す構成において、遅延ライン１４を省略することができる。但し、リング発振回路型ＤＣＯにおいて、段数を多くすると発振周波数が低下するので、目的とする周波数と分解能を考慮する必要がある。
【００３４】
図９から図１１は、それぞれ遅延ライン１４の例を示している。
【００３５】
図９は、直列接続された複数のインバータ回路７１の２段毎に出力信号を取り出す場合を示している。
【００３６】
図１０は、直列接続された複数の差動インバータ回路７２の各段から出力信号を取り出す場合を示している。図９に示すように、シングルエンドのインバータ回路７１により非反転の遅延信号を得るためには、２段のインバータ回路が必要となるが、差動インバータ回路７２を用いた場合、１段で非反転の遅延信号を得ることが可能である。したがって、単位遅延時間を図９に示す回路に比べて短くすることができ、分解能を向上できる。
【００３７】
図１１は、さらに、遅延時間の分解能を向上する構成を示している。例えば複数の遅延回路が直列接続された複数の遅延回路群７３、７４、７５…において、遅延回路群７４、７５の初段の遅延回路７４ａ、７５ａの遅延時間を、遅延回路群７３の初段の遅延回路７３ａの遅延時間に対して僅かに変えている。すなわち、遅延回路７３ａの遅延時間τｉに対して、遅延回路７４ａの遅延時間は、Δτ＋τｉに設定され、遅延回路７５ａの遅延時間は、２Δτ＋τｉに設定されている。このように、複数の遅延回路群７３、７４、７５…の遅延時間に差を設定し、この差分信号を利用することにより、高い時間分解能を実現することが可能である。尚、遅延時間差は、例えば遅延回路を構成するインバータ回路のトランジスタのサイズを変えるなどの手段を適用することができる。
【００３８】
図１２は、選択合成回路１５の一例を示している。この選択合成回路１５において、各スイッチ回路１８は、アンド回路８１、ＮチャネルＭＯＳトランジスタ８２、抵抗８３により構成されている。アンド回路８１の一方入力端には、遅延ライン１４の対応する遅延信号が供給され、他方入力端には、デジタル制御回路１２から出力される制御データＤｃが供給される。アンド回路８１の出力端は、トランジスタ８２のゲート電極に接続されている。トランジスタ８２のソースは抵抗８３を介して接地され、ドレインは、合成回路１９に接続されている。
【００３９】
この合成回路１９は、例えば抵抗８４、ＮチャネルＭＯＳトランジスタ８５、キャパシタ８６により構成されている。抵抗８４の一端は電源ＶＤＤが供給されるノードに接続され、他端はトランジスタ８５のドレインに接続されている。トランジスタ８５のゲート電極には信号Ｖｇが供給されている。このトランジスタ８５のソースは、複数のスイッチ回路１８のトランジスタ８２のドレインに接続されている。さらに、トランジスタ８５のドレインは、キャパシタ８６を介して出力端２０に接続されている。
【００４０】
上記構成において、スイッチ回路１８は、デジタル制御回路１２から供給される制御データＤｃがハイレベルの場合、遅延ライン１４から出力される遅延信号を受ける。アンド回路８１の出力信号によりトランジスタ８２がオンとされる。デジタル制御回路１２により選択されたスイッチ回路１８の合成電流が合成回路１９のトランジスタ８５に流れ、この電流が電圧に変換されて出力端２０から出力される。この出力端２０から高周波信号が出力される。
【００４１】
図１３は、デジタル制御回路１２の一例を示している。デジタル制御回路１２は、書き込み回路９１、メモリ９２、演算回路９３、ＤＣＯ駆動回路９４、スイッチ駆動回路９５、アナログ・デジタル変換回路（ＡＤＣ）９６、クロック発生回路９７を有している。書き込み回路９１は、入力端１６に供給された波形形状データＤｗｆをメモリ９２に書き込む。この波形形状データＤｗｆは、例えば正弦波や三角波を生成するために必要な選択合成回路１５を構成するスイッチ回路１８の基本制御情報である。メモリ９２は、波形形状データＤｗｆや、後述する補償データを記憶する。演算回路９３は、例えば一般的なマイクロコントローラと同様の機能を有する回路である。この演算回路９３は、制御信号Ｓｃにより指定された高周波信号の生成、変調、波形歪の補償などに必要な演算を行う。
【００４２】
例えば制御信号Ｓｃが高周波信号の生成を示す場合、演算回路９３は、制御信号Ｓｃに含まれる振幅、位相、周波数のデータに基づき、ＤＣＯ１３を制御するためのデジタル信号Ｄｆｔを生成する。さらに、演算回路９３は、制御信号Ｓｃにより指定された波形に対応する波形形状データをメモリ９２から読み出し、この波形形状データ及び制御信号Ｓｃに含まれる振幅、位相、周波数のデータに基づき、選択合成回路１５の選択すべきスイッチ回路１８を示す制御データＤｃを生成する。演算回路９３により生成されたデジタル信号ＤｆｔはＤＣＯ駆動回路９４を介してＤＣＯ１３に供給され、演算回路９３により生成された制御データＤｃはスイッチ駆動回路９５を介して選択合成回路１５に供給される。
【００４３】
尚、データ制御回路１２の動作に必要なクロック信号は、クロック発生回路９７により発生される。このクロック信号は、例えば数百ｋＨｚ以下の低速でも十分であり、ＤＣＯ１３に要求される数百ＭＨｚ以上の高周波信号は必要ない。
【００４４】
上記データ制御回路１２の制御に基づき、ＤＣＯ１３、選択合成回路１５を動作させることにより、所要の波形形状、振幅、位相、周波数を有する高周波信号を生成することができる。さらに、波形形状データＤｗｆ及び制御信号Ｓｃのデータに基づき、変調された高周波信号を生成することも可能である。
【００４５】
次に、生成された高周波信号に含まれる歪を補償するための動作について説明する。
【００４６】
この歪補償は、低周波で歪み特性を測定し、高週波信号に補償を施すものである。このため、高周波信号生成動作をオフとした状態で行われる。
【００４７】
図１４は、データ制御回路１２の歪補償モードの動作を示している。
【００４８】
先ず、ＤＣＯ１３の出力信号がハイレベルに固定される（Ｓ１）。このため、遅延ライン１４の出力信号も全てハイレベルとなる。
【００４９】
次に、選択合成回路１５のスイッチ回路１８が順番にオン状態とされる（Ｓ２）。このときのクロック信号は、デジタル制御回路１２内のクロック発生回路９７から出力される低周波のクロック信号が用いられる。
【００５０】
スイッチ回路１８が順番にオン状態とされることにより、出力端２０の出力電圧は一定の電圧ステップで増加する。すなわち、出力端２０の出力電圧は、階段波（ランプ波）となる。この出力電圧はＡＤＣ９６により、デジタル信号に変換され、演算回路９３に供給される（Ｓ３）。
【００５１】
演算回路９３は、例えば予めメモリ９２に記憶された基準データとしての出力電圧の理想の増加特性と、ＡＤＣ９６から供給されるデジタル信号との差分を検出する（Ｓ４）。
【００５２】
図１５は、基準データとしての理想の増加特性Ｖｉｄと、ＡＤＣ９６から供給されたデジタル信号Ｖａｄｃとの関係を示している。デジタル信号Ｖａｄｃは、理想の増加特性Ｖｉｄに従って増加することが好ましい。しかし、選択合成回路１５の非線形動作により、破線Ａで示すように、デジタル信号Ｖａｄｃの増分が減少している。
【００５３】
演算回路９３は、検出された理想の増加特性Ｖｉｄとデジタル信号Ｖａｄｃの差分に基づき、デジタル信号Ｖａｄｃが直線となるスイッチ回路１８の制御データを計算し、メモリ９２に記憶させる（Ｓ５）。
【００５４】
すなわち、デジタル信号Ｖａｄｃの増分が電圧の高い部分において小さくなってしまった場合、例えば電圧の低い部分において、図１５に黒点で示すように、使用するスイッチ回路１８の数を削減し、線形性を確保する。つまり、演算回路９３は、使用するスイッチ回路１８を計算し、この計算結果を制御データとしてメモリ９２に記憶させる。このようにスイッチ回路１８を間引いた場合、図１５に示すように電圧振幅が減少することになる。しかし、高周波回路は線形性が良好な波形生成が優先されるため、多少の振幅の減少は問題にならない。
【００５５】
この後、ＤＣＯ１３がオン状態とされて、高周波信号生成モードが設定される（Ｓ６）。この際、メモリ９２に記憶された波形形状データと、補償モードにおいて記憶されたスイッチ回路１８の制御データに基づき、高周波信号が生成される（Ｓ７）。すなわち、波形形状データに基づきスイッチ回路１８を選択するとき、制御データによりスイッチ回路１８の使用が制限される。これにより、線形性の高い高周波信号の生成が可能になる。
【００５６】
尚、上記歪補償動作は、低周波で歪み特性を測定し、高周波信号に補償を施すものであり、低周波での歪みと高周波信号の歪みには一定の相関があることを前提としている。低周波での歪みと高周波信号との歪みの差分は、低周波と高周波信号の差分を前もって測定しておき、メモリに蓄えておき補償することにより、より高精度な補償が可能である。このため、歪補償動作のタイミングは、回路の電源投入時や無線回路の受信期間など、高周波信号の生成を必要としない時間帯に行なえばよい。
【００５７】
尚、デジタル制御回路１２は、マイクロコントローラであるため、マイクロコントローラ回路をＬＳＩ上に組み込み、その機能は、例えばＨＤＬ（Hardware Description Language）などによるプログラム処理により実現することができる。
【００５８】
上記実施形態によれば、ＤＣＯ１３により出力すべき高周波信号と同一の周波数を有するパルス信号を生成し、このパルス信号を遅延ライン１４により遅延量の異なる複数のパルス信号を生成し、このパルス信号をデジタル信号制御回路１２から供給される制御データＤｃに基づき、選択合成回路１５により選択し合成している。このため、従来のＤＡＣやＤＤＳとは異なり、出力すべき高周波信号より高い周波数を有するクロック信号を用いる必要がない。したがって、低消費電力で、ＧＨｚ以上の所要の高周波信号を高精度に生成することが可能である。
【００５９】
また、従来の電圧軸を制御する場合、素子の微細化に伴い電源電圧が低下された場合、十分な分解能が得られなくなり所要の高周波信号を生成することが困難となる。しかし、本実施形態は、パルス信号の時間軸を制御することにより高周波信号を生成しているため、電源電圧が低下された場合においても、分解能が低下することなく、所要の高周波信号を容易に生成することが可能である。
【００６０】
図１６から図１８は、本発明の基本動作の確認を目的とした実施例を示すものであり、１８０ｎｍＣＭＯＳプロセス技術により本発明の基本回路を搭載した集積回路チップの試作評価を行った。図１６は、試作した回路を示し、図１７は、試作したチップを示している。図１６に示すように、本試作回路は、遅延ライン１４として単純な（５ｂｉｔ：３２段）インバータ回路を用いている。また、選択合成回路１５は、アンド回路による遅延信号の選択機能を搭載していない。このため、遅延信号の選択を固定した三角波発生回路と正弦波発生回路の２品種を作成し評価した。図１８(ａ)(ｂ)は、評価により得た出力波形を示している。歪が多少あるが、三角波と正弦波を合成できていることが分かる。
【００６１】
本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形可能なことは勿論である。
【符号の説明】
【００６２】
１２…デジタル制御回路、１３…デジタル制御発振回路（ＤＣＯ）、１４…遅延ライン、１５…選択合成回路、１７…遅延回路、１８…スイッチ回路、１９…合成回路、９２…メモリ、９３…演算回路。
【技術分野】
【０００１】
本発明は、例えば半導体集積回路に適用される高周波信号生成回路に関する。
【背景技術】
【０００２】
従来の高周波無線通信用送信回路は、例えば発振回路からの正弦波信号とデータ信号Ｉ、Ｑとをそれぞれミキサ回路により直交変調し、増幅器により増幅してアンテナから無線信号として送出する。送信回路を構成する発振回路、ミキサ回路、増幅回路は、基本的に狭帯域である。ミキサ回路は、受動素子としての例えばインダクタ（Ｌ）や容量（Ｃ）を用いて構成されている。半導体集積回路に適用される高周波無線通信用送信回路において、これら受動素子は、同じ動作帯域特性を実現しようとする場合、固定の値を使用する必要があり、これら受動素子のサイズはトランジスタの微細化に追従しない。このため、トランジスタにより構成された回路部のチップに対する面積は縮小できるが、受動素子により構成された回路部分の面積は縮小できない。したがって、受動素子の面積が、デジタル処理回路を含む無線通信用ＬＳＩに占める割合が大きくなってしまい、微細プロセスにおいて低コスト化を制限する要因となっている。このため、従来のアナログ回路を主体とする構成ではなく、デジタル回路で高周波信号や無線信号を生成する研究開発が進められている。
【０００３】
デジタル回路により高周波信号や無線信号を生成する技術としては、例えば（１）デジタルアナログ変換回路（ＤＡＣ）による方法（例えば特許文献１参照）、（２）デジタル・ダイレクト・シンセサイザ回路（ＤＤＳ）による方法（例えば特許文献２参照）がある。ＤＡＣによる方法は、ＤＡＣによりデジタルデータを処理し、所望の正弦波などの信号を生成する構成である。また、ＤＤＳによる方法は、基本的にはＤＡＣによる方法と同様であり、メモリとデジタル制御回路を搭載したＤＡＣにより、正弦波などの信号を生成する。
【０００４】
しかし、上記（１）、（２）の回路とも無線周波数よりも少なくとも２倍以上の高いクロック周波数が必要であり、例えばＧＨｚ以上の高周波無線信号を生成する場合、回路の電力消費が大きくなる。また、無線通信に一般的に必要とされている６０ｄＢ以上の高い信号雑音比を得るには、１０ｂｉｔ以上の高い分解能が必要であり、回路が複雑になる。さらに、上記（１）、（２）の回路は、電圧モードの回路であるため、微細化に伴い電源電圧が低下された場合、分解能が低下してしまうことなどの問題がある。
【０００５】
また、上記（１）、（２）の回路は、現在のところ数１００ＭＨｚまでの信号しか生成できない状況であり、ＧＨｚ以上で動作する高周波無線通信用送信回路には適用できない状況にある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−２０４５５８号公報
【特許文献２】特開２００２−２８０８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、低電圧で広帯域の動作が可能であり、回路面積の縮小が可能な高周波信号生成回路を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の高周波信号生成回路の態様は、出力信号の周波数と同一の周波数の信号を発生する信号発生回路と、複数の遅延回路を有し、前記信号発生回路により発生された信号を遅延する遅延手段と、前記複数の遅延回路の出力信号を選択する選択手段と、前記選択手段により選択された信号を合成し、前記出力信号を出力する合成手段と、前記出力信号の波形形状を設定するデータ、及び前記出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、前記選択手段を制御する制御手段とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明は、低電圧で広帯域の動作が可能であり、回路面積の縮小が可能な高周波信号生成回路を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態を示す構成図。
【図２】図１の動作を概略的に示す波形図。
【図３】図１の動作を概略的に示す波形図。
【図４】図１に示すデジタル制御発振回路の一例を示す回路図。
【図５】図４の一部を取り出して示す回路図。
【図６】図４に示すバラクタの動作を示す図。
【図７】図１に示すデジタル制御発振回路の他の例を示す回路図。
【図８】図１に示すデジタル制御発振回路の他の例を示す回路図。
【図９】図１に示す遅延ラインの一例を示す回路図。
【図１０】図１に示す遅延ラインの他の例を示す回路図。
【図１１】図１に示す遅延ラインの他の例を示す回路図。
【図１２】図１に示す選択合成回路の一例を示す回路図。
【図１３】図１に示すデータ制御回路の一例を示す構成図。
【図１４】図１３に示すデータ制御回路の補償モードの動作を示すフローチャート。
【図１５】図１３に示すデータ制御回路の補償モードの動作を示す図。
【図１６】検証のための実施例を示す回路図。
【図１７】図１６に示す回路を含む集積回路を示す顕微鏡写真。
【図１８】図１７に示す集積回路により生成された信号波形を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を参照して説明する。
【００１２】
図１は、本発明の実施形態を示す構成図である。本実施形態は、低電源電圧で広帯域動作を可能とするスケーラブル高周波信号生成回路に係わり、従来の電圧軸の制御による信号発生回路ではなく、デジタル信号の時間軸を制御すること、すなわち、時間軸をアナログ信号に変換（Time to analog conversion）するにより、高周波信号を生成する。また、受動素子としてのインダクタを用いることなく、インバータ回路レベルの基本デジタル回路で構成でき、低電源電圧動作を可能としている。
【００１３】
図１に示す高周波信号生成回路１１は、主としてデジタル制御回路１２、デジタル制御発振回路（ＤＣＯ）１３、遅延ライン１４、選択合成回路１５により構成されている。
【００１４】
デジタル制御回路１２は、後述するように、基本的には例えばメモリと演算回路により構成される。メモリは、入力端１６から供給される波形形状データＤｗｆを記憶し、演算回路は、入力端１６から供給される制御信号Ｓｃに基づきデジタル信号を演算する。この制御信号Ｓｃは、例えば高周波信号の生成に必要な波形形状、振幅、位相、周波数を設定するためのデータや、変調に必要な振幅、位相、周波数を設定するためのデータを含んでいる。
【００１５】
デジタル制御回路１２は、複数の機能を有している。すなわち、デジタル制御回路１２は、制御信号Ｓｃに基づき、ＤＣＯ１３の発振周波数を制御するためのデジタル信号Ｄｆｔを生成する。また、デジタル制御回路１２は、メモリに記憶された波形形状データに基づき、高周波信号を生成するため、選択合成回路１５のスイッチ回路１８を制御して遅延信号を選択する。さらに、選択合成回路１５の出力信号波形をモニタし、補償データを生成することにより出力信号の波形歪を補償する。また、波形形状データＤｗｆ及び制御信号Ｓｃに基づき、スイッチ回路１８を制御し、高周波数信号の振幅、位相、周波数を変化させる変調機能も有している。
【００１６】
ＤＣＯ１３は、例えばリング型発振回路により構成され、デジタル制御回路１２から供給されるデジタル信号Ｄｆｔに基づき、発振周波数が制御される。このＤＣＯ１３は、例えば選択合成回路１５の出力端２０から出力される高周波信号と同一周波数の矩形のパルス信号を生成する。
【００１７】
遅延ライン１４は、例えば単位遅延時間τを有する複数の遅延回路１７により構成されている。この遅延ライン１４は、ＤＣＯ１３から出力されるパルス信号ｆｉを遅延し、遅延量の異なる複数の遅延信号を生成する。
【００１８】
選択合成回路１５は、遅延ライン１４により生成された複数の遅延信号を選択する複数のスイッチ回路１８、及びこれらスイッチ回路１８の出力端に接続され、スイッチ回路１８により選択された信号を合成し、電圧信号に変換する合成回路１９により構成されている。スイッチ回路１８は、デジタル制御回路１２から供給される制御データＤｃに基づき、遅延ライン１４から出力される信号を選択する。合成回路１９は、選択されたスイッチ回路１８の出力電流を合成して電圧に変換する。この電圧に変換された信号は、出力端２０から出力される。
【００１９】
上記高周波信号生成回路１１の動作は以下の通りである。
【００２０】
先ず、デジタル制御回路１２は、制御信号に基づきＤＣＯ１３の発振周波数を決定する。ＤＣＯ１３はデジタル制御回路１２から供給されるデジタル信号Ｄｆｔに基づき、指定された周波数の矩形のパルス信号を出力する。遅延ライン１４は、ＤＣＯ１３から供給されるパルス信号を遅延させ、単位遅延時間τ毎にシフトした複数のパルス信号を出力する。選択合成回路１５は、デジタル制御回路１２から供給される制御データに基づき、遅延ライン１４から出力されるパルス信号を選択し合成する。この合成された高周波信号が出力端２０から出力される。
【００２１】
図２に示すように、遅延ライン１４により一定間隔で遅延されたパルス信号を合成すると三角波となる。遅延されたパルス信号から合成すべき信号を選択合成回路１５によって選択することにより、任意の波形形状の信号を生成することが可能である。
【００２２】
図３は、正弦波の生成をシミュレーションした結果を示している。具体的には、５ｂｉｔ（３２段）の遅延回路を有する遅延ラインを用いてパルス信号を合成した結果である。信号の波形歪は、遅延回路の数を増やして分解能を上げたり、デジタル制御回路１２によって補償したりすることにより軽減することが可能である。無線信号としての変調は、デジタル制御回路１２において、波形形状データＤｗｆ及び制御信号Ｓｃに基づき、遅延ライン１４から出力されるパルス信号を選択的に切り替えることにより実現することが可能である。
【００２３】
尚、図１に示す歪み補償ループは、選択合成回路１５の非線形動作を補償するためのループである。このループは、後述するように、補償データを生成するときのみ活性化される。
【００２４】
図４は、ＤＣＯ１３の一例を示している。このＤＣＯ１３は、例えば差動型リング発振回路により構成されている。すなわち、複数の差動回路４１が直列接続され、最終段の差動回路の出力信号が初段の差動回路の入力端に正帰還されている。各差動回路４１にデータ制御回路１２から出力されたデジタル信号Ｄｆｔが供給されている。
【００２５】
図５は、図４に示す差動回路４１の一例を示すものであり、図４と同一部分には同一符号を付している。図５において、差動対を構成する例えばＮチャネルＭＯＳトランジスタ４２、４３のドレイン間に可変容量としてのバラクタ４４、４５の複数の対が並列接続されている。各バラクタ４４、４５は、例えばＭＯＳキャパシタにより構成されている。バラクタ４４、４５の各対において、バラクタ４４と４５の接続ノードにデジタル信号Ｄｆｔが供給されている。各バラクタ４４、４５の容量は、デジタル信号Ｄｆｔの電圧によりデジタル的に変化される。
【００２６】
図６は、バラクタ４４、４５の電圧と容量の関係を示している。デジタル信号Ｄｆｔの論理レベルを順次切り換えることにより、各バラクタ４４、４５の容量を変化させることができる。このため、デジタル信号Ｄｆｔにより複数のバラクタ対の容量値を離散的に変化させることができる。ＤＣＯ１３の発振周波数は、差動回路４１の段数と回路の遅延時間により決まる。このため、バラクタ対の容量を変化させて遅延時間を変えることにより、ＤＣＯ１３の発振周波数をデジタル的に制御できる。
【００２７】
図７は、ＤＣＯ１３の他の例を示している。このＤＣＯ１３は、例えば直列接続された複数のインバータ回路５１ａ、５１ｂ…５１ｎ、５２ａ、５２ｂ…５２ｎと、複数のバラクタ５３，５４の対、及びラッチ回路５５により構成されている。すなわち、シングルエンドの複数のインバータ回路の組み合わせで差動動作を実現するため、直列接続された複数のインバータ回路５１ａ、５１ｂ…５１ｎのうちインバータ回路５１ｎの出力端は、直列接続された複数のインバータ回路５２ａ、５２ｂ…５２ｎのうち、インバータ回路５２ａの入力端に接続される。また、直列接続された複数のインバータ回路５２ａ、５２ｂ…５２ｎのうちインバータ回路５２ｎの出力端は、直列接続された複数のインバータ回路５１ａ、５１ｂ…５１ｎのうちインバータ回路５１ａの入力端に接続されている。さらに、インバータ回路５１ａ、５２ａの出力端間にラッチ回路５５が接続されている。
【００２８】
ラッチ回路５５を構成するインバータ回路５５ａ、５５ｂのサイズは、他のインバータ回路５１ａ、５１ｂ…５１ｎ、５２ａ、５２ｂ…５２ｎのサイズ以下で構成されている。このため、ラッチ回路５５は高速動作が可能であり、差動の切り換え動作がスムーズになるように構成されている。このラッチ回路５５は、図７において1カ所のみ挿入しているが、効果的な差動動作を得るため、インバータ回路５１ａ〜５１ｎと５２ａ〜５２ｎの出力間の全て、又は、適当な間隔でインバータ回路の出力間に接続することも可能である。
【００２９】
また、インバータ回路５１ｂ、５１ｃ…、インバータ回路５２ｂ、５２ｃ…の各出力端間に、複数のバラクタ５３，５４の対が接続されている。各バラクタ５３，５４の接続ノードにデータ信号Ｄｆｔが供給されている。インバータ回路５１a、インバータ回路５２ｂの端子間にバラクタ５３，５４の対が接続されていても同様の効果を得ることができる。
【００３０】
図７に示すＤＣＯ１３も、図４、図５に示すＤＣＯ１３と同様に、デジタル信号Ｄｆｔより、発振周波数がデジタル的に制御される。この回路は、インバータ回路により構成されているため、低電圧動作が可能であり、広帯域動作に有利である。
【００３１】
図８は、ＤＣＯ１３のさらに他の例を示している。このＤＣＯ１３は、例えばリング発振回路において、直列接続された複数のインバータ回路６１ａ、６１ｂ…６１ｎの段数を、複数のスイッチ６２ａ、６２ｂ…６２ｉにより切り換える構成である。これらスイッチ６２ａ、６２ｂ…６２ｉは、データ制御回路１２から出力されるデジタル信号Ｄｆｔにより制御される。
【００３２】
図８に示す構成によれば、デジタル信号Ｄｆｔに基づき、ダイナミックに発振周波数を切り換えられることができる。すなわち、インバータ回路の段数が多くなると発振周波数が低くなり、インバータ回路の段数が少なくなると高くなる。本例は、インバータ型リング発振回路をベースにしているが、図４、図７に示した差動型のリング発振回路に適用することも可能である。この場合、より広帯域で高精度なデジタル制御発振回路を実現することができる。
【００３３】
さらに、多段のリング発振回路型ＤＣＯを用いる場合、複数の段から遅延量の異なる発振信号を取り出すことができる。このため、図１に示す構成において、遅延ライン１４を省略することができる。但し、リング発振回路型ＤＣＯにおいて、段数を多くすると発振周波数が低下するので、目的とする周波数と分解能を考慮する必要がある。
【００３４】
図９から図１１は、それぞれ遅延ライン１４の例を示している。
【００３５】
図９は、直列接続された複数のインバータ回路７１の２段毎に出力信号を取り出す場合を示している。
【００３６】
図１０は、直列接続された複数の差動インバータ回路７２の各段から出力信号を取り出す場合を示している。図９に示すように、シングルエンドのインバータ回路７１により非反転の遅延信号を得るためには、２段のインバータ回路が必要となるが、差動インバータ回路７２を用いた場合、１段で非反転の遅延信号を得ることが可能である。したがって、単位遅延時間を図９に示す回路に比べて短くすることができ、分解能を向上できる。
【００３７】
図１１は、さらに、遅延時間の分解能を向上する構成を示している。例えば複数の遅延回路が直列接続された複数の遅延回路群７３、７４、７５…において、遅延回路群７４、７５の初段の遅延回路７４ａ、７５ａの遅延時間を、遅延回路群７３の初段の遅延回路７３ａの遅延時間に対して僅かに変えている。すなわち、遅延回路７３ａの遅延時間τｉに対して、遅延回路７４ａの遅延時間は、Δτ＋τｉに設定され、遅延回路７５ａの遅延時間は、２Δτ＋τｉに設定されている。このように、複数の遅延回路群７３、７４、７５…の遅延時間に差を設定し、この差分信号を利用することにより、高い時間分解能を実現することが可能である。尚、遅延時間差は、例えば遅延回路を構成するインバータ回路のトランジスタのサイズを変えるなどの手段を適用することができる。
【００３８】
図１２は、選択合成回路１５の一例を示している。この選択合成回路１５において、各スイッチ回路１８は、アンド回路８１、ＮチャネルＭＯＳトランジスタ８２、抵抗８３により構成されている。アンド回路８１の一方入力端には、遅延ライン１４の対応する遅延信号が供給され、他方入力端には、デジタル制御回路１２から出力される制御データＤｃが供給される。アンド回路８１の出力端は、トランジスタ８２のゲート電極に接続されている。トランジスタ８２のソースは抵抗８３を介して接地され、ドレインは、合成回路１９に接続されている。
【００３９】
この合成回路１９は、例えば抵抗８４、ＮチャネルＭＯＳトランジスタ８５、キャパシタ８６により構成されている。抵抗８４の一端は電源ＶＤＤが供給されるノードに接続され、他端はトランジスタ８５のドレインに接続されている。トランジスタ８５のゲート電極には信号Ｖｇが供給されている。このトランジスタ８５のソースは、複数のスイッチ回路１８のトランジスタ８２のドレインに接続されている。さらに、トランジスタ８５のドレインは、キャパシタ８６を介して出力端２０に接続されている。
【００４０】
上記構成において、スイッチ回路１８は、デジタル制御回路１２から供給される制御データＤｃがハイレベルの場合、遅延ライン１４から出力される遅延信号を受ける。アンド回路８１の出力信号によりトランジスタ８２がオンとされる。デジタル制御回路１２により選択されたスイッチ回路１８の合成電流が合成回路１９のトランジスタ８５に流れ、この電流が電圧に変換されて出力端２０から出力される。この出力端２０から高周波信号が出力される。
【００４１】
図１３は、デジタル制御回路１２の一例を示している。デジタル制御回路１２は、書き込み回路９１、メモリ９２、演算回路９３、ＤＣＯ駆動回路９４、スイッチ駆動回路９５、アナログ・デジタル変換回路（ＡＤＣ）９６、クロック発生回路９７を有している。書き込み回路９１は、入力端１６に供給された波形形状データＤｗｆをメモリ９２に書き込む。この波形形状データＤｗｆは、例えば正弦波や三角波を生成するために必要な選択合成回路１５を構成するスイッチ回路１８の基本制御情報である。メモリ９２は、波形形状データＤｗｆや、後述する補償データを記憶する。演算回路９３は、例えば一般的なマイクロコントローラと同様の機能を有する回路である。この演算回路９３は、制御信号Ｓｃにより指定された高周波信号の生成、変調、波形歪の補償などに必要な演算を行う。
【００４２】
例えば制御信号Ｓｃが高周波信号の生成を示す場合、演算回路９３は、制御信号Ｓｃに含まれる振幅、位相、周波数のデータに基づき、ＤＣＯ１３を制御するためのデジタル信号Ｄｆｔを生成する。さらに、演算回路９３は、制御信号Ｓｃにより指定された波形に対応する波形形状データをメモリ９２から読み出し、この波形形状データ及び制御信号Ｓｃに含まれる振幅、位相、周波数のデータに基づき、選択合成回路１５の選択すべきスイッチ回路１８を示す制御データＤｃを生成する。演算回路９３により生成されたデジタル信号ＤｆｔはＤＣＯ駆動回路９４を介してＤＣＯ１３に供給され、演算回路９３により生成された制御データＤｃはスイッチ駆動回路９５を介して選択合成回路１５に供給される。
【００４３】
尚、データ制御回路１２の動作に必要なクロック信号は、クロック発生回路９７により発生される。このクロック信号は、例えば数百ｋＨｚ以下の低速でも十分であり、ＤＣＯ１３に要求される数百ＭＨｚ以上の高周波信号は必要ない。
【００４４】
上記データ制御回路１２の制御に基づき、ＤＣＯ１３、選択合成回路１５を動作させることにより、所要の波形形状、振幅、位相、周波数を有する高周波信号を生成することができる。さらに、波形形状データＤｗｆ及び制御信号Ｓｃのデータに基づき、変調された高周波信号を生成することも可能である。
【００４５】
次に、生成された高周波信号に含まれる歪を補償するための動作について説明する。
【００４６】
この歪補償は、低周波で歪み特性を測定し、高週波信号に補償を施すものである。このため、高周波信号生成動作をオフとした状態で行われる。
【００４７】
図１４は、データ制御回路１２の歪補償モードの動作を示している。
【００４８】
先ず、ＤＣＯ１３の出力信号がハイレベルに固定される（Ｓ１）。このため、遅延ライン１４の出力信号も全てハイレベルとなる。
【００４９】
次に、選択合成回路１５のスイッチ回路１８が順番にオン状態とされる（Ｓ２）。このときのクロック信号は、デジタル制御回路１２内のクロック発生回路９７から出力される低周波のクロック信号が用いられる。
【００５０】
スイッチ回路１８が順番にオン状態とされることにより、出力端２０の出力電圧は一定の電圧ステップで増加する。すなわち、出力端２０の出力電圧は、階段波（ランプ波）となる。この出力電圧はＡＤＣ９６により、デジタル信号に変換され、演算回路９３に供給される（Ｓ３）。
【００５１】
演算回路９３は、例えば予めメモリ９２に記憶された基準データとしての出力電圧の理想の増加特性と、ＡＤＣ９６から供給されるデジタル信号との差分を検出する（Ｓ４）。
【００５２】
図１５は、基準データとしての理想の増加特性Ｖｉｄと、ＡＤＣ９６から供給されたデジタル信号Ｖａｄｃとの関係を示している。デジタル信号Ｖａｄｃは、理想の増加特性Ｖｉｄに従って増加することが好ましい。しかし、選択合成回路１５の非線形動作により、破線Ａで示すように、デジタル信号Ｖａｄｃの増分が減少している。
【００５３】
演算回路９３は、検出された理想の増加特性Ｖｉｄとデジタル信号Ｖａｄｃの差分に基づき、デジタル信号Ｖａｄｃが直線となるスイッチ回路１８の制御データを計算し、メモリ９２に記憶させる（Ｓ５）。
【００５４】
すなわち、デジタル信号Ｖａｄｃの増分が電圧の高い部分において小さくなってしまった場合、例えば電圧の低い部分において、図１５に黒点で示すように、使用するスイッチ回路１８の数を削減し、線形性を確保する。つまり、演算回路９３は、使用するスイッチ回路１８を計算し、この計算結果を制御データとしてメモリ９２に記憶させる。このようにスイッチ回路１８を間引いた場合、図１５に示すように電圧振幅が減少することになる。しかし、高周波回路は線形性が良好な波形生成が優先されるため、多少の振幅の減少は問題にならない。
【００５５】
この後、ＤＣＯ１３がオン状態とされて、高周波信号生成モードが設定される（Ｓ６）。この際、メモリ９２に記憶された波形形状データと、補償モードにおいて記憶されたスイッチ回路１８の制御データに基づき、高周波信号が生成される（Ｓ７）。すなわち、波形形状データに基づきスイッチ回路１８を選択するとき、制御データによりスイッチ回路１８の使用が制限される。これにより、線形性の高い高周波信号の生成が可能になる。
【００５６】
尚、上記歪補償動作は、低周波で歪み特性を測定し、高周波信号に補償を施すものであり、低周波での歪みと高周波信号の歪みには一定の相関があることを前提としている。低周波での歪みと高周波信号との歪みの差分は、低周波と高周波信号の差分を前もって測定しておき、メモリに蓄えておき補償することにより、より高精度な補償が可能である。このため、歪補償動作のタイミングは、回路の電源投入時や無線回路の受信期間など、高周波信号の生成を必要としない時間帯に行なえばよい。
【００５７】
尚、デジタル制御回路１２は、マイクロコントローラであるため、マイクロコントローラ回路をＬＳＩ上に組み込み、その機能は、例えばＨＤＬ（Hardware Description Language）などによるプログラム処理により実現することができる。
【００５８】
上記実施形態によれば、ＤＣＯ１３により出力すべき高周波信号と同一の周波数を有するパルス信号を生成し、このパルス信号を遅延ライン１４により遅延量の異なる複数のパルス信号を生成し、このパルス信号をデジタル信号制御回路１２から供給される制御データＤｃに基づき、選択合成回路１５により選択し合成している。このため、従来のＤＡＣやＤＤＳとは異なり、出力すべき高周波信号より高い周波数を有するクロック信号を用いる必要がない。したがって、低消費電力で、ＧＨｚ以上の所要の高周波信号を高精度に生成することが可能である。
【００５９】
また、従来の電圧軸を制御する場合、素子の微細化に伴い電源電圧が低下された場合、十分な分解能が得られなくなり所要の高周波信号を生成することが困難となる。しかし、本実施形態は、パルス信号の時間軸を制御することにより高周波信号を生成しているため、電源電圧が低下された場合においても、分解能が低下することなく、所要の高周波信号を容易に生成することが可能である。
【００６０】
図１６から図１８は、本発明の基本動作の確認を目的とした実施例を示すものであり、１８０ｎｍＣＭＯＳプロセス技術により本発明の基本回路を搭載した集積回路チップの試作評価を行った。図１６は、試作した回路を示し、図１７は、試作したチップを示している。図１６に示すように、本試作回路は、遅延ライン１４として単純な（５ｂｉｔ：３２段）インバータ回路を用いている。また、選択合成回路１５は、アンド回路による遅延信号の選択機能を搭載していない。このため、遅延信号の選択を固定した三角波発生回路と正弦波発生回路の２品種を作成し評価した。図１８(ａ)(ｂ)は、評価により得た出力波形を示している。歪が多少あるが、三角波と正弦波を合成できていることが分かる。
【００６１】
本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形可能なことは勿論である。
【符号の説明】
【００６２】
１２…デジタル制御回路、１３…デジタル制御発振回路（ＤＣＯ）、１４…遅延ライン、１５…選択合成回路、１７…遅延回路、１８…スイッチ回路、１９…合成回路、９２…メモリ、９３…演算回路。
【特許請求の範囲】
【請求項１】
出力信号の周波数と同一の周波数の信号を発生する信号発生回路と、
複数の遅延回路を有し、前記信号発生回路により発生された信号を遅延する遅延手段と、
前記複数の遅延回路の出力信号を選択する選択手段と、
前記選択手段により選択された信号を合成し、前記出力信号を出力する合成手段と、
前記出力信号の波形形状を設定するデータ、及び前記出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、前記選択手段を制御する制御手段と
を具備することを特徴とする高周波信号生成回路。
【請求項２】
前記制御手段は、前記波形形状を設定するデータを記憶する記憶部と、
前記少なくとも振幅及び周波数を設定する制御信号と前記記憶部に記憶されたデータに基づき、前記選択手段を制御する制御データを演算する演算回路と
を具備することを特徴とする請求項１記載の高周波信号生成回路。
【請求項３】
前記演算回路は、前記合成手段から出力される前記出力信号と基準データの差分を検出し、この検出された差分に基づき、前記選択手段を制御するための補償データを生成することを特徴とする請求項２記載の高周波信号生成回路。
【請求項４】
前記演算回路は、前記出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、前記信号発生回路を制御するデジタル信号を生成することを特徴とする請求項２記載の高周波信号生成回路。
【請求項５】
前記信号発生回路は、前記演算回路から供給される前記デジタル信号に基づき動作するデジタル制御発振回路であることを特徴とする請求項４記載の高周波信号生成回路。
【請求項６】
前記デジタル制御発振回路は、複数のインバータ回路が直列接続され出力信号が入力端に正帰還されるリング型発振回路と、
前記複数のインバータ回路の出力端に設けられ、前記デジタル信号に基づき容量が変化される可変容量回路と
を具備することを特徴とする請求項５記載の高周波信号生成回路。
【請求項７】
前記合成手段は、前記制御手段から出力される制御データに基づき前記遅延手段から出力される遅延された信号を選択する複数のスイッチ回路と、
前記複数のスイッチ回路の出力電流を電圧に変換する電圧変換回路と
を具備することを特徴とする請求項１又は２記載の高周波信号生成回路。
【請求項１】
出力信号の周波数と同一の周波数の信号を発生する信号発生回路と、
複数の遅延回路を有し、前記信号発生回路により発生された信号を遅延する遅延手段と、
前記複数の遅延回路の出力信号を選択する選択手段と、
前記選択手段により選択された信号を合成し、前記出力信号を出力する合成手段と、
前記出力信号の波形形状を設定するデータ、及び前記出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、前記選択手段を制御する制御手段と
を具備することを特徴とする高周波信号生成回路。
【請求項２】
前記制御手段は、前記波形形状を設定するデータを記憶する記憶部と、
前記少なくとも振幅及び周波数を設定する制御信号と前記記憶部に記憶されたデータに基づき、前記選択手段を制御する制御データを演算する演算回路と
を具備することを特徴とする請求項１記載の高周波信号生成回路。
【請求項３】
前記演算回路は、前記合成手段から出力される前記出力信号と基準データの差分を検出し、この検出された差分に基づき、前記選択手段を制御するための補償データを生成することを特徴とする請求項２記載の高周波信号生成回路。
【請求項４】
前記演算回路は、前記出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、前記信号発生回路を制御するデジタル信号を生成することを特徴とする請求項２記載の高周波信号生成回路。
【請求項５】
前記信号発生回路は、前記演算回路から供給される前記デジタル信号に基づき動作するデジタル制御発振回路であることを特徴とする請求項４記載の高周波信号生成回路。
【請求項６】
前記デジタル制御発振回路は、複数のインバータ回路が直列接続され出力信号が入力端に正帰還されるリング型発振回路と、
前記複数のインバータ回路の出力端に設けられ、前記デジタル信号に基づき容量が変化される可変容量回路と
を具備することを特徴とする請求項５記載の高周波信号生成回路。
【請求項７】
前記合成手段は、前記制御手段から出力される制御データに基づき前記遅延手段から出力される遅延された信号を選択する複数のスイッチ回路と、
前記複数のスイッチ回路の出力電流を電圧に変換する電圧変換回路と
を具備することを特徴とする請求項１又は２記載の高周波信号生成回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−４１１０５（Ｐ２０１１−４１１０５Ａ）
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願番号】特願２００９−１８８０６６（Ｐ２００９−１８８０６６）
【出願日】平成２１年８月１４日（２００９．８．１４）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願日】平成２１年８月１４日（２００９．８．１４）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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