差動受信回路
【課題】差動対を備える差動受信回路であって、出力するデータの立ち上がりと立ち下がりの変化タイミングの遅延差を低減した差動受信回路の実現。
【解決手段】差動対を備え、入力される相補入力信号inp,innを増幅して相補出力信号A,Bを出力する差動アンプ回路1と、直列に接続された２個以上のインバータInvA1,InvA2,InvA3を備え、初段に差動アンプ回路の出力する相補出力信号の一方Aが入力される第１のインバータラインと、差動アンプ回路の出力する相補出力信号の一方Bが入力される少なくとも１個のインバータInvB1,InvB2を備え、２個以上のインバータを備える場合には直列に接続され、初段に相補出力信号の一方が入力される第２のインバータラインと、を備え、第１のインバータラインおよび第２のインバータラインの初段からの段数が１段異なる１組の２個のインバータの出力を接続した。
【解決手段】差動対を備え、入力される相補入力信号inp,innを増幅して相補出力信号A,Bを出力する差動アンプ回路1と、直列に接続された２個以上のインバータInvA1,InvA2,InvA3を備え、初段に差動アンプ回路の出力する相補出力信号の一方Aが入力される第１のインバータラインと、差動アンプ回路の出力する相補出力信号の一方Bが入力される少なくとも１個のインバータInvB1,InvB2を備え、２個以上のインバータを備える場合には直列に接続され、初段に相補出力信号の一方が入力される第２のインバータラインと、を備え、第１のインバータラインおよび第２のインバータラインの初段からの段数が１段異なる１組の２個のインバータの出力を接続した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を受信する差動受信回路に関する。
【背景技術】
【０００２】
各種の機器間でデータの伝送が行われる。例えば、デジタルカメラは、撮像信号をデジタル変換した後画像処理して画像データを生成する。この画像データは、通信インターフェースなどを介してパーソナルコンピュータなどに伝送される。
【０００３】
また、複数の要素を備える機器では、要素間でのデータ伝送が行われる。例えば、携帯電話は、本体部分に対して開閉可能な開閉要素が設けられ、開閉要素にディスプレイおよびデジタルカメラなどが設けられる。開閉要素はケーブルで本体部分に接続され、ディスプレイで表示する画像データが本体部分から開閉要素に伝送され、デジタルカメラが生成した画像データが開閉部分から本体部分に伝送される。
【０００４】
このようなデータ伝送に使用されるインターフェースでは、送信回路から送信データを差動信号として送信し、受信回路で受信した差動信号から受信データを生成する。また、クロック信号も差動信号として送信し、受信した差動信号からクロック信号を再生生成する。
【０００５】
図１の（Ａ）は、一般的な受信回路の構成を示す回路図であり、図１の（Ｂ）は差動アンプ回路１の回路例を示す図である。図１の（Ａ）に示すように、受信回路は、受信相補信号ｉｎｐおよびｉｎｎが入力される差動アンプ回路１と、直列接続した複数個（ここでは３個）のインバータＩｎｖ１〜Ｉｎｖ３と、を備える。差動アンプ回路１は、差動部Ａｍｐと、定電流回路ＣＳと、を備える。定電流回路ＣＳは、差動部Ａｍｐに供給されるＤＣ電流を一定になるように制御する。インバータＩｎｖ１〜Ｉｎｖ３は、初段インバータＩｎｖ１に差動アンプ回路１の出力Ａが入力され、受信信号である出力ＯＵＴが最終段のインバータＩｎｖ３から出力される。
【０００６】
相補信号ｉｎｐおよびｉｎｎは振幅の小さな信号である。差動アンプ回路１は、受信した相補信号ｉｎｐおよびｉｎｎを増幅して出力Ａを生成し出力する。インバータＩｎｖ１〜Ｉｎｖ３は、差動アンプ回路１の出力Ａをデジタル信号として安定した出力ＯＵＴを生成し、受信信号として出力する。
【０００７】
図１の（Ｂ）に示すように、差動アンプ回路１は、差動部Ａｍｐを備えるＣＭＯＳ型のアンプ（増幅回路）であり、対応する２個のＮ型ＭＯＳＦＥＴのゲートに、相補信号ｉｎｐおよびｉｎｎが入力される。定電流回路ＣＳは、ゲートにバイアス信号ｂｉａｓが印加されるＮ型ＭＯＳＦＥＴを備える。図１の（Ｂ）の差動アンプ回路１については広く知られているので、詳しい説明は省略する。
【０００８】
図１の（Ｂ）の差動アンプ回路１では、差動部Ａｍｐに流れるＤＣ電流は、信号ｂｉａｓにより制御される。ＭＯＳＦＥＴは、一般的にオフからオンへの変化とオンからオフへの変化速度が異なる。差動アンプ回路１の製造プロセスのばらつき、動作時の温度、印加電源電圧などの条件が異なることにより、差動部Ａｍｐに流れるＤＣ電流が大幅に異なる。これらの条件が異なることにより、差動アンプ回路１の出力Ａが立ち上がる時の変化時間と立ち下がる時の変化時間も大きく変動し、立ち上がりと立ち下がりの変化時間の差も変動する。それに応じて、受信回路の出力ＯＵＴの立ち上がりおよび立ち下がりのタイミングの遅延も異なる。言い換えれば、受信信号の立ち上がりと立ち下がりでスキューを生じる。
【０００９】
図２は、差動アンプ回路１において、受信するデータが立ち上がる場合と立ち下がる場合で出力Ａの変化時間に差がある場合に、受信回路の出力ＯＵＴでのスキューの発生を説明する図である。
【００１０】
ｉｎｐおよびｉｎｎは、差動アンプ回路１への相補入力信号である。相補入力信号ｉｎｐおよびｉｎｎは、極性が逆で、デューティ５０％で変化する信号であるとする。実際には、変化エッジがなまった信号であるが、ここでは説明を簡単にするために、変化エッジが急峻であるとして示している。
【００１１】
差動アンプ回路１が、相補入力信号の立ち上がりおよび立ち下がりに対して同一の変化特性を有する場合には、差動アンプ回路１の出力Ａは図示のように変化し、デューティ５０％で変化する信号である。また、出力Ａの変化の中心レベルが、Ｉｎｖ１の閾値レベルに一致していれば、受信回路の出力ＯＵＴもデューティ５０％で変化する信号である。なお、ここでは説明を簡単にするために、インバータの出力は、立ち上がりおよび立ち下がりに対して同一の変化特性を有するとする。
【００１２】
しかし、実際には、差動アンプ回路１の出力Ａの変化スピードは、立ち上がりと立ち下がりで異なる。例えば、図２に示すように、立ち上がりの変化の方が高速で、立ち下がりの変化の方が遅いとすると、相補入力信号ｉｎｐおよびｉｎｎがデューティ５０％で変化する信号であっても、差動アンプ回路１の出力Ａ’は図示のように変化する。そして、出力Ａ’の変化の中心レベルが、Ｉｎｖ１の閾値レベルに一致している場合でも、受信回路の出力ＯＵＴはデューティ５０％で変化する信号にならない。
【００１３】
データ伝送インターフェースにおいては、データ伝送の高速化が求められている。そのため、通信クロック周波数を増加させることに加えて、例えば１クロック周期に２回データを送信するダブルデータレートと呼ばれる方法が使用される。このダブルデータレート法は、クロックの半周期ごとにデータを変化させるが、上記のように、データにより変化タイミングが異なると、一方のデータが有効となる期間が短くなる場合が発生し、データを取り込むタイミングが厳しくなる。この問題は、特にクロック周波数が増加した場合に顕著になる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第３２０６７３７号公報
【特許文献２】特開平１０−２１５１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
記載の実施形態は、差動対を備える差動受信回路であって、出力するデータの立ち上がりと立ち下がりの変化タイミングの差を低減した差動受信回路を開示する。
【課題を解決するための手段】
【００１６】
実施形態の第１の態様の差動受信回路は、差動対を備え、入力される相補入力信号を増幅して相補出力信号を出力する差動アンプ回路と、直列に接続された２個以上のインバータを備え、初段に差動アンプ回路の出力する相補出力信号の一方が入力される第１のインバータラインと、差動アンプ回路の出力する相補出力信号の一方が入力される少なくとも１個のインバータを備え、２個以上のインバータを備える場合には直列に接続され、初段に相補出力信号の一方が入力される第２のインバータラインと、を備え、第１のインバータラインおよび第２のインバータラインの初段からの段数が１段異なる１組の２個のインバータの出力を接続する。
【発明の効果】
【００１７】
実施形態の第１の態様によれば、データの立ち上がりと立ち下がりの変化タイミングの差を低減した差動受信回路が、簡単な回路構成で実現される。
【図面の簡単な説明】
【００１８】
【図１】図１は、一般的な差動受信回路の構成を示す回路図である。
【図２】図２は、図１の差動受信回路での出力の立ち上がりと立ち下がりの遅延時間差（スキュー）の発生を説明する図である。
【図３】図３は、第１実施形態の差動受信回路の構成を示す回路図である。
【図４】図４は、第１実施形態の差動受信回路における出力の立ち上がりと立ち下がりの遅延時間差（スキュー）の低減を説明する図である。
【図５】図５は、実施形態の差動受信回路の変形例の構成を示す回路図である。
【図６】図６は、第２実施形態の差動受信回路の構成を示す回路図である。
【図７】図７は、第３実施形態の差動受信回路の構成を示す回路図である。
【図８】図８は、第４実施形態の差動受信回路の構成を示す回路図である。
【図９】図９は、実施形態の差動受信回路を利用したデータ伝送インターフェースを備えるシステムの構成を示す図である。
【図１０】図１０は、図９の受信部の詳細な構成を示す回路図である。
【発明を実施するための形態】
【００１９】
図３は、第１実施形態の差動受信回路の構成を示す回路図である。
【００２０】
第１実施形態の受信回路は、受信相補信号ｉｎｐおよびｉｎｎが入力される差動アンプ回路１と、直列接続した複数個（ここでは３個）のインバータＩｎｖＡ１〜ＩｎｖＡ３と、直列接続した複数個（ここでは２個）のインバータＩｎｖＢ１、ＩｎｖＢ２と、を備える。差動アンプ回路１は、差動部Ａｍｐと、定電流回路ＣＳと、を備え、反転出力Ａおよび非反転出力Ｂを出力する。インバータＩｎｖＡ１〜ＩｎｖＡ３は、初段インバータＩｎｖ１に差動アンプ回路１の反転出力Ａが入力され、受信信号である出力ＯＵＴが最終段のインバータＩｎｖ３から出力される。ここでは、インバータＩｎｖＡ１〜ＩｎｖＡ３からなる列を第１インバータラインと称する。インバータＩｎｖＢ１、ＩｎｖＢ２は、初段インバータＩｎｖＢ１に差動アンプ回路１の非反転出力Ｂが入力される。ここでは、インバータＩｎｖＢ１、ＩｎｖＢ２からなる列を第２インバータラインと称する。インバータＩｎｖＡ１の出力とインバータＩｎｖＢ２の出力は接続されている。
【００２１】
図４は、第１実施形態の差動受信回路において、受信するデータが立ち上がる場合と立ち下がる場合で差動アンプ回路１の出力Ａの変化時間に差がある場合に、受信回路の出力ＯＵＴの生成を説明する図である。
【００２２】
ｉｎｐおよびｉｎｎは、差動アンプ回路１への相補入力信号である。相補入力信号ｉｎｐおよびｉｎｎは、極性が逆で、デューティ５０％で変化する信号であるとする。実際には、変化エッジがなまった信号であるが、ここでは説明を簡単にするために、変化エッジが急峻であるとして示している。
【００２３】
相補信号ｉｎｐおよびｉｎｎは振幅の小さな信号であり、差動アンプ回路１は、受信した相補信号ｉｎｐおよびｉｎｎを増幅し、反転出力Ａおよび非反転出力Ｂを出力する。差動アンプ回路１の出力Ａの変化スピードは、立ち上がりの変化の方が高速で、立ち下がりの変化の方が遅いため、反転出力Ａおよび非反転出力Ｂは、立ち上がりは急峻で、立ち下がりは緩やかに変化する。なお、ここでは説明を簡単にするために、インバータの出力は、立ち上がりおよび立ち下がりに対して同一の変化特性を有するとする。
【００２４】
ここで、反転出力Ａおよび非反転出力Ｂの変化の中心レベルが、ＩｎｖＡ１およびＩｎｖＢ１の閾値レベルに一致しているとする。ＩｎｖＡ１およびＩｎｖＢ１の出力Ａ１およびＢ１の変化の中心レベルが、ＩｎｖＡ２およびＩｎｖＢ２の閾値レベルに一致しており、さらにＩｎｖＡ２の出力Ａ２の変化の中心レベルが、ＩｎｖＡ３の閾値レベルに一致しているとする。
【００２５】
これに応じて、ＩｎｖＢ１の出力Ｂ１は、図示のように変化する。さらに、ＩｎｖＢ２の出力がＩｎｖＡ１の出力に接続されていない場合には、ＩｎｖＢ２の出力Ｂ２は図示のように変化する。
【００２６】
インバータＩｎｖＡ１の出力Ａ１は、ＩｎｖＡ１の出力がＩｎｖＢ２の出力に接続されていない場合には、ｐ１およびｐ２で示すように変化する。ＩｎｖＡ１の出力はＩｎｖＢ２の出力に接続されており、ＩｎｖＢ２の出力Ｂ２はｑ１およびｑ２で示すように変化するので、ＩｎｖＡ１の出力はｐ１とｑ１およびｐ２とｑ２を合わせた実線のように変化する。したがって、実際には、ＩｎｖＢ２の出力Ｂ２も、実線で示したＩｎｖＡ１の出力Ａ１のように変化する。
【００２７】
インバータＩｎｖＡ１の出力Ａ１が実線のように変化するので、インバータＩｎｖＡ２の出力Ａ２は、図示のように変化し、さらにＩｎｖＡ３の出力ＯＵＴも図示のように変化する。図示のように、インバータＩｎｖＡ２の出力Ａ２およびＩｎｖＡ３の出力ＯＵＴは、デューティ５０％で変化する。すなわち、立ち上がりと立ち下がりの変化の遅延時間差は等しい。
【００２８】
上記のように、第１実施形態では、差動アンプ回路１の相補出力信号ＡおよびＢを、それぞれ第１および第２インバータラインでデューティばらつきの少ない安定して変化する信号に変換する。第１のインバータラインへの入力が反転出力Ａで、第２のインバータラインへの入力が非反転出力Ｂであるため、第１および第２のインバータラインにおいて初段からの段数が１段異なる２個のインバータの出力は、インバータ１段分の遅延分を除けば同相の信号である。インバータの遅延時間は小さいので、初段からの段数が１段異なる２個のインバータの出力を接続しても貫通電流が流れることは少なく、２個のインバータの出力が平均化される。
【００２９】
相補出力信号ＡおよびＢは、立ち下がりが立ち上がりより緩やかに変化するとすると、初段のＩｎｖＡ１およびＩｎｖＢ１の出力Ａ１およびＢ１が、立ち上がる時の遅延は、立ち下がる時の遅延より大きい。例えば、出力Ａ１およびＢ１の立ち上がりと立ち下がりの遅延時間をそれぞれＴｒおよびＴｆとし、インバータの遅延時間をＴｉｎｖとする。出力Ａ１が立ち上がる時の遅延時間はＴｒであり、出力Ｂ２が立ち上がる時の遅延時間はＴｆ＋Ｔｉｎｖであり、平均化された立ち上がり遅延時間は（Ｔｒ＋Ｔｆ＋Ｔｉｎｖ）／２になる。同様に、出力Ａ１が立ち下がる時の遅延時間はＴｆであり、出力Ｂ２が立ち上がる時の遅延時間はＴｒ＋Ｔｉｎｖであり、平均化された立ち上がり遅延時間は（Ｔｒ＋Ｔｆ＋Ｔｉｎｖ）／２になり、立ち上がりと同じになる。
【００３０】
したがって、ＩｎｖＡ２の入力は、立ち上がりと立ち下がりが同じ遅延時間で変化する信号となる。これにより、ＩｎｖＡ２の出力Ａ２は、立ち上がりと立ち下がりが同じ遅延時間で変化する。
【００３１】
図３に示すように、第１実施形態の差動受信回路は、差動アンプ回路１の非反転出力Ｂを利用し、図１の回路に２個のインバータを加えただけの簡単な構成で、上記のような立ち上がりと立ち下がりが同じ遅延時間で変化する出力が得られる。
【００３２】
第１実施形態では、ＩｎｖＢ２の出力をＩｎｖＡ１の出力に接続したが、差動アンプ回路１の出力の立ち上がりと立下りの遅延時間差を平均化すればよいので、第１および第２のインバータラインのどのインバータの出力を接続するかについては各種の変形例がある。図５は、この変形例を示す図である。
【００３３】
図５の（Ａ）は、第２のインバータラインが１個のインバータＩｎｖＢ１のみを備え、ＩｎｖＢ１の出力を第１のインバータラインのＩｎｖＡ２の出力に接続した例である。これでも図３の構成と同様の効果が得られる。
【００３４】
なお、図３の第１実施形態の回路および図５の（Ａ）の変形例では、第１および第２のインバータラインのインバータの個数が異なるが、インバータの負荷を揃えるために、同じ個数のインバータで第１および第２インバータラインを形成してもよい。
【００３５】
図５の（Ｂ）は、第２のインバータラインが３個のインバータＩｎｖＢ１〜ＩｎｖＢ３を備え、ＩｎｖＡ３の出力を非反転出力ＯＵＴｐとして出力し、ＩｎｖＢ３の出力を反転出力ＯＵＴｎとして出力する例である。受信信号第２のインバータラインのＩｎｖＢ１の出力を第１のインバータラインのＩｎｖＡ２の出力に接続し、ＩｎｖＢ２の出力をＩｎｖＡ１の出力に接続する。この例では、遅延時間差の平均化が２重に行われる。出力ＯＵＴｐおよびＯＵＴｎは相補信号であり、この例は、受信信号を相補信号として利用する場合に便利である。
【００３６】
図５の（Ｃ）は、第１のインバータラインの初段のインバータＩｎｖＡ１に差動アンプ回路１の非反転出力を入力し、第２のインバータラインの初段のインバータＩｎｖＢ１に差動アンプ回路１の反転出力を入力する例である。第２のインバータラインのＩｎｖＢ２の出力が、第１のインバータラインのＩｎｖＡ１の出力に接続される。第１のインバータラインの初段の入力が差動アンプ回路１の非反転出力であるから、２段目のＩｎｖＡ２から正の出力ＯＵＴが出力される。
【００３７】
以上、第１および第２のインバータライン間の接続に関する変形例を説明したが、他にも各種の変形例があり得る。
【００３８】
図６の（Ａ）は、第２実施形態の差動受信回路の構成を示す図である。図６の（Ａ）は、第２実施形態の差動受信回路の差動アンプ回路１の構成を詳細に示している。図６の（Ｂ）は、図６の（Ａ）で使用される１個のインバータの詳細な構成を示す。
【００３９】
図６の（Ａ）に示すように、第２実施形態の差動アンプ回路１は、２個のＣＭＯＳ型アンプ１Ａおよび１Ｂを備える。ＣＭＯＳ型アンプ１Ａおよび１Ｂは、図１の（Ｂ）に示したＣＭＯＳ型のアンプと同じ構成を有し、同一構造で作られている。したがって、アンプ１Ａおよび１Ｂの特性は同一である。
【００４０】
受信信号ｉｎｐは、アンプ１Ａの反転入力ｉｎ−およびアンプ１Ｂの非反転入力ｉｎ＋に入力され、受信信号ｉｎｎは、アンプ１Ａの非反転入力ｉｎ＋およびアンプ１Ｂの反転入力ｉｎ−に入力される。アンプ１Ａおよび１Ｂの出力ｏｕｔ１およびｏｕｔ２はアンプ１Ａおよび１Ｂの同じ出力部から出力される。したがって、出力ｏｕｔ１とｏｕｔ２は、逆相の相補信号である。
【００４１】
アンプ１Ａおよび１Ｂは、差動対を形成する左側の信号経路と右側の信号経路のうち、右側の出力部の電圧は、大きな振幅で変化するが、左側の出力部に対応する位置の電圧変化の振幅は小さいので、この位置から逆相の出力信号を取り出すことはできない。そこで、第２実施形態の差動アンプ回路１は、２個のアンプ１Ａおよび１Ｂを備え、入力部へ入力する受信信号を入れ替えて、上記のように相補出力ｏｕｔ１およびｏｕｔ２を得ている。
【００４２】
インバータＩｎｖＡ１、ＩｎｖＡ２およびＩｎｖＡ３は、直列に接続されて第１インバータラインをなす。インバータＩｎｖＢ１、ＩｎｖＢ２およびＩｎｖＢ３は、直列に接続されて第２インバータラインをなす。アンプ１Ａの出力ｏｕｔ１は、第１インバータラインの初段のＩｎｖＡ１に入力される。アンプ１Ｂの出力ｏｕｔ２は、第２インバータラインの初段のＩｎｖＢ１に入力される。ＩｎｖＡ１の出力とＩｎｖＢ２の出力は接続され、ＩｎｖＡ２の出力とＩｎｖＢ１の出力は接続される。ＩｎｖＡ３の出力は、差動受信回路の出力ＯＵＴである。ＩｎｖＡ１〜ＩｎｖＡ３およびＩｎｖＢ１〜ＩｎｖＢ３は、それぞれ図６の（Ｂ）に示すようなＣＭＯＳ型インバータである。
【００４３】
以上のように、第２実施形態の差動受信回路の第１および第２インバータライン１１、１２は、図５の（Ｂ）に示した第１および第２インバータラインと類似の構成を有するが、ＩｎｖＢ３の出力Ｂ３が差動受信回路の出力として利用されないことが異なる。したがって、第２実施形態の差動受信回路の動作および効果は、第１実施形態のものと同じであり、これ以上の説明は省略する。
【００４４】
なお、第２実施形態の差動受信回路の第１および第２インバータライン１１、１２を、図３の第１および第２インバータラインや、図５の（Ａ）および（Ｃ）に記載した第１および第２インバータラインにすることも可能である。
【００４５】
図７は、第３実施形態の差動受信回路の構成を示す図である。第３実施形態の差動受信回路は、第２インバータライン１２の最終段のＩｎｖＢ３を、Ｐ型およびＮ型トランジスタを用いたＭＯＳＦＥＴで置き換えたことが、第２実施形態と異なり、ほかの部分は同じである。ＭＯＳＦＥＴを接続することにより、電源のピーク電流を低減することができる。
【００４６】
図８は、第４実施形態の差動受信回路の構成を示す図である。第４実施形態の差動受信回路は、差動アンプ回路１を、並列抵抗Ｒ１およびＲ２を備える差動アンプ回路２で置き換えたことが、第２実施形態と異なり、ほかの部分は同じである。第４実施形態で使用する並列抵抗Ｒ１およびＲ２を備える差動アンプ回路２は、広く知られているので詳しい説明は省略する。
【００４７】
上記のように、第２実施形態で使用したＣＭＯＳ型アンプは、右側の出力部の電圧は、大きな振幅で変化するが、左側の出力部に対応する位置の電圧変化の振幅は小さいので、この位置から逆相の出力信号を取り出すことはできない。そこで、第２実施形態の差動アンプ回路１は、２個のアンプ１Ａおよび１Ｂを備え、入力部へ入力する受信信号を入れ替えて、上記のように相補出力ｏｕｔ１およびｏｕｔ２を得ている。これに対して、第４実施形態の差動アンプ回路２は、大きな振幅の出力を得ることはできないが、差動対の両側の信号経路から逆相の相補出力信号を得ることができるので、１個の差動アンプを設けるだけである。
【００４８】
図９は、第１から第４実施形態で説明した差動受信回路を利用したデータ伝送インターフェースを備えるシステムの構成を示す図である。
【００４９】
図９に示すように、このシステムは、送信側装置（機器または要素）２０と、受信側装置（機器または要素）３０と、を備え、送信側装置２０から受信側装置３０へ、ｎビットデータおよびクロックを、差動信号として、ダブルデータレートで送信する。送信側装置２０は、信号生成処理部２１と、クロック生成部２２と、ｎ個のデータ（Ｄ０〜Ｄｎ−１）送信部２３−０、…、２３−ｎ−１と、クロック送信部２４と、を有する。送信側装置２０がデジタルカメラであれば、信号生成処理部２１は、撮像素子で生成したアナログ信号をデジタル信号にＡ／Ｄ変換した後画像処理してデジタル画像信号を生成する一連の処理を行う。
【００５０】
受信側装置３０は、ｎ個のデータ（Ｄ０〜Ｄｎ−１）受信部３１−０、…、３１−ｎ−１と、クロック受信部３２と、ｎ個のデータ（Ｄ０〜Ｄｎ−１）生成部３３−０、…、３３−ｎ−１と、クロック処理部３４と、信号処理部３５と、を備える。データ受信部３１−０、…、３１−ｎ−１は、それぞれダブルデータレートで送信されたデータ信号を受信して受信データ信号を出力する。クロック受信部３２は、送信されたクロック信号を受信して受信クロック信号を出力する。クロック処理部３４は、受信クロック信号を処理して、データ生成部３３−０、…、３３−ｎ−１に供給するデータ信号の取り込み用クロック信号や内部クロック信号を発生する。データ生成部３３−０、…、３３−ｎ−１は、それぞれ受信部３１−０、…、３１−ｎ−１の出力信号から取り込み用クロック信号に基づいて受信データを生成する。信号処理部３５は、データ生成部３３−０、…、３３−ｎ−１の生成した受信データを処理する。
【００５１】
第１から第４実施形態の差動受信回路は、データ受信部３１−０、…、３１−ｎ−１およびクロック受信部３２に使用される。
【００５２】
図１０は、データ受信部３１−０、…、３１−ｎ−１の詳細な構成を示す回路図である。クロック受信部３２も同様の構成で実現可能である。
【００５３】
図１０に示すように、データ受信部は、１段目のアンプ４１と、２段目のアンプ４２と、３段目のアンプ４３と、を備える。１段目のアンプ４１および２段目のアンプ４２は、図８に示した並列抵抗Ｒ１およびＲ２を備える第４実施形態の差動アンプ回路２と同じ構成を備える。３段目のアンプ４３は、図６に示した第２実施形態の差動アンプ回路１と同じ構成を備える。
【００５４】
送信側装置２０から送信される差動データ信号Ｄｐ、Ｄｎは振幅が小さい。１段目のアンプ４１が小振幅の差動データ信号Ｄｐ、Ｄｎを増幅し、２段目のアンプ４２に出力する。２段目のアンプ４２は、１段目のアンプ４１からの差動データ信号Ｄｐ、Ｄｎをさらに増幅し、３段目のアンプ４３に出力する。３段目のアンプ４３は、ＣＭＯＳ型差動アンプであり、前述のように大きな振幅の相補出力信号ｏｕｔ１、ｏｕｔ２を生成する。相補出力信号ｏｕｔ１、ｏｕｔ２は、２個のインバータラインに出力され、変化タイミングが平均化されて、立ち上がりと立ち上がりの変化の遅延差を低減した受信データ信号ＯＵＴが生成される。
【００５５】
ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５６】
１ 差動アンプ回路
１Ａ、１Ｂ ＣＭＯＳ型アンプ
１１ 第１インバータライン
１２ 第２インバータライン
Ａｍｐ 差動部
ＣＳ 定電流回路
ＩｎｖＡ１，ＩｎｖＡ２，ＩｎｖＡ３ 第１インバータラインを形成するインバータ
ＩｎｖＢ１，ＩｎｖＢ２，ＩｎｖＢ３ 第２インバータラインを形成するインバータ
【技術分野】
【０００１】
本発明は、差動信号を受信する差動受信回路に関する。
【背景技術】
【０００２】
各種の機器間でデータの伝送が行われる。例えば、デジタルカメラは、撮像信号をデジタル変換した後画像処理して画像データを生成する。この画像データは、通信インターフェースなどを介してパーソナルコンピュータなどに伝送される。
【０００３】
また、複数の要素を備える機器では、要素間でのデータ伝送が行われる。例えば、携帯電話は、本体部分に対して開閉可能な開閉要素が設けられ、開閉要素にディスプレイおよびデジタルカメラなどが設けられる。開閉要素はケーブルで本体部分に接続され、ディスプレイで表示する画像データが本体部分から開閉要素に伝送され、デジタルカメラが生成した画像データが開閉部分から本体部分に伝送される。
【０００４】
このようなデータ伝送に使用されるインターフェースでは、送信回路から送信データを差動信号として送信し、受信回路で受信した差動信号から受信データを生成する。また、クロック信号も差動信号として送信し、受信した差動信号からクロック信号を再生生成する。
【０００５】
図１の（Ａ）は、一般的な受信回路の構成を示す回路図であり、図１の（Ｂ）は差動アンプ回路１の回路例を示す図である。図１の（Ａ）に示すように、受信回路は、受信相補信号ｉｎｐおよびｉｎｎが入力される差動アンプ回路１と、直列接続した複数個（ここでは３個）のインバータＩｎｖ１〜Ｉｎｖ３と、を備える。差動アンプ回路１は、差動部Ａｍｐと、定電流回路ＣＳと、を備える。定電流回路ＣＳは、差動部Ａｍｐに供給されるＤＣ電流を一定になるように制御する。インバータＩｎｖ１〜Ｉｎｖ３は、初段インバータＩｎｖ１に差動アンプ回路１の出力Ａが入力され、受信信号である出力ＯＵＴが最終段のインバータＩｎｖ３から出力される。
【０００６】
相補信号ｉｎｐおよびｉｎｎは振幅の小さな信号である。差動アンプ回路１は、受信した相補信号ｉｎｐおよびｉｎｎを増幅して出力Ａを生成し出力する。インバータＩｎｖ１〜Ｉｎｖ３は、差動アンプ回路１の出力Ａをデジタル信号として安定した出力ＯＵＴを生成し、受信信号として出力する。
【０００７】
図１の（Ｂ）に示すように、差動アンプ回路１は、差動部Ａｍｐを備えるＣＭＯＳ型のアンプ（増幅回路）であり、対応する２個のＮ型ＭＯＳＦＥＴのゲートに、相補信号ｉｎｐおよびｉｎｎが入力される。定電流回路ＣＳは、ゲートにバイアス信号ｂｉａｓが印加されるＮ型ＭＯＳＦＥＴを備える。図１の（Ｂ）の差動アンプ回路１については広く知られているので、詳しい説明は省略する。
【０００８】
図１の（Ｂ）の差動アンプ回路１では、差動部Ａｍｐに流れるＤＣ電流は、信号ｂｉａｓにより制御される。ＭＯＳＦＥＴは、一般的にオフからオンへの変化とオンからオフへの変化速度が異なる。差動アンプ回路１の製造プロセスのばらつき、動作時の温度、印加電源電圧などの条件が異なることにより、差動部Ａｍｐに流れるＤＣ電流が大幅に異なる。これらの条件が異なることにより、差動アンプ回路１の出力Ａが立ち上がる時の変化時間と立ち下がる時の変化時間も大きく変動し、立ち上がりと立ち下がりの変化時間の差も変動する。それに応じて、受信回路の出力ＯＵＴの立ち上がりおよび立ち下がりのタイミングの遅延も異なる。言い換えれば、受信信号の立ち上がりと立ち下がりでスキューを生じる。
【０００９】
図２は、差動アンプ回路１において、受信するデータが立ち上がる場合と立ち下がる場合で出力Ａの変化時間に差がある場合に、受信回路の出力ＯＵＴでのスキューの発生を説明する図である。
【００１０】
ｉｎｐおよびｉｎｎは、差動アンプ回路１への相補入力信号である。相補入力信号ｉｎｐおよびｉｎｎは、極性が逆で、デューティ５０％で変化する信号であるとする。実際には、変化エッジがなまった信号であるが、ここでは説明を簡単にするために、変化エッジが急峻であるとして示している。
【００１１】
差動アンプ回路１が、相補入力信号の立ち上がりおよび立ち下がりに対して同一の変化特性を有する場合には、差動アンプ回路１の出力Ａは図示のように変化し、デューティ５０％で変化する信号である。また、出力Ａの変化の中心レベルが、Ｉｎｖ１の閾値レベルに一致していれば、受信回路の出力ＯＵＴもデューティ５０％で変化する信号である。なお、ここでは説明を簡単にするために、インバータの出力は、立ち上がりおよび立ち下がりに対して同一の変化特性を有するとする。
【００１２】
しかし、実際には、差動アンプ回路１の出力Ａの変化スピードは、立ち上がりと立ち下がりで異なる。例えば、図２に示すように、立ち上がりの変化の方が高速で、立ち下がりの変化の方が遅いとすると、相補入力信号ｉｎｐおよびｉｎｎがデューティ５０％で変化する信号であっても、差動アンプ回路１の出力Ａ’は図示のように変化する。そして、出力Ａ’の変化の中心レベルが、Ｉｎｖ１の閾値レベルに一致している場合でも、受信回路の出力ＯＵＴはデューティ５０％で変化する信号にならない。
【００１３】
データ伝送インターフェースにおいては、データ伝送の高速化が求められている。そのため、通信クロック周波数を増加させることに加えて、例えば１クロック周期に２回データを送信するダブルデータレートと呼ばれる方法が使用される。このダブルデータレート法は、クロックの半周期ごとにデータを変化させるが、上記のように、データにより変化タイミングが異なると、一方のデータが有効となる期間が短くなる場合が発生し、データを取り込むタイミングが厳しくなる。この問題は、特にクロック周波数が増加した場合に顕著になる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第３２０６７３７号公報
【特許文献２】特開平１０−２１５１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
記載の実施形態は、差動対を備える差動受信回路であって、出力するデータの立ち上がりと立ち下がりの変化タイミングの差を低減した差動受信回路を開示する。
【課題を解決するための手段】
【００１６】
実施形態の第１の態様の差動受信回路は、差動対を備え、入力される相補入力信号を増幅して相補出力信号を出力する差動アンプ回路と、直列に接続された２個以上のインバータを備え、初段に差動アンプ回路の出力する相補出力信号の一方が入力される第１のインバータラインと、差動アンプ回路の出力する相補出力信号の一方が入力される少なくとも１個のインバータを備え、２個以上のインバータを備える場合には直列に接続され、初段に相補出力信号の一方が入力される第２のインバータラインと、を備え、第１のインバータラインおよび第２のインバータラインの初段からの段数が１段異なる１組の２個のインバータの出力を接続する。
【発明の効果】
【００１７】
実施形態の第１の態様によれば、データの立ち上がりと立ち下がりの変化タイミングの差を低減した差動受信回路が、簡単な回路構成で実現される。
【図面の簡単な説明】
【００１８】
【図１】図１は、一般的な差動受信回路の構成を示す回路図である。
【図２】図２は、図１の差動受信回路での出力の立ち上がりと立ち下がりの遅延時間差（スキュー）の発生を説明する図である。
【図３】図３は、第１実施形態の差動受信回路の構成を示す回路図である。
【図４】図４は、第１実施形態の差動受信回路における出力の立ち上がりと立ち下がりの遅延時間差（スキュー）の低減を説明する図である。
【図５】図５は、実施形態の差動受信回路の変形例の構成を示す回路図である。
【図６】図６は、第２実施形態の差動受信回路の構成を示す回路図である。
【図７】図７は、第３実施形態の差動受信回路の構成を示す回路図である。
【図８】図８は、第４実施形態の差動受信回路の構成を示す回路図である。
【図９】図９は、実施形態の差動受信回路を利用したデータ伝送インターフェースを備えるシステムの構成を示す図である。
【図１０】図１０は、図９の受信部の詳細な構成を示す回路図である。
【発明を実施するための形態】
【００１９】
図３は、第１実施形態の差動受信回路の構成を示す回路図である。
【００２０】
第１実施形態の受信回路は、受信相補信号ｉｎｐおよびｉｎｎが入力される差動アンプ回路１と、直列接続した複数個（ここでは３個）のインバータＩｎｖＡ１〜ＩｎｖＡ３と、直列接続した複数個（ここでは２個）のインバータＩｎｖＢ１、ＩｎｖＢ２と、を備える。差動アンプ回路１は、差動部Ａｍｐと、定電流回路ＣＳと、を備え、反転出力Ａおよび非反転出力Ｂを出力する。インバータＩｎｖＡ１〜ＩｎｖＡ３は、初段インバータＩｎｖ１に差動アンプ回路１の反転出力Ａが入力され、受信信号である出力ＯＵＴが最終段のインバータＩｎｖ３から出力される。ここでは、インバータＩｎｖＡ１〜ＩｎｖＡ３からなる列を第１インバータラインと称する。インバータＩｎｖＢ１、ＩｎｖＢ２は、初段インバータＩｎｖＢ１に差動アンプ回路１の非反転出力Ｂが入力される。ここでは、インバータＩｎｖＢ１、ＩｎｖＢ２からなる列を第２インバータラインと称する。インバータＩｎｖＡ１の出力とインバータＩｎｖＢ２の出力は接続されている。
【００２１】
図４は、第１実施形態の差動受信回路において、受信するデータが立ち上がる場合と立ち下がる場合で差動アンプ回路１の出力Ａの変化時間に差がある場合に、受信回路の出力ＯＵＴの生成を説明する図である。
【００２２】
ｉｎｐおよびｉｎｎは、差動アンプ回路１への相補入力信号である。相補入力信号ｉｎｐおよびｉｎｎは、極性が逆で、デューティ５０％で変化する信号であるとする。実際には、変化エッジがなまった信号であるが、ここでは説明を簡単にするために、変化エッジが急峻であるとして示している。
【００２３】
相補信号ｉｎｐおよびｉｎｎは振幅の小さな信号であり、差動アンプ回路１は、受信した相補信号ｉｎｐおよびｉｎｎを増幅し、反転出力Ａおよび非反転出力Ｂを出力する。差動アンプ回路１の出力Ａの変化スピードは、立ち上がりの変化の方が高速で、立ち下がりの変化の方が遅いため、反転出力Ａおよび非反転出力Ｂは、立ち上がりは急峻で、立ち下がりは緩やかに変化する。なお、ここでは説明を簡単にするために、インバータの出力は、立ち上がりおよび立ち下がりに対して同一の変化特性を有するとする。
【００２４】
ここで、反転出力Ａおよび非反転出力Ｂの変化の中心レベルが、ＩｎｖＡ１およびＩｎｖＢ１の閾値レベルに一致しているとする。ＩｎｖＡ１およびＩｎｖＢ１の出力Ａ１およびＢ１の変化の中心レベルが、ＩｎｖＡ２およびＩｎｖＢ２の閾値レベルに一致しており、さらにＩｎｖＡ２の出力Ａ２の変化の中心レベルが、ＩｎｖＡ３の閾値レベルに一致しているとする。
【００２５】
これに応じて、ＩｎｖＢ１の出力Ｂ１は、図示のように変化する。さらに、ＩｎｖＢ２の出力がＩｎｖＡ１の出力に接続されていない場合には、ＩｎｖＢ２の出力Ｂ２は図示のように変化する。
【００２６】
インバータＩｎｖＡ１の出力Ａ１は、ＩｎｖＡ１の出力がＩｎｖＢ２の出力に接続されていない場合には、ｐ１およびｐ２で示すように変化する。ＩｎｖＡ１の出力はＩｎｖＢ２の出力に接続されており、ＩｎｖＢ２の出力Ｂ２はｑ１およびｑ２で示すように変化するので、ＩｎｖＡ１の出力はｐ１とｑ１およびｐ２とｑ２を合わせた実線のように変化する。したがって、実際には、ＩｎｖＢ２の出力Ｂ２も、実線で示したＩｎｖＡ１の出力Ａ１のように変化する。
【００２７】
インバータＩｎｖＡ１の出力Ａ１が実線のように変化するので、インバータＩｎｖＡ２の出力Ａ２は、図示のように変化し、さらにＩｎｖＡ３の出力ＯＵＴも図示のように変化する。図示のように、インバータＩｎｖＡ２の出力Ａ２およびＩｎｖＡ３の出力ＯＵＴは、デューティ５０％で変化する。すなわち、立ち上がりと立ち下がりの変化の遅延時間差は等しい。
【００２８】
上記のように、第１実施形態では、差動アンプ回路１の相補出力信号ＡおよびＢを、それぞれ第１および第２インバータラインでデューティばらつきの少ない安定して変化する信号に変換する。第１のインバータラインへの入力が反転出力Ａで、第２のインバータラインへの入力が非反転出力Ｂであるため、第１および第２のインバータラインにおいて初段からの段数が１段異なる２個のインバータの出力は、インバータ１段分の遅延分を除けば同相の信号である。インバータの遅延時間は小さいので、初段からの段数が１段異なる２個のインバータの出力を接続しても貫通電流が流れることは少なく、２個のインバータの出力が平均化される。
【００２９】
相補出力信号ＡおよびＢは、立ち下がりが立ち上がりより緩やかに変化するとすると、初段のＩｎｖＡ１およびＩｎｖＢ１の出力Ａ１およびＢ１が、立ち上がる時の遅延は、立ち下がる時の遅延より大きい。例えば、出力Ａ１およびＢ１の立ち上がりと立ち下がりの遅延時間をそれぞれＴｒおよびＴｆとし、インバータの遅延時間をＴｉｎｖとする。出力Ａ１が立ち上がる時の遅延時間はＴｒであり、出力Ｂ２が立ち上がる時の遅延時間はＴｆ＋Ｔｉｎｖであり、平均化された立ち上がり遅延時間は（Ｔｒ＋Ｔｆ＋Ｔｉｎｖ）／２になる。同様に、出力Ａ１が立ち下がる時の遅延時間はＴｆであり、出力Ｂ２が立ち上がる時の遅延時間はＴｒ＋Ｔｉｎｖであり、平均化された立ち上がり遅延時間は（Ｔｒ＋Ｔｆ＋Ｔｉｎｖ）／２になり、立ち上がりと同じになる。
【００３０】
したがって、ＩｎｖＡ２の入力は、立ち上がりと立ち下がりが同じ遅延時間で変化する信号となる。これにより、ＩｎｖＡ２の出力Ａ２は、立ち上がりと立ち下がりが同じ遅延時間で変化する。
【００３１】
図３に示すように、第１実施形態の差動受信回路は、差動アンプ回路１の非反転出力Ｂを利用し、図１の回路に２個のインバータを加えただけの簡単な構成で、上記のような立ち上がりと立ち下がりが同じ遅延時間で変化する出力が得られる。
【００３２】
第１実施形態では、ＩｎｖＢ２の出力をＩｎｖＡ１の出力に接続したが、差動アンプ回路１の出力の立ち上がりと立下りの遅延時間差を平均化すればよいので、第１および第２のインバータラインのどのインバータの出力を接続するかについては各種の変形例がある。図５は、この変形例を示す図である。
【００３３】
図５の（Ａ）は、第２のインバータラインが１個のインバータＩｎｖＢ１のみを備え、ＩｎｖＢ１の出力を第１のインバータラインのＩｎｖＡ２の出力に接続した例である。これでも図３の構成と同様の効果が得られる。
【００３４】
なお、図３の第１実施形態の回路および図５の（Ａ）の変形例では、第１および第２のインバータラインのインバータの個数が異なるが、インバータの負荷を揃えるために、同じ個数のインバータで第１および第２インバータラインを形成してもよい。
【００３５】
図５の（Ｂ）は、第２のインバータラインが３個のインバータＩｎｖＢ１〜ＩｎｖＢ３を備え、ＩｎｖＡ３の出力を非反転出力ＯＵＴｐとして出力し、ＩｎｖＢ３の出力を反転出力ＯＵＴｎとして出力する例である。受信信号第２のインバータラインのＩｎｖＢ１の出力を第１のインバータラインのＩｎｖＡ２の出力に接続し、ＩｎｖＢ２の出力をＩｎｖＡ１の出力に接続する。この例では、遅延時間差の平均化が２重に行われる。出力ＯＵＴｐおよびＯＵＴｎは相補信号であり、この例は、受信信号を相補信号として利用する場合に便利である。
【００３６】
図５の（Ｃ）は、第１のインバータラインの初段のインバータＩｎｖＡ１に差動アンプ回路１の非反転出力を入力し、第２のインバータラインの初段のインバータＩｎｖＢ１に差動アンプ回路１の反転出力を入力する例である。第２のインバータラインのＩｎｖＢ２の出力が、第１のインバータラインのＩｎｖＡ１の出力に接続される。第１のインバータラインの初段の入力が差動アンプ回路１の非反転出力であるから、２段目のＩｎｖＡ２から正の出力ＯＵＴが出力される。
【００３７】
以上、第１および第２のインバータライン間の接続に関する変形例を説明したが、他にも各種の変形例があり得る。
【００３８】
図６の（Ａ）は、第２実施形態の差動受信回路の構成を示す図である。図６の（Ａ）は、第２実施形態の差動受信回路の差動アンプ回路１の構成を詳細に示している。図６の（Ｂ）は、図６の（Ａ）で使用される１個のインバータの詳細な構成を示す。
【００３９】
図６の（Ａ）に示すように、第２実施形態の差動アンプ回路１は、２個のＣＭＯＳ型アンプ１Ａおよび１Ｂを備える。ＣＭＯＳ型アンプ１Ａおよび１Ｂは、図１の（Ｂ）に示したＣＭＯＳ型のアンプと同じ構成を有し、同一構造で作られている。したがって、アンプ１Ａおよび１Ｂの特性は同一である。
【００４０】
受信信号ｉｎｐは、アンプ１Ａの反転入力ｉｎ−およびアンプ１Ｂの非反転入力ｉｎ＋に入力され、受信信号ｉｎｎは、アンプ１Ａの非反転入力ｉｎ＋およびアンプ１Ｂの反転入力ｉｎ−に入力される。アンプ１Ａおよび１Ｂの出力ｏｕｔ１およびｏｕｔ２はアンプ１Ａおよび１Ｂの同じ出力部から出力される。したがって、出力ｏｕｔ１とｏｕｔ２は、逆相の相補信号である。
【００４１】
アンプ１Ａおよび１Ｂは、差動対を形成する左側の信号経路と右側の信号経路のうち、右側の出力部の電圧は、大きな振幅で変化するが、左側の出力部に対応する位置の電圧変化の振幅は小さいので、この位置から逆相の出力信号を取り出すことはできない。そこで、第２実施形態の差動アンプ回路１は、２個のアンプ１Ａおよび１Ｂを備え、入力部へ入力する受信信号を入れ替えて、上記のように相補出力ｏｕｔ１およびｏｕｔ２を得ている。
【００４２】
インバータＩｎｖＡ１、ＩｎｖＡ２およびＩｎｖＡ３は、直列に接続されて第１インバータラインをなす。インバータＩｎｖＢ１、ＩｎｖＢ２およびＩｎｖＢ３は、直列に接続されて第２インバータラインをなす。アンプ１Ａの出力ｏｕｔ１は、第１インバータラインの初段のＩｎｖＡ１に入力される。アンプ１Ｂの出力ｏｕｔ２は、第２インバータラインの初段のＩｎｖＢ１に入力される。ＩｎｖＡ１の出力とＩｎｖＢ２の出力は接続され、ＩｎｖＡ２の出力とＩｎｖＢ１の出力は接続される。ＩｎｖＡ３の出力は、差動受信回路の出力ＯＵＴである。ＩｎｖＡ１〜ＩｎｖＡ３およびＩｎｖＢ１〜ＩｎｖＢ３は、それぞれ図６の（Ｂ）に示すようなＣＭＯＳ型インバータである。
【００４３】
以上のように、第２実施形態の差動受信回路の第１および第２インバータライン１１、１２は、図５の（Ｂ）に示した第１および第２インバータラインと類似の構成を有するが、ＩｎｖＢ３の出力Ｂ３が差動受信回路の出力として利用されないことが異なる。したがって、第２実施形態の差動受信回路の動作および効果は、第１実施形態のものと同じであり、これ以上の説明は省略する。
【００４４】
なお、第２実施形態の差動受信回路の第１および第２インバータライン１１、１２を、図３の第１および第２インバータラインや、図５の（Ａ）および（Ｃ）に記載した第１および第２インバータラインにすることも可能である。
【００４５】
図７は、第３実施形態の差動受信回路の構成を示す図である。第３実施形態の差動受信回路は、第２インバータライン１２の最終段のＩｎｖＢ３を、Ｐ型およびＮ型トランジスタを用いたＭＯＳＦＥＴで置き換えたことが、第２実施形態と異なり、ほかの部分は同じである。ＭＯＳＦＥＴを接続することにより、電源のピーク電流を低減することができる。
【００４６】
図８は、第４実施形態の差動受信回路の構成を示す図である。第４実施形態の差動受信回路は、差動アンプ回路１を、並列抵抗Ｒ１およびＲ２を備える差動アンプ回路２で置き換えたことが、第２実施形態と異なり、ほかの部分は同じである。第４実施形態で使用する並列抵抗Ｒ１およびＲ２を備える差動アンプ回路２は、広く知られているので詳しい説明は省略する。
【００４７】
上記のように、第２実施形態で使用したＣＭＯＳ型アンプは、右側の出力部の電圧は、大きな振幅で変化するが、左側の出力部に対応する位置の電圧変化の振幅は小さいので、この位置から逆相の出力信号を取り出すことはできない。そこで、第２実施形態の差動アンプ回路１は、２個のアンプ１Ａおよび１Ｂを備え、入力部へ入力する受信信号を入れ替えて、上記のように相補出力ｏｕｔ１およびｏｕｔ２を得ている。これに対して、第４実施形態の差動アンプ回路２は、大きな振幅の出力を得ることはできないが、差動対の両側の信号経路から逆相の相補出力信号を得ることができるので、１個の差動アンプを設けるだけである。
【００４８】
図９は、第１から第４実施形態で説明した差動受信回路を利用したデータ伝送インターフェースを備えるシステムの構成を示す図である。
【００４９】
図９に示すように、このシステムは、送信側装置（機器または要素）２０と、受信側装置（機器または要素）３０と、を備え、送信側装置２０から受信側装置３０へ、ｎビットデータおよびクロックを、差動信号として、ダブルデータレートで送信する。送信側装置２０は、信号生成処理部２１と、クロック生成部２２と、ｎ個のデータ（Ｄ０〜Ｄｎ−１）送信部２３−０、…、２３−ｎ−１と、クロック送信部２４と、を有する。送信側装置２０がデジタルカメラであれば、信号生成処理部２１は、撮像素子で生成したアナログ信号をデジタル信号にＡ／Ｄ変換した後画像処理してデジタル画像信号を生成する一連の処理を行う。
【００５０】
受信側装置３０は、ｎ個のデータ（Ｄ０〜Ｄｎ−１）受信部３１−０、…、３１−ｎ−１と、クロック受信部３２と、ｎ個のデータ（Ｄ０〜Ｄｎ−１）生成部３３−０、…、３３−ｎ−１と、クロック処理部３４と、信号処理部３５と、を備える。データ受信部３１−０、…、３１−ｎ−１は、それぞれダブルデータレートで送信されたデータ信号を受信して受信データ信号を出力する。クロック受信部３２は、送信されたクロック信号を受信して受信クロック信号を出力する。クロック処理部３４は、受信クロック信号を処理して、データ生成部３３−０、…、３３−ｎ−１に供給するデータ信号の取り込み用クロック信号や内部クロック信号を発生する。データ生成部３３−０、…、３３−ｎ−１は、それぞれ受信部３１−０、…、３１−ｎ−１の出力信号から取り込み用クロック信号に基づいて受信データを生成する。信号処理部３５は、データ生成部３３−０、…、３３−ｎ−１の生成した受信データを処理する。
【００５１】
第１から第４実施形態の差動受信回路は、データ受信部３１−０、…、３１−ｎ−１およびクロック受信部３２に使用される。
【００５２】
図１０は、データ受信部３１−０、…、３１−ｎ−１の詳細な構成を示す回路図である。クロック受信部３２も同様の構成で実現可能である。
【００５３】
図１０に示すように、データ受信部は、１段目のアンプ４１と、２段目のアンプ４２と、３段目のアンプ４３と、を備える。１段目のアンプ４１および２段目のアンプ４２は、図８に示した並列抵抗Ｒ１およびＲ２を備える第４実施形態の差動アンプ回路２と同じ構成を備える。３段目のアンプ４３は、図６に示した第２実施形態の差動アンプ回路１と同じ構成を備える。
【００５４】
送信側装置２０から送信される差動データ信号Ｄｐ、Ｄｎは振幅が小さい。１段目のアンプ４１が小振幅の差動データ信号Ｄｐ、Ｄｎを増幅し、２段目のアンプ４２に出力する。２段目のアンプ４２は、１段目のアンプ４１からの差動データ信号Ｄｐ、Ｄｎをさらに増幅し、３段目のアンプ４３に出力する。３段目のアンプ４３は、ＣＭＯＳ型差動アンプであり、前述のように大きな振幅の相補出力信号ｏｕｔ１、ｏｕｔ２を生成する。相補出力信号ｏｕｔ１、ｏｕｔ２は、２個のインバータラインに出力され、変化タイミングが平均化されて、立ち上がりと立ち上がりの変化の遅延差を低減した受信データ信号ＯＵＴが生成される。
【００５５】
ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５６】
１ 差動アンプ回路
１Ａ、１Ｂ ＣＭＯＳ型アンプ
１１ 第１インバータライン
１２ 第２インバータライン
Ａｍｐ 差動部
ＣＳ 定電流回路
ＩｎｖＡ１，ＩｎｖＡ２，ＩｎｖＡ３ 第１インバータラインを形成するインバータ
ＩｎｖＢ１，ＩｎｖＢ２，ＩｎｖＢ３ 第２インバータラインを形成するインバータ
【特許請求の範囲】
【請求項１】
差動対を備え、入力される相補入力信号を増幅して相補出力信号を出力する差動アンプ回路と、
直列に接続された２個以上のインバータを備え、初段に前記差動アンプ回路の出力する前記相補出力信号の一方が入力される第１のインバータラインと、
前記差動アンプ回路の出力する前記相補出力信号の一方が入力される少なくとも１個のインバータを備え、２個以上のインバータを備える場合には直列に接続され、初段に前記相補出力信号の一方が入力される第２のインバータラインと、を備え、
前記第１のインバータラインおよび前記第２のインバータラインの初段からの段数が１段異なる１組の２個のインバータの出力を接続したことを特徴とする差動受信回路。
【請求項２】
前記第１のインバータラインおよび前記第２のインバータラインの初段からの段数が１段異なる別の組の２個のインバータの出力も接続され、２組の２個のインバータの出力の接続線がクロスカップル配線される請求項１に記載の差動受信回路。
【請求項３】
前記第１のインバータラインの最終段から、受信信号が出力され、
前記第２のインバータラインの段数は、前記第１のインバータラインの段数より１段少なく、前記第２のインバータラインは、最終段に接続されたＭＯＳＦＥＴ容量を備える請求項１または２に記載の差動受信回路。
【請求項４】
前記第１のインバータラインの段数と前記第２のインバータラインの段数は、同一である請求項１または２に記載の差動受信回路。
【請求項５】
前記差動アンプ回路は、同一構造の第１の差動アンプと、第２の差動アンプと、を備え、
前記相補入力信号の一方は、前記第１の差動アンプのプラス入力端子および前記第２の差動アンプのマイナス入力端子に入力され、
前記相補入力信号の他方は、前記第１の差動アンプのマイナス入力端子および前記第２の差動アンプのプラス入力端子に入力され、
前記相補出力信号の一方は、前記第１の差動アンプから出力され、
前記相補出力信号の他方は、前記第２の差動アンプから出力される請求項１から４のいずれか１項に記載の差動受信回路。
【請求項１】
差動対を備え、入力される相補入力信号を増幅して相補出力信号を出力する差動アンプ回路と、
直列に接続された２個以上のインバータを備え、初段に前記差動アンプ回路の出力する前記相補出力信号の一方が入力される第１のインバータラインと、
前記差動アンプ回路の出力する前記相補出力信号の一方が入力される少なくとも１個のインバータを備え、２個以上のインバータを備える場合には直列に接続され、初段に前記相補出力信号の一方が入力される第２のインバータラインと、を備え、
前記第１のインバータラインおよび前記第２のインバータラインの初段からの段数が１段異なる１組の２個のインバータの出力を接続したことを特徴とする差動受信回路。
【請求項２】
前記第１のインバータラインおよび前記第２のインバータラインの初段からの段数が１段異なる別の組の２個のインバータの出力も接続され、２組の２個のインバータの出力の接続線がクロスカップル配線される請求項１に記載の差動受信回路。
【請求項３】
前記第１のインバータラインの最終段から、受信信号が出力され、
前記第２のインバータラインの段数は、前記第１のインバータラインの段数より１段少なく、前記第２のインバータラインは、最終段に接続されたＭＯＳＦＥＴ容量を備える請求項１または２に記載の差動受信回路。
【請求項４】
前記第１のインバータラインの段数と前記第２のインバータラインの段数は、同一である請求項１または２に記載の差動受信回路。
【請求項５】
前記差動アンプ回路は、同一構造の第１の差動アンプと、第２の差動アンプと、を備え、
前記相補入力信号の一方は、前記第１の差動アンプのプラス入力端子および前記第２の差動アンプのマイナス入力端子に入力され、
前記相補入力信号の他方は、前記第１の差動アンプのマイナス入力端子および前記第２の差動アンプのプラス入力端子に入力され、
前記相補出力信号の一方は、前記第１の差動アンプから出力され、
前記相補出力信号の他方は、前記第２の差動アンプから出力される請求項１から４のいずれか１項に記載の差動受信回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−４１８２（Ｐ２０１１−４１８２Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４５７８４（Ｐ２００９−１４５７８４）
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]