パルス発生回路
【課題】入力信号にジッタが含まれていても安定した時間幅のパルスを出力する。
【解決手段】パルス発生回路は、ゲートが入力端子２に接続され、ソースが電源電圧ＶDDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧ＶSSに接続された負荷インピーダンスＺout1とを有する。
【解決手段】パルス発生回路は、ゲートが入力端子２に接続され、ソースが電源電圧ＶDDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧ＶSSに接続された負荷インピーダンスＺout1とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号からパルスを発生するパルス発生回路に関し、特に出力するパルスの時間幅を小さくすることが出来るパルス発生回路に関するものである。
【背景技術】
【０００２】
ＵＷＢ（Ultra Wide Band）無線技術を実現する手段として開発が進められているインパルス無線の送信機の構成の一例を図１０に示す。図１０に示すように、インパルス無線の送信機は、データ信号からパルスを発生するパルス発生回路１００と、パルス発生回路１００により発生したパルスを増幅するパワーアンプ１０１と、パワーアンプ１０１により増幅されたパルスを電波として空間に放射する送信用アンテナ１０２とから構成される。
【０００３】
上記のパルス発生回路１００として代表的なものを図１１に示す。図１１に示す構成のパルス発生回路１００は、ＲＺデータ信号を２端子に分岐し、各々のデータ信号を別々の遅延制御ブロック１０３，１０４に入力し、この遅延制御ブロック１０３，１０４によって遅延差を発生させた２つのデータ信号の論理和をＡＮＤ回路１０５で取ることにより、パルスを発生させる（非特許文献１、非特許文献２参照）。
【０００４】
図１１に示したパルス発生回路１００において、遅延制御ブロック１０３，１０４による遅延差をｔdelayとした場合のパルス発生の様子を図１２に示す。図１２におけるＡは遅延制御ブロック１０３の出力端子Ａから出力されるパルスであることを示し、図１２におけるＢは遅延制御ブロック１０４の出力端子Ｂから出力されるパルスであることを示し、図１２におけるＣはＡＮＤ回路１０５の出力端子Ｃから出力されるパルスであることを示している。
【０００５】
図１２から分かるように、ＡＮＤ回路１０５の出力端子Ｃに発生するパルスの時間幅ｔpulseは、遅延制御ブロック１０３からＡＮＤ回路１０５に入力されるパルスの時間幅ｔcycleと遅延差ｔdelayとの差となるので、ｔpulse＝ｔcycle‐ｔdelayとなる。よって、パルス発生回路１００に入力されるデータ信号に、時間幅ｔcycleが変化するジッタが含まれる場合、パルス発生回路１００から出力されるパルスの時間幅ｔpulseが変化してしまうという問題点があった。さらに、図１１に示したパルス発生回路１００では、出力パルスの時間幅ｔpulseの最小値の限界が、遅延制御ブロック１０３，１０４の時間制御分解能によって制約されるという問題点があった。非特許文献２の例では、出力パルスの半値時間幅は６．５ｐｓであった。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Y.Nakasha et al.，“A W-band Wavelet Generator Using 0.13um InP HEMTs for Multi-gigabit Communications Based on Ultra-Wideband Impluse Radio”，IEEE MTT-S International Microwave Symposium 2008，pp.109-112，2008
【非特許文献２】Y.Nakasha et al.，“A 12.5Gbps Pulse Modulator with 6.5ps FWHM Using 0.1um InP HEMTs for Ultra-Wideband Impulse Radio Communications”，2008 IEEE CSIC Symposium，2008
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上のように、従来のパルス発生回路では、入力データ信号にジッタが含まれている場合、出力パルスの時間幅が変化してしまうという問題点があった。また、従来のパルス発生回路では、出力パルスの時間幅の最小値の限界が、遅延制御ブロックの時間制御分解能によって制約されるという問題点があった。
【０００８】
本発明の目的は、上記従来の問題点を解決するために、入力信号にジッタが含まれていても安定した時間幅のパルスを出力することができ、従来のパルス発生回路よりも出力パルスの時間幅を小さくすることができるパルス発生回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたＰＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが前記出力端子に接続されたＮＭＯＳトランジスタと、一端が前記出力端子に接続され、他端が負側電源電圧に接続された負荷インピーダンスとを有することを特徴とするものである。
【００１０】
また、本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが前記出力端子に接続されたＰＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが負側電源電圧に接続されたＮＭＯＳトランジスタと、一端が正側電源電圧に接続され、他端が前記出力端子に接続された負荷インピーダンスとを有することを特徴とするものである。
【００１１】
また、本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで第１、第２の出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが前記第１の出力端子に接続されたＰＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第２の出力端子に接続されたＮＭＯＳトランジスタと、一端が正側電源電圧に接続され、他端が前記第１の出力端子に接続された第１の負荷インピーダンスと、一端が前記第２の出力端子に接続され、他端が負側電源電圧に接続された第２の負荷インピーダンスとを有することを特徴とするものである。
【００１２】
また、本発明のパルス発生回路の１構成例は、さらに、パルス発生回路の前段に複数段のＣＭＯＳバッファ回路を有することを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、入力信号にジッタが含まれていても、入力信号の立ち上がり、立ち下がり時にそれぞれジッタの影響とは無関係な時間幅のパルスを出力することができる。また、本発明では、入力信号の傾きを制御することで、出力パルスの時間幅の制御が可能となるので、従来のパルス発生回路よりも出力パルスの時間幅を小さくすることができる。
【００１４】
また、本発明では、パルス発生回路の前段に複数段のＣＭＯＳバッファ回路を設けることにより、入力信号の立ち上がり、立ち下がりの傾きに対する出力パルスの時間幅の依存性を低減することができ、入力信号の歪みに寄らず安定した時間幅のパルスを発生させることができる。さらに、本発明では、ＣＭＯＳバッファ回路に用いるＭＯＳトランジスタのサイズの調整およびパルス発生回路に用いるＭＯＳトランジスタのサイズの調整によって、パルス発生回路の出力パルスの時間幅を調整することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明のパルス発生回路の構成を示す回路図である。
【図２】図１のパルス発生回路において入力電圧とトランジスタに流れる電流との関係を示す図である。
【図３】図１のパルス発生回路の前段にＣＭＯＳバッファ回路を備えた構成を示すブロック図である。
【図４】図３の構成においてＣＭＯＳバッファ回路に入力される信号の傾きとパルス発生回路の出力パルスの半値時間幅との関係を示す図である。
【図５】図３の構成においてＣＭＯＳバッファサイズとパルス発生回路の出力パルスの半値時間幅との関係を示す図である。
【図６】本発明のパルス発生回路の別の構成を示す回路図である。
【図７】本発明の第１の実施の形態に係るパルス発生回路の構成例を示す回路図である。
【図８】本発明の第２の実施の形態に係るパルス発生回路の構成例を示す回路図である。
【図９】本発明の第３の実施の形態に係るパルス発生回路の構成例を示す回路図である。
【図１０】インパルス無線送信器の構成例を示すブロック図である。
【図１１】図１０のインパルス無線送信器におけるパルス発生回路の構成例を示すブロック図である。
【図１２】図１１のパルス発生回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
［発明の原理］
本発明で提案するパルス発生回路のパルス発生原理は、ＣＭＯＳインバータ回路の入力端子に入力されるデータ信号の変化時に、ＣＭＯＳインバータ回路のＮＭＯＳトランジスタ（あるいはＰＭＯＳトランジスタ）に付随する寄生容量を介して入力端子からＮＭＯＳトランジスタ（あるいはＰＭＯＳトランジスタ）のソースに流れる電流と、入力データ信号の変化時にＣＭＯＳインバータ回路に流れる貫通電流との総和によって、ＮＭＯＳトランジスタ（あるいはＰＭＯＳトランジスタ）のソースに流れる瞬間的な電流を出力パルスとして用いるというものである。
【００１７】
図１は本発明のパルス発生回路の構成を示す回路図である。このパルス発生回路１は、ゲートが入力端子２に接続され、ソースが電源電圧ＶDDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧ＶSSに接続された抵抗Ｒ１とから構成される。
【００１８】
ここでは、電源電圧ＶDDから接地電圧ＶSSまで電圧が傾き（−ａ）で低下する立ち下がり信号が、入力端子２に入力される場合を説明する。このような立ち下がり信号が入力され始めると、接地からＮＭＯＳトランジスタＱ２の寄生容量Ｃpを介して入力端子２の方向へ図１に示すような電流ＩAが流れ始める。その後、入力端子２の電圧が下がり続け、ＰＭＯＳトランジスタＱ１のゲート‐ソース間電圧がしきい値を超えると、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の両トランジスタがオン動作となり、電流ＩAに加えて、電源から接地の方向へトランジスタＱ１，Ｑ２を貫通する電流ＩBが流れ始める。
【００１９】
図２は、ＰＭＯＳトランジスタＱ１の駆動力とＮＭＯＳトランジスタＱ２の駆動力とが同程度となるようなサイズ比のＭＯＳＦＥＴを用いて構成した図１のパルス発生回路１において、入力端子２に前記の立ち下がり信号を印加した際のＶDD／２ａ以下の時間における入力電圧および電流ＩA，ＩB，ＩA＋ＩBと時間との関係を示した図である。以下の説明では、全てＰＭＯＳトランジスタＱ１の駆動力とＮＭＯＳトランジスタＱ２の駆動力とが同程度となるサイズ比で構成したパルス発生回路についての説明を行うものとする。
【００２０】
図２から分かるように、入力端子２に電源電圧ＶDDから傾き（−ａ）で低下する電圧を入力した際の電流ＩA＋ＩBはＶDD／２ａ以下の時間幅で接地からＮＭＯＳトランジスタＱ２のソース方向に流れるパルス電流となる。図１では、この電流ＩA＋ＩBを抵抗Ｒ１に流すことによって、出力端子３に負のパルス電圧を発生する構成となっている。
【００２１】
図３は図１のパルス発生回路１の入力部にＣＭＯＳバッファ回路４をＮ（Ｎは自然数）段縦続接続した構成を示す図である。図１、図２で説明した方法によって出力端子３に発生する出力パルスの時間幅ｔpulseは、入力端子２に入力される立ち下がり信号の傾き（−ａ）に依存性を持つ。これに対して、図３の構成を用いると、パルス発生回路１に入力される信号の傾きがＣＭＯＳバッファ回路４によって整形され、ＣＭＯＳバッファ回路４に入力される立ち下がり信号の傾きに対するパルス発生回路１の出力パルスの時間幅ｔpulseの依存性が低減するので、ＣＭＯＳバッファ回路４とパルス発生回路１に用いる各ＭＯＳＦＥＴのサイズによって定まる時間幅ｔpulseのパルスを発生させることができる。
【００２２】
図３の構成でＮ＝４とした場合において、先頭のＣＭＯＳバッファ回路４に入力される信号の傾きａとパルス発生回路１の出力パルスの半値時間幅との関係をシミュレーションした結果を図４に示す。図４より、ＣＭＯＳバッファ回路４に入力される信号の傾きａが変化しても、パルス発生回路１からは一定の半値時間幅のパルスが出力されることが分かる。
【００２３】
また、図３の構成でＮ＝４とし、各ＣＭＯＳバッファ回路４内のＰＭＯＳトランジスタのサイズとＮＭＯＳトランジスタのサイズを、それぞれパルス発生回路１のＰＭＯＳトランジスタＱ１のサイズとＮＭＯＳトランジスタＱ２のサイズの０．５倍から５倍とした時（トランジスタＱ１，Ｑ２のサイズは固定）のパルス発生回路１の出力パルスの半値時間幅を図５に示す。図５より、ＣＭＯＳバッファ回路４のＭＯＳトランジスタのサイズが大きくなると、パルス発生回路１の出力パルスの半値時間幅は減少することが分かる。
【００２４】
また、上記の例では、図１に示すパルス発生回路１において、入力端子２に立ち下がり信号を入力した際に出力端子３に発生する出力パルスについて説明してきたが、パルス発生回路１の入力端子２に接地電圧ＶSSから電源電圧ＶDDまで電圧が傾きａで増加する立ち上がり信号を入力した際にも別種の出力パルスが発生する。入力端子２に立ち上がり信号を入力した場合、ＮＭＯＳトランジスタＱ２の寄生容量Ｃpを介して流れる電流ＩAが逆向きとなり、電流ＩA，ＩB共にＮＭＯＳトランジスタＱ２ソースから抵抗Ｒ１の方向に流れる。
【００２５】
よって、入力端子２に立ち上がり信号を入力した場合、電流ＩA＋ＩBはＶDD／２ａ＞ｔとなる時間ｔの範囲では単調増加となる。その後、ＶDD／２ａ＜ｔとなる時間範囲では電流ＩBが減少するとともに、寄生容量Ｃpに蓄積された電荷の放電によって、ＮＭＯＳトランジスタＱ２のソースから抵抗Ｒ１の方向に流れる電流値が減少する。以上のような原理によって、図１のパルス発生回路１に立ち上がり信号を入力した際には出力端子３に正のパルスが発生する。パルス発生回路１に立ち下がり信号を入力した際の出力パルスは時間幅がＶDD／２ａより小さかったのに対し、パルス発生回路１に立ち上がり信号を入力した際の出力パルスは時間幅がＶDD／２ａより大きくなるという特徴がある。
【００２６】
図６は本発明のパルス発生回路の別の構成を示す回路図である。このパルス発生回路１ａは、ゲートが入力端子２に接続され、ソースが出力端子５に接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが接地電圧ＶSSに接続されたＮＭＯＳトランジスタＱ２と、一端が電源電圧ＶDDに接続され、他端が出力端子５に接続された抵抗Ｒ２とから構成される。
【００２７】
図６に示すパルス発生回路１ａは図１に示したパルス発生回路１とは異なり、ＰＭＯＳトランジスタＱ１のソースをパルスの出力端子５としている。図６の構成では、入力端子２に立ち上がり信号を入力した際には時間幅がＶDD／２ａより大きい正電圧の出力パルスを発生し、入力端子２に立ち下がり信号を入力した際には時間幅がＶDD／２ａより小さい負電圧の出力パルスを発生する構成となっている。
【００２８】
以上のように、本発明によれば、入力されたデータ信号にジッタが含まれていても、データ信号の立ち上がり、立ち下がり時にそれぞれジッタの影響とは無関係な時間幅のパルスを出力することができる。また各々の出力パルスの時間幅はパルス発生回路の入力端子に入力されるデータ信号の立ち上がり、立ち下がりの傾きに依存するが、図３に示したようにパルス発生回路の前段にＣＭＯＳバッファ回路を多段接続することによって、入力信号の立ち上がり、立ち下がりの傾きに対する出力パルスの時間幅の依存性を低減することが可能となる。さらに、本発明では、ＣＭＯＳバッファ回路およびパルス発生回路に用いるＭＯＳトランジスタのサイズの調整によって、パルス発生回路に発生する出力パルスの時間幅を調整することが可能となる。
【００２９】
［第１の実施の形態］
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。図７は本発明の第１の実施の形態に係るパルス発生回路の構成例を示す回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のパルス発生回路１ｂは、入力端子２に入力された入力信号の信号レベルが反転するタイミングで出力端子３から電圧パルスを出力するものであり、ゲートが入力端子２に接続され、ソースが電源電圧ＶDDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧ＶSSに接続された負荷インピーダンスＺout1とから構成される。負荷インピーダンスＺout1の例としては、抵抗がある。
【００３０】
このような構成において、入力端子２に入力される信号が傾き（−ａ）で電源電圧ＶDDから接地電圧ＶSSまで立ち下がるとき、負荷インピーダンスＺout1からＮＭＯＳトランジスタＱ２のソースの方向に時間幅がＶDD／２ａ以下となるパルス電流が流れ、時間幅がＶDD／２ａ以下となる負のパルス電圧が出力端子３から出力される。また、入力端子２に入力される信号が傾きａで接地電圧ＶSSから電源電圧ＶDDまで立ち上がるとき、ＮＭＯＳトランジスタＱ２のソースから負荷インピーダンスＺout1の方向に時間幅がＶDD／２ａ以上となるパルス電流が流れ、時間幅がＶDD／２ａ以上となる正のパルス電圧が出力端子３から出力される。
【００３１】
このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで２種類の出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力パルスの時間幅の制御が可能となる。
【００３２】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。第１の実施の形態では、ＮＭＯＳトランジスタのソースと接地電圧ＶSSとの間に負荷インピーダンスを設け、かつ出力端子をＮＭＯＳトランジスタのソースと接続したが、負荷インピーダンスをＰＭＯＳトランジスタのソースと電源電圧ＶDDとの間に設け、かつ出力端子をＰＭＯＳトランジスタのソースと接続しても良い。本実施の形態は、このような構成について説明するものである。
【００３３】
図８は本実施の形態に係るパルス発生回路の構成例を示す回路図であり、図６と同一の構成には同一の符号を付してある。
本実施の形態のパルス発生回路１ｃは、ゲートが入力端子２に接続され、ソースが出力端子５に接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが接地電圧ＶSSに接続されたＮＭＯＳトランジスタＱ２と、一端が電源電圧ＶDDに接続され、他端が出力端子５に接続された負荷インピーダンスＺout2とから構成される。第１の実施の形態と同様に、負荷インピーダンスＺout2の例としては、抵抗がある。
【００３４】
このような構成において、入力端子２に入力される信号が傾きａで接地電圧ＶSSから電源電圧ＶDDまで立ち上がるとき、ＰＭＯＳトランジスタＱ１のソースから負荷インピーダンスＺout2の方向に時間幅がＶDD／２ａ以下となるパルス電流が流れ、時間幅がＶDD／２ａ以下となる正のパルス電圧が出力端子５から出力される。また、入力端子２に入力される信号が傾き（−ａ）で電源電圧ＶDDから接地電圧ＶSSまで立ち下がるとき、負荷インピーダンスＺout2からＰＭＯＳトランジスタＱ１のソースの方向に時間幅がＶDD／２ａ以上となるパルス電流が流れ、時間幅がＶDD／２ａ以上となる負のパルス電圧が出力端子５から出力される。
【００３５】
このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで２種類の出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力パルスの時間幅の制御が可能となる。
【００３６】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。第１の実施の形態では、ＰＭＯＳトランジスタのソースを電源電圧ＶDDに直接接続したが、ＰＭＯＳトランジスタのソースと電源電圧ＶDDとの間に負荷インピーダンスを設けて、新たな出力端子とＰＭＯＳトランジスタのソースとを接続した構成を用いると、２つの出力端子が存在するパルス発生回路を構成することができる。本実施の形態は、このような構成について説明するものである。
【００３７】
図９は本実施の形態に係るパルス発生回路の構成例を示す回路図である。本実施の形態のパルス発生回路１ｄは、ゲートが入力端子２に接続され、ソースが出力端子５に接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧ＶSSに接続された負荷インピーダンスＺout1と、一端が電源電圧ＶDDに接続され、他端が出力端子５に接続された負荷インピーダンスＺout2とから構成される。
【００３８】
このような構成において、入力端子２に入力される信号が傾きａで接地電圧ＶSSから電源電圧ＶDDまで立ち上がるとき、負荷インピーダンスＺout2にはＰＭＯＳトランジスタＱ１のソースから電源電圧ＶDDの方向に時間幅がＶDD／２ａ以下となるパルス電流が流れ、時間幅がＶDD／２ａ以下となる正のパルス電圧が出力端子５から出力される。また、入力信号が傾きａで接地電圧ＶSSから電源電圧ＶDDまで立ち上がるとき、負荷インピーダンスＺout1には接地からＮＭＯＳトランジスタＱ２のソースの方向に時間幅がＶDD／２ａ以上となるパルス電流が流れ、時間幅がＶDD／２ａ以上となる正のパルス電圧が出力端子３から出力される。
【００３９】
次に、本実施の形態の構成において、入力端子２に入力される信号が傾き（−ａ）で電源電圧ＶDDから接地電圧ＶSSまで立ち下がるとき、負荷インピーダンスＺout2には電源電圧ＶDDからＰＭＯＳトランジスタＱ１のソースの方向に時間幅がＶDD／２ａ以上となるパルス電流が流れ、時間幅がＶDD／２ａ以上となる負のパルス電圧が出力端子５から出力される。また、入力信号が傾き（−ａ）で電源電圧ＶDDから接地電圧ＶSSまで立ち下がるとき、負荷インピーダンスＺout1には接地からＮＭＯＳトランジスタＱ２のソースの方向に時間幅がＶDD／２ａ以下となるパルス電流が流れ、時間幅がＶDD／２ａ以下となる負のパルス電圧が出力端子３から出力される。
【００４０】
このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで２つの出力端子から各々１種類ずつの出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力端子の各々で発生する出力パルスの時間幅の制御が可能となる。
【００４１】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。第１〜第３の実施の形態では、パルス発生回路の入力端子にデータ信号を直接入力したが、図３で説明したように第１〜第３の実施の形態のパルス発生回路の入力端子の前段に複数段のＣＭＯＳバッファ回路４を接続してもよい。
【００４２】
図３のような構成とすることによって、先頭のＣＭＯＳバッファ回路４に入力されるデータ信号に立ち上がり時間幅、立ち下がり時間幅のバラつき（信号歪成分）があったとしても、パルス発生回路に入力される信号は複数段のＣＭＯＳバッファ回路４によって立ち上がり、立ち下がりの傾きが整形された信号となるので、パルス発生回路の出力端子からは一定の時間幅のパルスを出力することが可能となる。
【産業上の利用可能性】
【００４３】
本発明は、データ信号からパルスを発生する技術に適用することができる。
【符号の説明】
【００４４】
１，１ａ，１ｂ，１ｃ，１ｄ…パルス発生回路、２…入力端子、３，５…出力端子、４…ＣＭＯＳバッファ、Ｑ１…ＰＭＯＳトランジスタ、Ｑ２…ＮＭＯＳトランジスタ、Ｒ１，Ｒ２…抵抗、Ｚout1，Ｚout2…負荷インピーダンス。
【技術分野】
【０００１】
本発明は、データ信号からパルスを発生するパルス発生回路に関し、特に出力するパルスの時間幅を小さくすることが出来るパルス発生回路に関するものである。
【背景技術】
【０００２】
ＵＷＢ（Ultra Wide Band）無線技術を実現する手段として開発が進められているインパルス無線の送信機の構成の一例を図１０に示す。図１０に示すように、インパルス無線の送信機は、データ信号からパルスを発生するパルス発生回路１００と、パルス発生回路１００により発生したパルスを増幅するパワーアンプ１０１と、パワーアンプ１０１により増幅されたパルスを電波として空間に放射する送信用アンテナ１０２とから構成される。
【０００３】
上記のパルス発生回路１００として代表的なものを図１１に示す。図１１に示す構成のパルス発生回路１００は、ＲＺデータ信号を２端子に分岐し、各々のデータ信号を別々の遅延制御ブロック１０３，１０４に入力し、この遅延制御ブロック１０３，１０４によって遅延差を発生させた２つのデータ信号の論理和をＡＮＤ回路１０５で取ることにより、パルスを発生させる（非特許文献１、非特許文献２参照）。
【０００４】
図１１に示したパルス発生回路１００において、遅延制御ブロック１０３，１０４による遅延差をｔdelayとした場合のパルス発生の様子を図１２に示す。図１２におけるＡは遅延制御ブロック１０３の出力端子Ａから出力されるパルスであることを示し、図１２におけるＢは遅延制御ブロック１０４の出力端子Ｂから出力されるパルスであることを示し、図１２におけるＣはＡＮＤ回路１０５の出力端子Ｃから出力されるパルスであることを示している。
【０００５】
図１２から分かるように、ＡＮＤ回路１０５の出力端子Ｃに発生するパルスの時間幅ｔpulseは、遅延制御ブロック１０３からＡＮＤ回路１０５に入力されるパルスの時間幅ｔcycleと遅延差ｔdelayとの差となるので、ｔpulse＝ｔcycle‐ｔdelayとなる。よって、パルス発生回路１００に入力されるデータ信号に、時間幅ｔcycleが変化するジッタが含まれる場合、パルス発生回路１００から出力されるパルスの時間幅ｔpulseが変化してしまうという問題点があった。さらに、図１１に示したパルス発生回路１００では、出力パルスの時間幅ｔpulseの最小値の限界が、遅延制御ブロック１０３，１０４の時間制御分解能によって制約されるという問題点があった。非特許文献２の例では、出力パルスの半値時間幅は６．５ｐｓであった。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Y.Nakasha et al.，“A W-band Wavelet Generator Using 0.13um InP HEMTs for Multi-gigabit Communications Based on Ultra-Wideband Impluse Radio”，IEEE MTT-S International Microwave Symposium 2008，pp.109-112，2008
【非特許文献２】Y.Nakasha et al.，“A 12.5Gbps Pulse Modulator with 6.5ps FWHM Using 0.1um InP HEMTs for Ultra-Wideband Impulse Radio Communications”，2008 IEEE CSIC Symposium，2008
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上のように、従来のパルス発生回路では、入力データ信号にジッタが含まれている場合、出力パルスの時間幅が変化してしまうという問題点があった。また、従来のパルス発生回路では、出力パルスの時間幅の最小値の限界が、遅延制御ブロックの時間制御分解能によって制約されるという問題点があった。
【０００８】
本発明の目的は、上記従来の問題点を解決するために、入力信号にジッタが含まれていても安定した時間幅のパルスを出力することができ、従来のパルス発生回路よりも出力パルスの時間幅を小さくすることができるパルス発生回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたＰＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが前記出力端子に接続されたＮＭＯＳトランジスタと、一端が前記出力端子に接続され、他端が負側電源電圧に接続された負荷インピーダンスとを有することを特徴とするものである。
【００１０】
また、本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが前記出力端子に接続されたＰＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが負側電源電圧に接続されたＮＭＯＳトランジスタと、一端が正側電源電圧に接続され、他端が前記出力端子に接続された負荷インピーダンスとを有することを特徴とするものである。
【００１１】
また、本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで第１、第２の出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが前記第１の出力端子に接続されたＰＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第２の出力端子に接続されたＮＭＯＳトランジスタと、一端が正側電源電圧に接続され、他端が前記第１の出力端子に接続された第１の負荷インピーダンスと、一端が前記第２の出力端子に接続され、他端が負側電源電圧に接続された第２の負荷インピーダンスとを有することを特徴とするものである。
【００１２】
また、本発明のパルス発生回路の１構成例は、さらに、パルス発生回路の前段に複数段のＣＭＯＳバッファ回路を有することを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、入力信号にジッタが含まれていても、入力信号の立ち上がり、立ち下がり時にそれぞれジッタの影響とは無関係な時間幅のパルスを出力することができる。また、本発明では、入力信号の傾きを制御することで、出力パルスの時間幅の制御が可能となるので、従来のパルス発生回路よりも出力パルスの時間幅を小さくすることができる。
【００１４】
また、本発明では、パルス発生回路の前段に複数段のＣＭＯＳバッファ回路を設けることにより、入力信号の立ち上がり、立ち下がりの傾きに対する出力パルスの時間幅の依存性を低減することができ、入力信号の歪みに寄らず安定した時間幅のパルスを発生させることができる。さらに、本発明では、ＣＭＯＳバッファ回路に用いるＭＯＳトランジスタのサイズの調整およびパルス発生回路に用いるＭＯＳトランジスタのサイズの調整によって、パルス発生回路の出力パルスの時間幅を調整することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明のパルス発生回路の構成を示す回路図である。
【図２】図１のパルス発生回路において入力電圧とトランジスタに流れる電流との関係を示す図である。
【図３】図１のパルス発生回路の前段にＣＭＯＳバッファ回路を備えた構成を示すブロック図である。
【図４】図３の構成においてＣＭＯＳバッファ回路に入力される信号の傾きとパルス発生回路の出力パルスの半値時間幅との関係を示す図である。
【図５】図３の構成においてＣＭＯＳバッファサイズとパルス発生回路の出力パルスの半値時間幅との関係を示す図である。
【図６】本発明のパルス発生回路の別の構成を示す回路図である。
【図７】本発明の第１の実施の形態に係るパルス発生回路の構成例を示す回路図である。
【図８】本発明の第２の実施の形態に係るパルス発生回路の構成例を示す回路図である。
【図９】本発明の第３の実施の形態に係るパルス発生回路の構成例を示す回路図である。
【図１０】インパルス無線送信器の構成例を示すブロック図である。
【図１１】図１０のインパルス無線送信器におけるパルス発生回路の構成例を示すブロック図である。
【図１２】図１１のパルス発生回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
［発明の原理］
本発明で提案するパルス発生回路のパルス発生原理は、ＣＭＯＳインバータ回路の入力端子に入力されるデータ信号の変化時に、ＣＭＯＳインバータ回路のＮＭＯＳトランジスタ（あるいはＰＭＯＳトランジスタ）に付随する寄生容量を介して入力端子からＮＭＯＳトランジスタ（あるいはＰＭＯＳトランジスタ）のソースに流れる電流と、入力データ信号の変化時にＣＭＯＳインバータ回路に流れる貫通電流との総和によって、ＮＭＯＳトランジスタ（あるいはＰＭＯＳトランジスタ）のソースに流れる瞬間的な電流を出力パルスとして用いるというものである。
【００１７】
図１は本発明のパルス発生回路の構成を示す回路図である。このパルス発生回路１は、ゲートが入力端子２に接続され、ソースが電源電圧ＶDDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧ＶSSに接続された抵抗Ｒ１とから構成される。
【００１８】
ここでは、電源電圧ＶDDから接地電圧ＶSSまで電圧が傾き（−ａ）で低下する立ち下がり信号が、入力端子２に入力される場合を説明する。このような立ち下がり信号が入力され始めると、接地からＮＭＯＳトランジスタＱ２の寄生容量Ｃpを介して入力端子２の方向へ図１に示すような電流ＩAが流れ始める。その後、入力端子２の電圧が下がり続け、ＰＭＯＳトランジスタＱ１のゲート‐ソース間電圧がしきい値を超えると、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の両トランジスタがオン動作となり、電流ＩAに加えて、電源から接地の方向へトランジスタＱ１，Ｑ２を貫通する電流ＩBが流れ始める。
【００１９】
図２は、ＰＭＯＳトランジスタＱ１の駆動力とＮＭＯＳトランジスタＱ２の駆動力とが同程度となるようなサイズ比のＭＯＳＦＥＴを用いて構成した図１のパルス発生回路１において、入力端子２に前記の立ち下がり信号を印加した際のＶDD／２ａ以下の時間における入力電圧および電流ＩA，ＩB，ＩA＋ＩBと時間との関係を示した図である。以下の説明では、全てＰＭＯＳトランジスタＱ１の駆動力とＮＭＯＳトランジスタＱ２の駆動力とが同程度となるサイズ比で構成したパルス発生回路についての説明を行うものとする。
【００２０】
図２から分かるように、入力端子２に電源電圧ＶDDから傾き（−ａ）で低下する電圧を入力した際の電流ＩA＋ＩBはＶDD／２ａ以下の時間幅で接地からＮＭＯＳトランジスタＱ２のソース方向に流れるパルス電流となる。図１では、この電流ＩA＋ＩBを抵抗Ｒ１に流すことによって、出力端子３に負のパルス電圧を発生する構成となっている。
【００２１】
図３は図１のパルス発生回路１の入力部にＣＭＯＳバッファ回路４をＮ（Ｎは自然数）段縦続接続した構成を示す図である。図１、図２で説明した方法によって出力端子３に発生する出力パルスの時間幅ｔpulseは、入力端子２に入力される立ち下がり信号の傾き（−ａ）に依存性を持つ。これに対して、図３の構成を用いると、パルス発生回路１に入力される信号の傾きがＣＭＯＳバッファ回路４によって整形され、ＣＭＯＳバッファ回路４に入力される立ち下がり信号の傾きに対するパルス発生回路１の出力パルスの時間幅ｔpulseの依存性が低減するので、ＣＭＯＳバッファ回路４とパルス発生回路１に用いる各ＭＯＳＦＥＴのサイズによって定まる時間幅ｔpulseのパルスを発生させることができる。
【００２２】
図３の構成でＮ＝４とした場合において、先頭のＣＭＯＳバッファ回路４に入力される信号の傾きａとパルス発生回路１の出力パルスの半値時間幅との関係をシミュレーションした結果を図４に示す。図４より、ＣＭＯＳバッファ回路４に入力される信号の傾きａが変化しても、パルス発生回路１からは一定の半値時間幅のパルスが出力されることが分かる。
【００２３】
また、図３の構成でＮ＝４とし、各ＣＭＯＳバッファ回路４内のＰＭＯＳトランジスタのサイズとＮＭＯＳトランジスタのサイズを、それぞれパルス発生回路１のＰＭＯＳトランジスタＱ１のサイズとＮＭＯＳトランジスタＱ２のサイズの０．５倍から５倍とした時（トランジスタＱ１，Ｑ２のサイズは固定）のパルス発生回路１の出力パルスの半値時間幅を図５に示す。図５より、ＣＭＯＳバッファ回路４のＭＯＳトランジスタのサイズが大きくなると、パルス発生回路１の出力パルスの半値時間幅は減少することが分かる。
【００２４】
また、上記の例では、図１に示すパルス発生回路１において、入力端子２に立ち下がり信号を入力した際に出力端子３に発生する出力パルスについて説明してきたが、パルス発生回路１の入力端子２に接地電圧ＶSSから電源電圧ＶDDまで電圧が傾きａで増加する立ち上がり信号を入力した際にも別種の出力パルスが発生する。入力端子２に立ち上がり信号を入力した場合、ＮＭＯＳトランジスタＱ２の寄生容量Ｃpを介して流れる電流ＩAが逆向きとなり、電流ＩA，ＩB共にＮＭＯＳトランジスタＱ２ソースから抵抗Ｒ１の方向に流れる。
【００２５】
よって、入力端子２に立ち上がり信号を入力した場合、電流ＩA＋ＩBはＶDD／２ａ＞ｔとなる時間ｔの範囲では単調増加となる。その後、ＶDD／２ａ＜ｔとなる時間範囲では電流ＩBが減少するとともに、寄生容量Ｃpに蓄積された電荷の放電によって、ＮＭＯＳトランジスタＱ２のソースから抵抗Ｒ１の方向に流れる電流値が減少する。以上のような原理によって、図１のパルス発生回路１に立ち上がり信号を入力した際には出力端子３に正のパルスが発生する。パルス発生回路１に立ち下がり信号を入力した際の出力パルスは時間幅がＶDD／２ａより小さかったのに対し、パルス発生回路１に立ち上がり信号を入力した際の出力パルスは時間幅がＶDD／２ａより大きくなるという特徴がある。
【００２６】
図６は本発明のパルス発生回路の別の構成を示す回路図である。このパルス発生回路１ａは、ゲートが入力端子２に接続され、ソースが出力端子５に接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが接地電圧ＶSSに接続されたＮＭＯＳトランジスタＱ２と、一端が電源電圧ＶDDに接続され、他端が出力端子５に接続された抵抗Ｒ２とから構成される。
【００２７】
図６に示すパルス発生回路１ａは図１に示したパルス発生回路１とは異なり、ＰＭＯＳトランジスタＱ１のソースをパルスの出力端子５としている。図６の構成では、入力端子２に立ち上がり信号を入力した際には時間幅がＶDD／２ａより大きい正電圧の出力パルスを発生し、入力端子２に立ち下がり信号を入力した際には時間幅がＶDD／２ａより小さい負電圧の出力パルスを発生する構成となっている。
【００２８】
以上のように、本発明によれば、入力されたデータ信号にジッタが含まれていても、データ信号の立ち上がり、立ち下がり時にそれぞれジッタの影響とは無関係な時間幅のパルスを出力することができる。また各々の出力パルスの時間幅はパルス発生回路の入力端子に入力されるデータ信号の立ち上がり、立ち下がりの傾きに依存するが、図３に示したようにパルス発生回路の前段にＣＭＯＳバッファ回路を多段接続することによって、入力信号の立ち上がり、立ち下がりの傾きに対する出力パルスの時間幅の依存性を低減することが可能となる。さらに、本発明では、ＣＭＯＳバッファ回路およびパルス発生回路に用いるＭＯＳトランジスタのサイズの調整によって、パルス発生回路に発生する出力パルスの時間幅を調整することが可能となる。
【００２９】
［第１の実施の形態］
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。図７は本発明の第１の実施の形態に係るパルス発生回路の構成例を示す回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のパルス発生回路１ｂは、入力端子２に入力された入力信号の信号レベルが反転するタイミングで出力端子３から電圧パルスを出力するものであり、ゲートが入力端子２に接続され、ソースが電源電圧ＶDDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧ＶSSに接続された負荷インピーダンスＺout1とから構成される。負荷インピーダンスＺout1の例としては、抵抗がある。
【００３０】
このような構成において、入力端子２に入力される信号が傾き（−ａ）で電源電圧ＶDDから接地電圧ＶSSまで立ち下がるとき、負荷インピーダンスＺout1からＮＭＯＳトランジスタＱ２のソースの方向に時間幅がＶDD／２ａ以下となるパルス電流が流れ、時間幅がＶDD／２ａ以下となる負のパルス電圧が出力端子３から出力される。また、入力端子２に入力される信号が傾きａで接地電圧ＶSSから電源電圧ＶDDまで立ち上がるとき、ＮＭＯＳトランジスタＱ２のソースから負荷インピーダンスＺout1の方向に時間幅がＶDD／２ａ以上となるパルス電流が流れ、時間幅がＶDD／２ａ以上となる正のパルス電圧が出力端子３から出力される。
【００３１】
このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで２種類の出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力パルスの時間幅の制御が可能となる。
【００３２】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。第１の実施の形態では、ＮＭＯＳトランジスタのソースと接地電圧ＶSSとの間に負荷インピーダンスを設け、かつ出力端子をＮＭＯＳトランジスタのソースと接続したが、負荷インピーダンスをＰＭＯＳトランジスタのソースと電源電圧ＶDDとの間に設け、かつ出力端子をＰＭＯＳトランジスタのソースと接続しても良い。本実施の形態は、このような構成について説明するものである。
【００３３】
図８は本実施の形態に係るパルス発生回路の構成例を示す回路図であり、図６と同一の構成には同一の符号を付してある。
本実施の形態のパルス発生回路１ｃは、ゲートが入力端子２に接続され、ソースが出力端子５に接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが接地電圧ＶSSに接続されたＮＭＯＳトランジスタＱ２と、一端が電源電圧ＶDDに接続され、他端が出力端子５に接続された負荷インピーダンスＺout2とから構成される。第１の実施の形態と同様に、負荷インピーダンスＺout2の例としては、抵抗がある。
【００３４】
このような構成において、入力端子２に入力される信号が傾きａで接地電圧ＶSSから電源電圧ＶDDまで立ち上がるとき、ＰＭＯＳトランジスタＱ１のソースから負荷インピーダンスＺout2の方向に時間幅がＶDD／２ａ以下となるパルス電流が流れ、時間幅がＶDD／２ａ以下となる正のパルス電圧が出力端子５から出力される。また、入力端子２に入力される信号が傾き（−ａ）で電源電圧ＶDDから接地電圧ＶSSまで立ち下がるとき、負荷インピーダンスＺout2からＰＭＯＳトランジスタＱ１のソースの方向に時間幅がＶDD／２ａ以上となるパルス電流が流れ、時間幅がＶDD／２ａ以上となる負のパルス電圧が出力端子５から出力される。
【００３５】
このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで２種類の出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力パルスの時間幅の制御が可能となる。
【００３６】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。第１の実施の形態では、ＰＭＯＳトランジスタのソースを電源電圧ＶDDに直接接続したが、ＰＭＯＳトランジスタのソースと電源電圧ＶDDとの間に負荷インピーダンスを設けて、新たな出力端子とＰＭＯＳトランジスタのソースとを接続した構成を用いると、２つの出力端子が存在するパルス発生回路を構成することができる。本実施の形態は、このような構成について説明するものである。
【００３７】
図９は本実施の形態に係るパルス発生回路の構成例を示す回路図である。本実施の形態のパルス発生回路１ｄは、ゲートが入力端子２に接続され、ソースが出力端子５に接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧ＶSSに接続された負荷インピーダンスＺout1と、一端が電源電圧ＶDDに接続され、他端が出力端子５に接続された負荷インピーダンスＺout2とから構成される。
【００３８】
このような構成において、入力端子２に入力される信号が傾きａで接地電圧ＶSSから電源電圧ＶDDまで立ち上がるとき、負荷インピーダンスＺout2にはＰＭＯＳトランジスタＱ１のソースから電源電圧ＶDDの方向に時間幅がＶDD／２ａ以下となるパルス電流が流れ、時間幅がＶDD／２ａ以下となる正のパルス電圧が出力端子５から出力される。また、入力信号が傾きａで接地電圧ＶSSから電源電圧ＶDDまで立ち上がるとき、負荷インピーダンスＺout1には接地からＮＭＯＳトランジスタＱ２のソースの方向に時間幅がＶDD／２ａ以上となるパルス電流が流れ、時間幅がＶDD／２ａ以上となる正のパルス電圧が出力端子３から出力される。
【００３９】
次に、本実施の形態の構成において、入力端子２に入力される信号が傾き（−ａ）で電源電圧ＶDDから接地電圧ＶSSまで立ち下がるとき、負荷インピーダンスＺout2には電源電圧ＶDDからＰＭＯＳトランジスタＱ１のソースの方向に時間幅がＶDD／２ａ以上となるパルス電流が流れ、時間幅がＶDD／２ａ以上となる負のパルス電圧が出力端子５から出力される。また、入力信号が傾き（−ａ）で電源電圧ＶDDから接地電圧ＶSSまで立ち下がるとき、負荷インピーダンスＺout1には接地からＮＭＯＳトランジスタＱ２のソースの方向に時間幅がＶDD／２ａ以下となるパルス電流が流れ、時間幅がＶDD／２ａ以下となる負のパルス電圧が出力端子３から出力される。
【００４０】
このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで２つの出力端子から各々１種類ずつの出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力端子の各々で発生する出力パルスの時間幅の制御が可能となる。
【００４１】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。第１〜第３の実施の形態では、パルス発生回路の入力端子にデータ信号を直接入力したが、図３で説明したように第１〜第３の実施の形態のパルス発生回路の入力端子の前段に複数段のＣＭＯＳバッファ回路４を接続してもよい。
【００４２】
図３のような構成とすることによって、先頭のＣＭＯＳバッファ回路４に入力されるデータ信号に立ち上がり時間幅、立ち下がり時間幅のバラつき（信号歪成分）があったとしても、パルス発生回路に入力される信号は複数段のＣＭＯＳバッファ回路４によって立ち上がり、立ち下がりの傾きが整形された信号となるので、パルス発生回路の出力端子からは一定の時間幅のパルスを出力することが可能となる。
【産業上の利用可能性】
【００４３】
本発明は、データ信号からパルスを発生する技術に適用することができる。
【符号の説明】
【００４４】
１，１ａ，１ｂ，１ｃ，１ｄ…パルス発生回路、２…入力端子、３，５…出力端子、４…ＣＭＯＳバッファ、Ｑ１…ＰＭＯＳトランジスタ、Ｑ２…ＮＭＯＳトランジスタ、Ｒ１，Ｒ２…抵抗、Ｚout1，Ｚout2…負荷インピーダンス。
【特許請求の範囲】
【請求項１】
入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが前記出力端子に接続されたＮＭＯＳトランジスタと、
一端が前記出力端子に接続され、他端が負側電源電圧に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。
【請求項２】
入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが前記出力端子に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが負側電源電圧に接続されたＮＭＯＳトランジスタと、
一端が正側電源電圧に接続され、他端が前記出力端子に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。
【請求項３】
入力端子に入力された入力信号の信号レベルが切り替わるタイミングで第１、第２の出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが前記第１の出力端子に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第２の出力端子に接続されたＮＭＯＳトランジスタと、
一端が正側電源電圧に接続され、他端が前記第１の出力端子に接続された第１の負荷インピーダンスと、
一端が前記第２の出力端子に接続され、他端が負側電源電圧に接続された第２の負荷インピーダンスとを有することを特徴とするパルス発生回路。
【請求項４】
請求項１乃至３のいずれか１項に記載のパルス発生回路において、
さらに、パルス発生回路の前段に複数段のＣＭＯＳバッファ回路を有することを特徴とするパルス発生回路。
【請求項１】
入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが前記出力端子に接続されたＮＭＯＳトランジスタと、
一端が前記出力端子に接続され、他端が負側電源電圧に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。
【請求項２】
入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが前記出力端子に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが負側電源電圧に接続されたＮＭＯＳトランジスタと、
一端が正側電源電圧に接続され、他端が前記出力端子に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。
【請求項３】
入力端子に入力された入力信号の信号レベルが切り替わるタイミングで第１、第２の出力端子からパルスを発生するパルス発生回路において、
ゲートが前記入力端子に接続され、ソースが前記第１の出力端子に接続されたＰＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第２の出力端子に接続されたＮＭＯＳトランジスタと、
一端が正側電源電圧に接続され、他端が前記第１の出力端子に接続された第１の負荷インピーダンスと、
一端が前記第２の出力端子に接続され、他端が負側電源電圧に接続された第２の負荷インピーダンスとを有することを特徴とするパルス発生回路。
【請求項４】
請求項１乃至３のいずれか１項に記載のパルス発生回路において、
さらに、パルス発生回路の前段に複数段のＣＭＯＳバッファ回路を有することを特徴とするパルス発生回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２５７０１２（Ｐ２０１２−２５７０１２Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２８０２１（Ｐ２０１１−１２８０２１）
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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