【課題】小規模な論理回路によって基準レイテンシとオフセットレイテンシを用いた演算を行う。
【解決手段】例えば、基準レイテンシＣＬの値を示す複数のビットＡ０〜Ａ３のそれぞれと、オフセットレイテンシＳＲＬの値を示す複数のビットＣ０〜Ｃ２のそれぞれと、を論理合成して複数の制御信号Ｅ０〜Ｅ３を生成する論理回路１００と、複数の制御信号Ｅ０〜Ｅ３をデコードして複数の制御信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を生成する論理回路２００とを備える。本発明によれば、基準レイテンシＣＬの値とオフセットレイテンシＳＲＬの値をデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシＵＬＰＣＬを算出することが可能となる。 （もっと読む）

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１を介して設定可能な第１及び第２のモード情報を記憶するモード情報記憶部１０８−１と、クロック信号ＣＫ１が供給され第１のモード情報に基づいて動作するメモリコア１０６−１と、クロック信号ＣＫ２が供給されるメモリコア１０６−２と、メモリコア１０６−１をバスインターフェイス回路１０５−１に結合させ、メモリコア１０６−２を所定の切替情報に基づいてバスインターフェイス回路１０５−１，１０５−２のいずれかに選択的に結合させる選択回路１０７−１と、を備える。そして、メモリコア１０６−２は、バスインターフェイス回路１０５−２に結合された場合に第２のモード情報に基づいて動作する。 （もっと読む）

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。 （もっと読む）

【課題】セルフリフレッシュモードからの復帰時間を高速化する。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、セルフリフレッシュモードにエントリすると、オシレータ１５０を用いてリフレッシュ動作を周期的に実行する。セルフリフレッシュモードにおいて１回のリフレッシュ動作に要する時間をオートリフレッシュの１／４に短縮するとともに、リフレッシュ動作の実行頻度を４倍とする。これにより、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、ロウ系のコマンドの投入が禁止される期間を短縮することが可能となる。 （もっと読む）

【課題】コア速度に過度にストレスをかけずに、広いデータ転送範囲に応じるメモリ装置を提供する。
【解決手段】記憶アレイからリトリーブされたデータの第１の部分またはより小さな第２の部分のどちらかが、プリフェッチモード選択に従ってデータバッファにロードされ、次に、信号インタフェースを介してメモリ装置から出力される。記憶リソースのいずれか１つに連続アクセスを行う間に生じることになるクロック信号の最小サイクル数を示す値は、メモリ装置の構成回路内で受信および記憶する。この値が、閾値数未満であるクロックサイクル数Ｎを示す場合には、メモリ装置は、クロック信号のＮサイクルのそれぞれの間に、信号インタフェースとデータバッファとの間で、第１のアドレスに関連するデータを転送する。Ｎが閾値数を超えるか等しい場合には、メモリ装置は、別の制御を行う。 （もっと読む）

【課題】アドレスピンを追加せずに複数のＭＲＳコマンドを生成することができるモードレジスタセットを備えた半導体メモリ装置を提供する。
【解決手段】データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢを生成する制御部２３０と、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢに応じて、データパッドＤＱを介して入力される複数のＭＲＳコードＡ＜０：１２＞，ＢＡ＜０：２＞をバッファリングして出力するデータバッファ部２５０と、データバッファ部２５０から出力される複数のＭＲＳコードＡ，ＢＡをデータラインＧＩＯ，ＬＩＯを介して受信し、受信した複数のＭＲＳコードＡ，ＢＡを用いて複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、ＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成する複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅとを備える。 （もっと読む）

【課題】適切なタイミングで内部でレイテンシを設定する半導体記憶装置を提供する。
【解決手段】トリガ生成回路１０４は、トリガ信号を出力する。遅延回路１１０は、トリガ信号を受けて、トリガ信号を遅延させた遅延信号を出力する。クロックカウンタ１０６は、クロックを受け、トリガ信号が受けてから遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力する。判定回路１０７は、クロックの数とレイテンシとの対応関係を記憶し、クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する。レイテンシ用レジスタ１０８は、判定されたレインテンシを保持する。ＷＡＩＴ制御回路１０９は、レイテンシ用レジスタ１０８に保持されたレインテンシに基づき、外部にＷＡＩＴ信号を出力する。 （もっと読む）

【課題】ＳＤＲＡＭモジュールにおいて、ＳＤＲＡＭに記憶されていないモードレジスタ等の保持情報をＳＤＲＡＭに記憶されているデータと同期して読み出すことを可能にする。
【解決手段】ＤＲＡＭ配列に記憶されているデータに対して指示される読み出しコマンド／動作と同等のタイミングおよび動作をするレジスタ読み出しコマンド／動作と呼ばれるデータ転送モードを有する。レジスタ読み出しコマンドは、ＭＲＳまたはＥＭＲＳコマンドと同じ制御信号状態を含み、固有値に設定されたバンクアドレスをもつ。レジスタ読み出しコマンドは、１つのデータのみを読み出すか、またはアドレスバスを利用して、ＤＲＡＭ配列に記憶されていない複数のデータをアドレス指定し得る。レジスタ読み出し動作は、バースト読み出しであり、バースト長は、種々のやり方で定められ得る。 （もっと読む）

【課題】並列接続された複数の入力回路のうち使用する入力回路を切り替える際に生じる出力ノードの信号ノイズ（ハザード）を防止する。
【解決手段】それぞれが、入力信号ＩＮが供給される一つの入力ノードＮ１０に接続し、出力信号ＯＵＴを供給する一つの内部出力ノードＮ１１に接続し、互いに電気的特性が異なる第１及び第２の入力回路１００Ａ，１００Ｂと、切り替え信号ＳＥＬを生成し、切り替え信号ＳＥＬによって、入力回路１００Ａ，１００Ｂを制御する入力制御回路３００とを備える。入力制御回路３００は、入力回路１００Ａ，１００Ｂのいずれか一方を活性から非活性へ、いずれか他方を非活性から活性へ切り替えるとき、入力回路１００Ａ，１００Ｂが同時に活性状態となる時間を含むように制御する。これにより、入力回路１００Ａ，１００Ｂの切り替えに伴う信号ノイズ（ハザード）の発生が防止される。 （もっと読む）

【課題】ＤＤＰ構造の半導体モジュールにおいて、上下のメモリのいずれにおいても、基板との間の信号経路を、ＤＱ信号とＤＱＳ信号とで等長にすること。
【解決手段】本発明の半導体装置は、×Ｎ動作から×Ｍ（Ｍ＝Ｎ／２）動作への切替を指示する信号が入力される入力端子と、偶数番目のＤＱピンまたは奇数番目のＤＱピンを指示する切替信号が入力される入力端子と、ＤＱＳピンからＤＱＳ信号が供給されると、供給されたＤＱＳ信号にしたがって、対応するＤＱピンを介してＤＱ信号を入出力するＮ個のＤＱ制御回路と、×Ｍ動作時に、偶数番目のＤＱピンが指示された場合、偶数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第１のＤＱＳ制御回路と、×Ｍ動作時に、奇数番目のＤＱピンが指示された場合、奇数番目のＤＱピンに対応するＤＱ制御回路にＤＱＳ信号を供給する第２のＤＱＳ制御回路と、を有する。 （もっと読む）

【課題】定期的なスキュー調整を不要とし、任意の時期にスキュー調整を要求する信号を出力する。
【解決手段】メモリインタフェース回路は、遅延回路と、検査回路と、判定回路とを具備する。遅延回路は、メモリ回路から入力する信号に遅延を与えて出力する。検査回路は、遅延回路の遅延量を調整して設定し、遅延回路の遅延量を調整値算出回路によって設定された値から所定の量増減し検査する。判定回路は、信号に基づいて取り出すデータに関するリードエラーの発生を検知して制御回路にスキューの再調整を要求する。 （もっと読む）

【課題】半導体装置、これに結合されたコントローラ、これを含むシステム及び動作方法を提供する。
【解決手段】メモリにライト動作を行うために選択的にデータを処理し、ライト動作中にモードレジスタコマンドに応答して、プロセシング機能のグループのうち、１つのプロセシング機能をイネーブルするデータ制御部を備え、プロセシング機能のグループは、少なくとも３つのプロセシング機能を含む半導体装置である。 （もっと読む）

【課題】 制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットする。
【解決手段】 基幹信号生成回路は、アクセスコマンドに応答して基幹信号を活性化し、リセット信号またはハングアップ信号に応答して基幹信号を非活性化する。制御信号生成回路は、基幹信号に応答してメモリコアをアクセスするための制御信号を順次に生成し、制御信号の少なくともいずれかに応答してリセット信号を生成する。ハングアップ信号生成回路は、次のアクセスコマンドに応答してハングアップ信号を生成する。ハングアップ信号を半導体メモリの内部で生成される信号ではなく、半導体メモリの外部から供給されるアクセスコマンドに応答して生成することで、制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットできる。 （もっと読む）

【課題】パラレルな内部信号をシリアルに外部に出力する複数の仕様を１チップに統合する。
【解決手段】転送回路１１０は、段数の異なるパイプライン回路Ｐ１，Ｐ２と、第１及び第２のリードデータをパイプライン回路Ｐ１，Ｐ２に排他的に供給するスイッチ回路１１１〜１１４を含む。転送回路１２０は、段数の異なるパイプライン回路Ｐ３，Ｐ４と、第３及び第４のリードデータをパイプライン回路Ｐ３，Ｐ４に排他的に供給するスイッチ回路１２１〜１２４を含む。転送回路１１０，１２０の出力は、マルチプレクス回路１３０から順次出力される。第１の動作モードが選択されている場合には、パイプライン回路Ｐ１〜Ｐ４が活性化される。第２の動作モードが選択されている場合には、パイプライン回路Ｐ１，Ｐ３が活性化され、パイプライン回路Ｐ２，Ｐ４が非活性化される。 （もっと読む）

【課題】マイコンシステムにおいて制御しやすいロジック内蔵ＤＲＡＭを提供する。
【解決手段】インタフェース部２は、アドレス信号ＡＤＤ．で指定される領域が、ロジック制御領域である場合には、ＤＲＡＭ４とデータを授受する代わりに、レジスタ６とデータ授受を行なう。その際のデータ信号ＤＡＴＡは、レジスタ６に保持されるロジック回路８に対する制御コマンドや、処理のための入力データである。レジスタ６の保持内容に応じて、ロジック回路８は、たとえば、暗号処理や、画像処理等の、マイコンでは時間を要してしまう処理を実行する。処理結果はレジスタ６に保存され、ＤＲＡＭに対する読出と同様のシーケンスで読出される。 （もっと読む）

【課題】オートプリチャージ機能を持つ半導体記憶装置の消費電力を低減する。
【解決手段】それぞれ内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡを生成するクロック生成回路７０，８０と、内部クロックＩＣＬＫに同期してレイテンシをカウントするレイテンシカウンタと、内部クロックＩＣＬＫＷＡに同期してライトリカバリ期間をカウントするリカバリカウンタとを備える。クロック生成回路８０は、オートプリチャージが指定されている場合には内部クロックＩＣＬＫＷＡを活性化させ、オートプリチャージが指定されていない場合には内部クロックＩＣＬＫＷＡを非活性化させる。これにより、オートプリチャージ機能を使用しない場合にリカバリカウンタ６０がカウント動作を行わないことから、無駄な電力消費を防止することが可能となる。 （もっと読む）

【課題】ＳＲＲを自動で終了でき、かつ、バンクアクティブのためのバンクアクティブコマンドが入力された後にＳＲＲのためのリードコマンドが入力されても、終了せずに正常にＳＲＲが行われるようにしたコマンド生成回路及び半導体メモリ装置を提供する。
【解決手段】内部ＭＲＳコマンド及びラスアイドル信号に応答して出力ノードを駆動する第１駆動部と、終了信号に応答して出力ノードを駆動する第２駆動部と、パワーアップ信号に応答して出力ノードの信号をラッチしてＳＲＲコマンドを生成するラッチ部と、を含む構成とした。 （もっと読む）

【課題】ＳＲＲのためのリード動作前に入力される外部アクティブコマンドは無視し、ＳＲＲのためのリード動作後に外部アクティブコマンドが入力される場合には正常なアクティブ動作が行われるようにするフラグ信号生成回路及び半導体メモリ装置を提供するフラグ信号生成回路を提供する。
【解決手段】アイドル信号及びＳＲＲコマンドを受信してＳＲＲ信号を生成するＳＲＲ信号生成部と、前記ＳＲＲ信号を受信してパルス信号を生成するパルス信号生成部と、前記パルス信号及びＳＲＲのためのリード信号を受信してフラグ信号を生成するフラグ信号生成部と、を含む。 （もっと読む）

【課題】半導体メモリー装置の提供。
【解決手段】アドレス信号、モードレジスタ書込み信号及びモードレジスタ読取り信号を受信し、フラグ信号及び少なくとも一つの出力情報信号を生成するモードレジスタ制御部と、前記フラグ信号に応答して前記出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部とを含む構成とした。 （もっと読む）

【課題】コントロール情報の転送をデータの転送速度よりも低い周波数で動作させるモードを備える。
【解決手段】データ端子を介するデータ送受信の実行に必要なコントロール情報を、第１の動作モードでは自己のコントロール端子を介して受信し、第２の動作モードでは自己のコントロール端子と共に少なくとも一つの他のポートのコントロール端子を使用して受信する。 （もっと読む）