【課題】小規模な論理回路によって基準レイテンシとオフセットレイテンシを用いた演算を行う。
【解決手段】例えば、基準レイテンシＣＬの値を示す複数のビットＡ０〜Ａ３のそれぞれと、オフセットレイテンシＳＲＬの値を示す複数のビットＣ０〜Ｃ２のそれぞれと、を論理合成して複数の制御信号Ｅ０〜Ｅ３を生成する論理回路１００と、複数の制御信号Ｅ０〜Ｅ３をデコードして複数の制御信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を生成する論理回路２００とを備える。本発明によれば、基準レイテンシＣＬの値とオフセットレイテンシＳＲＬの値をデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシＵＬＰＣＬを算出することが可能となる。 （もっと読む）

【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】外部電圧変動によるコマンドラッチミスの発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置６００は、入力される第１のパルス信号１ｓｈｏｔ．ＣＭＤに由来する第１の入力信号と、入力される第２のパルス信号Ｏｕｔ．ＣＬＫに由来する第２の入力信号と、が入力されるラッチ回路６１２と、ラッチ回路の出力を第２のパルス信号に依存するタイミングで後段へ出力する出力回路６１３と、第２のパルス信号に基づいて、第１の入力信号のパルス幅を第１のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給するか、または、第２の入力信号のパルス幅を第２のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給する前処理回路６１１とを備える。 （もっと読む）

【課題】テスト時に、読み出しビット線に接続するＹスイッチと共通のローカル入出力線に接続される被救済ビット線に接続するＹスイッチに接続するＹＳ制御信号のオープン不良を検出可能とする半導体装置の提供。
【解決手段】テストモード時に、選択されたＹＳ制御信号（ＹＳ８）の非活性からメインアンプを活性化させる制御信号（ＭＡＥ）の活性化までの時間（ｔ４）を調整し、通常動作時よりも長くすることで、被救済ビット線に接続するＹスイッチに接続するＹＳ制御信号（ＹＳ０）のオープン不良を検出する。 （もっと読む）

【課題】読み書きコマンドに基づき、メモリアレイはアクティブ／非アクティブ状態に制御され、非アクティブ状態のメモリアレイにはクロック信号あるいは電源を供給しないことにより消費電力を削減することができる半導体装置を提供する。
【解決手段】複数のメモリアレイ１０Ａ〜１０Ｎを備え、複数のメモリアレイの各々は、複数のメモリセルを含み、複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路１２Ａ〜１２Ｎをさらに備える。複数のメモリアレイ制御回路の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路１１２Ａ〜１１２Ｎと、対応するメモリアレイの各々にクロック信号および読み書き制御回路からの出力信号に基づいて対応するメモリアレイを活性化するように選択する選択回路とを含む。 （もっと読む）

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。 （もっと読む）

【課題】ギアダウンモードのオン／オフによるラッチタイミング差をなくす。
【解決手段】クロック信号ＣＬＫ１を分周することによってクロック信号ＣＬＫ２を生成する分周回路２と、チップ選択信号ＣＳ１とクロック信号ＣＬＫ２を論理合成することによりチップ選択信号ＣＳ２を生成する論理回路４と、チップ選択信号ＣＳ２に基づいて活性化されコマンド信号ＣＭＤ１に基づいてコマンド信号ＣＭＤ２を生成するコマンド生成回路６とを備える。本発明によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン／オフによるラッチタイミングに差が生じなくなる。 （もっと読む）

【課題】ｔＲＰ期間の性能限界試験を実行可能な半導体装置及びその制御方法を提供する。
【解決手段】コマンドデコーダ１６は、デバイスのアクティブ動作を認識し保持する第１の取り込み部、第１の取り込み部が出力する第１の出力信号を後段の回路（制御回路１８）に出力する第１の出力部、デバイスのインアクティブ動作を認識し保持する第２の取り込み部、第２の取り込み部が出力する第２の出力信号を後段の回路に出力する第２の出力部を含む。第１及び第２の取り込み部は、同期信号（クロック信号ＣＬＫ）の第１の遷移エッジに対応してＣｏｍｍａｎｄを取り込み且つ保持し第１の出力部は、第１の遷移エッジに対応して第１の出力信号（ｉｎＡＣＴ）を出力する。第２の出力部は、テストモード信号が第２の論理であるテストモード動作時に、第１の遷移エッジと逆の遷移エッジである同期信号の第２の遷移エッジに対応して第２の出力信号（ｉｎＰＲＥ）を出力する。 （もっと読む）

【課題】非同期半導体メモリ装置において行および列のアクセスを同期化させる。
【解決手段】ワード線タイミングパルスを第１の所定期間だけ遅延させて第１の遅延ワード線タイミングパルスを生成する第１の遅延回路と、該第１の遅延ワード線タイミングパルスを第２の所定期間だけ遅延させて第２の遅延ワード線タイミングパルスを生成する第２の遅延回路とを有し、該ワード線タイミングパルスと該第１の遅延ワード線タイミングパルスおよび該第２の遅延ワード線タイミングパルスとを組合わせて、ビット線センス動作および列アクセスを順次行うとともに、ワード線タイミングパルスの非活性化に応じてビット線センス動作および列アクセスを完了する。 （もっと読む）

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。 （もっと読む）

【課題】アレイユニットのリードライトサイクルタイムを規定するクロック信号の1周期中のリード／ライト時間を増加することが可能な同期型半導体記憶装置を提供する。
【解決手段】同期型半導体記憶装置のリード／ライトパルス発生装置は、クロック信号を１／２に分周した第１の分周信号を出力する１／２分周器と、第１の分周信号を反転した第２の分周信号を出力する第１のインバータと、を有する。リード／ライトパルス発生装置は、第１の分周信号に基づいて、第１のパルス信号を発生し出力する、エッジトリガタイプの第１のパルス発生回路と、第２の分周信号に基づいて、第２のパルス信号を発生し出力する、第１のパルス発生回路と同じ構成を有するエッジトリガタイプの第２のパルス発生回路と、を有する。リード／ライトパルス発生装置は、第１のパルス信号および第２のパルス信号が入力され、リード／ライトパルス信号を出力する第１のＯＲ回路を有する。 （もっと読む）

【課題】入力タイミング信号に依存して出力タイミング信号を発生するように、タイミング回路および対応する方法を提供する。
【解決手段】タイミング回路は、入力タイミング信号を受信し、その入力に依存して出力を発生するように構成される。各回路構成要素は、その入力レベルの遷移に応答してその出力レベルを切り替え、その出力レベルを切り替える際に遅延を呈し、該遅延は、その出力レベルの第１のスイッチングと第１の遅延と、第２のスイッチングと第２の遅延とを含む。第１のスイッチングは、第２のスイッチングに対して逆方向であり、第１および第２の遅延は、そのスイッチング動作を繰り返し実施するにつれて、大きさの変化を呈する。この大きさの変化は、それぞれ、第１の遅延および第２の遅延について逆方向であり、出力信号のタイミングに対するそれぞれの影響を互いに打ち消し合うように、該第１の遅延および該第２の遅延の両方に依存する。 （もっと読む）

【課題】スタンバイ状態への設定と解除が頻繁に繰り返されることにより、消費電力が増大することを避けることのできる半導体装置を提供する。
【解決手段】内部回路５０と、第１制御信号を受けて内部回路への電源供給を制御する電源制御回路４０と、第２制御信号を受けて第１制御信号を出力する制御信号発生回路３０と、を備え、制御信号発生回路３０は、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする。 （もっと読む）

【課題】データの送受信中でも内部クロックをストロボ信号によりトラッキングしてすべてのデータをその有効ウィンドウの範囲内でサンプリングすることができ、よって、データ伝達の信頼性を高めることが可能な、高速で動作する半導体システムのデータ送受信装置および方法を提供すること。
【解決手段】本半導体メモリ装置はストロボ信号の入力を受けてトラッキングクロックを生成するストロボ信号受信部２２０と、クロックの入力を受けて内部クロックを生成するクロック受信部２４０と、内部クロックに応じて並列データの入力を受けて内部データを生成する複数のデータ受信部２００＿０と、データの送受信の間、内部クロックの位相が変動するのを補償するために、トラッキングクロックに応じて内部クロックをトラッキングして内部クロックの位相を調整する位相制御部２６０を備える。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。 （もっと読む）

【課題】マイクロバンプに対応した測定用のパッドを有する半導体回路装置のアクセス時間ｔＡＣの測定がより高精度に行えるようにする。
【解決手段】測定クロック生成回路２００はメモリ部１４０の動作クロックＣＬＫ２のタイミングを変化させることで測定クロックＣＬＫ３を生成する。フリップフロップ１５４と排他的論理和ゲート１５５から成る部位は、比較結果信号ＸＯＲ１として、出力データＤｏｕｔの位相が測定クロックＣＬＫに対して進んでいるときと遅れているときとで異なる値の信号を出力するように動作する。そこで、測定クロックＣＬＫ３のタイミングを変化させながら出力データＤｏｕｔと測定クロックＣＬＫの位相が一致するタイミングを特定し、アクセス時間ｔＡＣを求める。 （もっと読む）

【課題】クロック信号の周波数に依存しないデューティ調整回路が搭載されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を指定するカウンタ回路１２３と、カウンタ回路１２３のカウント値を調整するカウンタ制御回路１２２と、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲｅｐＣＬＫのライズエッジが一致する第１及び第２のカウント値との差分を演算する減算回路１３３とを備え、得られた差分の１／２に相当する値に基づいて、内部クロック信号ＬＣＬＫのフォールエッジを調整する。これにより、キャパシタを交互にディスチャージするタイプのデューティ調整回路を用いた場合のように、適用可能な周波数帯域が限られることがない。 （もっと読む）

【課題】多彩なバースト動作が可能なデータ処理システムを提供する。
【解決手段】それぞれが複数のデータを有する複数のブロックＡ〜Ｄを有する第１の半導体装置２１０と、第１の半導体装置を制御する第１の制御回路３１０を有する第２の半導体装置３００と、を備え、第１の制御回路は、異なるデータの数をそれぞれ示す複数のバースト長を定義する複数の第１の定義、及び複数のブロックがそれぞれ有する複数のデータの一部の複数のデータと複数のバースト長をそれぞれ構成する異なるデータの数の中の配列の順序との対応付けをそれぞれ定義する複数の第２の定義、を含む複数のアクセス単位で、第１の半導体装置と通信する複数のコマンドを発行し、第１と第２の定義に従った異なるデータの数の複数のデータで、第１の半導体装置と通信する。 （もっと読む）

【課題】電源電位変動に対する第１の遅延変動量を有するアナログ回路と、第１の遅延変動量より小さな第２の遅延変動量を有するデジタル回路とを備える半導体装置において、電源電位の変動に伴うアナログ回路とデジタル回路との間での遅延量のミスマッチを解消する。
【解決手段】アナログ回路は第１の電源電位に接続されている場合に、デジタル回路として、第１の電源電位に接続された第１の回路部分において発生した遅延量である第１の遅延量を検出する検出回路と、第１の電源電位よりも電位変動量が小さい第２の電源電位に接続され、アナログ回路を制御する制御信号を生成する第２の回路部分と、を設ける。第１の遅延量に相関させて第２の回路部分における遅延量である第２の遅延量を制御する。 （もっと読む）