【課題】少ない数のコマンド端子を用いて、半導体メモリを効率よくアクセスする。
【解決手段】半導体メモリＭＥＭは、選択信号に応じて選択される１つが動作し、複数の第１コマンド端子ＣＭＤ０、ＣＭＤ１にそれぞれ供給される複数の第１コマンド信号を受け、受けた第１コマンド信号を出力する複数の第１選択部ＳＥＬ０、ＳＥＬ１と、第１選択部の出力に接続され、第１コマンド端子の数より多く、少なくとも１つが第１選択部の複数に共通に接続され、第１選択部の１つから出力される第１コマンド信号を、第１同期信号ＳＹＮＣ１に応答して保持し、第２コマンド信号として出力する複数の保持部ＨＬＤ０、ＨＬＤ１、ＨＬＤ２と、第２コマンド信号に応じた動作制御信号ＣＮＴを、第１同期信号に比べて発生頻度が低い第２同期信号ＳＹＮＣ２に応答して出力する動作制御部ＯＰＣと、動作制御信号に応じてアクセスされるメモリセルＭＣとを有している。 （もっと読む）

【課題】小規模な論理回路によって基準レイテンシとオフセットレイテンシを用いた演算を行う。
【解決手段】例えば、基準レイテンシＣＬの値を示す複数のビットＡ０〜Ａ３のそれぞれと、オフセットレイテンシＳＲＬの値を示す複数のビットＣ０〜Ｃ２のそれぞれと、を論理合成して複数の制御信号Ｅ０〜Ｅ３を生成する論理回路１００と、複数の制御信号Ｅ０〜Ｅ３をデコードして複数の制御信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を生成する論理回路２００とを備える。本発明によれば、基準レイテンシＣＬの値とオフセットレイテンシＳＲＬの値をデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシＵＬＰＣＬを算出することが可能となる。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてメモリセルアレイ１１を活性化させるアクティブ制御回路２３０と、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証することによりパリティエラー信号ＰＥＲＲを生成する検証回路９０と、パリティエラー信号ＰＥＲＲがフェイルを示した場合、活性化されているメモリセルアレイ１１を所定時間経過後に非活性化させるエラー処理回路１２０を備える。これにより、パリティエラーが発生した場合であっても、既に発行されたコマンドを正しく実行した後にメモリセルアレイを非活性化させることができる。 （もっと読む）

【課題】１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込む。
【解決手段】例えば、モードレジスタ設定信号ＭＲＳ１を活性化させるコマンドデコーダ８２と、モードレジスタ設定信号ＭＲＳ１を遅延させることによってモードレジスタ設定信号ＭＲＳ２を生成するレイテンシシフタ８３と、データ信号Ｄ０がローレベルである場合にはモードレジスタ設定信号ＭＲＳ２に基づいてモードレジスタ設定信号ＭＲＳ３を活性化させ、データ信号Ｄ０がハイレベルである場合にはモードレジスタ設定信号ＭＲＳ３を非活性状態に保持する論理ゲート回路Ｇ２，Ｇ３と、モードレジスタ設定信号ＭＲＳ３の活性化に応答してモード信号が設定されるモードレジスタ８４を備える。これにより、１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込める。 （もっと読む）

【課題】パリティエラーが発生した場合に適切な処理を実行する。
【解決手段】例えば、アクセスすべきメモリセルＭＣのアドレスを示すアドレス信号ＡＤＤ及びアクセスの種別を示すコマンド信号ＣＭＤを外部から受け、これらに基づいてメモリセルアレイ１１にアクセスするアクセス制御回路２０を備える。アクセス制御回路２０は、外部から供給される検証信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証する検証回路９０を含む。検証回路９０は、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤがエラーであると判定した場合、メモリセルアレイ１１へのアクセスを停止する。これにより、いわゆるパリティエラーなどの不良が検出された場合、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。 （もっと読む）

【課題】外部電圧ＶＤＤの変動に伴うレイテンシカウンタのラッチマージンの低下を抑制する。
【解決手段】半導体装置は、外部クロック信号に基づいて生成される内部クロック信号ＬＣＬＫＯＥＦＴと、外部から供給されるリードコマンドに応じて生成される内部リードコマンドＭＤＲＤＴとを受け、内部リードコマンドＤＲＣを生成するレイテンシカウンタ５５を備え、レイテンシカウンタ５５は、出力ゲート信号ＣＯＴ０〜ＣＯＴ７のそれぞれを遅延させることにより入力ゲート信号ＣＩＴ０〜ＣＩＴ７を生成する遅延回路部２００を有し、遅延回路部２００は、外部電圧ＶＤＤで動作する遅延素子と、内部電圧ＶＰＥＲＩで動作する遅延素子とを含む。 （もっと読む）

【課題】外部電圧変動によるコマンドラッチミスの発生を抑制することができる半導体装置を提供する。
【解決手段】半導体装置６００は、入力される第１のパルス信号１ｓｈｏｔ．ＣＭＤに由来する第１の入力信号と、入力される第２のパルス信号Ｏｕｔ．ＣＬＫに由来する第２の入力信号と、が入力されるラッチ回路６１２と、ラッチ回路の出力を第２のパルス信号に依存するタイミングで後段へ出力する出力回路６１３と、第２のパルス信号に基づいて、第１の入力信号のパルス幅を第１のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給するか、または、第２の入力信号のパルス幅を第２のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給する前処理回路６１１とを備える。 （もっと読む）

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。 （もっと読む）

【課題】ギアダウンモードのオン／オフによるラッチタイミング差をなくす。
【解決手段】クロック信号ＣＬＫ１を分周することによってクロック信号ＣＬＫ２を生成する分周回路２と、チップ選択信号ＣＳ１とクロック信号ＣＬＫ２を論理合成することによりチップ選択信号ＣＳ２を生成する論理回路４と、チップ選択信号ＣＳ２に基づいて活性化されコマンド信号ＣＭＤ１に基づいてコマンド信号ＣＭＤ２を生成するコマンド生成回路６とを備える。本発明によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン／オフによるラッチタイミングに差が生じなくなる。 （もっと読む）

【課題】レイアウトサイズの増加を避けながら、２つの回路の定期的な動作の時間間隔を互いに独立して設定可能とする。
【解決手段】半導体装置は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅを受けて第１周期のセルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔを出力し、ＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅを受けて第２周期のＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔを出力するＤＬＬリフレッシュ制御回路７１と、セルフリフレッシュ開始信号ＳＲＥＦ＿Ｓｔａｒｔに基づいて制御されるリフレッシュ回路５３と、ＤＬＬスタート信号ＤＬＬ＿Ｓｔａｒｔに基づいて制御されるＤＬＬ回路７０とを備える。 （もっと読む）

【課題】コマンドに応じて、半導体装置全体ではなく、バンクグループ別にリフレッシュ動作が可能なようにし、リフレッシュ動作を行わないバンクグループでは、読出し・書込みなどの動作が可能な半導体装置を提供すること。
【解決手段】半導体装置は、少なくとも２つ以上のバンクＢＡＮＫ０〜ＢＡＮＫ１５をそれぞれ含む複数のバンクグループＢＧ０〜ＢＧ４と、複数のバンクグループにそれぞれ対応する複数のアドレスカウンタ部１１０＿ＢＧ０〜１１０ＢＧ３とを備え、バンクグループリフレッシュコマンドＲＥＦ＿ＢＧが印加されると、選択されたバンクグループのアドレスカウンタ部１１０＿ＢＧ０〜１１０ＢＧ３のアドレスカウントによって、選択されたバンクグループのリフレッシュ動作を行うように構成されている。 （もっと読む）

【課題】一の動作の契機を他の動作の契機として利用する場合に、２つの動作が互いに影響し合うことを防止する。
【解決手段】
半導体装置は、制御回路１０７を備える。制御回路１０７は、例えば、少なくとも外部及び内部タイマのいずれか一方からコマンドデコーダ１０９を介して特定信号が供給される度に第１の動作（リフレッシュカウンタ１０５等）を引き起こし、第１の動作が所定回数に達すると、次に供給される特定信号に応じて、第１の動作に替えて第２の動作（ＤＬＬの更新１１４またはキャリブレーション１１５）を引き起こす。 （もっと読む）

【課題】内部高電源電圧を利用して希望の動作をうまく行える半導体メモリ装置を提供する。
【解決手段】セルフリフレッシュ動作モードで内部の高電源電圧を使用する半導体メモリ装置及びその高電源電圧の印加方法が開示される。
複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるために高電源電圧を印加する方法は、半導体メモリ装置の動作モードによって区別され得る。セルフリフレッシュ動作と同一である特定動作モードで外部の高電源電圧を受ける必要なく、内部から生成された高電源電圧を受けてメモリバンク別、またはメモリバンクグループ別にセルフリフレッシュを行う方法によれば、高電源電圧発生器のパンピング効率低下の発生無し、動作に必要な高電源電圧が安定的に印加される。 （もっと読む）

【課題】 クロック同期式の半導体メモリにおいて、内部回路の動作を必要最小限にすることで消費電流を削減する。
【解決手段】 コマンドバッファは、メモリ動作を指示するコマンド信号を、チップの選択を指示するチップセレクト信号の活性化時に受け付け、内部コマンド信号として出力する。第１クロック発生回路は、チップセレクト信号が供給されたクロックサイクルおよびその次のクロックサイクルに、外部クロック信号に同期して第１内部クロック信号を生成する。コマンドラッチ回路は、第１内部クロック信号に同期して内部コマンド信号を取り込む。 （もっと読む）

【課題】付加レイテンシを有する半導体装置を提供する。
【解決手段】コマンドを受信し、コマンドが受信された時点から始まる付加レイテンシ区間の終了時点で、対応するメモリアクセス動作を行い、位相制御部及び制御部を具備でき、位相制御部は、クロック信号の位相を制御して位相制御クロック信号を生成でき、制御部は、付加レイテンシ区間のうち所定の時点で、ディスエーブル状態の位相制御部をイネーブルさせる第１論理状態の制御信号を生成して出力できる半導体装置である。 （もっと読む）

【課題】 制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットする。
【解決手段】 基幹信号生成回路は、アクセスコマンドに応答して基幹信号を活性化し、リセット信号またはハングアップ信号に応答して基幹信号を非活性化する。制御信号生成回路は、基幹信号に応答してメモリコアをアクセスするための制御信号を順次に生成し、制御信号の少なくともいずれかに応答してリセット信号を生成する。ハングアップ信号生成回路は、次のアクセスコマンドに応答してハングアップ信号を生成する。ハングアップ信号を半導体メモリの内部で生成される信号ではなく、半導体メモリの外部から供給されるアクセスコマンドに応答して生成することで、制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットできる。 （もっと読む）

【課題】ビット線のイコライズトランジスタに高耐圧のトランジスタを用いずに高速にイコライズする半導体装置を提供する。
【解決手段】第１及び第２のビット線と、第１のビット線に一端が接続され第２のビット線に他端が接続されたトランジスタと、上記トランジスタに第１の基板バイアス電圧又は第２の基板バイアス電圧を供給する基板バイアス制御回路と、を備える。上記トランジスタの基板バイアス電位を制御することにより高速にイコライズし、かつ、待機時及び活性化時のリーク電流増加を防ぐ。 （もっと読む）

【課題】特に多ビット品においてしばしば生じる実効的なデータ転送レートの低下を防止する。
【解決手段】メモリ回路部１１０Ａ，１１０Ｂに対してそれぞれ割り当てられたデータ入出力端子ＬＤＱ，ＵＤＱと、メモリ回路部１１０Ａ，１１０Ｂに対して共通に割り当てられたアドレス端子１３１と、を備える。メモリ回路部１１０Ａは、チップ選択信号ＣＳ１Ｂが活性化されると、メモリ回路部１１０Ｂの動作とは無関係にアドレス信号ＡＤＤに基づいてデータ入出力端子ＬＤＱを介したリード動作又はライト動作を行う。メモリ回路部１１０Ｂは、チップ選択信号ＣＳ２Ｂが活性化されると、メモリ回路部１１０Ａの動作とは無関係にアドレス信号ＡＤＤに基づいてデータ入出力端子ＵＤＱを介したリード動作又はライト動作を行う。これにより、無駄なデータ転送が防止され、実効的なデータ転送レートが高められる。 （もっと読む）

【課題】パワーダウン時において、ＤＬＬ回路の動作を継続させるファストイグジットモードと、ＤＬＬ回路の動作を停止させるスローイグジットモードをオンザフライで選択する。
【解決手段】パワーダウンコマンドに応答して所定の内部回路の動作を停止させるパワーダウンコントロール回路１００と、パワーダウンコマンドの発行と同時に外部から選択信号Ａ１２が入力される外部端子１４とを備える。パワーダウンコントロール回路１００は、選択信号Ａ１２がローレベルである場合にはＤＬＬ回路２３の動作を停止させ、選択信号Ａ１２がハイレベルである場合にはＤＬＬ回路２３の動作を継続させる。本発明によれば、パワーダウンコマンドと同時に入力される選択信号Ａ１２によってオンザフライでモード選択が可能となる。 （もっと読む）

【課題】適切なタイミングで内部でレイテンシを設定する半導体記憶装置を提供する。
【解決手段】トリガ生成回路１０４は、トリガ信号を出力する。遅延回路１１０は、トリガ信号を受けて、トリガ信号を遅延させた遅延信号を出力する。クロックカウンタ１０６は、クロックを受け、トリガ信号が受けてから遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力する。判定回路１０７は、クロックの数とレイテンシとの対応関係を記憶し、クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する。レイテンシ用レジスタ１０８は、判定されたレインテンシを保持する。ＷＡＩＴ制御回路１０９は、レイテンシ用レジスタ１０８に保持されたレインテンシに基づき、外部にＷＡＩＴ信号を出力する。 （もっと読む）