【課題】ワード線の選択回路のサイズを縮小することにより、半導体装置のサイズを縮小する。
【解決手段】メインワード線は、複数のグループに分類され、メインワードドライバはアドレス情報にしたがってメインワード線を選択する。４本のメインワード線ＭＷＬ０〜ＭＷＬ３から構成される１つのグループが、１つのレベルシフタ１１８を共有する。アドレス情報は、グループ選択のための第１アドレスとメインワード線選択のための第２アドレスを含む。メインワードドライバは、第１アドレスにしたがって、第１グループ選択回路や第２グループ選択回路１２８ａを選択し、選択された第２グループ選択回路１２８ａのレベルシフタ１１８は活性電位（ローレベル）を出力する。そして、選択された第２グループ選択回路１２８ａに所属する複数のメインワード線ＭＷＬ０〜ＭＷＬ３のうちの１本が第２アドレスＡ３，Ａ４により選択される。 （もっと読む）

【課題】回路ブロックの数が２のべき乗で表すことのできない数であっても、簡単な回路構成でプリデコード動作を行う。
【解決手段】それぞれ異なるロウアドレスが割り当てられた複数のワード線ＷＬを含む複数のメモリマットと、メモリマットにそれぞれ含まれるワード線ＷＬの最小アドレスＭＩＮＡＤＤとアドレス信号のビットとを比較することによって、メモリマットのいずれかを選択するマットセレクタ１２ａと、アドレス信号のビットに基づいて、選択されたメモリマットに含まれるワード線ＷＬのいずれかを選択するワードセレクタ１２ｂとを備える。 （もっと読む）

【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。 （もっと読む）

【課題】 隣接する他のワード線と短絡したワード線に接続されているメモリセルについて個々の評価試験を可能にする。
【解決手段】 半導体装置は、入力されるテストモード信号が活性化されたときに、一つのメインワード線に繋がる複数のサブワード線をそれぞれ駆動する複数のプリデコード信号を同時に活性化するプリデコード回路を含んでいる。 （もっと読む）

【課題】本発明は、少ししか列アドレスバスを必要としない半導体メモリを提供する。
【解決手段】本発明は、半導体メモリであって、ビット線と、メモリセルアレイと、少なくとも１組のセンスアンプバンクであって、各センスアンプは、交互の配列により、対応するビット線に接続されていることによって、ビット線と平行な各センスアンプバンクの組で利用可能なスペースに相互接続することを備え、各センスアンプバンクは、センスアンプバンクの少なくとも１つのセンスアンプを選択する、少なくとも１つのローカル列デコーダを備え、前記ローカル列デコーダは、ビット線と平行な利用可能な相互接続スペース内に走っている出力線によってセンスアンプバンクの少なくとも１つのセンスアンプと電気的に結合されたことを特徴とする半導体メモリに関するものである。 （もっと読む）

【課題】積層型の半導体装置においていずれかのバンクがアクティブ状態であるか否かを判定する。
【解決手段】バンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を出力するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、それぞれ対応するバンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を受けて独立にアクティブ状態となる複数のメモリバンクを備えるコアチップＣＣ０〜ＣＣ７とを備える。コアチップＣＣ０〜ＣＣ７は、其々に含まれる複数のメモリバンクの少なくとも１つがアクティブ状態であるか否かを示すローカルバンクアクティブ信号ＭＣＩＤＴをインターフェースチップＩＦに其々出力し、インターフェースチップＩＦは、ローカルバンクアクティブ信号ＭＣＩＤＴの少なくとも１つが活性状態を示すときにバンクアクティブ信号ＰＭＣＩＴを活性化させる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第１のトランジスタのゲート電極と、該ゲート電極に接する第２のトランジスタのソース電極とは、エッチングの選択比がとれる材料を用いて形成される半導体装置を提供する。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極とをエッチングの選択比がとれる材料を用いて形成することで、レイアウトのマージンを低減させることができるため半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】アドレス空間の大きさが異なる複数のメモリ装置を同時にテストすることができるメモリ装置を提供することを課題とする。
【解決手段】アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、アドレスにデータを記憶するメモリセルアレイと、メモリセルアレイのアクセスの回数をカウントするカウンタ（７０２）と、カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路（７０３）と、テストモードにおいて、カウンタによりカウントされたアクセスの回数が回数設定値に到達するとメモリセルアレイへのアクセスを禁止する動作停止制御回路（７０４）とを有するメモリ装置が提供される。 （もっと読む）

【課題】アドレス信号を伝達するための回路を有する半導体メモリ装置及びその動作方法を提供する。
【解決手段】ノーマルアドレス信号に応答してリペアアドレス信号を生成するリペアアドレス生成部３４０と、リペアアドレス信号の有効性の可否に応じて、ノーマルアドレス信号とリペアアドレス信号とを混合してライン選択アドレス信号を生成するライン選択アドレス生成部３５０と、リペアアドレス信号の有効性の可否に応じて、ノーマルセル領域およびリダンダンシセル領域のうちいずれか一方のセル領域を選択し、選択したセル領域に具備された多数のローカルセルラインのうちいずれか一つのローカルセルラインを、ライン選択アドレス信号に応答して選択するセルラインデコーディング部３２０とを具備する半導体メモリ装置を提供する。 （もっと読む）

【課題】専有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】書き込み用トランジスタと読み出し用トランジスタで、共通のビット線を使用することで、単位メモリセル当たりの配線数を削減する。情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、読み出し用トランジスタのゲート電極が電気的に接続されたノードにビット線の電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させる。情報の読み出しは、読み出し用トランジスタのソース電極またはドレイン電極の一方と接続された読み出し信号線に、所定の読み出し用の電位を供給し、その後、ビット線の電位を検知することで行う。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。これにより、第１のトランジスタにおけるソース電極またはドレイン電極と、第２のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】ライト動作でスキューの発生を最小化できるアドレス制御回路及び半導体メモリ装置を開示する。
【解決手段】リード動作実行のための第１のバースト区間で、アドレスからリードカラムアドレスを生成するリードカラムアドレス制御回路と、ライト動作実行のための第２のバースト区間で、前記アドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、を含むアドレス制御回路を提供する。 （もっと読む）

【課題】サブスタンダードメモリセルの位置に基づいたロウアドレスコード選択を提供する。
【解決手段】メモリ装置はサブスタンダードメモリセルを含むメモリブロックを識別し、ロウアドレスコードを決定してリフレッシュ動作の間にロウアドレスコードをメモリブロックに印加する。ロウアドレスコードはメモリブロックのうち同時にリフレッシュされるメモリブロックを決定し、他のメモリセルよりさらに短い周期でリフレッシュするべきサブスタンダードメモリセルを含むメモリブロックが同時にリフレッシュでき、サブスタンダ−ドメモリセルを含まないメモリブロックが同時にリフレッシュできるように設計される。 （もっと読む）

【課題】内部動作電圧ＶＰＥＲＩが外部電圧ＶＤＤに比べて十分に低い場合であっても、ビット線対とローカルＩＯ線対との間のデータ転送が高速化された半導体装置を提供する。
【解決手段】半導体装置１０は、振幅ＶＤＤを有するアドレス信号を受け付ける入力バッファ４２と、入力バッファ４２から出力されたアドレス信号の振幅をＶＤＤよりも小さい振幅ＶＰＥＲＩに変換するレベルシフト回路４３と、レベルシフト回路４３から出力されたアドレス信号を受け付けるアドレス制御回路５０と、アドレス制御回路５０から出力されるアドレス信号をデコードすることによりデコード信号を生成するアドレスデコーダ６１，６５と、少なくともデコード信号の振幅レベルがＶＤＤとなるように、前記アドレス信号又は前記デコード信号の振幅をＶＰＥＲＩからＶＤＤに変換するレベルシフト回路５３，５４とを備える。 （もっと読む）

【課題】ワード線ごとにレベルシフト回路を必要としないワード線選択回路を提供する。
【解決手段】出力ノードがワード線に接続されており、昇圧された電源電位VPPを電源として駆動するインバータ回路300と、インバータ回路300の入力ノードに出力配線された制御出力ノードを有し、前段のロウデコーダからのアドレス制御信号群をデコードした結果に基づいて制御出力ノードの電位を変化させる最終段ロウデコーダ200と、を備える。最終段ロウデコーダ300は、昇圧された電源電位VPPと制御出力ノードとの間に可変抵抗手段を備える。可変抵抗手段の抵抗値はアドレス制御信号群の少なくとも一つによって制御される。前段のロウデコーダからのアドレス制御信号群は、昇圧されていない電源電位VDD系の信号である。可変抵抗手段はpMOSトランジスタである。 （もっと読む）

【課題】選択信号を印加せずに、メモリセルからデータを読出す。
【解決手段】第１データを保持し第１ワード線により選択される第１素子と、第２データを保持し第１ワード線により選択される第２素子と、第３データを保持し第２ワード線により選択される第３素子と、第４データを保持し第２ワード線により選択される第４素子と、行アドレスを保持する行アドレス保持部を有し、第１行アドレスと行アドレス保持部が出力する第２行アドレスが一致する場合に制御信号を出力する比較部と、行アドレスをデコードして第１又は第２ワード線に選択信号を出力し、制御信号が入力される場合には選択信号の出力を抑止する行アドレスデコーダと、選択信号により第１データ又は第３データを保持する第１の読出保持部と、選択信号により第２データ又は第４データを保持する第２の読出保持部を有する半導体記憶装置が提供される。 （もっと読む）

【課題】読出しマージンを増加させて読出し動作の正確度を高め、素子動作の信頼性を向上させることが可能な半導体メモリ装置を提供する。
【解決手段】メモリセルが連結された複数のワード線、複数のビット線及び複数の反転ビット線を含むメモリセルアレイと、複数のワード線のいずれか１本を選択するロウデコーダと、アドレス信号に応じてビット線選択信号を生成し、互いに隣接した２本のビット線、または互いに隣接した２本の反転ビット線を同時に選択するカラムデコーダと、ロウデコーダ及びカラムデコーダによって選択された各メモリセルにそれぞれ記憶されたデータを読み取るための複数のセンスアンプとを備えてなり、互いに隣接した２本のビット線または互いに隣接した２本の反転ビット線が同時に選択され、選択された二つのメモリセルがセンスアンプの第１入力端に同時に並列連結され、第２入力端に基準電圧が印加され、データが読み出される。 （もっと読む）

【課題】高集積化と動作の安定化を実現したマルチバンク構成の半導体記憶装置を提供する。
【解決手段】第１方向に沿って配置された複数のメモリアレイ領域と、上記複数のメモリアレイ領域と交互に配置された複数のワード選択領域とを有し、上記複数のメモリアレイ領域には、それぞれ上記第１方向に沿って設けられた複数のワード線と、上記第１方向と直交する第２方向に沿って設けられた複数のビット線と、上記複数のワード線と上記複数のビット線との交差部に対応して設けられた複数のメモリセルとを備え、各ワード線選択領域に隣接する両側のメモリアレイ領域のうちの一方に延びるワード線及び他方に延びるワード線のそれぞれに対応してワード線選択回路が上記各ワード線選択領域内に設けられ、各メモリアレイ領域に対するそれぞれのワード線選択タイミングが独立に制御される。 （もっと読む）

【課題】ｔＡＡ（アドレスアクセスタイム）が改善された半導体集積回路を提供する。
【解決手段】外部からライトモード及びリードモードを定義する命令語を提供することで、立ち上りクロック又は立ち下りクロックを用いて、ライト命令又はリード命令を提供する命令語デコーダ１１０、前記ライト命令に応じて、ライトレイテンシだけ外部アドレス及び前記ライト命令をシフトさせるシフトレジスタ部１３０、及び、前記リードモード時には前記外部アドレスをコラムアドレスとしてラッチし、前記ライトモード時には前記シフトレジスタから提供されたライト用アドレスをラッチして、前記コラムアドレスとして提供するコラムアドレスラッチ部１６０を含む。 （もっと読む）

【課題】アクセス速度の低下を最小限に抑制しつつ、プリデコード信号のリセットによる消費電力の増大を防止する。
【解決手段】ロウアドレスＲＡＤＴをプリデコードすることによりプリデコード信号ＲＦを生成するプリデコーダ１００と、ロウアドレスＲＡＤＴが不良アドレスであるか否かを判定する救済判定回路３００と、救済判定回路３００によりロウアドレスＲＡＤＴが不良アドレスであると判定された場合に、救済アドレスＲＲＥＤを生成する救済アドレスデコーダ４００と、プリチャージコマンドの発行に応答して、プリデコード信号ＲＦをリセットすることなく救済アドレスＲＲＥＤをリセットする信号制御回路２００とを備える。これにより、プリデコード信号ＲＦのリセットによる消費電力の増大が防止される一方、ロウ系アクセスを律速する冗長パスについては高速なアクセスが担保される。 （もっと読む）