半導体装置
【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。これにより、第１のトランジスタにおけるソース電極またはドレイン電極と、第２のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。これにより、第１のトランジスタにおけるソース電極またはドレイン電極と、第２のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。
【００１２】
開示する発明の一態様は、例えば、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とする。これにより、第１のトランジスタにおけるソース電極またはドレイン電極と、第２のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【００１３】
開示する発明の別の一態様は、例えば、メモリセルの一と他のメモリセルとを接続する配線（ソース線とも呼ぶ）の一を、複数のメモリセル（少なくとも異なるビット線に接続されたメモリセルを含む）がそれぞれ有する第１のトランジスタにおけるソース電極またはドレイン電極、の全てに電気的に接続された構成として、ソース線の数をビット線の数より少なくする。これにより、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。
【００１４】
より具体的には、例えば次のような構成を採用することができる。
【００１５】
本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、第１のチャネル形成領域と第２のチャネル形成領域は、異なる半導体材料を含んで構成され、第１のトランジスタと第２のトランジスタとは、少なくとも一部が重畳して設けられ、メモリセルの一と他のメモリセルとを接続する配線と、第１のソース電極または第１のドレイン電極の一方と、が第２のソース電極及び第２のドレイン電極の一方を介して電気的に接続する。
【００１６】
また、上記の半導体装置において、第１のソース電極及び第１のドレイン電極の一方と、第２のソース電極及び第２のドレイン電極の一方と、が接する領域は、第２のソース電極及び第２のドレイン電極の一方と、メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっているのが好ましい。
【００１７】
または、上記の半導体装置において、第２のソース電極及び第２のドレイン電極の一方と、第１のソース電極または第１のドレイン電極の一方とは、同一物であるのが好ましい。その場合、第２のソース電極及び第２のドレイン電極の一方と、第１のソース電極及び第１のドレイン電極の一方と、が接する領域は、第２のソース電極及び第２のドレイン電極の一方と、メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっているのがより好ましい。
【００１８】
また、本発明の別の一態様の半導体装置は、ｍ本（ｍは２以上の整数）の信号線と、ｍ本のワード線と、ｎ本（ｎは２以上の整数）のビット線と、ｋ本（ｋはｎ未満の自然数）のソース線と、マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、ビット線と電気的に接続された第１の駆動回路と、ソース線と電気的に接続された第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域と第２のチャネル形成領域は、異なる半導体材料を含んで構成され、第２のソース電極と第２のドレイン電極の一方と、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、ソース線の一と、第１のソース電極とは、電気的に接続され、ビット線の一と、第２のソース電極と第２のドレイン電極の他方と、第１のドレイン電極と、は電気的に接続され、ワード線の一と、容量素子の電極の他方と、は電気的に接続され、信号線の一と、第２のゲート電極と、は電気的に接続され、ソース線の一は、メモリセルの一を含むｊ個（ｊは（ｍ＋１）以上（ｍ×ｎ）以下の整数）のメモリセルがそれぞれ有する第１のソース電極の全てに電気的に接続されている。
【００１９】
また、本発明の別の一態様の半導体装置は、ｍ本（ｍは２以上の整数）の信号線と、ｍ本のワード線と、ｎ本（ｎは２以上の整数）のビット線と、ｋ本（ｋはｎ未満の自然数）のソース線と、マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、ビット線と電気的に接続された第１の駆動回路と、ソース線と電気的に接続された第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域と第２のチャネル形成領域は、異なる半導体材料を含んで構成され、第２のソース電極と第２のドレイン電極の一方と、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、ソース線の一と、第１のソース電極とは、電気的に接続され、ビット線の一と、第２のソース電極と第２のドレイン電極の他方と、第１のドレイン電極と、は電気的に接続され、ワード線の一と、容量素子の電極の他方と、は電気的に接続され、信号線の一と、第２のゲート電極と、は電気的に接続され、ソース線の一は、メモリセルの一を含む（ｍ×ｎ／ｋ）個のメモリセルがそれぞれ有する第１のソース電極の全てに電気的に接続されている。
【００２０】
また、上記の半導体装置において、第１のトランジスタは、第１のチャネル形成領域を挟むように設けられた不純物領域を有するのが好ましい。
【００２１】
また、上記の半導体装置において、第２のトランジスタの第２のチャネル形成領域は、酸化物半導体を含んで構成されるのが好ましい。
【００２２】
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２３】
なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。
【００２４】
また、本明細書において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２６】
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２７】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２８】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２９】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００３０】
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００３１】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００３２】
さらに、開示する発明の一態様では、配線を共通化することにより、配線数を削減し、集積度を向上させた半導体装置を提供することが可能である。
【図面の簡単な説明】
【００３３】
【図１】半導体装置の断面図および平面図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の断面図および平面図。
【図７】半導体装置の作製に用いる半導体基板の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の断面図および平面図。
【図１０】半導体装置の作製工程に係る断面図。
【図１１】半導体装置の回路図。
【図１２】半導体装置の回路図。
【図１３】半導体装置の平面図。
【図１４】タイミングチャート図。
【図１５】半導体装置の回路図。
【図１６】タイミングチャート図。
【図１７】半導体装置を用いた電子機器を説明するための図。
【図１８】酸化物半導体を用いたトランジスタの特性を示す図。
【図１９】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図２０】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
【図２１】酸化物半導体を用いたトランジスタの特性を示す図。
【図２２】酸化物半導体を用いたトランジスタの特性を示す図。
【図２３】酸化物半導体を用いたトランジスタの特性を示す図。
【図２４】メモリウィンドウ幅の調査結果を示す図。
【発明を実施するための形態】
【００３４】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３５】
なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
【００３６】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３７】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１乃至図５を参照して説明する。
【００３８】
〈半導体装置の断面構成および平面構成〉
図１は、半導体装置の構成の一例である。図１（Ａ）には、半導体装置の断面を、図１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１（Ａ）および図１（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、または、ガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００３９】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００４０】
図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。
【００４１】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０上に絶縁層１２８および絶縁層１３０が設けられている。なお、高集積化を実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
【００４２】
図１におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域に設けられた絶縁層１４３ａと、ソース電極またはドレイン電極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域に設けられた絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けることが望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能である。
【００４３】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、酸化物半導体層１４４中の水素濃度が十分に低減されて酸化物半導体層１４４が高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００４４】
なお、図１のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【００４５】
図１における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂで構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
【００４６】
なお、図１の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
【００４７】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００４８】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【００４９】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電極１５４と接続する配線１５６が形成される。なお、図１では、電極１２６および電極１５４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、および配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
【００５０】
なお、図１において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、メモリセルの一と他のメモリセルとを接続する配線１５６と、が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。
【００５１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図２および図３を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図４および図５を参照して説明する。
【００５２】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００５３】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【００５４】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンやヒ素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、ホウ素、アルミニウム、ガリウムなどを用いることができる。
【００５５】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図２（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００５６】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【００５７】
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【００５８】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００５９】
絶縁層は、後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００６０】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００６１】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図２（Ｃ）参照）。
【００６２】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図２（Ｄ）参照）。なお、ここでは、ｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、添加する不純物の濃度を高くすることが望ましい。
【００６３】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【００６４】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００６５】
次に、熱処理を施して、上記金属層１２２と半導体領域１０４を構成する半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００６６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【００６７】
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図３（Ｂ）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該導電材料を含む層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【００６８】
なお、電極１２６は、絶縁層１２８および絶縁層１３０を形成した後に、絶縁層１２８および絶縁層１３０に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【００６９】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタン膜や窒化チタン膜などによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【００７０】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を形成する（図３（Ｃ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、２層以上の積層構造としても良い。
【００７１】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図３（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【００７２】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図３（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である（エッチング処理などはＣＭＰ処理と組み合わせても良い）。なお、トランジスタ１６２の特性を向上させるために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。
【００７３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【００７４】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａを形成し、ソース電極またはドレイン電極１４２ｂは電極１２６と電気的に接するように形成する（図４（Ａ）参照）。
【００７５】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００７６】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００７７】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００７８】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【００７９】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００８０】
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【００８１】
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図４（Ｂ）参照）。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。
【００８２】
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低減することが可能である。
【００８３】
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。
【００８４】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図４（Ｃ）参照）。
【００８５】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００８６】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００８７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は、結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００８８】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
【００８９】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
【００９０】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【００９１】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物の濃度が１ｐｐｍ以下（望ましくは１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００９２】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【００９３】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も小さくなるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００９４】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などによる雰囲気を適用してもよい。
【００９５】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００９６】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れないようにし、水や水素の混入が生じないようにする。
【００９７】
熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００９８】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００９９】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１００】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１０１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１０２】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１０３】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図４（Ｄ）参照）。
【０１０４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１０５】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１０６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１０７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１０８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１０９】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０１１０】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５０および絶縁層１５２を形成する（図５（Ａ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１１１】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１１２】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、２層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１１３】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０１１４】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成する（図５（Ｂ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１１５】
ここで、上記の開口は、電極１２６と重畳する領域に形成することが望ましい。このような領域に開口を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１１６】
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図５（Ｃ）参照）。
【０１１７】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１１８】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタン膜や窒化チタン膜などによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１１９】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１２０】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａなどと同様である。
【０１２１】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図５（Ｃ）参照）。
【０１２２】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０１２３】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１２４】
また、電極１２６と電極１５４とを重畳するように形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制し、より一層の高集積化が実現される。また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。
【０１２５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２６】
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図６乃至図８を参照して説明する。
【０１２７】
〈半導体装置の断面構成および平面構成〉
図６は、本実施の形態にかかる半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図６（Ａ）および図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１２８】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な材料をトランジスタ５６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２９】
図６におけるトランジスタ５６０は、ベース基板５００上の半導体層中に設けられたチャネル形成領域５２６と、チャネル形成領域５２６を挟むように設けられた不純物領域５２８と、チャネル形成領域５２６上に設けられたゲート絶縁層５２２ａと、ゲート絶縁層５２２ａ上に設けられたゲート電極５２４ａと、を有する。つまり、図６におけるトランジスタ５６０と、図１におけるトランジスタ１６０との相違の一は、トランジスタのチャネル形成領域がベース基板５００上の半導体層中に形成されるか否かにある。半導体基板を用いるか、ＳＯＩ基板を用いるか、の相違ということもできる。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。
【０１３０】
トランジスタの不純物領域５２８の一部には、電極５３０が接続されている。ここで、電極５３０は、トランジスタ５６０のソース電極やドレイン電極として機能する。また、トランジスタ５６０を覆うように絶縁層５３２および絶縁層５３４が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ５６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方、トランジスタ５６０の特性を重視する場合には、ゲート電極５２４ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域５２８を設けても良い。
【０１３１】
図６におけるトランジスタ５６２は、図１におけるトランジスタ１６２と同様である。すなわち、図６におけるトランジスタ５６２は、絶縁層５３４上に設けられたソース電極またはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと、ソース電極またはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと電気的に接続されている酸化物半導体層５４４と、ソース電極またはドレイン電極５４２ａ、ソース電極またはドレイン電極５４２ｂ、酸化物半導体層５４４を覆うゲート絶縁層５４６と、ゲート絶縁層５４６上に酸化物半導体層５４４と重畳するように設けられたゲート電極５４８ａと、ソース電極またはドレイン電極５４２ａと酸化物半導体層５４４との間の、ゲート電極５４８ａと重畳する領域に設けられた絶縁層５４３ａと、ソース電極またはドレイン電極５４２ｂと酸化物半導体層５４４との間の、ゲート電極５４８ａと重畳する領域に設けられた絶縁層５４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層５４３ａおよび絶縁層５４３ｂを設けることが望ましいが、絶縁層５４３ａおよび絶縁層５４３ｂを設けない構成とすることも可能である。その他の詳細については、先の実施の形態を参酌できる。
【０１３２】
また、図６における容量素子５６４は、図１における容量素子１６４と同様である。すなわち、図６における容量素子５６４は、ソース電極またはドレイン電極５４２ａ、酸化物半導体層５４４、ゲート絶縁層５４６、および電極５４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極５４２ａは、容量素子５６４の一方の電極として機能し、電極５４８ｂは、容量素子５６４の他方の電極として機能することになる。その他の詳細については、先の実施の形態を参酌できる。
【０１３３】
トランジスタ５６２および容量素子５６４の上に絶縁層５５０が設けられ、絶縁層５５０上には絶縁層５５２が設けられ、ゲート絶縁層５４６、絶縁層５５０、絶縁層５５２などに形成された開口に電極５５４が設けられ、絶縁層５５２上には電極５５４と接続する配線５５６が設けられている点についても、図１と同様である。
【０１３４】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図７を参照して説明する。
【０１３５】
まず、ベース基板５００を準備する（図７（Ａ）参照）。ベース基板５００としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１３６】
また、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板５００として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１３７】
本実施の形態では、ベース基板５００としてガラス基板を用いる場合について説明する。ベース基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
【０１３８】
上記ベース基板５００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板５００表面の平坦性向上や、ベース基板５００表面に残存する研磨粒子の除去などが実現される。
【０１３９】
次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む層）を形成する（図７（Ｂ）参照）。窒素含有層５０２は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
【０１４０】
本実施の形態において形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせるための層（接合層）となる。また、窒素含有層５０２は、ベース基板に含まれるナトリウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
【０１４１】
上述のように、本実施の形態では窒素含有層５０２を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層５０２を形成することが好ましい。具体的には、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均粗さが０．４５ｎｍ以下となるように窒素含有層５０２を形成する。なお、上述の平均面粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域において測定した値を用いることができる。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。
【０１４２】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図７（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１４３】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（約１２５ｍｍ）、直径６インチ（約１５０ｍｍ）、直径８インチ（約２００ｍｍ）、直径１２インチ（約３００ｍｍ）、直径１６インチ（約４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１４４】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図７（Ｄ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１４５】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０１４６】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１４７】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。また、ベース基板５００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して、単結晶半導体基板５１０の汚染を防止できる。
【０１４８】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１４９】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図７（Ｅ）参照）。
【０１５０】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１５１】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１５２】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１５３】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れをおさえることが可能である。
【０１５４】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０１５５】
次に、ベース基板５００と、単結晶半導体基板５１０とを対向させ、窒素含有層５０２の表面と酸化膜５１２とを密着させる。これにより、ベース基板５００と、単結晶半導体基板５１０とが貼り合わされる（図７（Ｆ）参照）。
【０１５６】
貼り合わせの際には、ベース基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０１５７】
なお、単結晶半導体基板５１０とベース基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０とベース基板５００との界面での接合強度を向上させることができる。
【０１５８】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０１５９】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、窒素含有層５０２と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０１６０】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、ベース基板５００上に、窒素含有層５０２および酸化膜５１２を介して単結晶半導体層５１６を形成する（図７（Ｇ）参照）。
【０１６１】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理御温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
【０１６２】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０１６３】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ、欠陥を低減させた単結晶半導体層５１８を形成する（図７（Ｈ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０１６４】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０１６５】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図７（Ｈ）参照）。
【０１６６】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法、特に、トランジスタ５６０の作製方法について、図８を参照して説明する。なお、図８は、図７に示す方法で作成したＳＯＩ基板の一部を用いた半導体装置の作成方法である。
【０１６７】
まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図８（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンやヒ素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、ホウ素、アルミニウム、ガリウムなどを用いることができる。
【０１６８】
次に、半導体層５２０を覆うように絶縁層５２２を形成し、絶縁層５２２上の少なくとも半導体層５２０と重畳する領域に導電層５２４を形成する（図８（Ｂ）参照）。
【０１６９】
絶縁層５２２は、後にゲート絶縁層となるものである。絶縁層５２２は、例えば、半導体層５２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０１７０】
導電層５２４は、後にゲート電極となるものである。導電層５２４は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１７１】
次に、絶縁層５２２および導電層５２４を選択的にエッチングして、半導体層５２０の上方に、ゲート絶縁層５２２ａおよびゲート電極５２４ａを形成する（図８（Ｃ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１７２】
次に、ゲート電極５２４ａをマスクとして、一導電型を付与する不純物元素を半導体層５２０に添加して、チャネル形成領域５２６および不純物領域５２８を形成する（図８（Ｄ）参照）。なお、ここでは、ｎ型トランジスタを形成するために、リン（Ｐ）やヒ素（Ａｓ）を添加するが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加される不純物の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。
【０１７３】
なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域およびドレイン領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法、レーザー光の照射等）により、半導体層中のシリコンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニッケルシリサイドを形成すれば良い。半導体層５２０が薄い場合には、半導体層５２０の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、ハフニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げることができる。
【０１７４】
次に、不純物領域５２８の一部と接する領域に、電極５３０を形成し、その後、形成された各構成を覆うように、絶縁層５３２、絶縁層５３４を形成する（図８（Ｅ）参照）。
【０１７５】
電極５３０は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１７６】
なお、電極５３０は、絶縁層５３２および絶縁層５３４を形成した後に、絶縁層５３２および絶縁層５３４に不純物領域５２８にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０１７７】
絶縁層５３２や絶縁層５３４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層５３２や絶縁層５３４に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層５３２や絶縁層５３４には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層５３２や絶縁層５３４は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層５３２と絶縁層５３４の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、２層以上の積層構造としても良い。
【０１７８】
以上により、ＳＯＩ基板を用いたトランジスタ５６０が形成される（図８（Ｅ）参照）。酸化物半導体以外の材料を用いたトランジスタ５６０は、高速動作が可能であるから、当該トランジスタを読み出しトランジスタとして用いることにより、読み出し動作を高速化することができる。また、トランジスタ５６０を用いて、他の論理回路（演算回路ともいう）などを構成することもできる。
【０１７９】
その後、絶縁層５３２や絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａおよび電極５３０の上面を露出させる（図示しない）。ゲート電極５２４ａおよび電極５３０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である（エッチング処理などはＣＭＰ処理と組み合わせても良い）。なお、後に形成されるトランジスタ５６２の特性を向上させるために、絶縁層５３２や絶縁層５３４の表面は可能な限り平坦にしておくことが望ましい。
【０１８０】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１８１】
その後、トランジスタ５６０と電気的に接続するトランジスタ５６２および容量素子５６４を形成する（図６（Ａ）参照）。トランジスタ５６２および容量素子５６４の作製方法は、トランジスタ１６２および容量素子１６４の場合と同様であるから、ここでは省略する。作製方法の詳細については、先の実施の形態を参酌できる。
【０１８２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８３】
（実施の形態３）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図９および図１０を参照して説明する。
【０１８４】
〈半導体装置の断面構成および平面構成〉
図９は、本実施の形態にかかる半導体装置の構成の一例である。図９（Ａ）には、半導体装置の断面を、図９（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図９（Ａ）および図９（Ｂ）に示される半導体装置は、図６で示した半導体装置と同様に、下部に第１の半導体材料を用いたトランジスタ５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１８５】
図９における半導体装置と、図６における半導体装置の相違の一は、トランジスタ５６０とトランジスタ５６２の接続方法である。図６における半導体装置は、不純物領域５２８の一部と接する領域に、電極５３０を形成し、該電極５３０を介して下部のトランジスタ５６０の不純物領域５２８と、上部のトランジスタ５６２のソース電極またはドレイン電極５４２ｂ、とが電気的に接続しているが、図９における半導体装置は、上部のトランジスタ５６２のソース電極またはドレイン電極５４２ｂを直接、下部のトランジスタ５６０の不純物領域５２８に接触させている。
【０１８６】
また、図９における半導体装置と、図６における半導体装置の相違の別の一は、トランジスタ５６２と上部の配線５５６との接続方法である。図６における半導体装置は、ソース電極またはドレイン電極５４２ｂと接する電極５５４を形成し、該電極５５４を介してトランジスタ５６２のソース電極またはドレイン電極５４２ｂと、配線５５６とが電気的に接続しているが、図９における半導体装置は、配線５５６を直接、トランジスタ５６２のソース電極またはドレイン電極５４２ｂに接触させている。図６におけるトランジスタ５６２のソース電極またはドレイン電極５４２ｂと、トランジスタ５６０のソース電極やドレイン電極として機能する電極５３０とが、同一物である構成と言い換えることもできる。
【０１８７】
なお、図９において、ソース電極またはドレイン電極５４２ｂと、トランジスタ５６０のソース領域及びドレイン領域の一方と、が接する領域は、ソース電極またはドレイン電極５４２ｂと、メモリセルの一と他のメモリセルとを接続する配線５５６と、が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。
【０１８８】
なお、図９におけるトランジスタ５６０は、図６におけるトランジスタ５６０と同様であり、図９におけるトランジスタ５６２は、図６におけるトランジスタ５６２と同様である。また、図９における容量素子５６４は、図６における容量素子５６４と同様である。詳細については、先の実施の形態を参酌できる。
【０１８９】
（半導体装置の作製方法）
図９に示す半導体装置の作製方法、特に上部のトランジスタ５６２のソース電極またはドレイン電極の作製方法について図１０を参照して説明する。なお、図１０は、図７に示す方法で作成したＳＯＩ基板の一部を用いた半導体装置の作成方法である。
【０１９０】
はじめに、図８（Ａ）乃至図８（Ｄ）で示した工程と同様に、ＳＯＩ基板上に、チャネル形成領域５２６および不純物領域５２８を有する半導体層、ゲート絶縁層５２２ａ及びゲート電極５２４ａを形成する。その後、形成された各構成を覆うように、絶縁層５３２、絶縁層５３４を成膜して、トランジスタ５６０を形成する。
【０１９１】
次いで、絶縁層５３２や絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａの上面を露出させる（図示しない）。ゲート電極５２４ａの上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である（エッチング処理などはＣＭＰ処理と組み合わせても良い）。なお、後に形成されるトランジスタ５６２の特性を向上させるために、絶縁層５３２や絶縁層５３４の表面は可能な限り平坦にしておくことが望ましい。
【０１９２】
次に、絶縁層５３２、絶縁層５３４に、トランジスタ５６０の不純物領域５２８にまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１９３】
その後、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を選択的に除去することにより、ソース電極またはドレイン電極５４２ａ、ソース電極またはドレイン電極５４２ｂを形成する（図１０（Ａ）参照）。開口を埋め込むように導電層を形成することで、不純物領域５２８とソース電極またはドレイン電極５４２ｂとが直接接することができる。
【０１９４】
次いで、実施の形態１で図４（Ｂ）乃至図５（Ａ）で示した工程と同様に、ソース電極またはドレイン電極５４２ａの上に絶縁層５４３ａを、ソース電極またはドレイン電極５４２ｂの上に絶縁層５４３ｂを、それぞれ形成した後、ソース電極またはドレイン電極５４２ａ及びソース電極またはドレイン電極５４２ｂ上に設けられた酸化物半導体層５４４と、酸化物半導体層５４４に接するゲート絶縁層５４６と、ゲート絶縁層５４６上に設けられたゲート電極５４８ａ及び電極５４８ｂと、ゲート電極５４８ａ及び電極５４８ｂ上に設けられた絶縁層５５０と、をそれぞれ形成する（図１０（Ｂ）参照）。
【０１９５】
その後、絶縁層５５０上に絶縁層５５２を形成する。絶縁層５５２は、実施の形態１の絶縁層１５２と同様の材料及び成膜方法を用いて形成することができる。絶縁層５５２を成膜後、該絶縁層５５２、絶縁層５５０及びゲート絶縁層５４６に、ソース電極またはドレイン電極５４２ｂまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１９６】
その後、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理はＣＭＰといった方法を用いて、上記導電層の一部を選択的に除去することにより、配線５５６を形成する。
【０１９７】
以上の工程によって、本実施の形態で示す半導体装置を形成することができる。本実施の形態で示す半導体装置は、下部のトランジスタ５６０と上部のトランジスタ５６２との接続、及び、上部のトランジスタ５６２と配線５５６との接続を、それぞれ電極を形成することなく上部のトランジスタ５６２のソース電極またはドレイン電極５４２ｂを用いて直接的に行っているため、電極の形成工程を省略することが可能である。したがって、本実施の形態で示す半導体装置は、低コストで作製することが可能である。
【０１９８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９９】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図１１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２００】
図１１（Ａ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０（またはトランジスタ５６０）のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０（またはトランジスタ５６０）のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２（またはトランジスタ５６２）のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０（またはトランジスタ５６０）のゲート電極と、トランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極の一方は、容量素子１６４（または容量素子５６４）の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４（または容量素子５６４）の電極の他方は電気的に接続されている。
【０２０１】
ここで、トランジスタ１６２（またはトランジスタ５６２）には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２（またはトランジスタ５６２）をオフ状態とすることで、トランジスタ１６０（またはトランジスタ５６０）のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４（または容量素子５６４）を有することにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０２０２】
なお、トランジスタ１６０（またはトランジスタ５６０）については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０２０３】
また、図１１（Ｂ）に示すように、容量素子１６４（または容量素子５６４）を設けない構成とすることも可能である。
【０２０４】
図１１（Ａ）に示す半導体装置では、トランジスタ１６０（またはトランジスタ５６０）のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０５】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオン状態となる電位にして、トランジスタ１６２（またはトランジスタ５６２）をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０（またはトランジスタ５６０）のゲート電極、および容量素子１６４（または容量素子５６４）に与えられる。すなわち、トランジスタ１６０（またはトランジスタ５６０）のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオフ状態となる電位にして、トランジスタ１６２（またはトランジスタ５６２）をオフ状態とすることにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に与えられた電荷が保持される（保持）。
【０２０６】
トランジスタ１６２（またはトランジスタ５６２）のオフ電流は極めて小さいから、トランジスタ１６０（またはトランジスタ５６０）のゲート電極の電荷は長時間にわたって保持される。
【０２０７】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０（またはトランジスタ５６０）をｎチャネル型とすると、トランジスタ１６０（またはトランジスタ５６０）のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０（またはトランジスタ５６０）のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０（またはトランジスタ５６０）を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０（またはトランジスタ５６０）は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０（またはトランジスタ５６０）は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２０８】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０（またはトランジスタ５６０）がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０（またはトランジスタ５６０）が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０（またはトランジスタ５６０）がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０（またはトランジスタ５６０）が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２０９】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオン状態となる電位にして、トランジスタ１６２（またはトランジスタ５６２）をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０（またはトランジスタ５６０）のゲート電極および容量素子１６４（または容量素子５６４）に与えられる。その後、第４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオフ状態となる電位にして、トランジスタ１６２（またはトランジスタ５６２）をオフ状態とすることにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０２１０】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０２１１】
なお、トランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極は、トランジスタ１６０（またはトランジスタ５６０）のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極とトランジスタ１６０（またはトランジスタ５６０）のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２（またはトランジスタ５６２）がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２（またはトランジスタ５６２）のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２（またはトランジスタ５６２）のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２（またはトランジスタ５６２）により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０２１２】
例えば、トランジスタ１６２（またはトランジスタ５６２）の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４（または容量素子５６４）の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０２１３】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０２１４】
図１１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１１（Ｃ）のように考えることが可能である。つまり、図１１（Ｃ）では、トランジスタ１６０（またはトランジスタ５６０）および容量素子１６４（または容量素子５６４）が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４（または容量素子５６４）の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４（または容量素子５６４）を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０（またはトランジスタ５６０）の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０（またはトランジスタ５６０）がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０２１５】
トランジスタ１６２（またはトランジスタ５６２）がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２（またはトランジスタ５６２）のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２（またはトランジスタ５６２）のオフ電流によって決定されることになる。
【０２１６】
逆に、当該条件を満たさない場合には、トランジスタ１６２（またはトランジスタ５６２）のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２（またはトランジスタ５６２）のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０２１７】
一方、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０２１８】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０（またはトランジスタ５６０）のゲート絶縁層や容量素子１６４（または容量素子５６４）の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０２１９】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０２２０】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０２２１】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０２２２】
容量素子１６４（または容量素子５６４）を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０（またはトランジスタ５６０）を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４（または容量素子５６４）を構成する絶縁層の面積Ｓ１と、トランジスタ１６０（またはトランジスタ５６０）においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４（または容量素子５６４）を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４（または容量素子５６４）を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０２２３】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【０２２４】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、Ｆ２が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。
【０２２５】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０２２６】
以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体装置を提供することが可能である。
【０２２７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２８】
（実施の形態５）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。
【０２２９】
図１２に（ｍ×ｎ）ビットの記憶容量を有する半導体装置の回路図の一例を示す。
【０２３０】
本発明の一態様に係る半導体装置は、ｍ本（ｍは２以上の整数）の信号線Ｓと、ｍ本のワード線ＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｋ本（ｋはｎ未満の自然数）のソース線ＳＬと、メモリセル１１００が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４といった周辺回路によって構成されている。ここで、メモリセル１１００としては、先の実施の形態において説明した構成（図１１（Ａ）に示される構成）が適用される。
【０２３１】
各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞれ有している。各メモリセル１１００において、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極（ソース領域）とは、電気的に接続されている。さらに、ビット線ＢＬと、第２のトランジスタのソース電極またはドレイン電極の他方と、第１のトランジスタのドレイン電極とは電気的に接続され、ワード線ＷＬと、容量素子の電極の他方と、は電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線ＳＬが、図１１（Ａ）に示される構成における第１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ Ｌｉｎｅ）及び第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ Ｌｉｎｅ）に相当する。
【０２３２】
また、図１２に示すメモリセルアレイにおいて、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び信号線Ｓはマトリクスを構成する。ビット線ＢＬの一には、同じ列に配置されたｍ個のメモリセル１１００が接続されている。また、ワード線ＷＬの一、及び、信号線Ｓの一には、それぞれ同じ行に配置されたｎ個のメモリセル１１００が接続されている。また、ソース線ＳＬの本数は、ビット線ＢＬの本数よりも少ないため、ソース線ＳＬの一は、少なくとも異なるビット線ＢＬに接続されたメモリセル１１００を含む複数のメモリセルと接続する必要がある。すなわち、ソース線ＳＬの一には、ｊ個（ｊは（ｍ＋１）以上（ｍ×ｎ）以下の整数）のメモリセル１１００が接続されている。なお、ソース線ＳＬの一に接続された複数のメモリセル１１００が有する第１のトランジスタのソース領域は共通している。なお、ソース線ＳＬは、複数のビット線ＢＬに対して一本の割合で配置されている（すなわち、（ｎ／ｋ）が整数である）のが好ましく、この場合、各ソース線ＳＬに接続されるメモリセル１１００の数が等しいとすれば、ソース線ＳＬの一には、（ｍ×ｎ／ｋ）個のメモリセル１１００が接続される。具体的には、例えば、図１３に示すような平面レイアウトを採用することができる。なお、ソース線ＳＬは、図１３において、領域１８０に対応する領域に設けられ、コンタクト領域１８２において金属化合物領域１２４と電気的に接続されている。
【０２３３】
図１２や図１３に示すメモリセルアレイのように、メモリセル１１００の一と他のメモリセルとを接続するソース線ＳＬの一を、少なくとも異なるビット線ＢＬに接続されたメモリセルを含む複数のメモリセル１１００と接続する構成として、ソース線ＳＬの本数をビット線ＢＬの本数より少なくすることで、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。
【０２３４】
ビット線ＢＬは、第１の駆動回路１１１１と電気的に接続されており、ソース線ＳＬは、第２の駆動回路１１１２と電気的に接続されており、信号線Ｓは、第３の駆動回路１１１３と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続されている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
【０２３５】
次に、書き込み動作および読み出し動作について説明する。図１４は、図１２に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。
【０２３６】
なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。
【０２３７】
第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書き込みを行う場合と、第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル（１，１）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを”０”とする場合について説明する。
【０２３８】
はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
【０２３９】
また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）には電位０Ｖを与える。
【０２４０】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
【０２４１】
なお、書き込み動作の間、第１行目のワード線ＷＬ（１）及び第２行目のワード線ＷＬ（２）は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ（１）の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗が変化する、ワード線ＷＬに接続される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【０２４２】
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図１５に示す読み出し回路が電気的に接続されているとする。
【０２４３】
まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ＷＬ（１）を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
【０２４４】
その結果、ビット線ＢＬ（１）−ソース線ＳＬ間は、メモリセル（１，１）の第１のトランジスタがオン状態であるため低抵抗となり、ビット線ＢＬ（２）−ソース線ＳＬ（１）間は、メモリセル（１，２）の第１のトランジスタがオフ状態であるため、高抵抗となる。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビット線の抵抗の違いから、データを読み出すことができる。
【０２４５】
なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬを与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲート部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第２のトランジスタを全てオフ状態とすることができる。一方、２行目のフローティングゲート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となることを防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位ＶＬ）とする。つまり、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ低電位（電位ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
【０２４６】
読み出し回路として、図１５に示す回路を用いる場合の出力電位について説明する。図１５に示す読出し回路では、ビット線ＢＬは、リードイネーブル信号（ＲＥ信号）によって制御されるスイッチを介して、クロックドインバータ、および、電位Ｖ１を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線ＳＬには定電位（例えば０Ｖ）を与えておく。ビット線ＢＬ（１）−ソース線ＳＬ間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。ビット線ＢＬ（２）−ソース線ＳＬ間は高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）はＬｏｗとなる。
【０２４７】
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとすることができる。
【０２４８】
次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは上述の書き込み動作と同じとする。図１６は、当該書き込み動作および読出し動作のタイミングチャートの一例である。
【０２４９】
図１４に示すタイミングチャートを用いた書き込み（１行目の書き込み）では、書き込み時のワード線ＷＬ（２）の電位を電位０Ｖとしているため、例えばメモリセル（２，１）またはメモリセル（２，２）に書き込まれているデータがデータ”１”である場合には、ビット線ＢＬ（１）とビット線ＢＬ（２）間に定常電流が流れることになる。第１行目の書き込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、ビット線ＢＬ（１）とビット線ＢＬ（２）が、ソース線を介して低抵抗で接続されるためである。図１６に示す書き込み動作は、このような定常電流の発生を防止する方法である。
【０２５０】
まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
【０２５１】
また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）には電位０Ｖを与える。
【０２５２】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。
【０２５３】
なお、書き込み動作の間、第１行目のワード線ＷＬ（１）の電位は電位０Ｖに、第２行目のワード線ＷＬ（２）の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ（２）を電位ＶＬとすることで、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソース線には電位０Ｖを与えても構わない。
【０２５４】
また、書き込み終了時には、第１列目のビット線ＢＬ（１）の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【０２５５】
当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方、書き込みを行う行のメモリセルにデータ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態となるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ（１））との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビット線ＢＬ（１）の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防止できる。
【０２５６】
以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。
【０２５７】
なお、読み出し動作については、上述の読み出し動作と同様である。
【０２５８】
図１２に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２５９】
また、図１２に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図１２に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態の切り換えによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【０２６０】
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２６１】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０２６２】
さらに、図１２に示す半導体装置では、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
【０２６３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２６４】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２６５】
図１７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２６６】
図１７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２６７】
図１７（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２６８】
図１７（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１７（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２６９】
図１７（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２７０】
図１７（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２７１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０２７２】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【０２７３】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１８に示す。図１８において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【０２７４】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
【０２７５】
はじめに、電流測定方法に用いた特性評価用素子について、図１９を参照して説明する。
【０２７６】
図１９に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【０２７７】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。
【０２７８】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
【０２７９】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【０２８０】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
【０２８１】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
【０２８２】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
【０２８３】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２０に示す。
【０２８４】
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期化期間が終了する。
【０２８５】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
【０２８６】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０２８７】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０２８８】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
【０２８９】
【数１】
【０２９０】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
【０２９１】
【数２】
【０２９２】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０２９３】
【数３】
【０２９４】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
【０２９５】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
【０２９６】
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【０２９７】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【０２９８】
図２１に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図２１より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０２９９】
図２２には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２２は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２２から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０３００】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２３に示す。図２３は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２３から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【０３０１】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【実施例２】
【０３０２】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図２４を参照して説明する。
【０３０３】
調査に用いた半導体装置は、図１１（Ａ）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
【０３０４】
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の書き込みは、図１１（Ａ）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、フローティングゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
【０３０５】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フローティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローティングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。ここで、Ｌｏｗ状態では−２Ｖ以上５Ｖ以下の範囲で電位Ｖｃｇの掃引を行い、Ｈｉｇｈ状態では−７Ｖ以上０Ｖ以下の範囲で電位Ｖｃｇの掃引を行った。また、いずれの場合も、ソース電位を基準としたドレイン電位との電位差Ｖｄｓ＝１Ｖとした。
【０３０６】
図２４に、初期状態のメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図２４において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。また、実線は１回目の書き込みにおける特性曲線を示し、破線は１×１０９回目の書き込みにおける特性曲線を示す。また、実線と破線双方において、左側の曲線はＨｉｇｈ状態における特性曲線を示し、右側の曲線はＬｏｗ状態における特性曲線を示す。図２４から、１×１０９回の書き込み前後においてメモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変化しないことを示すものである。
【０３０７】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１×１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０３０８】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１３０ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８０ 領域
１８２ コンタクト領域
５００ ベース基板
５０２ 窒素含有層
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
５２０ 半導体層
５２２ 絶縁層
５２２ａ ゲート絶縁層
５２４ 導電層
５２４ａ ゲート電極
５２６ チャネル形成領域
５２８ 不純物領域
５３０ 電極
５３２ 絶縁層
５３４ 絶縁層
５４２ａ ソース電極またはドレイン電極
５４２ｂ ソース電極またはドレイン電極
５４３ａ 絶縁層
５４３ｂ 絶縁層
５４４ 酸化物半導体層
５４６ ゲート絶縁層
５４８ａ ゲート電極
５４８ｂ 電極
５５０ 絶縁層
５５２ 絶縁層
５５４ 電極
５５６ 配線
５６０ トランジスタ
５６２ トランジスタ
５６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１１００ メモリセル
１１１１ 第１の駆動回路
１１１２ 第２の駆動回路
１１１３ 第３の駆動回路
１１１４ 第４の駆動回路
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。
【００１２】
開示する発明の一態様は、例えば、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とする。これにより、第１のトランジスタにおけるソース電極またはドレイン電極と、第２のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【００１３】
開示する発明の別の一態様は、例えば、メモリセルの一と他のメモリセルとを接続する配線（ソース線とも呼ぶ）の一を、複数のメモリセル（少なくとも異なるビット線に接続されたメモリセルを含む）がそれぞれ有する第１のトランジスタにおけるソース電極またはドレイン電極、の全てに電気的に接続された構成として、ソース線の数をビット線の数より少なくする。これにより、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。
【００１４】
より具体的には、例えば次のような構成を採用することができる。
【００１５】
本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、第１のチャネル形成領域と第２のチャネル形成領域は、異なる半導体材料を含んで構成され、第１のトランジスタと第２のトランジスタとは、少なくとも一部が重畳して設けられ、メモリセルの一と他のメモリセルとを接続する配線と、第１のソース電極または第１のドレイン電極の一方と、が第２のソース電極及び第２のドレイン電極の一方を介して電気的に接続する。
【００１６】
また、上記の半導体装置において、第１のソース電極及び第１のドレイン電極の一方と、第２のソース電極及び第２のドレイン電極の一方と、が接する領域は、第２のソース電極及び第２のドレイン電極の一方と、メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっているのが好ましい。
【００１７】
または、上記の半導体装置において、第２のソース電極及び第２のドレイン電極の一方と、第１のソース電極または第１のドレイン電極の一方とは、同一物であるのが好ましい。その場合、第２のソース電極及び第２のドレイン電極の一方と、第１のソース電極及び第１のドレイン電極の一方と、が接する領域は、第２のソース電極及び第２のドレイン電極の一方と、メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっているのがより好ましい。
【００１８】
また、本発明の別の一態様の半導体装置は、ｍ本（ｍは２以上の整数）の信号線と、ｍ本のワード線と、ｎ本（ｎは２以上の整数）のビット線と、ｋ本（ｋはｎ未満の自然数）のソース線と、マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、ビット線と電気的に接続された第１の駆動回路と、ソース線と電気的に接続された第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域と第２のチャネル形成領域は、異なる半導体材料を含んで構成され、第２のソース電極と第２のドレイン電極の一方と、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、ソース線の一と、第１のソース電極とは、電気的に接続され、ビット線の一と、第２のソース電極と第２のドレイン電極の他方と、第１のドレイン電極と、は電気的に接続され、ワード線の一と、容量素子の電極の他方と、は電気的に接続され、信号線の一と、第２のゲート電極と、は電気的に接続され、ソース線の一は、メモリセルの一を含むｊ個（ｊは（ｍ＋１）以上（ｍ×ｎ）以下の整数）のメモリセルがそれぞれ有する第１のソース電極の全てに電気的に接続されている。
【００１９】
また、本発明の別の一態様の半導体装置は、ｍ本（ｍは２以上の整数）の信号線と、ｍ本のワード線と、ｎ本（ｎは２以上の整数）のビット線と、ｋ本（ｋはｎ未満の自然数）のソース線と、マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、ビット線と電気的に接続された第１の駆動回路と、ソース線と電気的に接続された第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域と第２のチャネル形成領域は、異なる半導体材料を含んで構成され、第２のソース電極と第２のドレイン電極の一方と、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、ソース線の一と、第１のソース電極とは、電気的に接続され、ビット線の一と、第２のソース電極と第２のドレイン電極の他方と、第１のドレイン電極と、は電気的に接続され、ワード線の一と、容量素子の電極の他方と、は電気的に接続され、信号線の一と、第２のゲート電極と、は電気的に接続され、ソース線の一は、メモリセルの一を含む（ｍ×ｎ／ｋ）個のメモリセルがそれぞれ有する第１のソース電極の全てに電気的に接続されている。
【００２０】
また、上記の半導体装置において、第１のトランジスタは、第１のチャネル形成領域を挟むように設けられた不純物領域を有するのが好ましい。
【００２１】
また、上記の半導体装置において、第２のトランジスタの第２のチャネル形成領域は、酸化物半導体を含んで構成されるのが好ましい。
【００２２】
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２３】
なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。
【００２４】
また、本明細書において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２６】
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２７】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２８】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２９】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００３０】
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００３１】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００３２】
さらに、開示する発明の一態様では、配線を共通化することにより、配線数を削減し、集積度を向上させた半導体装置を提供することが可能である。
【図面の簡単な説明】
【００３３】
【図１】半導体装置の断面図および平面図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の断面図および平面図。
【図７】半導体装置の作製に用いる半導体基板の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の断面図および平面図。
【図１０】半導体装置の作製工程に係る断面図。
【図１１】半導体装置の回路図。
【図１２】半導体装置の回路図。
【図１３】半導体装置の平面図。
【図１４】タイミングチャート図。
【図１５】半導体装置の回路図。
【図１６】タイミングチャート図。
【図１７】半導体装置を用いた電子機器を説明するための図。
【図１８】酸化物半導体を用いたトランジスタの特性を示す図。
【図１９】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図２０】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
【図２１】酸化物半導体を用いたトランジスタの特性を示す図。
【図２２】酸化物半導体を用いたトランジスタの特性を示す図。
【図２３】酸化物半導体を用いたトランジスタの特性を示す図。
【図２４】メモリウィンドウ幅の調査結果を示す図。
【発明を実施するための形態】
【００３４】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３５】
なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
【００３６】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３７】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１乃至図５を参照して説明する。
【００３８】
〈半導体装置の断面構成および平面構成〉
図１は、半導体装置の構成の一例である。図１（Ａ）には、半導体装置の断面を、図１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１（Ａ）および図１（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、または、ガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００３９】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００４０】
図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。
【００４１】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０上に絶縁層１２８および絶縁層１３０が設けられている。なお、高集積化を実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
【００４２】
図１におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域に設けられた絶縁層１４３ａと、ソース電極またはドレイン電極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域に設けられた絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けることが望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能である。
【００４３】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、酸化物半導体層１４４中の水素濃度が十分に低減されて酸化物半導体層１４４が高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００４４】
なお、図１のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【００４５】
図１における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂで構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
【００４６】
なお、図１の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
【００４７】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００４８】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【００４９】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電極１５４と接続する配線１５６が形成される。なお、図１では、電極１２６および電極１５４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、および配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
【００５０】
なお、図１において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、メモリセルの一と他のメモリセルとを接続する配線１５６と、が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。
【００５１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図２および図３を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図４および図５を参照して説明する。
【００５２】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００５３】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【００５４】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンやヒ素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、ホウ素、アルミニウム、ガリウムなどを用いることができる。
【００５５】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図２（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００５６】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【００５７】
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【００５８】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００５９】
絶縁層は、後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００６０】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００６１】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図２（Ｃ）参照）。
【００６２】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図２（Ｄ）参照）。なお、ここでは、ｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、添加する不純物の濃度を高くすることが望ましい。
【００６３】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【００６４】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００６５】
次に、熱処理を施して、上記金属層１２２と半導体領域１０４を構成する半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００６６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【００６７】
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図３（Ｂ）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該導電材料を含む層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【００６８】
なお、電極１２６は、絶縁層１２８および絶縁層１３０を形成した後に、絶縁層１２８および絶縁層１３０に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【００６９】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタン膜や窒化チタン膜などによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【００７０】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を形成する（図３（Ｃ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、２層以上の積層構造としても良い。
【００７１】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図３（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【００７２】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図３（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である（エッチング処理などはＣＭＰ処理と組み合わせても良い）。なお、トランジスタ１６２の特性を向上させるために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。
【００７３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【００７４】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａを形成し、ソース電極またはドレイン電極１４２ｂは電極１２６と電気的に接するように形成する（図４（Ａ）参照）。
【００７５】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００７６】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００７７】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００７８】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【００７９】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００８０】
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【００８１】
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図４（Ｂ）参照）。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。
【００８２】
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低減することが可能である。
【００８３】
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。
【００８４】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図４（Ｃ）参照）。
【００８５】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００８６】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００８７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は、結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００８８】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
【００８９】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
【００９０】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【００９１】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物の濃度が１ｐｐｍ以下（望ましくは１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００９２】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【００９３】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も小さくなるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００９４】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などによる雰囲気を適用してもよい。
【００９５】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００９６】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れないようにし、水や水素の混入が生じないようにする。
【００９７】
熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００９８】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００９９】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１００】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１０１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１０２】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１０３】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図４（Ｄ）参照）。
【０１０４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１０５】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１０６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１０７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１０８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１０９】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０１１０】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５０および絶縁層１５２を形成する（図５（Ａ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１１１】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１１２】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、２層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１１３】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０１１４】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成する（図５（Ｂ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１１５】
ここで、上記の開口は、電極１２６と重畳する領域に形成することが望ましい。このような領域に開口を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１１６】
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図５（Ｃ）参照）。
【０１１７】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１１８】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタン膜や窒化チタン膜などによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１１９】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１２０】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａなどと同様である。
【０１２１】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図５（Ｃ）参照）。
【０１２２】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０１２３】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１２４】
また、電極１２６と電極１５４とを重畳するように形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制し、より一層の高集積化が実現される。また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。
【０１２５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２６】
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図６乃至図８を参照して説明する。
【０１２７】
〈半導体装置の断面構成および平面構成〉
図６は、本実施の形態にかかる半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図６（Ａ）および図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１２８】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な材料をトランジスタ５６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２９】
図６におけるトランジスタ５６０は、ベース基板５００上の半導体層中に設けられたチャネル形成領域５２６と、チャネル形成領域５２６を挟むように設けられた不純物領域５２８と、チャネル形成領域５２６上に設けられたゲート絶縁層５２２ａと、ゲート絶縁層５２２ａ上に設けられたゲート電極５２４ａと、を有する。つまり、図６におけるトランジスタ５６０と、図１におけるトランジスタ１６０との相違の一は、トランジスタのチャネル形成領域がベース基板５００上の半導体層中に形成されるか否かにある。半導体基板を用いるか、ＳＯＩ基板を用いるか、の相違ということもできる。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。
【０１３０】
トランジスタの不純物領域５２８の一部には、電極５３０が接続されている。ここで、電極５３０は、トランジスタ５６０のソース電極やドレイン電極として機能する。また、トランジスタ５６０を覆うように絶縁層５３２および絶縁層５３４が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ５６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方、トランジスタ５６０の特性を重視する場合には、ゲート電極５２４ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域５２８を設けても良い。
【０１３１】
図６におけるトランジスタ５６２は、図１におけるトランジスタ１６２と同様である。すなわち、図６におけるトランジスタ５６２は、絶縁層５３４上に設けられたソース電極またはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと、ソース電極またはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと電気的に接続されている酸化物半導体層５４４と、ソース電極またはドレイン電極５４２ａ、ソース電極またはドレイン電極５４２ｂ、酸化物半導体層５４４を覆うゲート絶縁層５４６と、ゲート絶縁層５４６上に酸化物半導体層５４４と重畳するように設けられたゲート電極５４８ａと、ソース電極またはドレイン電極５４２ａと酸化物半導体層５４４との間の、ゲート電極５４８ａと重畳する領域に設けられた絶縁層５４３ａと、ソース電極またはドレイン電極５４２ｂと酸化物半導体層５４４との間の、ゲート電極５４８ａと重畳する領域に設けられた絶縁層５４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層５４３ａおよび絶縁層５４３ｂを設けることが望ましいが、絶縁層５４３ａおよび絶縁層５４３ｂを設けない構成とすることも可能である。その他の詳細については、先の実施の形態を参酌できる。
【０１３２】
また、図６における容量素子５６４は、図１における容量素子１６４と同様である。すなわち、図６における容量素子５６４は、ソース電極またはドレイン電極５４２ａ、酸化物半導体層５４４、ゲート絶縁層５４６、および電極５４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極５４２ａは、容量素子５６４の一方の電極として機能し、電極５４８ｂは、容量素子５６４の他方の電極として機能することになる。その他の詳細については、先の実施の形態を参酌できる。
【０１３３】
トランジスタ５６２および容量素子５６４の上に絶縁層５５０が設けられ、絶縁層５５０上には絶縁層５５２が設けられ、ゲート絶縁層５４６、絶縁層５５０、絶縁層５５２などに形成された開口に電極５５４が設けられ、絶縁層５５２上には電極５５４と接続する配線５５６が設けられている点についても、図１と同様である。
【０１３４】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図７を参照して説明する。
【０１３５】
まず、ベース基板５００を準備する（図７（Ａ）参照）。ベース基板５００としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１３６】
また、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板５００として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１３７】
本実施の形態では、ベース基板５００としてガラス基板を用いる場合について説明する。ベース基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
【０１３８】
上記ベース基板５００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板５００表面の平坦性向上や、ベース基板５００表面に残存する研磨粒子の除去などが実現される。
【０１３９】
次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む層）を形成する（図７（Ｂ）参照）。窒素含有層５０２は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
【０１４０】
本実施の形態において形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせるための層（接合層）となる。また、窒素含有層５０２は、ベース基板に含まれるナトリウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
【０１４１】
上述のように、本実施の形態では窒素含有層５０２を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層５０２を形成することが好ましい。具体的には、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均粗さが０．４５ｎｍ以下となるように窒素含有層５０２を形成する。なお、上述の平均面粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域において測定した値を用いることができる。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。
【０１４２】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図７（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１４３】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（約１２５ｍｍ）、直径６インチ（約１５０ｍｍ）、直径８インチ（約２００ｍｍ）、直径１２インチ（約３００ｍｍ）、直径１６インチ（約４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１４４】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図７（Ｄ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１４５】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０１４６】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１４７】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。また、ベース基板５００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して、単結晶半導体基板５１０の汚染を防止できる。
【０１４８】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１４９】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図７（Ｅ）参照）。
【０１５０】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１５１】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１５２】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１５３】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れをおさえることが可能である。
【０１５４】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０１５５】
次に、ベース基板５００と、単結晶半導体基板５１０とを対向させ、窒素含有層５０２の表面と酸化膜５１２とを密着させる。これにより、ベース基板５００と、単結晶半導体基板５１０とが貼り合わされる（図７（Ｆ）参照）。
【０１５６】
貼り合わせの際には、ベース基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０１５７】
なお、単結晶半導体基板５１０とベース基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０とベース基板５００との界面での接合強度を向上させることができる。
【０１５８】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０１５９】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、窒素含有層５０２と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０１６０】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、ベース基板５００上に、窒素含有層５０２および酸化膜５１２を介して単結晶半導体層５１６を形成する（図７（Ｇ）参照）。
【０１６１】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理御温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
【０１６２】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０１６３】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ、欠陥を低減させた単結晶半導体層５１８を形成する（図７（Ｈ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０１６４】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０１６５】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図７（Ｈ）参照）。
【０１６６】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法、特に、トランジスタ５６０の作製方法について、図８を参照して説明する。なお、図８は、図７に示す方法で作成したＳＯＩ基板の一部を用いた半導体装置の作成方法である。
【０１６７】
まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図８（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンやヒ素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、ホウ素、アルミニウム、ガリウムなどを用いることができる。
【０１６８】
次に、半導体層５２０を覆うように絶縁層５２２を形成し、絶縁層５２２上の少なくとも半導体層５２０と重畳する領域に導電層５２４を形成する（図８（Ｂ）参照）。
【０１６９】
絶縁層５２２は、後にゲート絶縁層となるものである。絶縁層５２２は、例えば、半導体層５２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０１７０】
導電層５２４は、後にゲート電極となるものである。導電層５２４は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１７１】
次に、絶縁層５２２および導電層５２４を選択的にエッチングして、半導体層５２０の上方に、ゲート絶縁層５２２ａおよびゲート電極５２４ａを形成する（図８（Ｃ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１７２】
次に、ゲート電極５２４ａをマスクとして、一導電型を付与する不純物元素を半導体層５２０に添加して、チャネル形成領域５２６および不純物領域５２８を形成する（図８（Ｄ）参照）。なお、ここでは、ｎ型トランジスタを形成するために、リン（Ｐ）やヒ素（Ａｓ）を添加するが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加される不純物の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。
【０１７３】
なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域およびドレイン領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法、レーザー光の照射等）により、半導体層中のシリコンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニッケルシリサイドを形成すれば良い。半導体層５２０が薄い場合には、半導体層５２０の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、ハフニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げることができる。
【０１７４】
次に、不純物領域５２８の一部と接する領域に、電極５３０を形成し、その後、形成された各構成を覆うように、絶縁層５３２、絶縁層５３４を形成する（図８（Ｅ）参照）。
【０１７５】
電極５３０は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１７６】
なお、電極５３０は、絶縁層５３２および絶縁層５３４を形成した後に、絶縁層５３２および絶縁層５３４に不純物領域５２８にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０１７７】
絶縁層５３２や絶縁層５３４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層５３２や絶縁層５３４に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層５３２や絶縁層５３４には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層５３２や絶縁層５３４は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層５３２と絶縁層５３４の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、２層以上の積層構造としても良い。
【０１７８】
以上により、ＳＯＩ基板を用いたトランジスタ５６０が形成される（図８（Ｅ）参照）。酸化物半導体以外の材料を用いたトランジスタ５６０は、高速動作が可能であるから、当該トランジスタを読み出しトランジスタとして用いることにより、読み出し動作を高速化することができる。また、トランジスタ５６０を用いて、他の論理回路（演算回路ともいう）などを構成することもできる。
【０１７９】
その後、絶縁層５３２や絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａおよび電極５３０の上面を露出させる（図示しない）。ゲート電極５２４ａおよび電極５３０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である（エッチング処理などはＣＭＰ処理と組み合わせても良い）。なお、後に形成されるトランジスタ５６２の特性を向上させるために、絶縁層５３２や絶縁層５３４の表面は可能な限り平坦にしておくことが望ましい。
【０１８０】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１８１】
その後、トランジスタ５６０と電気的に接続するトランジスタ５６２および容量素子５６４を形成する（図６（Ａ）参照）。トランジスタ５６２および容量素子５６４の作製方法は、トランジスタ１６２および容量素子１６４の場合と同様であるから、ここでは省略する。作製方法の詳細については、先の実施の形態を参酌できる。
【０１８２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８３】
（実施の形態３）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図９および図１０を参照して説明する。
【０１８４】
〈半導体装置の断面構成および平面構成〉
図９は、本実施の形態にかかる半導体装置の構成の一例である。図９（Ａ）には、半導体装置の断面を、図９（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図９（Ａ）および図９（Ｂ）に示される半導体装置は、図６で示した半導体装置と同様に、下部に第１の半導体材料を用いたトランジスタ５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１８５】
図９における半導体装置と、図６における半導体装置の相違の一は、トランジスタ５６０とトランジスタ５６２の接続方法である。図６における半導体装置は、不純物領域５２８の一部と接する領域に、電極５３０を形成し、該電極５３０を介して下部のトランジスタ５６０の不純物領域５２８と、上部のトランジスタ５６２のソース電極またはドレイン電極５４２ｂ、とが電気的に接続しているが、図９における半導体装置は、上部のトランジスタ５６２のソース電極またはドレイン電極５４２ｂを直接、下部のトランジスタ５６０の不純物領域５２８に接触させている。
【０１８６】
また、図９における半導体装置と、図６における半導体装置の相違の別の一は、トランジスタ５６２と上部の配線５５６との接続方法である。図６における半導体装置は、ソース電極またはドレイン電極５４２ｂと接する電極５５４を形成し、該電極５５４を介してトランジスタ５６２のソース電極またはドレイン電極５４２ｂと、配線５５６とが電気的に接続しているが、図９における半導体装置は、配線５５６を直接、トランジスタ５６２のソース電極またはドレイン電極５４２ｂに接触させている。図６におけるトランジスタ５６２のソース電極またはドレイン電極５４２ｂと、トランジスタ５６０のソース電極やドレイン電極として機能する電極５３０とが、同一物である構成と言い換えることもできる。
【０１８７】
なお、図９において、ソース電極またはドレイン電極５４２ｂと、トランジスタ５６０のソース領域及びドレイン領域の一方と、が接する領域は、ソース電極またはドレイン電極５４２ｂと、メモリセルの一と他のメモリセルとを接続する配線５５６と、が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。
【０１８８】
なお、図９におけるトランジスタ５６０は、図６におけるトランジスタ５６０と同様であり、図９におけるトランジスタ５６２は、図６におけるトランジスタ５６２と同様である。また、図９における容量素子５６４は、図６における容量素子５６４と同様である。詳細については、先の実施の形態を参酌できる。
【０１８９】
（半導体装置の作製方法）
図９に示す半導体装置の作製方法、特に上部のトランジスタ５６２のソース電極またはドレイン電極の作製方法について図１０を参照して説明する。なお、図１０は、図７に示す方法で作成したＳＯＩ基板の一部を用いた半導体装置の作成方法である。
【０１９０】
はじめに、図８（Ａ）乃至図８（Ｄ）で示した工程と同様に、ＳＯＩ基板上に、チャネル形成領域５２６および不純物領域５２８を有する半導体層、ゲート絶縁層５２２ａ及びゲート電極５２４ａを形成する。その後、形成された各構成を覆うように、絶縁層５３２、絶縁層５３４を成膜して、トランジスタ５６０を形成する。
【０１９１】
次いで、絶縁層５３２や絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａの上面を露出させる（図示しない）。ゲート電極５２４ａの上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である（エッチング処理などはＣＭＰ処理と組み合わせても良い）。なお、後に形成されるトランジスタ５６２の特性を向上させるために、絶縁層５３２や絶縁層５３４の表面は可能な限り平坦にしておくことが望ましい。
【０１９２】
次に、絶縁層５３２、絶縁層５３４に、トランジスタ５６０の不純物領域５２８にまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１９３】
その後、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を選択的に除去することにより、ソース電極またはドレイン電極５４２ａ、ソース電極またはドレイン電極５４２ｂを形成する（図１０（Ａ）参照）。開口を埋め込むように導電層を形成することで、不純物領域５２８とソース電極またはドレイン電極５４２ｂとが直接接することができる。
【０１９４】
次いで、実施の形態１で図４（Ｂ）乃至図５（Ａ）で示した工程と同様に、ソース電極またはドレイン電極５４２ａの上に絶縁層５４３ａを、ソース電極またはドレイン電極５４２ｂの上に絶縁層５４３ｂを、それぞれ形成した後、ソース電極またはドレイン電極５４２ａ及びソース電極またはドレイン電極５４２ｂ上に設けられた酸化物半導体層５４４と、酸化物半導体層５４４に接するゲート絶縁層５４６と、ゲート絶縁層５４６上に設けられたゲート電極５４８ａ及び電極５４８ｂと、ゲート電極５４８ａ及び電極５４８ｂ上に設けられた絶縁層５５０と、をそれぞれ形成する（図１０（Ｂ）参照）。
【０１９５】
その後、絶縁層５５０上に絶縁層５５２を形成する。絶縁層５５２は、実施の形態１の絶縁層１５２と同様の材料及び成膜方法を用いて形成することができる。絶縁層５５２を成膜後、該絶縁層５５２、絶縁層５５０及びゲート絶縁層５４６に、ソース電極またはドレイン電極５４２ｂまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１９６】
その後、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理はＣＭＰといった方法を用いて、上記導電層の一部を選択的に除去することにより、配線５５６を形成する。
【０１９７】
以上の工程によって、本実施の形態で示す半導体装置を形成することができる。本実施の形態で示す半導体装置は、下部のトランジスタ５６０と上部のトランジスタ５６２との接続、及び、上部のトランジスタ５６２と配線５５６との接続を、それぞれ電極を形成することなく上部のトランジスタ５６２のソース電極またはドレイン電極５４２ｂを用いて直接的に行っているため、電極の形成工程を省略することが可能である。したがって、本実施の形態で示す半導体装置は、低コストで作製することが可能である。
【０１９８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９９】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図１１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２００】
図１１（Ａ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０（またはトランジスタ５６０）のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０（またはトランジスタ５６０）のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２（またはトランジスタ５６２）のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０（またはトランジスタ５６０）のゲート電極と、トランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極の一方は、容量素子１６４（または容量素子５６４）の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４（または容量素子５６４）の電極の他方は電気的に接続されている。
【０２０１】
ここで、トランジスタ１６２（またはトランジスタ５６２）には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２（またはトランジスタ５６２）をオフ状態とすることで、トランジスタ１６０（またはトランジスタ５６０）のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４（または容量素子５６４）を有することにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０２０２】
なお、トランジスタ１６０（またはトランジスタ５６０）については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０２０３】
また、図１１（Ｂ）に示すように、容量素子１６４（または容量素子５６４）を設けない構成とすることも可能である。
【０２０４】
図１１（Ａ）に示す半導体装置では、トランジスタ１６０（またはトランジスタ５６０）のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０５】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオン状態となる電位にして、トランジスタ１６２（またはトランジスタ５６２）をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０（またはトランジスタ５６０）のゲート電極、および容量素子１６４（または容量素子５６４）に与えられる。すなわち、トランジスタ１６０（またはトランジスタ５６０）のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオフ状態となる電位にして、トランジスタ１６２（またはトランジスタ５６２）をオフ状態とすることにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に与えられた電荷が保持される（保持）。
【０２０６】
トランジスタ１６２（またはトランジスタ５６２）のオフ電流は極めて小さいから、トランジスタ１６０（またはトランジスタ５６０）のゲート電極の電荷は長時間にわたって保持される。
【０２０７】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０（またはトランジスタ５６０）をｎチャネル型とすると、トランジスタ１６０（またはトランジスタ５６０）のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０（またはトランジスタ５６０）のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０（またはトランジスタ５６０）を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０（またはトランジスタ５６０）は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０（またはトランジスタ５６０）は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２０８】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０（またはトランジスタ５６０）がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０（またはトランジスタ５６０）が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０（またはトランジスタ５６０）がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０（またはトランジスタ５６０）が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２０９】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオン状態となる電位にして、トランジスタ１６２（またはトランジスタ５６２）をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０（またはトランジスタ５６０）のゲート電極および容量素子１６４（または容量素子５６４）に与えられる。その後、第４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオフ状態となる電位にして、トランジスタ１６２（またはトランジスタ５６２）をオフ状態とすることにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０２１０】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０２１１】
なお、トランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極は、トランジスタ１６０（またはトランジスタ５６０）のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極とトランジスタ１６０（またはトランジスタ５６０）のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２（またはトランジスタ５６２）がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２（またはトランジスタ５６２）のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２（またはトランジスタ５６２）のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２（またはトランジスタ５６２）により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０２１２】
例えば、トランジスタ１６２（またはトランジスタ５６２）の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４（または容量素子５６４）の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０２１３】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０２１４】
図１１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１１（Ｃ）のように考えることが可能である。つまり、図１１（Ｃ）では、トランジスタ１６０（またはトランジスタ５６０）および容量素子１６４（または容量素子５６４）が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４（または容量素子５６４）の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４（または容量素子５６４）を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０（またはトランジスタ５６０）の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０（またはトランジスタ５６０）がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０２１５】
トランジスタ１６２（またはトランジスタ５６２）がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２（またはトランジスタ５６２）のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２（またはトランジスタ５６２）のオフ電流によって決定されることになる。
【０２１６】
逆に、当該条件を満たさない場合には、トランジスタ１６２（またはトランジスタ５６２）のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２（またはトランジスタ５６２）のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０２１７】
一方、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０２１８】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０（またはトランジスタ５６０）のゲート絶縁層や容量素子１６４（または容量素子５６４）の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０２１９】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０２２０】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０２２１】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０２２２】
容量素子１６４（または容量素子５６４）を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０（またはトランジスタ５６０）を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４（または容量素子５６４）を構成する絶縁層の面積Ｓ１と、トランジスタ１６０（またはトランジスタ５６０）においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４（または容量素子５６４）を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４（または容量素子５６４）を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０２２３】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【０２２４】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、Ｆ２が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。
【０２２５】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０２２６】
以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体装置を提供することが可能である。
【０２２７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２８】
（実施の形態５）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。
【０２２９】
図１２に（ｍ×ｎ）ビットの記憶容量を有する半導体装置の回路図の一例を示す。
【０２３０】
本発明の一態様に係る半導体装置は、ｍ本（ｍは２以上の整数）の信号線Ｓと、ｍ本のワード線ＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｋ本（ｋはｎ未満の自然数）のソース線ＳＬと、メモリセル１１００が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４といった周辺回路によって構成されている。ここで、メモリセル１１００としては、先の実施の形態において説明した構成（図１１（Ａ）に示される構成）が適用される。
【０２３１】
各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞれ有している。各メモリセル１１００において、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極（ソース領域）とは、電気的に接続されている。さらに、ビット線ＢＬと、第２のトランジスタのソース電極またはドレイン電極の他方と、第１のトランジスタのドレイン電極とは電気的に接続され、ワード線ＷＬと、容量素子の電極の他方と、は電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線ＳＬが、図１１（Ａ）に示される構成における第１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ Ｌｉｎｅ）及び第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ Ｌｉｎｅ）に相当する。
【０２３２】
また、図１２に示すメモリセルアレイにおいて、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び信号線Ｓはマトリクスを構成する。ビット線ＢＬの一には、同じ列に配置されたｍ個のメモリセル１１００が接続されている。また、ワード線ＷＬの一、及び、信号線Ｓの一には、それぞれ同じ行に配置されたｎ個のメモリセル１１００が接続されている。また、ソース線ＳＬの本数は、ビット線ＢＬの本数よりも少ないため、ソース線ＳＬの一は、少なくとも異なるビット線ＢＬに接続されたメモリセル１１００を含む複数のメモリセルと接続する必要がある。すなわち、ソース線ＳＬの一には、ｊ個（ｊは（ｍ＋１）以上（ｍ×ｎ）以下の整数）のメモリセル１１００が接続されている。なお、ソース線ＳＬの一に接続された複数のメモリセル１１００が有する第１のトランジスタのソース領域は共通している。なお、ソース線ＳＬは、複数のビット線ＢＬに対して一本の割合で配置されている（すなわち、（ｎ／ｋ）が整数である）のが好ましく、この場合、各ソース線ＳＬに接続されるメモリセル１１００の数が等しいとすれば、ソース線ＳＬの一には、（ｍ×ｎ／ｋ）個のメモリセル１１００が接続される。具体的には、例えば、図１３に示すような平面レイアウトを採用することができる。なお、ソース線ＳＬは、図１３において、領域１８０に対応する領域に設けられ、コンタクト領域１８２において金属化合物領域１２４と電気的に接続されている。
【０２３３】
図１２や図１３に示すメモリセルアレイのように、メモリセル１１００の一と他のメモリセルとを接続するソース線ＳＬの一を、少なくとも異なるビット線ＢＬに接続されたメモリセルを含む複数のメモリセル１１００と接続する構成として、ソース線ＳＬの本数をビット線ＢＬの本数より少なくすることで、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。
【０２３４】
ビット線ＢＬは、第１の駆動回路１１１１と電気的に接続されており、ソース線ＳＬは、第２の駆動回路１１１２と電気的に接続されており、信号線Ｓは、第３の駆動回路１１１３と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続されている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
【０２３５】
次に、書き込み動作および読み出し動作について説明する。図１４は、図１２に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。
【０２３６】
なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。
【０２３７】
第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書き込みを行う場合と、第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル（１，１）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを”０”とする場合について説明する。
【０２３８】
はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
【０２３９】
また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）には電位０Ｖを与える。
【０２４０】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
【０２４１】
なお、書き込み動作の間、第１行目のワード線ＷＬ（１）及び第２行目のワード線ＷＬ（２）は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ（１）の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗が変化する、ワード線ＷＬに接続される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【０２４２】
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図１５に示す読み出し回路が電気的に接続されているとする。
【０２４３】
まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ＷＬ（１）を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
【０２４４】
その結果、ビット線ＢＬ（１）−ソース線ＳＬ間は、メモリセル（１，１）の第１のトランジスタがオン状態であるため低抵抗となり、ビット線ＢＬ（２）−ソース線ＳＬ（１）間は、メモリセル（１，２）の第１のトランジスタがオフ状態であるため、高抵抗となる。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビット線の抵抗の違いから、データを読み出すことができる。
【０２４５】
なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬを与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲート部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第２のトランジスタを全てオフ状態とすることができる。一方、２行目のフローティングゲート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となることを防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位ＶＬ）とする。つまり、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ低電位（電位ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
【０２４６】
読み出し回路として、図１５に示す回路を用いる場合の出力電位について説明する。図１５に示す読出し回路では、ビット線ＢＬは、リードイネーブル信号（ＲＥ信号）によって制御されるスイッチを介して、クロックドインバータ、および、電位Ｖ１を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線ＳＬには定電位（例えば０Ｖ）を与えておく。ビット線ＢＬ（１）−ソース線ＳＬ間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。ビット線ＢＬ（２）−ソース線ＳＬ間は高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）はＬｏｗとなる。
【０２４７】
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとすることができる。
【０２４８】
次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは上述の書き込み動作と同じとする。図１６は、当該書き込み動作および読出し動作のタイミングチャートの一例である。
【０２４９】
図１４に示すタイミングチャートを用いた書き込み（１行目の書き込み）では、書き込み時のワード線ＷＬ（２）の電位を電位０Ｖとしているため、例えばメモリセル（２，１）またはメモリセル（２，２）に書き込まれているデータがデータ”１”である場合には、ビット線ＢＬ（１）とビット線ＢＬ（２）間に定常電流が流れることになる。第１行目の書き込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、ビット線ＢＬ（１）とビット線ＢＬ（２）が、ソース線を介して低抵抗で接続されるためである。図１６に示す書き込み動作は、このような定常電流の発生を防止する方法である。
【０２５０】
まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
【０２５１】
また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）には電位０Ｖを与える。
【０２５２】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。
【０２５３】
なお、書き込み動作の間、第１行目のワード線ＷＬ（１）の電位は電位０Ｖに、第２行目のワード線ＷＬ（２）の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ（２）を電位ＶＬとすることで、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソース線には電位０Ｖを与えても構わない。
【０２５４】
また、書き込み終了時には、第１列目のビット線ＢＬ（１）の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【０２５５】
当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方、書き込みを行う行のメモリセルにデータ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態となるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ（１））との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビット線ＢＬ（１）の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防止できる。
【０２５６】
以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。
【０２５７】
なお、読み出し動作については、上述の読み出し動作と同様である。
【０２５８】
図１２に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２５９】
また、図１２に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図１２に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態の切り換えによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【０２６０】
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２６１】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０２６２】
さらに、図１２に示す半導体装置では、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
【０２６３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２６４】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２６５】
図１７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２６６】
図１７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２６７】
図１７（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２６８】
図１７（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１７（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２６９】
図１７（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２７０】
図１７（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２７１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０２７２】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【０２７３】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１８に示す。図１８において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【０２７４】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
【０２７５】
はじめに、電流測定方法に用いた特性評価用素子について、図１９を参照して説明する。
【０２７６】
図１９に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【０２７７】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。
【０２７８】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
【０２７９】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【０２８０】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
【０２８１】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
【０２８２】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
【０２８３】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２０に示す。
【０２８４】
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期化期間が終了する。
【０２８５】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
【０２８６】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０２８７】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０２８８】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
【０２８９】
【数１】
【０２９０】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
【０２９１】
【数２】
【０２９２】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０２９３】
【数３】
【０２９４】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
【０２９５】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
【０２９６】
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【０２９７】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【０２９８】
図２１に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図２１より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０２９９】
図２２には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２２は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２２から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０３００】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２３に示す。図２３は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２３から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【０３０１】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【実施例２】
【０３０２】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図２４を参照して説明する。
【０３０３】
調査に用いた半導体装置は、図１１（Ａ）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
【０３０４】
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の書き込みは、図１１（Ａ）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、フローティングゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
【０３０５】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フローティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローティングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。ここで、Ｌｏｗ状態では−２Ｖ以上５Ｖ以下の範囲で電位Ｖｃｇの掃引を行い、Ｈｉｇｈ状態では−７Ｖ以上０Ｖ以下の範囲で電位Ｖｃｇの掃引を行った。また、いずれの場合も、ソース電位を基準としたドレイン電位との電位差Ｖｄｓ＝１Ｖとした。
【０３０６】
図２４に、初期状態のメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図２４において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。また、実線は１回目の書き込みにおける特性曲線を示し、破線は１×１０９回目の書き込みにおける特性曲線を示す。また、実線と破線双方において、左側の曲線はＨｉｇｈ状態における特性曲線を示し、右側の曲線はＬｏｗ状態における特性曲線を示す。図２４から、１×１０９回の書き込み前後においてメモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変化しないことを示すものである。
【０３０７】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１×１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０３０８】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１３０ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８０ 領域
１８２ コンタクト領域
５００ ベース基板
５０２ 窒素含有層
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
５２０ 半導体層
５２２ 絶縁層
５２２ａ ゲート絶縁層
５２４ 導電層
５２４ａ ゲート電極
５２６ チャネル形成領域
５２８ 不純物領域
５３０ 電極
５３２ 絶縁層
５３４ 絶縁層
５４２ａ ソース電極またはドレイン電極
５４２ｂ ソース電極またはドレイン電極
５４３ａ 絶縁層
５４３ｂ 絶縁層
５４４ 酸化物半導体層
５４６ ゲート絶縁層
５４８ａ ゲート電極
５４８ｂ 電極
５５０ 絶縁層
５５２ 絶縁層
５５４ 電極
５５６ 配線
５６０ トランジスタ
５６２ トランジスタ
５６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１１００ メモリセル
１１１１ 第１の駆動回路
１１１２ 第２の駆動回路
１１１３ 第３の駆動回路
１１１４ 第４の駆動回路
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルを有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
第２のチャネル形成領域と、
前記第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、
前記第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、
前記第２のチャネル形成領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は、異なる半導体材料を含んで構成され、
前記第１のトランジスタと前記第２のトランジスタとは、少なくとも一部が重畳して設けられ、
前記メモリセルの一と他のメモリセルとを接続する配線と、前記第１のソース電極または前記第１のドレイン電極の一方と、が前記第２のソース電極及び前記第２のドレイン電極の一方を介して電気的に接続する半導体装置。
【請求項２】
前記第１のソース電極及び前記第１のドレイン電極の一方と、前記第２のソース電極及び前記第２のドレイン電極の一方と、が接する領域は、前記第２のソース電極及び前記第２のドレイン電極の一方と、前記メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっている請求項１に記載の半導体装置。
【請求項３】
前記第２のソース電極及び前記第２のドレイン電極の一方と、前記第１のソース電極または前記第１のドレイン電極の一方とは、同一物である請求項１に記載の半導体装置。
【請求項４】
前記第２のソース電極及び前記第２のドレイン電極の一方と、前記第１のソース電極及び第１のドレイン電極の一方と、が接する領域は、前記第２のソース電極及び前記第２のドレイン電極の一方と、前記メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっている請求項３に記載の半導体装置。
【請求項５】
ｍ本（ｍは２以上の整数）の信号線と、
ｍ本のワード線と、
ｎ本（ｎは２以上の整数）のビット線と、
ｋ本（ｋはｎ未満の自然数）のソース線と、
マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、
前記ビット線と電気的に接続された第１の駆動回路と、
前記ソース線と電気的に接続された第２の駆動回路と、
前記信号線と電気的に接続された第３の駆動回路と、
前記ワード線と電気的に接続された第４の駆動回路と、を有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
容量素子と、を有し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は、異なる半導体材料を含んで構成され、
前記第２のソース電極と前記第２のドレイン電極の一方と、前記容量素子の電極の一方と、前記第１のゲート電極と、は電気的に接続され、
前記ソース線の一と、前記第１のソース電極とは、電気的に接続され、
前記ビット線の一と、前記第２のソース電極と前記第２のドレイン電極の他方と、前記第１のドレイン電極と、は電気的に接続され、
前記ワード線の一と、前記容量素子の電極の他方と、は電気的に接続され、
前記信号線の一と、前記第２のゲート電極と、は電気的に接続され、
前記ソース線の一は、前記メモリセルの一を含むｊ個（ｊは（ｍ＋１）以上（ｍ×ｎ）以下の整数）のメモリセルがそれぞれ有する第１のソース電極の全てに電気的に接続された半導体装置。
【請求項６】
ｍ本（ｍは２以上の整数）の信号線と、
ｍ本のワード線と、
ｎ本（ｎは２以上の整数）のビット線と、
ｋ本（ｋはｎ未満の自然数）のソース線と、
マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、
前記ビット線と電気的に接続された第１の駆動回路と、
前記ソース線と電気的に接続された第２の駆動回路と、
前記信号線と電気的に接続された第３の駆動回路と、
前記ワード線と電気的に接続された第４の駆動回路と、を有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
容量素子と、を有し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は、異なる半導体材料を含んで構成され、
前記第２のソース電極と前記第２のドレイン電極の一方と、前記容量素子の電極の一方と、前記第１のゲート電極と、は電気的に接続され、
前記ソース線の一と、前記第１のソース電極とは、電気的に接続され、
前記ビット線の一と、前記第２のソース電極と前記第２のドレイン電極の他方と、前記第１のドレイン電極と、は電気的に接続され、
前記ワード線の一と、前記容量素子の電極の他方と、は電気的に接続され、
前記信号線の一と、前記第２のゲート電極と、は電気的に接続され、
前記ソース線の一は、前記メモリセルの一を含む（ｍ×ｎ／ｋ）個のメモリセルがそれぞれ有する第１のソース電極の全てに電気的に接続された半導体装置。
【請求項７】
前記第１のトランジスタは、前記第１のチャネル形成領域を挟むように設けられた不純物領域を有する請求項１乃至請求項６のいずれか一に記載の半導体装置。
【請求項８】
前記第２のトランジスタの前記第２のチャネル形成領域は、酸化物半導体を含んで構成される請求項１乃至請求項７のいずれか一に記載の半導体装置。
【請求項１】
第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルを有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
第２のチャネル形成領域と、
前記第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、
前記第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、
前記第２のチャネル形成領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は、異なる半導体材料を含んで構成され、
前記第１のトランジスタと前記第２のトランジスタとは、少なくとも一部が重畳して設けられ、
前記メモリセルの一と他のメモリセルとを接続する配線と、前記第１のソース電極または前記第１のドレイン電極の一方と、が前記第２のソース電極及び前記第２のドレイン電極の一方を介して電気的に接続する半導体装置。
【請求項２】
前記第１のソース電極及び前記第１のドレイン電極の一方と、前記第２のソース電極及び前記第２のドレイン電極の一方と、が接する領域は、前記第２のソース電極及び前記第２のドレイン電極の一方と、前記メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっている請求項１に記載の半導体装置。
【請求項３】
前記第２のソース電極及び前記第２のドレイン電極の一方と、前記第１のソース電極または前記第１のドレイン電極の一方とは、同一物である請求項１に記載の半導体装置。
【請求項４】
前記第２のソース電極及び前記第２のドレイン電極の一方と、前記第１のソース電極及び第１のドレイン電極の一方と、が接する領域は、前記第２のソース電極及び前記第２のドレイン電極の一方と、前記メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっている請求項３に記載の半導体装置。
【請求項５】
ｍ本（ｍは２以上の整数）の信号線と、
ｍ本のワード線と、
ｎ本（ｎは２以上の整数）のビット線と、
ｋ本（ｋはｎ未満の自然数）のソース線と、
マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、
前記ビット線と電気的に接続された第１の駆動回路と、
前記ソース線と電気的に接続された第２の駆動回路と、
前記信号線と電気的に接続された第３の駆動回路と、
前記ワード線と電気的に接続された第４の駆動回路と、を有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
容量素子と、を有し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は、異なる半導体材料を含んで構成され、
前記第２のソース電極と前記第２のドレイン電極の一方と、前記容量素子の電極の一方と、前記第１のゲート電極と、は電気的に接続され、
前記ソース線の一と、前記第１のソース電極とは、電気的に接続され、
前記ビット線の一と、前記第２のソース電極と前記第２のドレイン電極の他方と、前記第１のドレイン電極と、は電気的に接続され、
前記ワード線の一と、前記容量素子の電極の他方と、は電気的に接続され、
前記信号線の一と、前記第２のゲート電極と、は電気的に接続され、
前記ソース線の一は、前記メモリセルの一を含むｊ個（ｊは（ｍ＋１）以上（ｍ×ｎ）以下の整数）のメモリセルがそれぞれ有する第１のソース電極の全てに電気的に接続された半導体装置。
【請求項６】
ｍ本（ｍは２以上の整数）の信号線と、
ｍ本のワード線と、
ｎ本（ｎは２以上の整数）のビット線と、
ｋ本（ｋはｎ未満の自然数）のソース線と、
マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、
前記ビット線と電気的に接続された第１の駆動回路と、
前記ソース線と電気的に接続された第２の駆動回路と、
前記信号線と電気的に接続された第３の駆動回路と、
前記ワード線と電気的に接続された第４の駆動回路と、を有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
容量素子と、を有し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は、異なる半導体材料を含んで構成され、
前記第２のソース電極と前記第２のドレイン電極の一方と、前記容量素子の電極の一方と、前記第１のゲート電極と、は電気的に接続され、
前記ソース線の一と、前記第１のソース電極とは、電気的に接続され、
前記ビット線の一と、前記第２のソース電極と前記第２のドレイン電極の他方と、前記第１のドレイン電極と、は電気的に接続され、
前記ワード線の一と、前記容量素子の電極の他方と、は電気的に接続され、
前記信号線の一と、前記第２のゲート電極と、は電気的に接続され、
前記ソース線の一は、前記メモリセルの一を含む（ｍ×ｎ／ｋ）個のメモリセルがそれぞれ有する第１のソース電極の全てに電気的に接続された半導体装置。
【請求項７】
前記第１のトランジスタは、前記第１のチャネル形成領域を挟むように設けられた不純物領域を有する請求項１乃至請求項６のいずれか一に記載の半導体装置。
【請求項８】
前記第２のトランジスタの前記第２のチャネル形成領域は、酸化物半導体を含んで構成される請求項１乃至請求項７のいずれか一に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１１−１８１９０８（Ｐ２０１１−１８１９０８Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１１−１７９２３（Ｐ２０１１−１７９２３）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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