不揮発性記憶装置およびその製造方法
【課題】より低抵抗な配線層を有する不揮発性記憶装置を提供する。
【解決手段】実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第1導電層と、前記第1導電層の上に設けられた第2導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低い。
【解決手段】実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第1導電層と、前記第1導電層の上に設けられた第2導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低い。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【0002】
フラッシュメモリデバイスなどの不揮発性記憶装置では、ビット線等の配線層の材料として、例えば、銅(Cu)などの低抵抗材を用いる傾向にある。配線層は、不揮発性記憶装置の微細化に伴い、益々狭くなる傾向にある。このような配線層で所望の配線抵抗を得るためには、配線層の厚みを大きくする必要がある。その結果、配線層を設けるトレンチのアスペクト比は、急激に大きくなっている。
しかし、トレンチのアスペクト比が大きくなるほど、トレンチに埋め込まれた配線層にボイド(空隙)が発生し易くなる。これにより、低抵抗材を用いても配線層の抵抗が低減できないといった問題が生じている。
【0003】
これに対し、タングステン(W)などの埋め込み性のよい材料を配線層の材料に用いる方法が考えられる。しかし、このような材料の抵抗は、一般的に上述した低抵抗材の抵抗に比べて高い。
このように、低抵抗材を配線層に用いることと、埋め込み性のよい材料を配線層に用いることとは、相反関係にある。不揮発性記憶装置では、微細かつ低抵抗な配線層を形成する技術が要求されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2010−040820号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の実施形態は、より低抵抗な配線層を有する不揮発性記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【0006】
実施形態の不揮発性記憶装置は、実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第1導電層と、前記第1導電層の上に設けられた第2導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低い。
【0007】
実施形態の不揮発性記憶装置の製造方法は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置の製造方法である。その製造方法は、絶縁層に設けられたトレンチ内に減圧雰囲気下で第1導電層を形成する工程と、前記第1導電層を形成した後、前記第1導電層の上部にエッチバックを施して前記第1導電層の上部を除去する工程と、前記第1導電層の上に第2導電層を形成し、前記第1導電層の上に第2導電層が設けられた前記配線層を前記トレンチ内に形成する工程と、を備える。前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低い。
【図面の簡単な説明】
【0008】
【図1】本実施形態に係る不揮発性記憶装置の要部図であり、(a)は、不揮発性記憶装置の要部斜視図、(b)は、不揮発性記憶装置の1つのメモリストリングあたりの等価回路図である。
【図2】配線層周辺の構造を説明するための要部断面模式図である。
【図3】本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【図4】本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【図5】第1の比較例に係る不揮発性記憶装置の要部図であり、(a)は、要部断面図、(b)は、要部平面図である。
【図6】第2の比較例に係る不揮発性記憶装置の要部断面模式図である。
【図7】本実施形態に係る不揮発性記憶装置の変形例の製造過程を示す要部断面模式図である。
【発明を実施するための形態】
【0009】
以下、図面を参照しつつ、本実施の形態について説明する。
各図面の同一構成要素には同一の符号を付している。図には、説明の都合上、XYZ直交座標を導入する場合がある。
【0010】
図1は、本実施形態に係る不揮発性記憶装置の要部図であり、(a)は、不揮発性記憶装置の要部斜視図、(b)は、不揮発性記憶装置の1つのメモリストリングあたりの等価回路図である。
【0011】
図1に示す不揮発性記憶装置1は、NAND型フラッシュメモリである。
不揮発性記憶装置1においては、電気的書き替え可能な不揮発性メモリセルが少なくとも一つ集積されている。不揮発性記憶装置1においては、半導体層10の上に、浮遊ゲート型のメモリセル11が設けられている。メモリセル11は、図中のX方向およびY方向に複数配列されている。半導体層10は、X方向に周期的に配列され、各半導体層10の間には、素子分離膜(STI)12が設けられている。半導体層10および素子分離膜12は、Y方向に延在している。
【0012】
Y方向に配列されたそれぞれのメモリセル11は、半導体層10を介して直列的に接続されている。各メモリセル11は、MOSFET構造を有する。例えば、各メモリセル11は、ソース・ドレイン拡散層を有し、さらに、浮遊ゲート13と、制御電極(ゲート電極)14と、を有する。Y方向に直列に配列されたそれぞれのメモリセル11の群をメモリストリングとする。
【0013】
制御電極14は、X方向に延在するワード線15に電気的に接続されている。ワード線15は、半導体層10が延在する方向と略直交する方向に延在している。
【0014】
Y方向に直列的に接続されたメモリセル11の中、図中の最も右側に位置するメモリセル11には、半導体層10を介してソース側の選択ゲート電極16sが接続されている。また、図中の最も左側に位置するメモリセル11には、半導体層10を介して、ドレイン側の選択ゲート電極16dが接続されている。
【0015】
選択ゲート電極16dには、コンタクトプラグ17dが接続されている。コンタクトプラグ17dは、配線層18dに接続されている。配線層18dは、コンタクトビア19を介して、Y方向に延在する配線層20に接続されている。
【0016】
配線層20は、NAND型フラッシュメモリのビット線である。配線層20は、1つのメモリストリングに対し一つ配設されている。選択ゲート電極16sがオン状態のときは、メモリセル11のソース拡散層に配線層20が電気的に接続され、選択ゲート電極16sがオフ状態のときは、この接続が遮断される。すなわち、配線層20は、メモリセル11のソース拡散層に電気的に接続可能な配線層である。各配線層20のあいだには、絶縁層が設けられている(図1では不図示)。
【0017】
不揮発性記憶装置1においては、より多数のメモリセル11を搭載するために、より微細化を図ることが求められている。例えば、X方向のメモリストリングのピッチをより微細化することにより、より多数のメモリセル11を搭載することができる。そのためには、X方向における配線層20をより微細化する必要がある。
【0018】
次に、配線層20の周辺の構造について詳細に説明する。
図2は、配線層周辺の構造を説明するための要部断面模式図である。
【0019】
図2には、図1のA−A断面の一部が示されている。
図2に示すように、配線層20は、絶縁層21内に設けられたトレンチ22内に設けられている。配線層20は、X方向に周期的に配列されている。配線層20は、タングステン配線24と、タングステン配線24の上に形成された銅配線25と、を含む積層構造をしている。本実施の形態では、トレンチ22において下側に配置された配線を第1導電層、上側に配置された配線を第2導電層とする。それぞれの配線層20のあいだには、絶縁層21が介在している。
【0020】
トレンチ22の内壁には、バリアメタル23が設けられている。バリアメタル23は、タングステン配線(第1導電層)24および銅配線(第2導電層)25と、絶縁層21とのあいだに介在している。トレンチ22には、バリアメタル23を介して、タングステン配線24と、銅配線25とが隙間なく埋め込まれている。銅配線25と、バリアメタル23およびタングステン配線24とのあいだにはシード層25sが介在している。
【0021】
トレンチ22上部の開口部の幅22uは、トレンチ22底部の幅22bよりも広い。ここで、「幅」とは、X方向の幅である。トレンチ22のアスペクト比を、(トレンチ深さ22h)/(上部の開口幅の幅22u)と定義すると、アスペクト比は、3以上10以下である。幅22uは、25nm以下である。アスペクト比が3より低くなると、配線層20自体の抵抗が低くなり、所望の素子特性が得られなくなる。また、アスペクト比が10より高くなると、製造プロセス中に、絶縁層21の機械的強度が保たれなくなり、不揮発性記憶装置1の製造歩留まりが低下してしまう。従って、アスペクト比は、3以上10以下であることが望ましい。
【0022】
配線層20内の導電材のそれぞれのシート抵抗は、細線効果を考慮しない場合、タングステン(W)が約10(Ω/square)であり、銅(Cu)が約6(Ω/square)である。また、配線層20内の導電材のそれぞれの比抵抗(抵抗率)は、細線効果を考慮しない場合、タングステン(W)が3.5×10−8(Ω・cm)であり、銅(Cu)が1.7×10−8(Ω・cm)である。すなわち、銅(Cu)の比抵抗は、タングステン(W)の比抵抗のおよそ半分である。
【0023】
トレンチ22の深さについては、単層のタングステン配線24で配線層20を形成した場合の抵抗増加分を加味して、単層の銅配線25を形成した場合のトレンチ深さの2倍を上限としている。また、トレンチ22におけるタングステン配線24の厚み24hは、トレンチ22の深さの1/3以上であり、例えば、2/3である。なお、トレンチ22のアスペクト比は、例示した値に限られるものではない。
【0024】
また、配線層20がトレンチ22内に充填されていないトレンチ22(空状態のトレンチ22)に対するタングステン配線(第1導電層)24の埋め込み性は、空状態のトレンチ22に対する銅配線(第2導電層)25の埋め込み性よりも高い。
【0025】
このように、不揮発性記憶装置1においては、配線層20がトレンチ22内に設けられている。配線層20は、第1導電層と、第1導電層の上に設けられた第2導電層と、を有する。空状態のトレンチ22に対する第1導電層の埋め込み性は、空状態のトレンチ22に対する第2導電層の埋め込み性よりも高く、第2導電層の比抵抗は、第1導電層の比抵抗よりも低い。
【0026】
絶縁層21の材質は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、誘電率の低いLow−k材の少なくともいずれかである。Low−k材としては、炭化酸化シリコン(SiOC)、有機物からなるLow−k膜、ポーラスLow−k膜などが挙げられる。バリアメタル23の材質は、例えば窒化チタン(TiN)である。
【0027】
次に、不揮発性記憶装置1の製造方法について説明する。
図3および図4は、本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【0028】
まず、図3(a)に示すように、図示しないフォトマスク等を用いて、フォトリソグラフィおよびエッチングにより、絶縁層21に、トレンチ22を形成する。トレンチ22のアスペクト比は、3以上である。
【0029】
トレンチ22(または、配線層20)のX方向のピッチをより微細化するには、図中に示すトレンチ22を1個おきに形成するプロセスを2回に分けて実施する、所謂ダブルパターニング法に依ってもよい。
【0030】
次に、図3(b)に示すように、バリアメタル23をスパッタリング法により形成する。バリアメタル23を形成する理由は、トレンチ22内の配線層20の密着性を高め、配線層20と絶縁層21との相互拡散を抑制するためである。
【0031】
次に、図3(c)に示すように、減圧雰囲気下でタングステン層24Lをトレンチ22中に形成する。例えば、化学気相成長法(Chemical Vapor Deposition,CVD)、原子層体積法(Atomic Layer Deposition,ALD)、あるいはCVD法とALD法の組み合わせによって、タングステン層24L(第1導電層)をトレンチ22中に形成する。
【0032】
タングステン層24Lの形成においては、原料ガスとしてフッ化タングステン(WF6)を用い、これをシラン(SiH4)系ガスあるいは水素で還元する方法が採択される。この方法によれば、成膜温度やガス流量比などを調整することによって、還元反応の速度を精度よく制御することができる。このため、埋め込み性に優れたタングステン層24Lが形成される。
【0033】
ここで、「埋め込み性」とは、トレンチが設けられた下地(例えば、トレンチ底面および下地表面)の上に、被膜を形成する場合、トレンチ内で被膜が途切れることなく連続的に形成できる特性をいう。被膜が途切れることなく緻密な被膜が形成されるほど、埋め込み性が高い。換言すれば、トレンチ内に形成された被膜(または、層)の容積をトレンチ容積で除算した値が大きくなるほど、「埋め込み性」は高くなる。なお、「トレンチ内に形成された被膜(層)の容積」とは、トレンチ内に埋め込まれた被膜内に、仮に空間が存在する場合、この空間を含まない被膜の容積である。本実施の形態によれば、アスペクト比が3以上であっても、タングステン層24Lには、ボイド(空隙)が発生し難くなる。
【0034】
仮に、プロセス上のばらつきによってボイドが発生したとしても、ボイドは微小である。また、ボイドは、トレンチ22の上部に生成するに過ぎない。従って、後述するエッチバック工程によって、ボイド26は確実に取り除かれる。
【0035】
次に、図4(a)に示すように、異方性エッチングにより所定の厚み24hまでタングステン層24Lをエッチバックする。異方性エッチングとは、例えば、反応性イオンエッチング(Reactive Ion Etching,RIE)である。エッチバックによって、それぞれのトレンチ22内にタングステン層が配置される。このタングステン層をタングステン配線24とする。上述したボイド26は、この段階で確実に消失する。
【0036】
ここで、タングステン配線24の厚み24hは、タングステン配線24の上側のトレンチ22の未充填部22aのアスペクト比が3未満になるように調整する。
【0037】
次に、未充填部22aに、銅配線25を形成する工程を以下に説明する。
まず、図4(b)に示すように、銅(Cu)等を材料とするシード層25sをスパッタリング法により、トレンチ22内に形成する。続いて、電解めっき法により銅層25Lを埋め込む。
【0038】
一般に、スパッタリング法により形成した被膜の埋め込み性は、CVD法やALD法で形成した被膜の埋め込み性に比べ、劣化する。
【0039】
本実施形態では、未充填部22aのアスペクト比を3未満に調整するので、シード層25sの埋め込み性は良好になる。また、未充填部22aのアスペクト比を3未満に調整するので、シード層25sを介してタングステン配線24の上に形成する銅層25Lの埋め込み性も良好になる。これにより、銅層25Lは、緻密になり、ボイドが発生し難くなる。
【0040】
このように、タングステン層24Lを形成した後、タングステン層24Lの上部にエッチバックを施してタングステン層24Lの上部を除去する。そして、タングステン配線24の上に銅層25L(第2導電層)を形成する。
【0041】
次に、図4(c)に示すように、銅層25L上部の余剰部分を除去するために化学機械研磨(Chemical Mechanical Polishing,CMP)を施す。化学機械研磨によって、絶縁層21を露出させる。これにより、タングステン配線24の上に銅配線25が形成される。タングステン配線24の厚みと銅配線25の厚みの比率は、おおよそ2:1である。
【0042】
以上の工程により、タングステン配線24と、タングステン配線24の上に形成された銅配線25と、を含む配線層20がトレンチ22内に形成される。それぞれの配線層20は、X方向において互いに隣接し、絶縁層21によってそれぞれが絶縁されている。
【0043】
次に、本実施形態の作用効果について、比較例と対比しながら説明する。
図5は、第1の比較例に係る不揮発性記憶装置の要部図であり、(a)は、要部断面図、(b)は、要部平面図である。
【0044】
図5(a)に示すように、不揮発性記憶装置100aの配線層120aは、単層である。トレンチ122aのアスペクト比は3以上である。配線層120aの材質は、銅(Cu)である。配線層120aと絶縁層21とのあいだには、バリアメタル23が設けられている。配線層120aには、ボイド126aが生成している。
【0045】
図5(b)は、トレンチ122a内に形成した配線層120aを、Z方向から眺めた状態が示されている。トレンチ122a内にはY方向に沿って、ボイド126aが断続的に存在している。
【0046】
ボイド126aの発生要因は、銅層の埋め込み不良によるものである。銅層は、不揮発性記憶装置1と同様に電解めっき法により形成される。トレンチ122aのアスペクト比が3以上であると、電解めっき法により形成する銅層にボイドが発生し易くなる。
【0047】
このようなボイド126aにより、配線層120aの抵抗、すなわちビット線の抵抗が増加してしまう。ビット線の抵抗が増加すると、不揮発性記憶装置の動作速度が低下し、所望の素子特性が得られなくなる。
【0048】
これに対し、本実施形態に係る不揮発性記憶装置1においては、配線層20にボイドが発生し難い。その理由は、アスペクト比の高いトレンチ22内に、まずは、空状態のトレンチ22に対する埋め込み性に優れたタングステン配線24を形成する。次いで、タングステン配線24の上に、タングステン(W)よりも比抵抗が低い銅(Cu)を導電材とする銅層25Lを形成するからである。
【0049】
すなわち、銅層25Lを形成する前に、銅層25Lの下地としてタングステン配線24が予め形成されている。そのため、銅層25Lを形成する際のトレンチ22の実質的なアスペクト比は、未充填部22aのアスペクト比になる。従って、銅層25Lを埋め込む際のトレンチのアスペクト比は、比較例に係るアスペクト比に比べ充分に低くなる。従って、ボイドの発生が抑制された銅配線25が形成される。
【0050】
また、本実施形態に係る不揮発性記憶装置1においては、配線層20の抵抗をなるべく低減させるため、配線層20の厚みを、比較例の配線層120aの厚みよりも厚くすることもできる。配線層の厚みを上昇させると、必然的にトレンチ22のアスペクト比は上昇する。しかし、本実施形態では、配線層20の一部を埋め込み性のよいタングステン配線とし、残りの部分を低抵抗な銅配線としている。これにより、ボイド発生が抑制され、かつ低抵抗な配線層20が実現する。
【0051】
また、タングステン(W)は、銅(Cu)と比較して、細線効果による抵抗増加が少ない材料である。そのため、微細化が進むほど、タングステン(W)と銅(Cu)との抵抗率の差は縮まる。すなわち、配線層20の構造は、配線層120aの構造に比べ、微細化に優れている。
【0052】
これにより、不揮発性記憶装置1では、微細化が進行しても、動作速度の低下が抑制され、所望の素子特性を得ることができる。
【0053】
図6は、第2の比較例に係る不揮発性記憶装置の要部断面模式図である。
図6に示すように、第2の比較例に係る不揮発性記憶装置100bにおいては、配線層120bは、単層である。配線層120bの材質は、タングステン(W)である。配線層120bには、ボイド126bが存在している。トレンチ122bのアスペクト比は、10以上である。
【0054】
不揮発性記憶装置100bにおいては、配線層120bの材質として、埋め込み性のよいタングステン(W)を用いている。従って、トレンチ122bのアスペクト比が10以上であっても、銅(Cu)に比べ、ボイド126bの発生が抑制される。図中には、ボイド126aに比べ、微小なボイド126bが表示されている。
【0055】
ただし、タングステン(W)の比抵抗は、銅(Cu)の比抵抗に比べて高い。このため、配線層120bの低抵抗化を図るために、トレンチ122bのアスペクト比を10以上にする必要がある。
【0056】
しかし、トレンチ122bのアスペクト比が高くなるほど、絶縁層21の機械的強度が低下する。例えば、アスペクト比が10以上になると、ラインアンドスペースパターンの絶縁層21を形成する際に、例えば、洗浄工程において絶縁層21のパターン倒れが発生する可能性がある。製造プロセス中に、絶縁層21のパターン倒れが発生すると、隣接する配線層120bどうしが短絡してしまう。さらに、トレンチ122bのアスペクト比が高くなるほど、ボイド126bが発生し易くなる。その結果、不揮発性記憶装置100bにおいては、動作不良が生じる可能性がある。
【0057】
これに対し、本実施形態に係る不揮発性記憶装置1においては、タングステン層24Lの上部をエッチバックして、タングステン配線24を形成する。タングステン配線24には、ボイドが残存し難い。さらに、タングステン配線24の上に、銅配線25を形成する。従って、アスペクト比が3以上10以下の範囲において、充分に低抵抗な配線層20が得られる。また、アスペクト比が10以下に抑えることにより、製造プロセス中に、上述したパターン倒れが起き難くなる。これにより、不揮発性記憶装置1の製造歩留まりは向上する。
【0058】
このように、本実施形態に係る不揮発性記憶装置1の構造および製造方法では、微細化が進行しても、ビット線内のボイド発生を抑制することができる。このため、ビット線の抵抗増加を抑制でき、動作速度の低減を抑制することができる。
【0059】
また、ビット線を2種類の導電材料で形成しているため、1種類の導電材料で形成する場合と比較して、信頼性を高めることができる。例えば、エレクトロマイグレーション、ストレスマイグレーション等によって意図しない欠陥がいずれかの導電材料に発生する場合がある。しかし、一方の導電材料が断線しても、他方の導電材料は、種類の異なる材料のために断線しない場合がある。その結果、配線層20の信頼性はより向上する。
【0060】
次に、本実施形態の製造方法の変形例について説明する。
図7は、本実施形態に係る不揮発性記憶装置の変形例の製造過程を示す要部断面模式図である。
【0061】
絶縁層21に、トレンチ22を形成し、トレンチ22にバリアメタル23を介してタングステン層24Lを埋め込む工程までは、第1実施例と同じである。この次の工程から説明する。
【0062】
図7(a)に示すように、タングステン層24Lの埋め込み後、化学的研磨法(Chemical Mechanical Polishing,CMP)によりタングステン層24Lの表面を平坦化する。これにより、それぞれのタングステン層24Lの表面および絶縁層21の表面が平坦になる。
【0063】
続いて、図7(b)に示すように、異方性エッチングによるエッチバックを行う。異方性エッチングとは、例えば、反応性イオンエッチングである。これにより、タングステン層24Lがエッチバックされて、トレンチ22内に、タングステン配線24が形成される。
【0064】
タングステン配線24の厚み24hは、トレンチ22の未充填部22aのアスペクト比が3未満になるように調整する。本実施形態では、タングステン層24Lの上部にエッチバックを施す前に、タングステン層24Lの表面に化学的研磨処理を施すので、上面24aは、平坦化された形状を維持してエッチバックされる。従って、それぞれのタングステン配線24の厚み24hは、略均一になる。また、それぞれのタングステン配線24の上面24aは、より平坦になる。
【0065】
続いて、図7(c)に示すように、未充填部22a内に、スパッタリングによってシード層25sを形成する。タングステン配線24の上面24aは、平坦化されたため、シード層25sとタングステン配線24との界面27は、平坦になる。
【0066】
その後、電解めっき法により、銅層25Lを形成する。埋め込み方法の詳細ならびにその後の製造工程は、図4に示した第1実施例と同様であるので、説明は省略する。さらに、余剰の銅層25L部分を化学的研磨法によって除去することにより、図2で例示した構造を得る。
【0067】
このような製造方法によれば、タングステン配線24と銅配線25との界面27がより平坦になる。そのため、タングステン配線24と銅配線25との界面による電子散乱が抑制され、より低抵抗な配線層20が実現する。
【0068】
本実施形態では、第1導電層をタングステン(W)、第2導電層を銅(Cu)として説明した。しかし、本実施形態は、これに限るものではない。第2導電層の材料は、第1導電層の材料よりも比抵抗が低い材料であり、第1導電層は、第2導電層よりも埋め込み性能が良い材料であればよい。
【0069】
例えば、第1導電層については、タングステン(W)のほか、アルミニウム(Al)、等を用いてもよい。第1導電層としてのアルミニウム層は、CVDで形成する。
【0070】
第2導電層については、Cu(銅)のほか、金(Au)、銀(Ag)等を用いてもよい。例えば、Cu(銅)の比抵抗は、1.7×10−8(Ω・cm)、金(Au)の比抵抗は、2.2×10−8(Ω・cm)、銀(Ag)の比抵抗は、1.6×10−8(Ω・cm)である。金(Au)、銀(Ag)については、Cu(銅)と同様に低抵抗材である。
【0071】
また、本実施の形態では、浮遊ゲート型のNAND型フラッシュメモリの最下層のビット線について説明したが、本実施形態はこれに限らず、積層構造のビット線にも本実施形態の技術を転用することができる。また、ビット線以外の配線にも本実施形態の技術を転用することができる。
【0072】
また、他の種類の不揮発性記憶装置の配線層にも本実施形態の技術を転用することができる。他の種類の不揮発性記憶装置とは、例えば、強誘電体型の不揮発性記憶装置(FeRAM)、抵抗変化型の不揮発性記憶装置(ReRAM)、相変化型の不揮発性記憶装置(PRAM)、磁気抵抗型の不揮発性記憶装置(MRAM)等が相当する。
【0073】
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。
【0074】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0075】
1 不揮発性記憶装置
10 半導体層
11 メモリセル
12 素子分離膜
13 浮遊ゲート
14 制御電極
15 ワード線
16d、16s 選択ゲート電極
17d、17s コンタクトプラグ
18d、18s 配線層
19 コンタクトビア
20 配線層
21 絶縁層
22 トレンチ
22a 未充填部
22b 幅
22h トレンチ深さ
22u 幅
23 バリアメタル
24 タングステン配線(第1導電層)
24a 上面
24L タングステン層
24h 厚み
25 銅配線
25L 銅層(第2導電層)
25s シード層
26 ボイド
27 界面
100a、100b 不揮発性記憶装置
120a、120b 配線層
122a、122b トレンチ
126a、126b ボイド
【技術分野】
【0001】
本発明の実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【0002】
フラッシュメモリデバイスなどの不揮発性記憶装置では、ビット線等の配線層の材料として、例えば、銅(Cu)などの低抵抗材を用いる傾向にある。配線層は、不揮発性記憶装置の微細化に伴い、益々狭くなる傾向にある。このような配線層で所望の配線抵抗を得るためには、配線層の厚みを大きくする必要がある。その結果、配線層を設けるトレンチのアスペクト比は、急激に大きくなっている。
しかし、トレンチのアスペクト比が大きくなるほど、トレンチに埋め込まれた配線層にボイド(空隙)が発生し易くなる。これにより、低抵抗材を用いても配線層の抵抗が低減できないといった問題が生じている。
【0003】
これに対し、タングステン(W)などの埋め込み性のよい材料を配線層の材料に用いる方法が考えられる。しかし、このような材料の抵抗は、一般的に上述した低抵抗材の抵抗に比べて高い。
このように、低抵抗材を配線層に用いることと、埋め込み性のよい材料を配線層に用いることとは、相反関係にある。不揮発性記憶装置では、微細かつ低抵抗な配線層を形成する技術が要求されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2010−040820号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の実施形態は、より低抵抗な配線層を有する不揮発性記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【0006】
実施形態の不揮発性記憶装置は、実施形態の不揮発性記憶装置は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置である。前記配線層は、絶縁層に設けられたトレンチ内に設けられ、前記配線層は、第1導電層と、前記第1導電層の上に設けられた第2導電層と、を有し、前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低い。
【0007】
実施形態の不揮発性記憶装置の製造方法は、書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置の製造方法である。その製造方法は、絶縁層に設けられたトレンチ内に減圧雰囲気下で第1導電層を形成する工程と、前記第1導電層を形成した後、前記第1導電層の上部にエッチバックを施して前記第1導電層の上部を除去する工程と、前記第1導電層の上に第2導電層を形成し、前記第1導電層の上に第2導電層が設けられた前記配線層を前記トレンチ内に形成する工程と、を備える。前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低い。
【図面の簡単な説明】
【0008】
【図1】本実施形態に係る不揮発性記憶装置の要部図であり、(a)は、不揮発性記憶装置の要部斜視図、(b)は、不揮発性記憶装置の1つのメモリストリングあたりの等価回路図である。
【図2】配線層周辺の構造を説明するための要部断面模式図である。
【図3】本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【図4】本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【図5】第1の比較例に係る不揮発性記憶装置の要部図であり、(a)は、要部断面図、(b)は、要部平面図である。
【図6】第2の比較例に係る不揮発性記憶装置の要部断面模式図である。
【図7】本実施形態に係る不揮発性記憶装置の変形例の製造過程を示す要部断面模式図である。
【発明を実施するための形態】
【0009】
以下、図面を参照しつつ、本実施の形態について説明する。
各図面の同一構成要素には同一の符号を付している。図には、説明の都合上、XYZ直交座標を導入する場合がある。
【0010】
図1は、本実施形態に係る不揮発性記憶装置の要部図であり、(a)は、不揮発性記憶装置の要部斜視図、(b)は、不揮発性記憶装置の1つのメモリストリングあたりの等価回路図である。
【0011】
図1に示す不揮発性記憶装置1は、NAND型フラッシュメモリである。
不揮発性記憶装置1においては、電気的書き替え可能な不揮発性メモリセルが少なくとも一つ集積されている。不揮発性記憶装置1においては、半導体層10の上に、浮遊ゲート型のメモリセル11が設けられている。メモリセル11は、図中のX方向およびY方向に複数配列されている。半導体層10は、X方向に周期的に配列され、各半導体層10の間には、素子分離膜(STI)12が設けられている。半導体層10および素子分離膜12は、Y方向に延在している。
【0012】
Y方向に配列されたそれぞれのメモリセル11は、半導体層10を介して直列的に接続されている。各メモリセル11は、MOSFET構造を有する。例えば、各メモリセル11は、ソース・ドレイン拡散層を有し、さらに、浮遊ゲート13と、制御電極(ゲート電極)14と、を有する。Y方向に直列に配列されたそれぞれのメモリセル11の群をメモリストリングとする。
【0013】
制御電極14は、X方向に延在するワード線15に電気的に接続されている。ワード線15は、半導体層10が延在する方向と略直交する方向に延在している。
【0014】
Y方向に直列的に接続されたメモリセル11の中、図中の最も右側に位置するメモリセル11には、半導体層10を介してソース側の選択ゲート電極16sが接続されている。また、図中の最も左側に位置するメモリセル11には、半導体層10を介して、ドレイン側の選択ゲート電極16dが接続されている。
【0015】
選択ゲート電極16dには、コンタクトプラグ17dが接続されている。コンタクトプラグ17dは、配線層18dに接続されている。配線層18dは、コンタクトビア19を介して、Y方向に延在する配線層20に接続されている。
【0016】
配線層20は、NAND型フラッシュメモリのビット線である。配線層20は、1つのメモリストリングに対し一つ配設されている。選択ゲート電極16sがオン状態のときは、メモリセル11のソース拡散層に配線層20が電気的に接続され、選択ゲート電極16sがオフ状態のときは、この接続が遮断される。すなわち、配線層20は、メモリセル11のソース拡散層に電気的に接続可能な配線層である。各配線層20のあいだには、絶縁層が設けられている(図1では不図示)。
【0017】
不揮発性記憶装置1においては、より多数のメモリセル11を搭載するために、より微細化を図ることが求められている。例えば、X方向のメモリストリングのピッチをより微細化することにより、より多数のメモリセル11を搭載することができる。そのためには、X方向における配線層20をより微細化する必要がある。
【0018】
次に、配線層20の周辺の構造について詳細に説明する。
図2は、配線層周辺の構造を説明するための要部断面模式図である。
【0019】
図2には、図1のA−A断面の一部が示されている。
図2に示すように、配線層20は、絶縁層21内に設けられたトレンチ22内に設けられている。配線層20は、X方向に周期的に配列されている。配線層20は、タングステン配線24と、タングステン配線24の上に形成された銅配線25と、を含む積層構造をしている。本実施の形態では、トレンチ22において下側に配置された配線を第1導電層、上側に配置された配線を第2導電層とする。それぞれの配線層20のあいだには、絶縁層21が介在している。
【0020】
トレンチ22の内壁には、バリアメタル23が設けられている。バリアメタル23は、タングステン配線(第1導電層)24および銅配線(第2導電層)25と、絶縁層21とのあいだに介在している。トレンチ22には、バリアメタル23を介して、タングステン配線24と、銅配線25とが隙間なく埋め込まれている。銅配線25と、バリアメタル23およびタングステン配線24とのあいだにはシード層25sが介在している。
【0021】
トレンチ22上部の開口部の幅22uは、トレンチ22底部の幅22bよりも広い。ここで、「幅」とは、X方向の幅である。トレンチ22のアスペクト比を、(トレンチ深さ22h)/(上部の開口幅の幅22u)と定義すると、アスペクト比は、3以上10以下である。幅22uは、25nm以下である。アスペクト比が3より低くなると、配線層20自体の抵抗が低くなり、所望の素子特性が得られなくなる。また、アスペクト比が10より高くなると、製造プロセス中に、絶縁層21の機械的強度が保たれなくなり、不揮発性記憶装置1の製造歩留まりが低下してしまう。従って、アスペクト比は、3以上10以下であることが望ましい。
【0022】
配線層20内の導電材のそれぞれのシート抵抗は、細線効果を考慮しない場合、タングステン(W)が約10(Ω/square)であり、銅(Cu)が約6(Ω/square)である。また、配線層20内の導電材のそれぞれの比抵抗(抵抗率)は、細線効果を考慮しない場合、タングステン(W)が3.5×10−8(Ω・cm)であり、銅(Cu)が1.7×10−8(Ω・cm)である。すなわち、銅(Cu)の比抵抗は、タングステン(W)の比抵抗のおよそ半分である。
【0023】
トレンチ22の深さについては、単層のタングステン配線24で配線層20を形成した場合の抵抗増加分を加味して、単層の銅配線25を形成した場合のトレンチ深さの2倍を上限としている。また、トレンチ22におけるタングステン配線24の厚み24hは、トレンチ22の深さの1/3以上であり、例えば、2/3である。なお、トレンチ22のアスペクト比は、例示した値に限られるものではない。
【0024】
また、配線層20がトレンチ22内に充填されていないトレンチ22(空状態のトレンチ22)に対するタングステン配線(第1導電層)24の埋め込み性は、空状態のトレンチ22に対する銅配線(第2導電層)25の埋め込み性よりも高い。
【0025】
このように、不揮発性記憶装置1においては、配線層20がトレンチ22内に設けられている。配線層20は、第1導電層と、第1導電層の上に設けられた第2導電層と、を有する。空状態のトレンチ22に対する第1導電層の埋め込み性は、空状態のトレンチ22に対する第2導電層の埋め込み性よりも高く、第2導電層の比抵抗は、第1導電層の比抵抗よりも低い。
【0026】
絶縁層21の材質は、例えば、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、誘電率の低いLow−k材の少なくともいずれかである。Low−k材としては、炭化酸化シリコン(SiOC)、有機物からなるLow−k膜、ポーラスLow−k膜などが挙げられる。バリアメタル23の材質は、例えば窒化チタン(TiN)である。
【0027】
次に、不揮発性記憶装置1の製造方法について説明する。
図3および図4は、本実施形態に係る不揮発性記憶装置の製造過程を説明する要部断面模式図である。
【0028】
まず、図3(a)に示すように、図示しないフォトマスク等を用いて、フォトリソグラフィおよびエッチングにより、絶縁層21に、トレンチ22を形成する。トレンチ22のアスペクト比は、3以上である。
【0029】
トレンチ22(または、配線層20)のX方向のピッチをより微細化するには、図中に示すトレンチ22を1個おきに形成するプロセスを2回に分けて実施する、所謂ダブルパターニング法に依ってもよい。
【0030】
次に、図3(b)に示すように、バリアメタル23をスパッタリング法により形成する。バリアメタル23を形成する理由は、トレンチ22内の配線層20の密着性を高め、配線層20と絶縁層21との相互拡散を抑制するためである。
【0031】
次に、図3(c)に示すように、減圧雰囲気下でタングステン層24Lをトレンチ22中に形成する。例えば、化学気相成長法(Chemical Vapor Deposition,CVD)、原子層体積法(Atomic Layer Deposition,ALD)、あるいはCVD法とALD法の組み合わせによって、タングステン層24L(第1導電層)をトレンチ22中に形成する。
【0032】
タングステン層24Lの形成においては、原料ガスとしてフッ化タングステン(WF6)を用い、これをシラン(SiH4)系ガスあるいは水素で還元する方法が採択される。この方法によれば、成膜温度やガス流量比などを調整することによって、還元反応の速度を精度よく制御することができる。このため、埋め込み性に優れたタングステン層24Lが形成される。
【0033】
ここで、「埋め込み性」とは、トレンチが設けられた下地(例えば、トレンチ底面および下地表面)の上に、被膜を形成する場合、トレンチ内で被膜が途切れることなく連続的に形成できる特性をいう。被膜が途切れることなく緻密な被膜が形成されるほど、埋め込み性が高い。換言すれば、トレンチ内に形成された被膜(または、層)の容積をトレンチ容積で除算した値が大きくなるほど、「埋め込み性」は高くなる。なお、「トレンチ内に形成された被膜(層)の容積」とは、トレンチ内に埋め込まれた被膜内に、仮に空間が存在する場合、この空間を含まない被膜の容積である。本実施の形態によれば、アスペクト比が3以上であっても、タングステン層24Lには、ボイド(空隙)が発生し難くなる。
【0034】
仮に、プロセス上のばらつきによってボイドが発生したとしても、ボイドは微小である。また、ボイドは、トレンチ22の上部に生成するに過ぎない。従って、後述するエッチバック工程によって、ボイド26は確実に取り除かれる。
【0035】
次に、図4(a)に示すように、異方性エッチングにより所定の厚み24hまでタングステン層24Lをエッチバックする。異方性エッチングとは、例えば、反応性イオンエッチング(Reactive Ion Etching,RIE)である。エッチバックによって、それぞれのトレンチ22内にタングステン層が配置される。このタングステン層をタングステン配線24とする。上述したボイド26は、この段階で確実に消失する。
【0036】
ここで、タングステン配線24の厚み24hは、タングステン配線24の上側のトレンチ22の未充填部22aのアスペクト比が3未満になるように調整する。
【0037】
次に、未充填部22aに、銅配線25を形成する工程を以下に説明する。
まず、図4(b)に示すように、銅(Cu)等を材料とするシード層25sをスパッタリング法により、トレンチ22内に形成する。続いて、電解めっき法により銅層25Lを埋め込む。
【0038】
一般に、スパッタリング法により形成した被膜の埋め込み性は、CVD法やALD法で形成した被膜の埋め込み性に比べ、劣化する。
【0039】
本実施形態では、未充填部22aのアスペクト比を3未満に調整するので、シード層25sの埋め込み性は良好になる。また、未充填部22aのアスペクト比を3未満に調整するので、シード層25sを介してタングステン配線24の上に形成する銅層25Lの埋め込み性も良好になる。これにより、銅層25Lは、緻密になり、ボイドが発生し難くなる。
【0040】
このように、タングステン層24Lを形成した後、タングステン層24Lの上部にエッチバックを施してタングステン層24Lの上部を除去する。そして、タングステン配線24の上に銅層25L(第2導電層)を形成する。
【0041】
次に、図4(c)に示すように、銅層25L上部の余剰部分を除去するために化学機械研磨(Chemical Mechanical Polishing,CMP)を施す。化学機械研磨によって、絶縁層21を露出させる。これにより、タングステン配線24の上に銅配線25が形成される。タングステン配線24の厚みと銅配線25の厚みの比率は、おおよそ2:1である。
【0042】
以上の工程により、タングステン配線24と、タングステン配線24の上に形成された銅配線25と、を含む配線層20がトレンチ22内に形成される。それぞれの配線層20は、X方向において互いに隣接し、絶縁層21によってそれぞれが絶縁されている。
【0043】
次に、本実施形態の作用効果について、比較例と対比しながら説明する。
図5は、第1の比較例に係る不揮発性記憶装置の要部図であり、(a)は、要部断面図、(b)は、要部平面図である。
【0044】
図5(a)に示すように、不揮発性記憶装置100aの配線層120aは、単層である。トレンチ122aのアスペクト比は3以上である。配線層120aの材質は、銅(Cu)である。配線層120aと絶縁層21とのあいだには、バリアメタル23が設けられている。配線層120aには、ボイド126aが生成している。
【0045】
図5(b)は、トレンチ122a内に形成した配線層120aを、Z方向から眺めた状態が示されている。トレンチ122a内にはY方向に沿って、ボイド126aが断続的に存在している。
【0046】
ボイド126aの発生要因は、銅層の埋め込み不良によるものである。銅層は、不揮発性記憶装置1と同様に電解めっき法により形成される。トレンチ122aのアスペクト比が3以上であると、電解めっき法により形成する銅層にボイドが発生し易くなる。
【0047】
このようなボイド126aにより、配線層120aの抵抗、すなわちビット線の抵抗が増加してしまう。ビット線の抵抗が増加すると、不揮発性記憶装置の動作速度が低下し、所望の素子特性が得られなくなる。
【0048】
これに対し、本実施形態に係る不揮発性記憶装置1においては、配線層20にボイドが発生し難い。その理由は、アスペクト比の高いトレンチ22内に、まずは、空状態のトレンチ22に対する埋め込み性に優れたタングステン配線24を形成する。次いで、タングステン配線24の上に、タングステン(W)よりも比抵抗が低い銅(Cu)を導電材とする銅層25Lを形成するからである。
【0049】
すなわち、銅層25Lを形成する前に、銅層25Lの下地としてタングステン配線24が予め形成されている。そのため、銅層25Lを形成する際のトレンチ22の実質的なアスペクト比は、未充填部22aのアスペクト比になる。従って、銅層25Lを埋め込む際のトレンチのアスペクト比は、比較例に係るアスペクト比に比べ充分に低くなる。従って、ボイドの発生が抑制された銅配線25が形成される。
【0050】
また、本実施形態に係る不揮発性記憶装置1においては、配線層20の抵抗をなるべく低減させるため、配線層20の厚みを、比較例の配線層120aの厚みよりも厚くすることもできる。配線層の厚みを上昇させると、必然的にトレンチ22のアスペクト比は上昇する。しかし、本実施形態では、配線層20の一部を埋め込み性のよいタングステン配線とし、残りの部分を低抵抗な銅配線としている。これにより、ボイド発生が抑制され、かつ低抵抗な配線層20が実現する。
【0051】
また、タングステン(W)は、銅(Cu)と比較して、細線効果による抵抗増加が少ない材料である。そのため、微細化が進むほど、タングステン(W)と銅(Cu)との抵抗率の差は縮まる。すなわち、配線層20の構造は、配線層120aの構造に比べ、微細化に優れている。
【0052】
これにより、不揮発性記憶装置1では、微細化が進行しても、動作速度の低下が抑制され、所望の素子特性を得ることができる。
【0053】
図6は、第2の比較例に係る不揮発性記憶装置の要部断面模式図である。
図6に示すように、第2の比較例に係る不揮発性記憶装置100bにおいては、配線層120bは、単層である。配線層120bの材質は、タングステン(W)である。配線層120bには、ボイド126bが存在している。トレンチ122bのアスペクト比は、10以上である。
【0054】
不揮発性記憶装置100bにおいては、配線層120bの材質として、埋め込み性のよいタングステン(W)を用いている。従って、トレンチ122bのアスペクト比が10以上であっても、銅(Cu)に比べ、ボイド126bの発生が抑制される。図中には、ボイド126aに比べ、微小なボイド126bが表示されている。
【0055】
ただし、タングステン(W)の比抵抗は、銅(Cu)の比抵抗に比べて高い。このため、配線層120bの低抵抗化を図るために、トレンチ122bのアスペクト比を10以上にする必要がある。
【0056】
しかし、トレンチ122bのアスペクト比が高くなるほど、絶縁層21の機械的強度が低下する。例えば、アスペクト比が10以上になると、ラインアンドスペースパターンの絶縁層21を形成する際に、例えば、洗浄工程において絶縁層21のパターン倒れが発生する可能性がある。製造プロセス中に、絶縁層21のパターン倒れが発生すると、隣接する配線層120bどうしが短絡してしまう。さらに、トレンチ122bのアスペクト比が高くなるほど、ボイド126bが発生し易くなる。その結果、不揮発性記憶装置100bにおいては、動作不良が生じる可能性がある。
【0057】
これに対し、本実施形態に係る不揮発性記憶装置1においては、タングステン層24Lの上部をエッチバックして、タングステン配線24を形成する。タングステン配線24には、ボイドが残存し難い。さらに、タングステン配線24の上に、銅配線25を形成する。従って、アスペクト比が3以上10以下の範囲において、充分に低抵抗な配線層20が得られる。また、アスペクト比が10以下に抑えることにより、製造プロセス中に、上述したパターン倒れが起き難くなる。これにより、不揮発性記憶装置1の製造歩留まりは向上する。
【0058】
このように、本実施形態に係る不揮発性記憶装置1の構造および製造方法では、微細化が進行しても、ビット線内のボイド発生を抑制することができる。このため、ビット線の抵抗増加を抑制でき、動作速度の低減を抑制することができる。
【0059】
また、ビット線を2種類の導電材料で形成しているため、1種類の導電材料で形成する場合と比較して、信頼性を高めることができる。例えば、エレクトロマイグレーション、ストレスマイグレーション等によって意図しない欠陥がいずれかの導電材料に発生する場合がある。しかし、一方の導電材料が断線しても、他方の導電材料は、種類の異なる材料のために断線しない場合がある。その結果、配線層20の信頼性はより向上する。
【0060】
次に、本実施形態の製造方法の変形例について説明する。
図7は、本実施形態に係る不揮発性記憶装置の変形例の製造過程を示す要部断面模式図である。
【0061】
絶縁層21に、トレンチ22を形成し、トレンチ22にバリアメタル23を介してタングステン層24Lを埋め込む工程までは、第1実施例と同じである。この次の工程から説明する。
【0062】
図7(a)に示すように、タングステン層24Lの埋め込み後、化学的研磨法(Chemical Mechanical Polishing,CMP)によりタングステン層24Lの表面を平坦化する。これにより、それぞれのタングステン層24Lの表面および絶縁層21の表面が平坦になる。
【0063】
続いて、図7(b)に示すように、異方性エッチングによるエッチバックを行う。異方性エッチングとは、例えば、反応性イオンエッチングである。これにより、タングステン層24Lがエッチバックされて、トレンチ22内に、タングステン配線24が形成される。
【0064】
タングステン配線24の厚み24hは、トレンチ22の未充填部22aのアスペクト比が3未満になるように調整する。本実施形態では、タングステン層24Lの上部にエッチバックを施す前に、タングステン層24Lの表面に化学的研磨処理を施すので、上面24aは、平坦化された形状を維持してエッチバックされる。従って、それぞれのタングステン配線24の厚み24hは、略均一になる。また、それぞれのタングステン配線24の上面24aは、より平坦になる。
【0065】
続いて、図7(c)に示すように、未充填部22a内に、スパッタリングによってシード層25sを形成する。タングステン配線24の上面24aは、平坦化されたため、シード層25sとタングステン配線24との界面27は、平坦になる。
【0066】
その後、電解めっき法により、銅層25Lを形成する。埋め込み方法の詳細ならびにその後の製造工程は、図4に示した第1実施例と同様であるので、説明は省略する。さらに、余剰の銅層25L部分を化学的研磨法によって除去することにより、図2で例示した構造を得る。
【0067】
このような製造方法によれば、タングステン配線24と銅配線25との界面27がより平坦になる。そのため、タングステン配線24と銅配線25との界面による電子散乱が抑制され、より低抵抗な配線層20が実現する。
【0068】
本実施形態では、第1導電層をタングステン(W)、第2導電層を銅(Cu)として説明した。しかし、本実施形態は、これに限るものではない。第2導電層の材料は、第1導電層の材料よりも比抵抗が低い材料であり、第1導電層は、第2導電層よりも埋め込み性能が良い材料であればよい。
【0069】
例えば、第1導電層については、タングステン(W)のほか、アルミニウム(Al)、等を用いてもよい。第1導電層としてのアルミニウム層は、CVDで形成する。
【0070】
第2導電層については、Cu(銅)のほか、金(Au)、銀(Ag)等を用いてもよい。例えば、Cu(銅)の比抵抗は、1.7×10−8(Ω・cm)、金(Au)の比抵抗は、2.2×10−8(Ω・cm)、銀(Ag)の比抵抗は、1.6×10−8(Ω・cm)である。金(Au)、銀(Ag)については、Cu(銅)と同様に低抵抗材である。
【0071】
また、本実施の形態では、浮遊ゲート型のNAND型フラッシュメモリの最下層のビット線について説明したが、本実施形態はこれに限らず、積層構造のビット線にも本実施形態の技術を転用することができる。また、ビット線以外の配線にも本実施形態の技術を転用することができる。
【0072】
また、他の種類の不揮発性記憶装置の配線層にも本実施形態の技術を転用することができる。他の種類の不揮発性記憶装置とは、例えば、強誘電体型の不揮発性記憶装置(FeRAM)、抵抗変化型の不揮発性記憶装置(ReRAM)、相変化型の不揮発性記憶装置(PRAM)、磁気抵抗型の不揮発性記憶装置(MRAM)等が相当する。
【0073】
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。
【0074】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0075】
1 不揮発性記憶装置
10 半導体層
11 メモリセル
12 素子分離膜
13 浮遊ゲート
14 制御電極
15 ワード線
16d、16s 選択ゲート電極
17d、17s コンタクトプラグ
18d、18s 配線層
19 コンタクトビア
20 配線層
21 絶縁層
22 トレンチ
22a 未充填部
22b 幅
22h トレンチ深さ
22u 幅
23 バリアメタル
24 タングステン配線(第1導電層)
24a 上面
24L タングステン層
24h 厚み
25 銅配線
25L 銅層(第2導電層)
25s シード層
26 ボイド
27 界面
100a、100b 不揮発性記憶装置
120a、120b 配線層
122a、122b トレンチ
126a、126b ボイド
【特許請求の範囲】
【請求項1】
書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置であって、
前記配線層は、絶縁層に設けられたトレンチ内に設けられ、
前記配線層は、第1導電層と、前記第1導電層の上に設けられた第2導電層と、を有し、
前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、
前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低いことを特徴とする不揮発性記憶装置。
【請求項2】
前記第1導電層の厚みは、前記配線層の厚みの1/3以上であることを特徴とする請求項1記載の不揮発性記憶装置。
【請求項3】
前記トレンチのアスペクト比は、3以上10以下であることを特徴とする請求項1または2に記載の不揮発性記憶装置。
参考例
【請求項4】
書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置の製造方法であって、
絶縁層に設けられたトレンチ内に減圧雰囲気下で第1導電層を形成する工程と、
前記第1導電層を形成した後、前記第1導電層の上部にエッチバックを施して前記第1導電層の上部を除去する工程と、
前記第1導電層の上に第2導電層を形成し、前記第1導電層の上に第2導電層が設けられた前記配線層を前記トレンチ内に形成する工程と、
を備え、
前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、
前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低いことを特徴とする不揮発性記憶装置の製造方法。
【請求項5】
前記第1導電層の上部にエッチバックを施す前に、前記第1導電層の表面に化学的研磨処理を施すことを特徴とする請求項4記載の不揮発性記憶装置の製造方法。
【請求項1】
書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置であって、
前記配線層は、絶縁層に設けられたトレンチ内に設けられ、
前記配線層は、第1導電層と、前記第1導電層の上に設けられた第2導電層と、を有し、
前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、
前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低いことを特徴とする不揮発性記憶装置。
【請求項2】
前記第1導電層の厚みは、前記配線層の厚みの1/3以上であることを特徴とする請求項1記載の不揮発性記憶装置。
【請求項3】
前記トレンチのアスペクト比は、3以上10以下であることを特徴とする請求項1または2に記載の不揮発性記憶装置。
参考例
【請求項4】
書き替え可能な複数の不揮発性メモリセルと、前記複数のメモリセルのそれぞれに電気的に接続可能な配線層と、を備えた不揮発性半導体記憶装置の製造方法であって、
絶縁層に設けられたトレンチ内に減圧雰囲気下で第1導電層を形成する工程と、
前記第1導電層を形成した後、前記第1導電層の上部にエッチバックを施して前記第1導電層の上部を除去する工程と、
前記第1導電層の上に第2導電層を形成し、前記第1導電層の上に第2導電層が設けられた前記配線層を前記トレンチ内に形成する工程と、
を備え、
前記配線層が充填されていない前記トレンチに対する前記第1導電層の埋め込み性は、前記配線層が充填されていない前記トレンチに対する前記第2導電層の埋め込み性よりも高く、
前記第2導電層の比抵抗は、前記第1導電層の比抵抗よりも低いことを特徴とする不揮発性記憶装置の製造方法。
【請求項5】
前記第1導電層の上部にエッチバックを施す前に、前記第1導電層の表面に化学的研磨処理を施すことを特徴とする請求項4記載の不揮発性記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【公開番号】特開2012−69659(P2012−69659A)
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願番号】特願2010−212121(P2010−212121)
【出願日】平成22年9月22日(2010.9.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願日】平成22年9月22日(2010.9.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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