半導体記憶装置及びその製造方法
【課題】メモリセル部及び周辺回路部を微細化する。
【解決手段】半導体基板２０に設けられたメモリセル部１１及び周辺回路部１２を有する半導体記憶装置の製造方法であって、メモリセル部１１及び周辺回路部１２にそれぞれ層間絶縁層３７及び４７を形成する工程と、層間絶縁層３７及び４７上にそれぞれ、心材５０を形成する工程と、心材５０をスリミングする工程と、メモリセル部１１及び周辺回路部１２の心材５０の側面にそれぞれ、側壁３８及び４８を形成する工程と、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する工程と、加工された層間絶縁層３７及び４７内にそれぞれビット線ＢＬ及び配線層４４を形成する工程とを含む。
【解決手段】半導体基板２０に設けられたメモリセル部１１及び周辺回路部１２を有する半導体記憶装置の製造方法であって、メモリセル部１１及び周辺回路部１２にそれぞれ層間絶縁層３７及び４７を形成する工程と、層間絶縁層３７及び４７上にそれぞれ、心材５０を形成する工程と、心材５０をスリミングする工程と、メモリセル部１１及び周辺回路部１２の心材５０の側面にそれぞれ、側壁３８及び４８を形成する工程と、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する工程と、加工された層間絶縁層３７及び４７内にそれぞれビット線ＢＬ及び配線層４４を形成する工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁化の方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。ＭＴＪ素子は、参照層と、記録層と、参照層及び記録層に挟まれ、トンネル障壁を作る絶縁層との３層構造を持つ。参照層の磁化は一方向に固定されており、書き込み動作を行っても反転しない。一方、記録層の磁化は書き込み動作により外部から与えられるトルクによって磁化が反転する。
【０００３】
ＭＲＡＭは、情報を記憶するＭＴＪ素子と、このＭＴＪ素子を選択するための選択トランジスタとから構成されるメモリセルがマトリクス状に配列されたメモリセルアレイと、このメモリセルアレイを動作させるための周辺回路とを備えている。ＭＲＡＭを微細化するためには、メモリセルアレイを微細化すると共に、周辺回路のパターンを微細化する必要がある。
【０００４】
メモリセルアレイ及び周辺回路の配線パターンを形成する場合、光源にＡｒＦを用いた光リソグラフィが一般に用いられているが、素子の微細化が進むにつれて露光限界が近づいている。すなわち、光露光装置の露光限界を超えてＭＲＡＭを微細化することは困難である。Ｘ線リソグラフィ（例えばＥＵＶ（Extreme Ultra Violet）リソグラフィ）を用いて配線パターンを形成する方法もあるが、多大な製造コストがかかってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５８４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、メモリセル部及び周辺回路部を微細化することが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置の製造方法は、半導体基板に設けられたメモリセル部及び周辺回路部を有する半導体記憶装置の製造方法であって、前記メモリセル部及び前記周辺回路部にそれぞれ第１及び第２の層間絶縁層を形成する工程と、前記第１及び第２の層間絶縁層上にそれぞれ、第１及び第２の心材を形成する工程と、前記第１及び第２の心材をスリミングする工程と、前記第１及び第２の心材の側面にそれぞれ、第１及び第２の側壁を形成する工程と、前記第１及び第２の側壁をマスクとして、前記第１及び第２の層間絶縁層を加工する工程と、前記加工された第１の層間絶縁層内に第１の配線層を形成する工程と、前記加工された第２の層間絶縁層内に第２の配線層を形成する工程とを具備する。
【０００８】
実施形態に係る半導体記憶装置は、半導体基板に設けられたメモリセル部と、前記半導体基板に設けられた周辺回路部と、前記メモリセル部に設けられた第１の層間絶縁層と、前記第１の層間絶縁層内に設けられた第１の配線層と、前記周辺回路部に設けられた第２の層間絶縁層と、前記第２の層間絶縁層内に設けられ、かつ前記第１の配線層と同じレベルに配置された第２の配線層とを具備し、前記第１及び第２の配線層は、同じ幅及び同じ間隔からなる配線パターンを有する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係るＭＲＡＭのレイアウト図。
【図２】メモリセル部１１の回路図。
【図３】ＭＴＪ素子２１の断面図。
【図４】ＭＴＪ素子２１の磁化状態を説明する模式図。
【図５】メモリセル部１１の平面図。
【図６】図５に示したＡ−Ａ´線に沿ったメモリセル部１１の断面図。
【図７】図５に示したＢ−Ｂ´線に沿ったメモリセル部１１の断面図。
【図８】周辺回路部１２の平面図。
【図９】図８に示したＣ−Ｃ´線に沿った周辺回路部１２の断面図。
【図１０】図８に示したＤ−Ｄ´線に沿った周辺回路部１２の断面図。
【図１１】本実施形態に係るＭＲＡＭの製造工程を示す断面図。
【図１２】図１１に続くＭＲＡＭの製造工程を示す断面図。
【図１３】図１２に続くＭＲＡＭの製造工程を示す断面図。
【図１４】図１３に続くＭＲＡＭの製造工程を示す断面図。
【図１５】図１４に続くＭＲＡＭの製造工程を示す断面図。
【図１６】メモリセル部の平面図。
【図１７】図１５に続くＭＲＡＭの製造工程を示す断面図。
【図１８】周辺回路部の平面図。
【図１９】図１７に続くＭＲＡＭの製造工程を示す断面図。
【図２０】図１９に続くＭＲＡＭの製造工程を示す断面図。
【図２１】図２０に続くＭＲＡＭの製造工程を示す断面図。
【図２２】図２１に続くＭＲＡＭの製造工程を示す断面図。
【図２３】メモリセル部の平面図。
【図２４】周辺回路部の平面図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
図１は、本実施形態に係るＭＲＡＭ１０のレイアウト図である。ＭＲＡＭ１０は、メモリセルがマトリクス状に配列されたメモリセル部１１と、このメモリセル部１１の動作を直接制御する周辺回路部１２とを備えている。メモリセル部１１及び周辺回路部１２は、同一の半導体基板２０上に形成される。
【００１２】
周辺回路部１２には、ワード線を選択するロウデコーダ、ビット線を選択するカラムデコーダ及びカラム選択回路、ビット線からデータを読み出すセンスアンプ、ビット線を介してメモリセルにデータを書き込むライトドライバなどが含まれる。この周辺回路部１２は、後述するように、メモリセル部１１の配線パターンと同じピッチを有する配線パターンで形成される。なお、周辺回路部１２のさらに外側には、配線パターンのピッチがメモリセル部１１より大きい周辺回路（電源回路や制御回路）が配置されるが、図１では図示を省略している。
【００１３】
図２は、メモリセル部１１の回路図である。図２では、（２×２）個のメモリセルＭＣを一例として示している。メモリセル部１１には、ロウ方向に延在する複数のワード線ＷＬと、カラム方向に延在する複数のビット線ＢＬとが配設されている。メモリセルＭＣは、例えば、１個のＭＴＪ素子２１と、２個の選択トランジスタ２２−１，２２−２とを備えている。以後、選択トランジスタ２２−１，２２−２を纏めて選択トランジスタ２２と表記する場合もある。選択トランジスタ２２としては、例えば、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。
【００１４】
ＭＴＪ素子２１の一端は、ビット線ＢＬ１に接続され、ＭＴＪ素子２１の他端は、選択トランジスタ２２−１，２２−２の電流経路の一端に接続されている。選択トランジスタ２２−１，２２−２の電流経路の他端は、ビット線ＢＬ２に接続されている。選択トランジスタ２２−１，２２−２のゲートはそれぞれ、ワード線ＷＬ１，ＷＬ２に接続されている。メモリセルＭＣは、選択トランジスタ２２−１，２２−２がオンすることで選択される。なお、メモリセルＭＣは、図２の構成に限らず、１個のＭＴＪ素子２１と、１個の選択トランジスタ２２とから構成されていてもよい。
【００１５】
図３は、ＭＴＪ素子２１の断面図である。ＭＴＪ素子２１は、記録層（記憶層、自由層ともいう）２１Ａ、非磁性層（トンネルバリア層）２１Ｂ、参照層（固定層ともいう）２１Ｃが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層２１Ａ及び参照層２１Ｃはそれぞれ、強磁性材料からなる。トンネルバリア層２１Ｂとしては、ＭｇＯなどの絶縁層が用いられる。
【００１６】
記録層２１Ａ及び参照層２１Ｃはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。なお、記録層２１Ａ及び参照層２１Ｃの磁化方向は、膜面に平行であってもよい。
【００１７】
記録層２１Ａは、磁化（或いはスピン）方向が可変である（反転する）。参照層２１Ｃは、磁化方向が不変である（固定されている）。参照層２１Ｃは、記録層２１Ａよりも十分大きな垂直磁気異方性エネルギーを持つように設定される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層２１Ａの磁化反転電流を小さくし、参照層２１Ｃの磁化反転電流を記録層２１Ａのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層２１Ａと磁化方向が不変の参照層２１Ｃとを備えたＭＴＪ素子２１を実現できる。
【００１８】
図４は、ＭＴＪ素子２１の磁化状態を説明する模式図である。本実施形態では、ＭＴＪ素子２１に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２１の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子２１は、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００１９】
図４（ａ）に示すように、ＭＴＪ素子２１に対して、記録層２１Ａから参照層２１Ｃへ向かう書き込み電流を流すと、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２１の抵抗値は最も低くなり、ＭＴＪ素子２１は低抵抗状態に設定される。ＭＴＪ素子２１の低抵抗状態を、例えばデータ“０”と規定する。
【００２０】
一方、図４（ｂ）に示すように、ＭＴＪ素子２１に対して、参照層２１Ｃから記録層２１Ａへ向かう書き込み電流を流すと、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２１の抵抗値は最も高くなり、ＭＴＪ素子２１は高抵抗状態に設定される。ＭＴＪ素子２１の高抵抗状態を、例えばデータ“１”と規定する。
【００２１】
これにより、ＭＴＪ素子２１を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子２１の抵抗状態とデータとの割り当ては任意に設定可能である。
【００２２】
ＭＴＪ素子２１からデータを読み出す場合、センスアンプは、ＭＴＪ素子２１に読み出し電圧を印加し、この時にＭＴＪ素子２１に流れる読み出し電流に基づいてＭＴＪ素子２１の抵抗値を検知する。この読み出し電流は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００２３】
図５は、メモリセル部１１の平面図である。図６は、図５に示したＡ−Ａ´線に沿ったメモリセル部１１の断面図である。図７は、図５に示したＢ−Ｂ´線に沿ったメモリセル部１１の断面図である。
【００２４】
Ｐ型半導体基板２０内には、素子分離絶縁層３０が設けられており、Ｐ型半導体基板２０の表面領域のうち素子分離絶縁層３０が形成されていない領域が素子領域（アクティブ領域）ＡＡである。素子分離絶縁層３０は、例えば、ＳＴＩ（Shallow Trench Isolation）から構成される。
【００２５】
アクティブ領域ＡＡには、選択トランジスタ２２が設けられている。具体的には、アクティブ領域ＡＡ内には、離間した２つの拡散領域（ソース／ドレイン領域）２２Ａ，２２Ｂが設けられている。拡散領域２２Ａ，２２Ｂは、アクティブ領域ＡＡ内に高濃度のＮ型不純物を導入して形成されたＮ＋型拡散領域から構成される。拡散領域２２Ａ，２２Ｂ間のアクティブ領域ＡＡ上には、ゲート絶縁膜２２Ｃが設けられ、ゲート絶縁膜２２Ｃ上には、ゲート電極２２Ｄが設けられている。ゲート電極２２Ｄは、ワード線ＷＬとして機能する。ゲート電極２２Ｄは、絶縁性のキャップ層２２Ｅによって覆われている。
【００２６】
複数のワード線ＷＬは、Ｙ方向に延在している。複数のワード線ＷＬの幅及び間隔はそれぞれ、使用する製造工程に起因して決定される最小加工寸法（minimum feature size）Ｆである。すなわち、複数のワード線ＷＬは、最小加工寸法Ｆの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。
【００２７】
拡散領域２２Ａ上には、コンタクトプラグ３１が設けられている。コンタクトプラグ３１上には、ビアプラグ３２が設けられている。ビアプラグ３２上には、ビット線ＢＬが設けられている。ビット線ＢＬは、ワード線ＷＬの上方に配置された第１レベル配線層に属している。
【００２８】
拡散領域２２Ｂ上には、コンタクトプラグ３３が設けられている。コンタクトプラグ３３上には、ＭＴＪ素子２１が設けられている。ＭＴＪ素子２１上には、上部電極３４が設けられている。上部電極３４は、Ｙ方向延在しており、ＭＴＪ素子２１と反対側の端部には、ビアプラグ３５が設けられている。ビアプラグ３５上には、ビット線ＢＬが設けられている。ビット線ＢＬの底面及び側面は、バリア膜（図示せず）で覆われている。
【００２９】
半導体基板２０の上面からビアプラグ３５の上面までの間は、層間絶縁層３６で満たされている。層間絶縁層３６としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。層間絶縁層３６上かつビット線ＢＬ間には、層間絶縁層３７が設けられている。層間絶縁層３７としては、ビット線ＢＬ間の容量を低減するために、層間絶縁層３６より誘電率が低い絶縁材料が用いられ、例えば、炭素添加シリコン酸化物（ＳｉＯＣ）が用いられる。
【００３０】
層間絶縁層３７上かつビット線ＢＬ間には、絶縁性の側壁３８が設けられている。側壁３８としては、例えばシリコン窒化物（ＳｉＮ）が用いられる。側壁３８は、ビット線ＢＬの周囲を囲むように設けられている。
【００３１】
複数のビット線ＢＬは、Ｘ方向に延在している。複数のビット線ＢＬの幅及び間隔はそれぞれ、最小加工寸法Ｆである。すなわち、複数のビット線ＢＬは、最小加工寸法Ｆの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。ビット線ＢＬは、側壁転写プロセスを用いて形成され、これにより、幅及び間隔が最小加工寸法Ｆに設定される。前述した側壁３８は、複数のビット線ＢＬを側壁転写プロセスで形成する際に使用されるものである。
【００３２】
次に、周辺回路部１２の構成について説明する。図８は、周辺回路部１２の平面図である。図９は、図８に示したＣ−Ｃ´線に沿った周辺回路部１２の断面図である。図１０は、図８に示したＤ−Ｄ´線に沿った周辺回路部１２の断面図である。
【００３３】
周辺回路部１２が配置されるＰ型半導体基板２０内には、メモリセル部１１と同様に、素子分離絶縁層３０及びアクティブ領域ＡＡが設けられている。アクティブ領域ＡＡには、周辺回路部１２を構成する周辺トランジスタ４１が設けられている。具体的には、アクティブ領域ＡＡ内には、離間した２つの拡散領域（ソース／ドレイン領域）４１Ａ，４１Ｂが設けられている。拡散領域４１Ａ，４１Ｂは、アクティブ領域ＡＡ内に高濃度のＮ型不純物を導入して形成されたＮ＋型拡散領域から構成される。拡散領域４１Ａ，４１Ｂ間のアクティブ領域ＡＡ上には、ゲート絶縁膜４１Ｃが設けられ、ゲート絶縁膜４１Ｃ上には、ゲート電極４１Ｄが設けられている。ゲート電極４１Ｄは、絶縁性のキャップ層４１Ｅによって覆われている。
【００３４】
複数のゲート電極４１Ｄは、Ｙ方向に延在している。複数のゲート電極４１Ｄの幅及び間隔はそれぞれ、最小加工寸法Ｆである。すなわち、複数のゲート電極４１Ｄは、ワード線ＷＬと同様に、最小加工寸法Ｆの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。
【００３５】
拡散領域４１Ａ上には、コンタクトプラグ４２が設けられている。コンタクトプラグ４２上には、ビアプラグ４３が設けられている。ビアプラグ４３上には、配線層４４が設けられている。配線層４４は、ビット線ＢＬと同様に、第１レベル配線層に属している。配線層４４の底面及び側面は、バリア膜（図示せず）で覆われている。拡散領域４１Ｂ上には、コンタクトプラグ４５が設けられている。コンタクトプラグ４５は、図示しない任意の配線に電気的に接続される。
【００３６】
半導体基板２０の上面からビアプラグ４３の上面までの間は、層間絶縁層４６で満たされている。層間絶縁層４６は、メモリセル部１１の層間絶縁層３６と同じ材料で構成される。層間絶縁層４６上かつ配線層４４間には、層間絶縁層４７が設けられている。層間絶縁層４７は、メモリセル部１１の層間絶縁層３７と同じ材料で構成される。
【００３７】
層間絶縁層４７上かつ配線層４４間には、絶縁性の側壁４８が設けられている。側壁４８は、メモリセル部１１の側壁３８と同じ材料が用いられる。側壁４８は、配線層４４の周囲を囲むように設けられている。
【００３８】
複数の配線層４４は、Ｘ方向に延在している。配線層４４のパターンは、周辺回路部１２を構成する所望の配線パターンに応じて、複数に分断されている。複数の配線層４４の幅及び間隔はそれぞれ、最小加工寸法Ｆである。すなわち、複数の配線層４４は、ビット線ＢＬと同様に、最小加工寸法Ｆの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。配線層４４は、側壁転写プロセスを用いて形成され、これにより、幅及び間隔が最小加工寸法Ｆに設定される。前述した側壁４８は、複数の配線層４４を側壁転写プロセスで形成する際に使用されるものである。
【００３９】
（製造方法）
次に、ＭＲＡＭ１０の製造方法について説明する。本実施形態では、周辺回路部１２の第１レベル配線層は、側壁転写プロセスを用いたダマシン法によって形成される。この製造工程を用いると、周辺回路部１２の第１レベル配線層をメモリセル部１１のビット線ＢＬと同じ密ピッチで形成することができ、また、メモリセル部１１及び周辺回路部１２の第１レベル配線層を同時に加工することが可能である。
【００４０】
半導体基板２０に形成されるトランジスタ（選択トランジスタ２２及び周辺トランジスタ４１を含む）、及びＭＴＪ素子２１は、周知の製造工程によって形成することができる。ＭＲＡＭ１０の製造方法では、第１レベル配線層（ビット線ＢＬ及び配線層４４）の製造工程を中心に説明する。
【００４１】
図１１に示すように、ＣＶＤ（Chemical Vapor Deposition）法又はＰＶＤ（physical vapor deposition）法を用いて、メモリセル部１１の層間絶縁層３６及び周辺回路部１２の層間絶縁層４６上にそれぞれ、層間絶縁層３７及び４７を成膜する。続いて、光リソグラフィ法を用いて、層間絶縁層３７及び４７上にそれぞれ、レジスト層（心材）５０を形成する。レジスト層５０の幅及び間隔は、２Ｆに設定される。２Ｆは、光露光装置の加工限界である。
【００４２】
続いて、図１２に示すように、例えばＩＢＥ（Ion Beam Etching）法を用いて、レジスト層５０をスリミングする。これにより、レジスト層５０の幅はＦ、レジスト層５０の間隔は３Ｆに設定される。
【００４３】
続いて、図１３に示すように、ＣＶＤ法又はＰＶＤ法を用いて、層間絶縁層３７及び４７上にそれぞれ、膜厚Ｆで側壁材３８及び４８を成膜する。続いて、図１４に示すように、例えばＩＢＥ法を用いて、側壁材３８及び４８をエッチバックし、レジスト層５０の側面に側壁３８及び４８を形成する。側壁３８及び４８の幅は、Ｆに設定される。
【００４４】
続いて、図１５に示すように、装置全面に再度レジスト層５０を塗布した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、側壁３８及び４８の上面が露出するまで装置全面を平坦化する。図１６は、図１５の断面図のうちメモリセル部１１に対応する平面図である。なお、図１５は、図１６のＢ−Ｂ´線に沿ったメモリセル部１１の断面図に対応する。図１１から図１５までの製造工程により、１個のレジスト層５０を囲む側壁３８が形成され、また、２個の側壁３８間にもレジスト層５０が形成される。すなわち、側壁３８は、ループ状に形成される。そして、レジスト層５０及び側壁３８の幅は、全てＦに設定される。周辺回路部１２の側壁４８も、図１６の側壁３８と同じ形状である。すなわち、側壁４８は、ループ状に形成される。
【００４５】
続いて、図１７に示すように、装置全面にハードマスク層５１を堆積する。ハードマスク層５１としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。続いて、光リソグラフィ法及びＲＩＥ法を用いて、周辺回路部１２のハードマスク層５１をパターニングする。図１８は、ハードマスク層５１のレイアウトを説明する周辺回路部１２の平面図である。なお、図１７は、図１８のＤ−Ｄ´線に沿った周辺回路部１２の断面図に対応する。ハードマスク層５１は、配線層４４を所望の配線パターンに加工するために使用されるものであり、配線層４４を分断する位置に配置される。ハードマスク層５１の平面形状は、例えば正方形であり、ハードマスク層５１のサイズは、２Ｆ×２Ｆに設定される。一方、メモリセル部１１では、ビット線ＢＬを分断しないため、図１７のＲＩＥ工程において、メモリセル部１１のハードマスク層５１は全て除去される。
【００４６】
続いて、図１９に示すように、アッシャー工程により、表面に露出しているレジスト層５０を除去する。これにより、ハードマスク層５１でマスクされたレジスト層５０のみが残り、それ以外のレジスト層５０が除去される。
【００４７】
続いて、図２０に示すように、例えばＲＩＥ法を用いて、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する。この層間絶縁層３７及び４７の加工工程においても、周辺回路部１２のレジスト層５０は残されるので、レジスト層５０直下の層間絶縁層３７も残される。また、側壁３８及び４８、及びハードマスク層５１も一部がエッチングされずに残される。
【００４８】
続いて、図２１に示すように、第１レベル配線層（ビット線ＢＬ及び配線層４４）が層間絶縁層３７に拡散するのを防ぐために、例えばＣＶＤ法を用いて、装置全面に、導電性のバリア膜５２を成膜する。バリア膜５２としは、例えば窒化チタン（ＴｉＮ）が用いられる。
【００４９】
続いて、図２２に示すように、例えばメッキ法を用いて、導電材料を成膜した後、ＣＭＰ法を用いて、装置全面を側壁３８及び４８が露出するまで平坦化する。図２３は、メモリセル部１１の平面図である。図２４は、周辺回路部１２の平面図である。なお、図２２は、図２３のＢ−Ｂ´線に沿ったメモリセル部１１の断面図、及び図２４のＤ−Ｄ´線に沿った周辺回路部１２の断面図に対応する。これにより、メモリセル部１１に、幅及び間隔がＦの複数のビット線ＢＬが形成され、周辺回路部１２に、幅及び間隔がＦの複数の配線層４４が形成される。その後、レジスト層５０を除去する。このようにして、本実施形態のＭＲＡＭ１０が製造される。
【００５０】
（効果）
以上詳述したように本実施形態では、同一半導体基板２０に、磁気抵抗素子２１を含むメモリセル部１１と、メモリセル部１１の動作を直接制御する周辺回路部１２とを形成する。そして、側壁転写プロセスを用いて、メモリセル部１１の層間絶縁層３７内にビット線ＢＬを形成し、周辺回路部１２の層間絶縁層４７内に配線層４４を形成する。このビット線ＢＬ及び配線層４４は、第１レベル配線層に属し、かつ配線幅及び配線間隔がＦのラインアンドスペースパターンで形成される。
【００５１】
従って本実施形態によれば、メモリセル部１１のビット線ＢＬ、及び周辺回路部１２の配線層４４を、光露光装置の加工限界である２Ｆより小さいＦの配線幅及び間隔を有するラインアンドスペースパターンで形成することができる。これにより、メモリセル部１１及び周辺回路部１２を微細化することが可能となり、ひいてはＭＲＡＭ１０を微細化することが可能となる。
【００５２】
また、メモリセル部１１の第１レベル配線層（ビット線ＢＬ）と周辺回路部１２の第１レベル配線層（配線層４４）とを同じ製造工程で同時に形成することができる。すなわち、メモリセル部１１及び周辺回路部１２に対して同時に光リソグラフィ工程が実施されるため、光リソグラフィ工程数を削減することができる。これにより、ＭＲＡＭ１０の製造コストを低減することが可能となる。
【００５３】
また、Ｘ線リソグラフィを用いずに、光源に例えばＡｒＦを用いた光リソグラフィを用いて、微細化されたメモリセル部１１及び周辺回路部１２を有するＭＲＡＭ１０を製造することができる。これにより、Ｘ線リソグラフィを用いた場合に比べて、製造コストを低減することができる。
【００５４】
なお、本実施形態は、半導体記憶装置としてＭＲＡＭを例に説明したが、ＭＲＡＭに限定されるものではなく、ＭＲＡＭ以外のメモリにも適用可能である。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１０…ＭＲＡＭ、１１…メモリセル部、１２…周辺回路部、２０…半導体基板、２１…ＭＴＪ素子、２２…選択トランジスタ、３０…素子分離絶縁層、３１，３３，４２，４５…コンタクトプラグ、３２，３５，４３…ビアプラグ、３４…上部電極、３６，３７，４６，４７…層間絶縁層、３８，４８…側壁、４１…周辺トランジスタ、４４…配線層、５０…レジスト層、５１…ハードマスク層、５２…バリア膜。
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁化の方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。ＭＴＪ素子は、参照層と、記録層と、参照層及び記録層に挟まれ、トンネル障壁を作る絶縁層との３層構造を持つ。参照層の磁化は一方向に固定されており、書き込み動作を行っても反転しない。一方、記録層の磁化は書き込み動作により外部から与えられるトルクによって磁化が反転する。
【０００３】
ＭＲＡＭは、情報を記憶するＭＴＪ素子と、このＭＴＪ素子を選択するための選択トランジスタとから構成されるメモリセルがマトリクス状に配列されたメモリセルアレイと、このメモリセルアレイを動作させるための周辺回路とを備えている。ＭＲＡＭを微細化するためには、メモリセルアレイを微細化すると共に、周辺回路のパターンを微細化する必要がある。
【０００４】
メモリセルアレイ及び周辺回路の配線パターンを形成する場合、光源にＡｒＦを用いた光リソグラフィが一般に用いられているが、素子の微細化が進むにつれて露光限界が近づいている。すなわち、光露光装置の露光限界を超えてＭＲＡＭを微細化することは困難である。Ｘ線リソグラフィ（例えばＥＵＶ（Extreme Ultra Violet）リソグラフィ）を用いて配線パターンを形成する方法もあるが、多大な製造コストがかかってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５８４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、メモリセル部及び周辺回路部を微細化することが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置の製造方法は、半導体基板に設けられたメモリセル部及び周辺回路部を有する半導体記憶装置の製造方法であって、前記メモリセル部及び前記周辺回路部にそれぞれ第１及び第２の層間絶縁層を形成する工程と、前記第１及び第２の層間絶縁層上にそれぞれ、第１及び第２の心材を形成する工程と、前記第１及び第２の心材をスリミングする工程と、前記第１及び第２の心材の側面にそれぞれ、第１及び第２の側壁を形成する工程と、前記第１及び第２の側壁をマスクとして、前記第１及び第２の層間絶縁層を加工する工程と、前記加工された第１の層間絶縁層内に第１の配線層を形成する工程と、前記加工された第２の層間絶縁層内に第２の配線層を形成する工程とを具備する。
【０００８】
実施形態に係る半導体記憶装置は、半導体基板に設けられたメモリセル部と、前記半導体基板に設けられた周辺回路部と、前記メモリセル部に設けられた第１の層間絶縁層と、前記第１の層間絶縁層内に設けられた第１の配線層と、前記周辺回路部に設けられた第２の層間絶縁層と、前記第２の層間絶縁層内に設けられ、かつ前記第１の配線層と同じレベルに配置された第２の配線層とを具備し、前記第１及び第２の配線層は、同じ幅及び同じ間隔からなる配線パターンを有する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係るＭＲＡＭのレイアウト図。
【図２】メモリセル部１１の回路図。
【図３】ＭＴＪ素子２１の断面図。
【図４】ＭＴＪ素子２１の磁化状態を説明する模式図。
【図５】メモリセル部１１の平面図。
【図６】図５に示したＡ−Ａ´線に沿ったメモリセル部１１の断面図。
【図７】図５に示したＢ−Ｂ´線に沿ったメモリセル部１１の断面図。
【図８】周辺回路部１２の平面図。
【図９】図８に示したＣ−Ｃ´線に沿った周辺回路部１２の断面図。
【図１０】図８に示したＤ−Ｄ´線に沿った周辺回路部１２の断面図。
【図１１】本実施形態に係るＭＲＡＭの製造工程を示す断面図。
【図１２】図１１に続くＭＲＡＭの製造工程を示す断面図。
【図１３】図１２に続くＭＲＡＭの製造工程を示す断面図。
【図１４】図１３に続くＭＲＡＭの製造工程を示す断面図。
【図１５】図１４に続くＭＲＡＭの製造工程を示す断面図。
【図１６】メモリセル部の平面図。
【図１７】図１５に続くＭＲＡＭの製造工程を示す断面図。
【図１８】周辺回路部の平面図。
【図１９】図１７に続くＭＲＡＭの製造工程を示す断面図。
【図２０】図１９に続くＭＲＡＭの製造工程を示す断面図。
【図２１】図２０に続くＭＲＡＭの製造工程を示す断面図。
【図２２】図２１に続くＭＲＡＭの製造工程を示す断面図。
【図２３】メモリセル部の平面図。
【図２４】周辺回路部の平面図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
図１は、本実施形態に係るＭＲＡＭ１０のレイアウト図である。ＭＲＡＭ１０は、メモリセルがマトリクス状に配列されたメモリセル部１１と、このメモリセル部１１の動作を直接制御する周辺回路部１２とを備えている。メモリセル部１１及び周辺回路部１２は、同一の半導体基板２０上に形成される。
【００１２】
周辺回路部１２には、ワード線を選択するロウデコーダ、ビット線を選択するカラムデコーダ及びカラム選択回路、ビット線からデータを読み出すセンスアンプ、ビット線を介してメモリセルにデータを書き込むライトドライバなどが含まれる。この周辺回路部１２は、後述するように、メモリセル部１１の配線パターンと同じピッチを有する配線パターンで形成される。なお、周辺回路部１２のさらに外側には、配線パターンのピッチがメモリセル部１１より大きい周辺回路（電源回路や制御回路）が配置されるが、図１では図示を省略している。
【００１３】
図２は、メモリセル部１１の回路図である。図２では、（２×２）個のメモリセルＭＣを一例として示している。メモリセル部１１には、ロウ方向に延在する複数のワード線ＷＬと、カラム方向に延在する複数のビット線ＢＬとが配設されている。メモリセルＭＣは、例えば、１個のＭＴＪ素子２１と、２個の選択トランジスタ２２−１，２２−２とを備えている。以後、選択トランジスタ２２−１，２２−２を纏めて選択トランジスタ２２と表記する場合もある。選択トランジスタ２２としては、例えば、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。
【００１４】
ＭＴＪ素子２１の一端は、ビット線ＢＬ１に接続され、ＭＴＪ素子２１の他端は、選択トランジスタ２２−１，２２−２の電流経路の一端に接続されている。選択トランジスタ２２−１，２２−２の電流経路の他端は、ビット線ＢＬ２に接続されている。選択トランジスタ２２−１，２２−２のゲートはそれぞれ、ワード線ＷＬ１，ＷＬ２に接続されている。メモリセルＭＣは、選択トランジスタ２２−１，２２−２がオンすることで選択される。なお、メモリセルＭＣは、図２の構成に限らず、１個のＭＴＪ素子２１と、１個の選択トランジスタ２２とから構成されていてもよい。
【００１５】
図３は、ＭＴＪ素子２１の断面図である。ＭＴＪ素子２１は、記録層（記憶層、自由層ともいう）２１Ａ、非磁性層（トンネルバリア層）２１Ｂ、参照層（固定層ともいう）２１Ｃが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層２１Ａ及び参照層２１Ｃはそれぞれ、強磁性材料からなる。トンネルバリア層２１Ｂとしては、ＭｇＯなどの絶縁層が用いられる。
【００１６】
記録層２１Ａ及び参照層２１Ｃはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。なお、記録層２１Ａ及び参照層２１Ｃの磁化方向は、膜面に平行であってもよい。
【００１７】
記録層２１Ａは、磁化（或いはスピン）方向が可変である（反転する）。参照層２１Ｃは、磁化方向が不変である（固定されている）。参照層２１Ｃは、記録層２１Ａよりも十分大きな垂直磁気異方性エネルギーを持つように設定される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層２１Ａの磁化反転電流を小さくし、参照層２１Ｃの磁化反転電流を記録層２１Ａのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層２１Ａと磁化方向が不変の参照層２１Ｃとを備えたＭＴＪ素子２１を実現できる。
【００１８】
図４は、ＭＴＪ素子２１の磁化状態を説明する模式図である。本実施形態では、ＭＴＪ素子２１に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２１の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子２１は、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００１９】
図４（ａ）に示すように、ＭＴＪ素子２１に対して、記録層２１Ａから参照層２１Ｃへ向かう書き込み電流を流すと、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２１の抵抗値は最も低くなり、ＭＴＪ素子２１は低抵抗状態に設定される。ＭＴＪ素子２１の低抵抗状態を、例えばデータ“０”と規定する。
【００２０】
一方、図４（ｂ）に示すように、ＭＴＪ素子２１に対して、参照層２１Ｃから記録層２１Ａへ向かう書き込み電流を流すと、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２１の抵抗値は最も高くなり、ＭＴＪ素子２１は高抵抗状態に設定される。ＭＴＪ素子２１の高抵抗状態を、例えばデータ“１”と規定する。
【００２１】
これにより、ＭＴＪ素子２１を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子２１の抵抗状態とデータとの割り当ては任意に設定可能である。
【００２２】
ＭＴＪ素子２１からデータを読み出す場合、センスアンプは、ＭＴＪ素子２１に読み出し電圧を印加し、この時にＭＴＪ素子２１に流れる読み出し電流に基づいてＭＴＪ素子２１の抵抗値を検知する。この読み出し電流は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００２３】
図５は、メモリセル部１１の平面図である。図６は、図５に示したＡ−Ａ´線に沿ったメモリセル部１１の断面図である。図７は、図５に示したＢ−Ｂ´線に沿ったメモリセル部１１の断面図である。
【００２４】
Ｐ型半導体基板２０内には、素子分離絶縁層３０が設けられており、Ｐ型半導体基板２０の表面領域のうち素子分離絶縁層３０が形成されていない領域が素子領域（アクティブ領域）ＡＡである。素子分離絶縁層３０は、例えば、ＳＴＩ（Shallow Trench Isolation）から構成される。
【００２５】
アクティブ領域ＡＡには、選択トランジスタ２２が設けられている。具体的には、アクティブ領域ＡＡ内には、離間した２つの拡散領域（ソース／ドレイン領域）２２Ａ，２２Ｂが設けられている。拡散領域２２Ａ，２２Ｂは、アクティブ領域ＡＡ内に高濃度のＮ型不純物を導入して形成されたＮ＋型拡散領域から構成される。拡散領域２２Ａ，２２Ｂ間のアクティブ領域ＡＡ上には、ゲート絶縁膜２２Ｃが設けられ、ゲート絶縁膜２２Ｃ上には、ゲート電極２２Ｄが設けられている。ゲート電極２２Ｄは、ワード線ＷＬとして機能する。ゲート電極２２Ｄは、絶縁性のキャップ層２２Ｅによって覆われている。
【００２６】
複数のワード線ＷＬは、Ｙ方向に延在している。複数のワード線ＷＬの幅及び間隔はそれぞれ、使用する製造工程に起因して決定される最小加工寸法（minimum feature size）Ｆである。すなわち、複数のワード線ＷＬは、最小加工寸法Ｆの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。
【００２７】
拡散領域２２Ａ上には、コンタクトプラグ３１が設けられている。コンタクトプラグ３１上には、ビアプラグ３２が設けられている。ビアプラグ３２上には、ビット線ＢＬが設けられている。ビット線ＢＬは、ワード線ＷＬの上方に配置された第１レベル配線層に属している。
【００２８】
拡散領域２２Ｂ上には、コンタクトプラグ３３が設けられている。コンタクトプラグ３３上には、ＭＴＪ素子２１が設けられている。ＭＴＪ素子２１上には、上部電極３４が設けられている。上部電極３４は、Ｙ方向延在しており、ＭＴＪ素子２１と反対側の端部には、ビアプラグ３５が設けられている。ビアプラグ３５上には、ビット線ＢＬが設けられている。ビット線ＢＬの底面及び側面は、バリア膜（図示せず）で覆われている。
【００２９】
半導体基板２０の上面からビアプラグ３５の上面までの間は、層間絶縁層３６で満たされている。層間絶縁層３６としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。層間絶縁層３６上かつビット線ＢＬ間には、層間絶縁層３７が設けられている。層間絶縁層３７としては、ビット線ＢＬ間の容量を低減するために、層間絶縁層３６より誘電率が低い絶縁材料が用いられ、例えば、炭素添加シリコン酸化物（ＳｉＯＣ）が用いられる。
【００３０】
層間絶縁層３７上かつビット線ＢＬ間には、絶縁性の側壁３８が設けられている。側壁３８としては、例えばシリコン窒化物（ＳｉＮ）が用いられる。側壁３８は、ビット線ＢＬの周囲を囲むように設けられている。
【００３１】
複数のビット線ＢＬは、Ｘ方向に延在している。複数のビット線ＢＬの幅及び間隔はそれぞれ、最小加工寸法Ｆである。すなわち、複数のビット線ＢＬは、最小加工寸法Ｆの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。ビット線ＢＬは、側壁転写プロセスを用いて形成され、これにより、幅及び間隔が最小加工寸法Ｆに設定される。前述した側壁３８は、複数のビット線ＢＬを側壁転写プロセスで形成する際に使用されるものである。
【００３２】
次に、周辺回路部１２の構成について説明する。図８は、周辺回路部１２の平面図である。図９は、図８に示したＣ−Ｃ´線に沿った周辺回路部１２の断面図である。図１０は、図８に示したＤ−Ｄ´線に沿った周辺回路部１２の断面図である。
【００３３】
周辺回路部１２が配置されるＰ型半導体基板２０内には、メモリセル部１１と同様に、素子分離絶縁層３０及びアクティブ領域ＡＡが設けられている。アクティブ領域ＡＡには、周辺回路部１２を構成する周辺トランジスタ４１が設けられている。具体的には、アクティブ領域ＡＡ内には、離間した２つの拡散領域（ソース／ドレイン領域）４１Ａ，４１Ｂが設けられている。拡散領域４１Ａ，４１Ｂは、アクティブ領域ＡＡ内に高濃度のＮ型不純物を導入して形成されたＮ＋型拡散領域から構成される。拡散領域４１Ａ，４１Ｂ間のアクティブ領域ＡＡ上には、ゲート絶縁膜４１Ｃが設けられ、ゲート絶縁膜４１Ｃ上には、ゲート電極４１Ｄが設けられている。ゲート電極４１Ｄは、絶縁性のキャップ層４１Ｅによって覆われている。
【００３４】
複数のゲート電極４１Ｄは、Ｙ方向に延在している。複数のゲート電極４１Ｄの幅及び間隔はそれぞれ、最小加工寸法Ｆである。すなわち、複数のゲート電極４１Ｄは、ワード線ＷＬと同様に、最小加工寸法Ｆの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。
【００３５】
拡散領域４１Ａ上には、コンタクトプラグ４２が設けられている。コンタクトプラグ４２上には、ビアプラグ４３が設けられている。ビアプラグ４３上には、配線層４４が設けられている。配線層４４は、ビット線ＢＬと同様に、第１レベル配線層に属している。配線層４４の底面及び側面は、バリア膜（図示せず）で覆われている。拡散領域４１Ｂ上には、コンタクトプラグ４５が設けられている。コンタクトプラグ４５は、図示しない任意の配線に電気的に接続される。
【００３６】
半導体基板２０の上面からビアプラグ４３の上面までの間は、層間絶縁層４６で満たされている。層間絶縁層４６は、メモリセル部１１の層間絶縁層３６と同じ材料で構成される。層間絶縁層４６上かつ配線層４４間には、層間絶縁層４７が設けられている。層間絶縁層４７は、メモリセル部１１の層間絶縁層３７と同じ材料で構成される。
【００３７】
層間絶縁層４７上かつ配線層４４間には、絶縁性の側壁４８が設けられている。側壁４８は、メモリセル部１１の側壁３８と同じ材料が用いられる。側壁４８は、配線層４４の周囲を囲むように設けられている。
【００３８】
複数の配線層４４は、Ｘ方向に延在している。配線層４４のパターンは、周辺回路部１２を構成する所望の配線パターンに応じて、複数に分断されている。複数の配線層４４の幅及び間隔はそれぞれ、最小加工寸法Ｆである。すなわち、複数の配線層４４は、ビット線ＢＬと同様に、最小加工寸法Ｆの配線幅及び配線間隔からなるラインアンドスペースパターンを有している。配線層４４は、側壁転写プロセスを用いて形成され、これにより、幅及び間隔が最小加工寸法Ｆに設定される。前述した側壁４８は、複数の配線層４４を側壁転写プロセスで形成する際に使用されるものである。
【００３９】
（製造方法）
次に、ＭＲＡＭ１０の製造方法について説明する。本実施形態では、周辺回路部１２の第１レベル配線層は、側壁転写プロセスを用いたダマシン法によって形成される。この製造工程を用いると、周辺回路部１２の第１レベル配線層をメモリセル部１１のビット線ＢＬと同じ密ピッチで形成することができ、また、メモリセル部１１及び周辺回路部１２の第１レベル配線層を同時に加工することが可能である。
【００４０】
半導体基板２０に形成されるトランジスタ（選択トランジスタ２２及び周辺トランジスタ４１を含む）、及びＭＴＪ素子２１は、周知の製造工程によって形成することができる。ＭＲＡＭ１０の製造方法では、第１レベル配線層（ビット線ＢＬ及び配線層４４）の製造工程を中心に説明する。
【００４１】
図１１に示すように、ＣＶＤ（Chemical Vapor Deposition）法又はＰＶＤ（physical vapor deposition）法を用いて、メモリセル部１１の層間絶縁層３６及び周辺回路部１２の層間絶縁層４６上にそれぞれ、層間絶縁層３７及び４７を成膜する。続いて、光リソグラフィ法を用いて、層間絶縁層３７及び４７上にそれぞれ、レジスト層（心材）５０を形成する。レジスト層５０の幅及び間隔は、２Ｆに設定される。２Ｆは、光露光装置の加工限界である。
【００４２】
続いて、図１２に示すように、例えばＩＢＥ（Ion Beam Etching）法を用いて、レジスト層５０をスリミングする。これにより、レジスト層５０の幅はＦ、レジスト層５０の間隔は３Ｆに設定される。
【００４３】
続いて、図１３に示すように、ＣＶＤ法又はＰＶＤ法を用いて、層間絶縁層３７及び４７上にそれぞれ、膜厚Ｆで側壁材３８及び４８を成膜する。続いて、図１４に示すように、例えばＩＢＥ法を用いて、側壁材３８及び４８をエッチバックし、レジスト層５０の側面に側壁３８及び４８を形成する。側壁３８及び４８の幅は、Ｆに設定される。
【００４４】
続いて、図１５に示すように、装置全面に再度レジスト層５０を塗布した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、側壁３８及び４８の上面が露出するまで装置全面を平坦化する。図１６は、図１５の断面図のうちメモリセル部１１に対応する平面図である。なお、図１５は、図１６のＢ−Ｂ´線に沿ったメモリセル部１１の断面図に対応する。図１１から図１５までの製造工程により、１個のレジスト層５０を囲む側壁３８が形成され、また、２個の側壁３８間にもレジスト層５０が形成される。すなわち、側壁３８は、ループ状に形成される。そして、レジスト層５０及び側壁３８の幅は、全てＦに設定される。周辺回路部１２の側壁４８も、図１６の側壁３８と同じ形状である。すなわち、側壁４８は、ループ状に形成される。
【００４５】
続いて、図１７に示すように、装置全面にハードマスク層５１を堆積する。ハードマスク層５１としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。続いて、光リソグラフィ法及びＲＩＥ法を用いて、周辺回路部１２のハードマスク層５１をパターニングする。図１８は、ハードマスク層５１のレイアウトを説明する周辺回路部１２の平面図である。なお、図１７は、図１８のＤ−Ｄ´線に沿った周辺回路部１２の断面図に対応する。ハードマスク層５１は、配線層４４を所望の配線パターンに加工するために使用されるものであり、配線層４４を分断する位置に配置される。ハードマスク層５１の平面形状は、例えば正方形であり、ハードマスク層５１のサイズは、２Ｆ×２Ｆに設定される。一方、メモリセル部１１では、ビット線ＢＬを分断しないため、図１７のＲＩＥ工程において、メモリセル部１１のハードマスク層５１は全て除去される。
【００４６】
続いて、図１９に示すように、アッシャー工程により、表面に露出しているレジスト層５０を除去する。これにより、ハードマスク層５１でマスクされたレジスト層５０のみが残り、それ以外のレジスト層５０が除去される。
【００４７】
続いて、図２０に示すように、例えばＲＩＥ法を用いて、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する。この層間絶縁層３７及び４７の加工工程においても、周辺回路部１２のレジスト層５０は残されるので、レジスト層５０直下の層間絶縁層３７も残される。また、側壁３８及び４８、及びハードマスク層５１も一部がエッチングされずに残される。
【００４８】
続いて、図２１に示すように、第１レベル配線層（ビット線ＢＬ及び配線層４４）が層間絶縁層３７に拡散するのを防ぐために、例えばＣＶＤ法を用いて、装置全面に、導電性のバリア膜５２を成膜する。バリア膜５２としは、例えば窒化チタン（ＴｉＮ）が用いられる。
【００４９】
続いて、図２２に示すように、例えばメッキ法を用いて、導電材料を成膜した後、ＣＭＰ法を用いて、装置全面を側壁３８及び４８が露出するまで平坦化する。図２３は、メモリセル部１１の平面図である。図２４は、周辺回路部１２の平面図である。なお、図２２は、図２３のＢ−Ｂ´線に沿ったメモリセル部１１の断面図、及び図２４のＤ−Ｄ´線に沿った周辺回路部１２の断面図に対応する。これにより、メモリセル部１１に、幅及び間隔がＦの複数のビット線ＢＬが形成され、周辺回路部１２に、幅及び間隔がＦの複数の配線層４４が形成される。その後、レジスト層５０を除去する。このようにして、本実施形態のＭＲＡＭ１０が製造される。
【００５０】
（効果）
以上詳述したように本実施形態では、同一半導体基板２０に、磁気抵抗素子２１を含むメモリセル部１１と、メモリセル部１１の動作を直接制御する周辺回路部１２とを形成する。そして、側壁転写プロセスを用いて、メモリセル部１１の層間絶縁層３７内にビット線ＢＬを形成し、周辺回路部１２の層間絶縁層４７内に配線層４４を形成する。このビット線ＢＬ及び配線層４４は、第１レベル配線層に属し、かつ配線幅及び配線間隔がＦのラインアンドスペースパターンで形成される。
【００５１】
従って本実施形態によれば、メモリセル部１１のビット線ＢＬ、及び周辺回路部１２の配線層４４を、光露光装置の加工限界である２Ｆより小さいＦの配線幅及び間隔を有するラインアンドスペースパターンで形成することができる。これにより、メモリセル部１１及び周辺回路部１２を微細化することが可能となり、ひいてはＭＲＡＭ１０を微細化することが可能となる。
【００５２】
また、メモリセル部１１の第１レベル配線層（ビット線ＢＬ）と周辺回路部１２の第１レベル配線層（配線層４４）とを同じ製造工程で同時に形成することができる。すなわち、メモリセル部１１及び周辺回路部１２に対して同時に光リソグラフィ工程が実施されるため、光リソグラフィ工程数を削減することができる。これにより、ＭＲＡＭ１０の製造コストを低減することが可能となる。
【００５３】
また、Ｘ線リソグラフィを用いずに、光源に例えばＡｒＦを用いた光リソグラフィを用いて、微細化されたメモリセル部１１及び周辺回路部１２を有するＭＲＡＭ１０を製造することができる。これにより、Ｘ線リソグラフィを用いた場合に比べて、製造コストを低減することができる。
【００５４】
なお、本実施形態は、半導体記憶装置としてＭＲＡＭを例に説明したが、ＭＲＡＭに限定されるものではなく、ＭＲＡＭ以外のメモリにも適用可能である。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１０…ＭＲＡＭ、１１…メモリセル部、１２…周辺回路部、２０…半導体基板、２１…ＭＴＪ素子、２２…選択トランジスタ、３０…素子分離絶縁層、３１，３３，４２，４５…コンタクトプラグ、３２，３５，４３…ビアプラグ、３４…上部電極、３６，３７，４６，４７…層間絶縁層、３８，４８…側壁、４１…周辺トランジスタ、４４…配線層、５０…レジスト層、５１…ハードマスク層、５２…バリア膜。
【特許請求の範囲】
【請求項１】
半導体基板に設けられたメモリセル部及び周辺回路部を有する半導体記憶装置の製造方法であって、
前記メモリセル部及び前記周辺回路部にそれぞれ第１及び第２の層間絶縁層を形成する工程と、
前記第１及び第２の層間絶縁層上にそれぞれ、第１及び第２の心材を形成する工程と、
前記第１及び第２の心材をスリミングする工程と、
前記第１及び第２の心材の側面にそれぞれ、第１及び第２の側壁を形成する工程と、
前記第１及び第２の側壁をマスクとして、前記第１及び第２の層間絶縁層を加工する工程と、
前記加工された第１の層間絶縁層内に第１の配線層を形成する工程と、
前記加工された第２の層間絶縁層内に第２の配線層を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第２の心材上に部分的にマスク層を形成する工程と、
前記マスク層をマスクとして前記第１及び第２の心材をエッチングし、前記マスク層の下の心材のみ残す工程とをさらに具備し、
前記第２の層間絶縁層を加工する工程は、前記第２の側壁及び前記残された心材をマスクとして用いることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
複数の側壁のうち隣接するペアは、ループ状に形成されることを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
前記スリミングされた第１及び第２の心材、前記第１及び第２の側壁、及び前記第１及び第２の配線層は、同じ幅を有することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置の製造方法。
【請求項５】
前記メモリセル部は、磁気抵抗素子を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置の製造方法。
【請求項６】
半導体基板に設けられたメモリセル部と、
前記半導体基板に設けられた周辺回路部と、
前記メモリセル部に設けられた第１の層間絶縁層と、
前記第１の層間絶縁層内に設けられた第１の配線層と、
前記周辺回路部に設けられた第２の層間絶縁層と、
前記第２の層間絶縁層内に設けられ、かつ前記第１の配線層と同じレベルに配置された第２の配線層と、
を具備し、
前記第１及び第２の配線層は、同じ幅及び同じ間隔からなる配線パターンを有することを特徴とする半導体記憶装置。
【請求項７】
前記第１及び第２の配線層の各々は、ループ状の側壁で囲まれていることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリセル部は、磁気抵抗素子を含むことを特徴とする請求項６又は７のいずれかに記載の半導体記憶装置。
【請求項１】
半導体基板に設けられたメモリセル部及び周辺回路部を有する半導体記憶装置の製造方法であって、
前記メモリセル部及び前記周辺回路部にそれぞれ第１及び第２の層間絶縁層を形成する工程と、
前記第１及び第２の層間絶縁層上にそれぞれ、第１及び第２の心材を形成する工程と、
前記第１及び第２の心材をスリミングする工程と、
前記第１及び第２の心材の側面にそれぞれ、第１及び第２の側壁を形成する工程と、
前記第１及び第２の側壁をマスクとして、前記第１及び第２の層間絶縁層を加工する工程と、
前記加工された第１の層間絶縁層内に第１の配線層を形成する工程と、
前記加工された第２の層間絶縁層内に第２の配線層を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第２の心材上に部分的にマスク層を形成する工程と、
前記マスク層をマスクとして前記第１及び第２の心材をエッチングし、前記マスク層の下の心材のみ残す工程とをさらに具備し、
前記第２の層間絶縁層を加工する工程は、前記第２の側壁及び前記残された心材をマスクとして用いることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
複数の側壁のうち隣接するペアは、ループ状に形成されることを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
前記スリミングされた第１及び第２の心材、前記第１及び第２の側壁、及び前記第１及び第２の配線層は、同じ幅を有することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置の製造方法。
【請求項５】
前記メモリセル部は、磁気抵抗素子を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置の製造方法。
【請求項６】
半導体基板に設けられたメモリセル部と、
前記半導体基板に設けられた周辺回路部と、
前記メモリセル部に設けられた第１の層間絶縁層と、
前記第１の層間絶縁層内に設けられた第１の配線層と、
前記周辺回路部に設けられた第２の層間絶縁層と、
前記第２の層間絶縁層内に設けられ、かつ前記第１の配線層と同じレベルに配置された第２の配線層と、
を具備し、
前記第１及び第２の配線層は、同じ幅及び同じ間隔からなる配線パターンを有することを特徴とする半導体記憶装置。
【請求項７】
前記第１及び第２の配線層の各々は、ループ状の側壁で囲まれていることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリセル部は、磁気抵抗素子を含むことを特徴とする請求項６又は７のいずれかに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１３−６５７９４（Ｐ２０１３−６５７９４Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０４７８４（Ｐ２０１１−２０４７８４）
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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