【課題】増加された集積度を有し且つ高密度で高速の３次元（抵抗性）半導体（メモリ）装置を、最小限のマスク工程数で提供する。
【解決手段】チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時，前記選択ラインは平面形状及び平面位置において、前記水平電極の各々と実質的に同一であり得る。 （もっと読む）

【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】メモリセル部及び周辺回路部を微細化する。
【解決手段】半導体基板２０に設けられたメモリセル部１１及び周辺回路部１２を有する半導体記憶装置の製造方法であって、メモリセル部１１及び周辺回路部１２にそれぞれ層間絶縁層３７及び４７を形成する工程と、層間絶縁層３７及び４７上にそれぞれ、心材５０を形成する工程と、心材５０をスリミングする工程と、メモリセル部１１及び周辺回路部１２の心材５０の側面にそれぞれ、側壁３８及び４８を形成する工程と、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する工程と、加工された層間絶縁層３７及び４７内にそれぞれビット線ＢＬ及び配線層４４を形成する工程とを含む。 （もっと読む）

【課題】不揮発性記憶装置およびその製造方法に関し、抵抗変化材料を利用したメモリの信頼性の向上を実現する。
【解決手段】積半導体素子を形成する基板の上方に、第１方向に延伸するように複数の金属配線層２を設け、金属配線層２のさら上方に、前記第１方向に直交する第２方向に延伸するように複数の金属配線層３を設ける。また、金属配線層２と金属配線層３とが交差する空間のそれぞれにメモリセルを設ける。前記メモリセルは、選択素子と相変化材料層７とが並列接続された構成とする。ここで、前記選択素子の前記第１方向の寸法が、相変化材料層７の前記第１方向の寸法よりも大きくなるように加工する。 （もっと読む）

【課題】製造時ばらつきに対応して、データ読出時における高い信号マージンを確保可能な薄膜磁性体記憶装置を提供する。
【解決手段】ダミーメモリセルＤＣＰは、２個のセルユニットＣＵ０およびＣＵ１を含む。各セルユニットＣＵ０，ＣＵ１は、メモリセルと同様の構成を有し、ビット線ＢＬと接地電圧Ｖｓｓとの間に直列に結合された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。セルユニットＣＵ０，ＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。データ読出時において、２個のセルユニットＣＵ０，ＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。さらに、ダミーメモリセルＤＣＰに対して、電流供給回路５２からメモリセルに供給されるセンス電流Ｉｓの２倍、すなわち２・Ｉｓの一定電流が供給される。 （もっと読む）

【課題】上面にストラップ配線が形成された絶縁膜と、この絶縁膜の下面に形成された配線と間で剥離が生じることが抑制された半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板ＳＳと、半導体基板ＳＳ上に形成され、周辺配線Ｐ１および配線Ｌ２が形成された配線層ＬＬ１，ＬＬ２と、配線層ＬＬ２に形成され、配線Ｌ３を含む配線層ＬＬ３と、配線層ＬＬ３上に形成され、磁気記憶素子ＭＲを含む配線層ＬＬ４とを備え、配線Ｌ１，Ｌ２上に形成された拡散防止膜ＮＦ１，ＮＦ２は、ＳｉＣＮ膜またはＳｉＣ膜から形成され、配線Ｌ３上に形成された拡散防止膜ＮＦ３は、ＳｉＮから形成される。 （もっと読む）

【課題】ＭＲＡＭのメモリセル面積を縮小化する。
【解決手段】メモリセル８０は、四角柱形状の素子形成領域１００にメモリトランジスタＴＲ１乃至３とＴＭＲ素子ＴＭＲ１が設けられた３Ｔ１Ｊ型の３次元構造のメモリセルである。メモリトランジスタＴＲ１のゲート電極５ａが素子形成領域１００の側面のＡ面及びＢ面に形成される。メモリトランジスタＴＲ２はメモリトランジスタＴＲ１の上部に設けられ、ゲート電極５ｂが素子形成領域１００の側面のＢ面及びＣ面に形成される。メモリトランジスタＴＲ３はメモリトランジスタＴＲ２の上部に設けられ、ゲート電極５ｃが素子形成領域１００の側面のＣ面に形成される。ＴＭＲ素子ＴＭＲ１は素子形成領域１００上部に設けられる。Ｂ面のゲート電極５ａ及びゲート電極５ｂによりチャネル形成領域ＣＨ１が形成され、Ｃ面のゲート電極５ｂ及びゲート電極５ｃによりチャネル形成領域ＣＨ２が形成される。 （もっと読む）

【課題】情報保存装置を提供する。
【解決手段】基板、基板上に垂直に配列された複数のナノワイヤを備え、複数のナノワイヤそれぞれは、情報を保存するための複数のドメインを有するメモリセルアレイ部、基板上に形成され、複数のナノワイヤのうち少なくとも一つを選択するナノワイヤ選択部、基板上に形成され、複数のナノワイヤのうち少なくとも一つに対してドメイン移動動作を制御するドメイン移動制御部、及び基板上に形成され、複数のナノワイヤのうち少なくとも一つに対する読み取り動作及び書き込み動作のうち少なくとも一つを制御する読み取り／書き込み制御部を備えるメモリセルである。 （もっと読む）

【課題】配線間の抵抗値を低減させる、クロスポイント型メモリセルを積層した多層構造の半導体記憶装置を提供する。
【解決手段】半導体基板１と、互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有する１または複数のセルアレイ層ＭＡと、セルアレイ層ＭＡよりも下層の第１配線層Ｍ１に形成された第３の配線１１と、セルアレイ層ＭＡよりも上層の第２配線層Ｍ２に形成された第４の配線１２と、第３の配線１１及び第４の配線１４を接続する積層方向に延びるコンタクト１４１〜１４４とを有する。第１配線層Ｍ１と第２配線層Ｍ２の間には、冗長配線層が形成される。冗長配線層には冗長配線１３１〜１３３が形成され、第３の配線１１と冗長配線１３１〜１３３との間及び第４の配線１２と冗長配線１３１〜１３３との間は、複数のコンタクト１４１〜１４４により接続される。 （もっと読む）

【課題】加工精度の向上等が可能な不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する情報記憶回路２０と、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０とを含み、情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置される。 （もっと読む）

【課題】コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。さらに、不揮発性半導体記憶装置は、第１位置に設けられたビット線ＢＬ０ｉの側部に接し、第１位置よりも上方の第２位置に設けられたビット線ＢＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ１〜ＣＬ３と、第１位置と第２位置の間の第３位置に設けられたワード線ＷＬ０ｉの側部に接し、第２位置よりも上方の第４位置に設けられたワード線ＷＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ５、ＣＬ６とを備える。 （もっと読む）

【課題】磁気ランダム・アクセス・メモリの書込に関連する回路のレイアウト面積を低減する。
【解決手段】可変磁気抵抗素子（ＶＲ）の磁化容易軸（ＥＸ）と直交する方向に書込ビット線（ＷＢＬ０，ＷＢＬ１）を配置し、書込データに応じて双方向に書込ビット線に電流を流す。一方、書込ビット線と交差するようにビット線（ＢＬ０−ＢＬ３）を配置し、書込データの論理値にかかわらず一定方向に電流を流す。書込ビット線へは、セルトランジスタ（ＣＴ）の耐圧よりも高い高電圧（ＶＣＣ）から電流を供給する。 （もっと読む）

【課題】スピン注入メモリ等の抵抗変化素子を用いた記憶装置において、抵抗変化素子の高集積化を可能とした記憶装置を提供する。
【解決手段】供給される電流の向きにより抵抗値が変化する複数の抵抗変化素子と、各抵抗変化素子への電流供給をオン−オフ制御する複数のアクセス用トランジスタと、複数の抵抗変化素子の一方端に接続したビット線と、複数の抵抗変化素子の他方端にそれぞれアクセス用トランジスタを介して接続したソース線と、各アクセス用トランジスタのゲートにそれぞれ接続した複数のワード線と、接地電位が印加されるグランド線と、オン状態となることによりビット線またはソース線とグランド線とを接続するスイッチ用トランジスタとを備えた記憶装置とし、抵抗変化素子へ電流供給する際に、スイッチ用トランジスタをオン状態にして、ビット線またはソース線を接地電位にする。 （もっと読む）

【課題】セル面積の増加を抑制しつつ、書き込み電流を増大する。
【解決手段】抵抗変化型メモリは、第１の素子領域１０と、第１の素子領域の上方に配置され、第１の方向Ｘにそれぞれ延在された第１及び第２のビット線ＢＬ１，ＢＬ２と、第１及び第２のビット線にそれぞれ接続された第１及び第２の抵抗変化素子ＭＴＪ１，ＭＴＪ２と、第１及び第２の抵抗変化素子の両方に直列接続され、第１の素子領域内に形成され、第１の方向と交差する第２の方向Ｙに延在された第１のゲート電極Ｇ１を有し、第１のゲート電極のゲート幅は第１の素子領域の第２の方向の幅と等しい第１のトランジスタＴｒ１とを具備する。 （もっと読む）

【課題】読出動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このＭＲＡＭの比較回路１０は、それぞれ電源電圧ＶＤＤのラインとノードＮ２７，Ｎ２８の間に接続されたトランジスタ２７，２８と、トンネル磁気抵抗素子ＴＭＲに電流を流すトランジスタ２９と、参照電流を流すトランジスタ３０と、ノードＮ２７，Ｎ２８の電圧を比較してデータ信号Ｑ０を生成する差動増幅回路４１と、電源電圧ＶＤＤを降圧してトランジスタ２７，２８のゲート電圧ＶＧを生成するゲート電圧発生回路２６とを備える。したがって、電源電圧ＶＤＤの上昇に伴うトランジスタ２７，２８の抵抗値の低下を抑制でき、ノードＮ２７の電圧Ｖ２７の振幅ΔＶの低下を抑制できる。 （もっと読む）

【課題】ビット線とソース線の両方を同じ方向に延在するように形成する場合であっても、メモリセルの小型化を実現し得る半導体記憶装置及びその製造方法を提供する。
【解決手段】第１の方向延在する第１のワード線１８ａ及び第２のワード線１８ｂと、第１の方向に交差する第２の方向に延在し、ソース領域２２ｂと平面視で重なり合い、第１の導体プラグ３０を介してソース領域に接続されたソース線３２と、第１のドレイン領域２２ａの上方に形成された第１の磁気抵抗効果素子４０ａと、第２のドレイン領域２２ｃの上方に形成された第２の磁気抵抗効果素子４０ｂと、ソース線よりも上層に形成され、第２の方向に延在し、第１の磁気抵抗効果素子及び第２の磁気抵抗効果素子に接続されたビット線７０とを有している。 （もっと読む）

【課題】反転電流の非対称性を解消し、素子破壊の可能性を低減した磁気記憶素子を実現し、高信頼性で低コストの磁気記憶装置を提供する。
【解決手段】第１固着層と第１中間層と記憶層と第２中間層と第２固着層が積層されてなり、第１固着層と第２固着層の磁化方向は層面に対し垂直で、第１固着層は、第２固着層から記憶層への漏洩磁界より大きな磁界を記憶層に及ぼすことを特徴とする磁気記憶素子が提供される。記憶層の第１中間層と面する膜の磁化方向と第１固着層の磁化方向との関係と、記憶層の第２中間層と面する膜の磁化方向と第２固着層との磁化方向との関係と、の一方が平行で他方が反平行となる。また、第１固着層と第２固着層の間に電流を双方向に流すことが可能で、電流の方向と値により記憶層の磁化の方向が変わる。また、磁気記憶素子をアレイ状に並べた磁気記憶装置が提供される。 （もっと読む）

【課題】レイアウト面積のさらなる削減を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置は、主表面Ｓ１を有する基板ＳＵＢと、基板ＳＵＢの主表面Ｓ１から離間して配置され、データを記憶する記憶素子Ｍ１と、書き込み電流線ＤＬ＜０＞と、記憶素子Ｍ１にデータを書き込むためのデータ書き込み電流を書き込み電流線ＤＬ＜０＞に流し、基板ＳＵＢの主表面Ｓ１において形成される導通電極を有し、かつ記憶素子Ｍ１の下方に配置されるドライブトランジスタＤＬＤＴＲ０とを備える。 （もっと読む）

【課題】高速動作が可能で、データ保持の信頼性が高い磁気半導体メモリを提供する。
【解決手段】本発明の磁気半導体メモリは、ＭＴＪ素子２を含むメモリセル１と、Ｙ軸方向に延設された配線１１、１２とを具備する。配線１１の中心線１１ａは、ＭＴＪ素子２から＋Ｘ方向にずれており、且つ、配線１２の中心線１２ａは、ＭＴＪ素子２から前記−Ｘ方向にずれている。 （もっと読む）