半導体装置
【課題】レイアウト面積のさらなる削減を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置は、主表面Ｓ１を有する基板ＳＵＢと、基板ＳＵＢの主表面Ｓ１から離間して配置され、データを記憶する記憶素子Ｍ１と、書き込み電流線ＤＬ＜０＞と、記憶素子Ｍ１にデータを書き込むためのデータ書き込み電流を書き込み電流線ＤＬ＜０＞に流し、基板ＳＵＢの主表面Ｓ１において形成される導通電極を有し、かつ記憶素子Ｍ１の下方に配置されるドライブトランジスタＤＬＤＴＲ０とを備える。
【解決手段】半導体装置は、主表面Ｓ１を有する基板ＳＵＢと、基板ＳＵＢの主表面Ｓ１から離間して配置され、データを記憶する記憶素子Ｍ１と、書き込み電流線ＤＬ＜０＞と、記憶素子Ｍ１にデータを書き込むためのデータ書き込み電流を書き込み電流線ＤＬ＜０＞に流し、基板ＳＵＢの主表面Ｓ１において形成される導通電極を有し、かつ記憶素子Ｍ１の下方に配置されるドライブトランジスタＤＬＤＴＲ０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、記憶素子にデータを書き込むための電流を書き込み電流線に流す駆動回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetic Random Access Memory）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。また、メモリセルに対するデータ読み出しにおいて巨大磁気抵抗効果（ジャイアント・マグネット−レジスタンス効果：ＧＭＲ（Giant Magneto Resistive）効果）を利用するＧＭＲ素子、および磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ（Tunneling Magneto Resistive）効果）を利用するＭＴＪ（Magnetic Tunneling Junction）素子等がＭＲＡＭに使用されている。
【０００３】
ＭＴＪ素子は、強磁性体層／絶縁層／強磁性体層の３層膜で構成され、絶縁層をトンネル電流が流れる。このトンネル電流に対する抵抗値が、２つの強磁性体層の磁化方向の関係に応じて変化する。
【０００４】
ここで、強磁性体層の磁化方向を反転させる方法として、メモリセルの近傍に電流を流して外部磁場を発生し、強磁性体層の磁化方向を反転させる外部磁化反転法が知られている。しかしながら、外部磁化反転法では、書き込み対象のメモリセルに対応するビット線およびデジット線のいずれか一方の配線上に位置する、書き込み対象でないメモリセル（以下、半選択状態のメモリセルとも称する。）の磁化が外部磁場の影響を受けて誤動作する場合がある。
【０００５】
このような問題点を解決する、メモリセルに対するデータ書き込み方法として、トグル方式が知られている。トグル方式では、磁化の向きが固定される強磁性体層である固定層と、磁化の向きを変化させることが可能な強磁性体層である自由層と、絶縁層とにより、ＭＴＪ素子が構成されている。そして、トグル方式における自由層はＳＡＦ（Synthetic Anti-Ferromagnetic coupling）構造である。すなわち、自由層は、互いに逆方向に磁化される１対の強磁性体層と、１対の強磁性体層の間に形成される非磁性体層とを含む。そして、自由層の磁化の向きを変更するためにビット線およびデジット線に電流を流して２つの磁場を発生する。ビット線およびデジット線に電流を流すタイミングをずらすことで、２つの磁場による合成磁化ベクトルの方向に１対の強磁性体層の磁化を追従させて回転し、磁化反転（トグル）させる。トグル方式では、一方の配線を流れる電流による磁場だけでは原理的に磁化反転（トグル）が起こらないことから、半選択状態のメモリセルの磁化が磁場の影響を受けて誤動作することを防止することができる。
【特許文献１】特開２００６−２９４１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、強磁性体層の磁化の向きを変更するためには強い磁場を発生する必要があり、強い磁場を発生するためには配線に流す電流量を大きくする必要がある。したがって、特許文献１記載の不揮発性記憶装置等、従来の半導体装置では、ビット線またはデジット線に電流を流すためのトランジスタのサイズが非常に大きくなるため、半導体装置のレイアウト面積が大きくなってしまう。
【０００７】
それゆえに、本発明の目的は、レイアウト面積のさらなる削減を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、要約すれば、記憶素子にデータを書き込むためのデータ書き込み電流を書き込み電流線に流すドライブトランジスタは、基板の主表面において形成される導通電極を有し、かつ記憶素子の下方に配置される。
【発明の効果】
【０００９】
本発明によれば、ドライブトランジスタを記憶素子の下方の基板領域に配置することができる。したがって、本発明によれば、レイアウト面積のさらなる削減を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１１】
図１は、本発明の実施の形態に係る半導体装置の代表例であるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【００１２】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体の動作を制御するコントロール回路５と、行列状に集積配置されたＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）を含むメモリアレイ１０と、行選択回路２０，２１と、列デコーダ２５と、読み出し／書き込み制御回路３０，３５と、複数のワード線ＷＬと、複数のデジット線ＤＬと、複数のビット線ＢＬと、複数のソース線ＳＬとを備える。
【００１３】
なお、以下においては信号、信号線およびデータ等の二値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。また、メモリアレイ１０が含む行列状に集積配置された複数のメモリセルＭＣの行および列をそれぞれメモリセル行およびメモリセル列とも称する。
【００１４】
行選択回路２０，２１は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル行の選択動作を実行する。列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル列の選択動作を実行する。
【００１５】
読み出し／書き込み制御回路３０，３５は、メモリアレイ１０の両側に設けられ、入力データＤＩＮに基づいてメモリセルＭＣに対するデータ書き込みを行ない、また、メモリセルＭＣからデータを読み出し、読み出しデータＤＯＵＴとして外部に出力する。
【００１６】
ワード線ＷＬおよびデジット線ＤＬは、メモリセル行にそれぞれ対応して設けられる。ビット線ＢＬおよびソース線ＳＬは、メモリセル列にそれぞれ対応して設けられる。図１には代表的に１個のメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。
【００１７】
図２は、本発明の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。図２において紙面縦方向がメモリセル行に対応し、紙面横方向がメモリセル列に対応している。
【００１８】
図２を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣと、複数のビット線ＢＬと、複数のワード線ＷＬと、複数のデジット線ＤＬと、複数のソース線ＳＬとを含む。行選択回路２０は、行ドライバ４５，５０を含む。行選択回路２１は、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３を含む。読み出し／書き込み制御回路３０は、データ書き込み制御回路７０と、データ線ＤＩＯと、読み出し選択ゲートＲＣＳＧ０，ＲＣＳＧ１と、データ読み出し回路ＲＤＣと、ドライブトランジスタＢＬＤＴＲ０およびＢＬＤＴＲ２を含む。読み出し／書き込み制御回路３５は、ドライブトランジスタＢＬＤＴＲ１およびＢＬＤＴＲ３を含む。
【００１９】
本例においては、代表的にメモリセル列に対応して設けられたビット線ＢＬ＜０＞，ＢＬ＜１＞と、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ＜０＞，ＷＬ＜１＞と、ソース線ＳＬおよびこれらに対応する回路が示されている。また、本例においては、ビット線ＢＬ＜０＞とワード線ＷＬ＜０＞の交差点に位置するメモリセルＭＣ０、およびビット線ＢＬ＜１＞とワード線ＷＬ＜１＞の交差点に位置するメモリセルＭＣ１について代表的に説明する。
【００２０】
行ドライバ４５，５０は、行選択結果であるデコード信号ＤＷ＜０＞，ＤＷ＜１＞に応じてワード線ＷＬ＜０＞，ＷＬ＜１＞を駆動する。また、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３は、デジット線ＤＬ＜３：０＞をそれぞれ固定電圧Ｖｓｓにプルダウンする。ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３は、行選択結果であるデコード信号ＷＤ＜３：０＞を受ける。たとえば、デコード信号ＷＤ＜３：０＞が「Ｈ」レベルに設定されると、ドライブトランジスタＤＬＤＴＲがオンし、電流経路が形成されることによりデータ書き込み電流がデジット線ＤＬ＜３：０＞に流れる。すなわち、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３は、対応のデジット線へデータ書き込み電流を供給するか否かを切り替える。ここで、＜ｚ：０＞の記号は、＜０＞〜＜ｚ＞を指し示すものとする。デコード信号ＤＷおよびＷＤは、図示しないが行選択回路２０，２１に含まれる行デコーダがロウアドレスＲＡに基づいて行選択結果として出力したデコード信号である。
【００２１】
データ書き込み制御回路７０は、コントロール回路５からの動作指示に応答して動作する。データ書き込み制御回路７０は、入力データＤＩＮおよび列デコーダ２５からの列選択結果に応じてメモリセル列ごとに書き込み制御信号ＷＣＳＬを設定する。本例においては、ビット線ＢＬ＜０＞，ＢＬ＜１＞に対応して書き込み制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞が示されている。
【００２２】
ドライブトランジスタＢＬＤＴＲ０，ＢＬＤＴＲ２は、ビット線ＢＬ＜０＞，ＢＬ＜１＞にそれぞれ対応して、すなわちメモリセル列ごとに設けられ、ビット線ＢＬ＜０＞，ＢＬ＜１＞の一端側をそれぞれ電源電圧Ｖｃｃにプルアップする。ドライブトランジスタＢＬＤＴＲ０，ＢＬＤＴＲ２は、それぞれ書き込み制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞を受ける。
【００２３】
また、ドライブトランジスタＢＬＤＴＲ１，ＢＬＤＴＲ３は、ビット線ＢＬ＜０＞，ＢＬ＜１＞にそれぞれ対応して、すなわちメモリセル列ごとに設けられ、ビット線ＢＬの他端側を固定電圧Ｖｓｓにプルダウンする。ドライブトランジスタＢＬＤＴＲ１，ＢＬＤＴＲ３は、それぞれ書き込み制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞を受ける。
【００２４】
たとえば、書き込み制御信号ＷＣＳＬ＜０＞が「Ｈ」レベルに設定されると、ドライブトランジスタＢＬＤＴＲ０，ＢＬＤＴＲ１がオンし、電流経路が形成されることによりデータ書き込み電流がビット線ＢＬ＜０＞に流れる。また、書き込み制御信号ＷＣＳＬ＜１＞が「Ｈ」レベルに設定されると、ドライブトランジスタＢＬＤＴＲ２，ＢＬＤＴＲ３がオンし、電流経路が形成されることによりデータ書き込み電流がビット線ＢＬ＜１＞に流れる。すなわち、ドライブトランジスタＢＬＤＴＲ０〜ＢＬＤＴＲ３は、対応のビット線へデータ書き込み電流を供給するか否かを切り替える。データ線ＤＩＯには、選択メモリセルの電気抵抗に応じた電流が供給される。
【００２５】
読み出し選択ゲートＲＣＳＧ０，ＲＣＳＧ１は、ビット線ＢＬ＜０＞，ＢＬ＜１＞にそれぞれ対応して、すなわちメモリセル列にそれぞれ対応して設けられ、データ線ＤＩＯおよび各ビット線ＢＬの間に設けられる。読み出し選択ゲートＲＣＳＧ０，ＲＣＳＧ１は、それぞれ読み出し選択信号ＲＣＳＬ＜０＞，ＲＣＳＬ＜１＞を受ける。
【００２６】
対応するメモリセル列が選択された場合には、読み出し選択ゲートＲＣＳＧがオンし、ビット線ＢＬとデータ線ＤＩＯとが結合される。同様の構成は各メモリセル列に対応して設けられる。すなわちデータ線ＤＩＯは、各ビット線ＢＬによって共有される。このような構成により、選択メモリセルは、データ読み出し時において選択列のビット線ＢＬおよび対応する読み出し選択ゲートＲＣＳＧを介してデータ線ＤＩＯと結合される。読み出し選択信号ＲＣＳＬは、コラムアドレスＣＡに基づいて列デコーダ２５が列選択結果として出力したデコード信号である。
【００２７】
データ読み出し回路ＲＤＣは、図示しない制御信号を受けて所定のデータ読み出し動作を実行し、読み出しデータＤＯを出力する。
【００２８】
図３は、本発明の実施の形態に係るメモリセルＭＣ０およびＭＣ１の詳細を説明する回路構成図である。
【００２９】
図３を参照して、メモリセルＭＣ０およびＭＣ１は、それぞれ磁気抵抗素子Ｍ０〜Ｍ３と、アクセストランジスタ（選択トランジスタ）ＡＴＲとを含む。以下、磁気抵抗素子Ｍ０〜Ｍ３の一部または全部をまとめて磁気抵抗素子Ｍと称する場合がある。
【００３０】
本発明の実施の形態に係るメモリセルＭＣは、複数の磁気抵抗素子Ｍに対して１個のアクセストランジスタＡＴＲを共有した構成となっている。
【００３１】
磁気抵抗素子Ｍ０〜Ｍ３は、記憶データの論理レベルに対応する磁化方向に応じて電気抵抗値が変化する。
【００３２】
メモリセルＭＣ０において、磁気抵抗素子Ｍ０〜Ｍ３は、ビット線ＢＬ＜０＞とアクセストランジスタＡＴＲとの間にそれぞれ並列に接続されている。アクセストランジスタＡＴＲは、磁気抵抗素子Ｍ０〜Ｍ３を介してソース線ＳＬとビット線ＢＬ＜０＞との間に配置され、そのゲートはワード線ＷＬ＜０＞と結合されている。
【００３３】
また、メモリセルＭＣ１も同様に構成されており、具体的には、磁気抵抗素子Ｍ０〜Ｍ３がアクセストランジスタＡＴＲとビット線ＢＬ＜１＞との間に並列にそれぞれ配置されている。また、アクセストランジスタＡＴＲは、磁気抵抗素子Ｍ０〜Ｍ３を介してビット線ＢＬ＜１＞とソース線ＳＬとの間に配置され、そのゲートはワード線ＷＬ＜１＞と結合されている。
【００３４】
ここで、メモリセルＭＣ０およびＭＣ１はソース線ＳＬを共有している。すなわち、２行のメモリセル行毎に１本のソース線ＳＬが設けられている。このように、メモリセル行に沿った隣接する２個のメモリセルＭＣ０，ＭＣ１でソース線ＳＬを共有する構成により、配線数を抑制することで配線ピッチを十分に確保することが可能となる。
【００３５】
また、メモリセルＭＣ０およびＭＣ１の各々に含まれる磁気抵抗素子Ｍ０は、デジット線ＤＬ＜０＞を共有している。また、磁気抵抗素子Ｍ１〜Ｍ３も同様にデジット線ＤＬ＜０＞〜ＤＬ＜３＞をそれぞれ共有している。
【００３６】
また、デジット線ＤＬ＜０＞〜ＤＬ＜３＞の一端側は、電源電圧Ｖｃｃと結合されており、他端側はドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３の第１導通電極にそれぞれ接続されている。ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３の第２導通電極は、固定電圧Ｖｓｓに結合されている。そして、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３は、制御電極において「Ｈ」レベルの行選択信号ＷＤ＜０＞〜ＷＤ＜３＞を受けてオン状態となり、デジット線ＤＬ＜０＞〜ＤＬ＜３＞にそれぞれデータ書き込み電流を流す。デジット線ＤＬ＜０＞〜ＤＬ＜３＞は、対応の磁気抵抗素子Ｍへデータ書き込み電流による誘起磁界を与える。
【００３７】
すなわち、データ書き込み時、ドライブトランジスタＢＬＤＴＲおよびＤＬＤＴＲを制御することにより、ビット線ＢＬおよびデジット線ＤＬにデータ書き込み電流を流して２つのデータ書き込み磁場を発生する。このとき、ビット線ＢＬおよびデジット線ＤＬにデータ書き込み電流を流すタイミングをずらすことで、磁気抵抗素子Ｍにおいて、２つのデータ書き込み磁場による合成磁化ベクトルの方向に１対の強磁性体層の磁化を追従させて回転し、磁化反転（トグル）させる。
【００３８】
アクセストランジスタＡＴＲは、磁気抵抗素子Ｍ０〜Ｍ３の記憶データを読み出すための電流経路を形成するか否かを共通に切り替える。
【００３９】
より詳細には、データ読み出し時、アクセストランジスタＡＴＲは、ワード線ＷＬが「Ｈ」レベルになるとオンする。これにより、磁気抵抗素子Ｍ０〜Ｍ３を介してビット線ＢＬとソース線ＳＬとが電気的に接続される。また、「Ｈ」レベルの読み出し選択信号ＲＣＳＬによりビット線ＢＬとデータ線ＤＩＯとが電気的に接続される。また、図示しない制御信号がデータ読み出し回路ＲＤＣへ出力されることにより、電源電圧Ｖｃｃがデータ読み出し回路ＲＤＣに供給される。すなわち、磁気抵抗素子Ｍ０〜Ｍ３を介して電源電圧Ｖｃｃと固定電圧Ｖｓｓとの間で電流経路が形成される。したがって、磁気抵抗素子Ｍ０〜Ｍ３の抵抗値に応じたデータ読み出し電流がデータ読み出し回路ＲＤＣおよび磁気抵抗素子Ｍ０〜Ｍ３を通して流れる。そして、データ読み出し回路ＲＤＣは、このデータ読み出し電流に基づいて、磁気抵抗素子Ｍ０〜Ｍ３の記憶データの読み出し結果を示す読み出しデータＤＯを出力する。
【００４０】
図４は、本発明の実施の形態に係る半導体装置のレイアウトを概略的に示す図である。ここでは、デバイス上部方向からデバイスを見た場合のレイアウト構成が示されている。
【００４１】
図４を参照して、ＭＲＡＭデバイス１は、行列状に配置された複数個の磁気抵抗素子Ｍを備える。ここでは、行列状に配置された複数の磁気抵抗素子Ｍの行および列をそれぞれ記憶素子行および記憶素子列とも称する。なお、図４において紙面縦方向が記憶素子行に対応し、紙面横方向が記憶素子列に対応している。
【００４２】
ＭＲＡＭデバイス１は、さらに、記憶素子ごとに配置された複数本のデジット線ＤＬと、デジット線ＤＬごとに配置された複数個のドライブトランジスタＤＬＤＴＲとを備える。
【００４３】
ここでは、主にデジット線ＤＬ＜０＞〜ＤＬ＜３＞と、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３について説明する。以下、デジット線ＤＬ＜０＞〜ＤＬ＜３＞の一部または全部をまとめてデジット線ＤＬと称する場合がある。また、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３の一部または全部をまとめてドライブトランジスタＤＬＤＴＲと称する場合がある。
【００４４】
メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ０〜Ｍ３は、メモリセル列方向に沿って配置される。メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ０は、デジット線ＤＬ＜０＞に沿ってそれぞれ配置される。メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ１は、デジット線ＤＬ＜１＞に沿ってそれぞれ配置される。メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ２は、デジット線ＤＬ＜２＞に沿ってそれぞれ配置される。メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ３は、デジット線ＤＬ＜３＞に沿ってそれぞれ配置される。
【００４５】
また、トランジスタの形成領域の１行目には複数個のアクセストランジスタＡＴＲがメモリセルＭＣごとに配置される。すなわち、アクセストランジスタＡＴＲは、磁気抵抗素子Ｍの行方向に並ぶ４個の磁気抵抗素子Ｍごとに設けられる。アクセストランジスタＡＴＲは行列状に配置される。ドライブトランジスタＤＬＤＴＲは、アクセストランジスタＡＴＲの行間に配置される。トランジスタの形成領域の２行目には、デジット線ＤＬ＜０＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ０と、デジット線ＤＬ＜１＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ１とが配置される。トランジスタの形成領域の３行目には、デジット線ＤＬ＜２＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ２と、デジット線ＤＬ＜３＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ３とが配置される。
【００４６】
図５は、本発明の実施の形態に係る半導体装置の図４におけるＶ−Ｖ断面を示す断面図である。
【００４７】
図５を参照して、ＭＲＡＭデバイス１は、主表面Ｓ１を有する半導体基板ＳＵＢと、ストラップＳＴとを備える。半導体基板ＳＵＢは、ｎ型拡散領域５１〜５６と、ｐ型拡散領域６１とを含む。
【００４８】
アクセストランジスタＡＴＲは、半導体基板ＳＵＢと磁気抵抗素子Ｍ０との間に設けられる。ドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２は、半導体基板ＳＵＢと磁気抵抗素子Ｍ１〜Ｍ３との間に設けられる。
【００４９】
アクセストランジスタＡＴＲ、ならびにドライブトランジスタＤＬＤＴＲ０およびＤＴＲ２の第１導通領域および第２導通領域は、半導体基板ＳＵＢの主表面Ｓ１において形成される。また、アクセストランジスタＡＴＲ、ならびにドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２のゲート電極は、半導体基板ＳＵＢの主表面Ｓ１の上方において形成される。
【００５０】
より詳細には、アクセストランジスタＡＴＲは、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇと、ｎ型拡散領域５１によって形成される第１導通電極と、ｎ型拡散領域５２によって形成される第２導通電極とを有する。ゲート電極Ｇは、ｎ型拡散領域５１および５２に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００５１】
ドライブトランジスタＤＬＤＴＲ０は、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇと、ｎ型拡散領域５３によって形成される第１導通電極と、ｎ型拡散領域５４によって形成される第２導通電極とを有する。ゲート電極Ｇは、ｎ型拡散領域５３および５４に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００５２】
ドライブトランジスタＤＬＤＴＲ２は、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇと、ｎ型拡散領域５５によって形成される第１導通電極と、ｎ型拡散領域５５によって形成される第２導通電極とを有する。ゲート電極Ｇは、ｎ型拡散領域５５および５６に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００５３】
すなわち、アクセストランジスタＡＴＲ、ならびにドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２のゲート電極Ｇは半導体基板ＳＵＢにおけるｐ型拡散領域６１の上層に形成される。
【００５４】
ｎ型拡散領域５２は、配線層Ｌ１において形成されるソース線ＳＬと結合される。ｎ型拡散領域５４および５６は、配線層Ｌ１において形成される金属配線を介して固定電圧Ｖｓｓが供給されるノードに結合される。
【００５５】
デジット線ＤＬ＜０＞〜ＤＬ＜３＞は、配線層Ｌ１の上層である配線層Ｌ２のさらに上層である配線層Ｌ３において形成される。
【００５６】
磁気抵抗素子Ｍは、デジット線ＤＬの上層側に配置される。具体的には、デジット線ＤＬ＜０＞〜ＤＬ＜３＞の上層にストラップＳＴを介して磁気抵抗素子Ｍ０〜Ｍ３がそれぞれ設けられる。また、磁気抵抗素子Ｍ０〜Ｍ３はストラップＳＴ、ビアおよびコンタクトホールを介してアクセストランジスタＡＴＲの第１導通電極と結合される。ストラップＳＴは、導電性の物質で形成される。
【００５７】
また、図４に示すレイアウトでは図示していないが、ビット線ＢＬは、磁気抵抗素子Ｍ０〜Ｍ３の上層側に配置される。すなわち、磁気抵抗素子Ｍ０〜Ｍ３は、ビット線ＢＬと、ストラップＳＴとの間に配置されている。
【００５８】
ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるため、ワード線ＷＬを通して大電流を流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を設けて形成することなく、ゲート電極Ｇと同一の配線層にポリシリコン層およびポリサイド層などを用いて形成する。
【００５９】
また、ストラップＳＴの下層においては、デジット線ＤＬ＜０＞〜ＤＬ＜３＞が磁気抵抗素子Ｍ０〜Ｍ３にそれぞれ対応して設けられている。そして、さらに下層においては、ワード線ＷＬおよびゲート電極Ｇが設けられる。
【００６０】
図６は、本発明の実施の形態に係る半導体装置の図４におけるＶＩ−ＶＩ断面を示す断面図である。
【００６１】
図６を参照して、ドライブトランジスタＤＬＤＴＲ０の第１導通電極は、配線層Ｌ１、コンタクトおよびビアを介して配線層Ｌ３に形成されているデジット線ＤＬ＜０＞に結合される。すなわち、ドライブトランジスタＤＬＤＴＲ０は、配線層Ｌ１、コンタクトおよびビアを介してデジット線ＤＬ＜０＞にデータ書き込み電流を供給する。
【００６２】
図７は、本発明の実施の形態に係る半導体装置の第１の変形例を示す断面図である。
図７を参照して、アクセストランジスタＡＴＲは、アクセストランジスタＡＴＲは、ドライブトランジスタＤＬＤＴＲ０とドライブトランジスタＤＬＤＴＲ２との間に配置される。
【００６３】
より詳細には、アクセストランジスタＡＴＲは、半導体基板ＳＵＢと磁気抵抗素子Ｍ１との間に設けられる。ドライブトランジスタＤＬＤＴＲ０は、半導体基板ＳＵＢと磁気抵抗素子Ｍ０との間に設けられる。ドライブトランジスタＤＬＤＴＲ２は、半導体基板ＳＵＢと磁気抵抗素子Ｍ２およびＭ３との間に設けられる。
【００６４】
トランジスタの形成領域の１行目には、デジット線ＤＬ＜０＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ０と、デジット線ＤＬ＜１＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ１とが配置される。トランジスタの形成領域の２行目には、複数個のアクセストランジスタＡＴＲがメモリセルＭＣごとに配置される。トランジスタの形成領域の３行目には、デジット線ＤＬ＜２＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ２と、デジット線ＤＬ＜３＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ３とが配置される。
【００６５】
図８は、本発明の実施の形態に係る半導体装置の第２の変形例を示す断面図である。
図８を参照して、このＭＲＡＭデバイスは、ドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２の代わりにドライブトランジスタＤＬＤＴＲ１１を備える。また、このＭＲＡＭデバイスは、ドライブトランジスタＤＬＤＴＲ１およびＤＬＤＴＲ３の代わりに図示しないドライブトランジスタＤＬＤＴＲ１２を備える。ドライブトランジスタＤＬＤＴＲ１２の構成はドライブトランジスタＤＬＤＴＲ１１と同様であるため、ここでは詳細な説明を繰り返さない。
【００６６】
ドライブトランジスタＤＬＤＴＲ１１は、ドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２に相当し、かつ第２導通電極を共有する２個のトランジスタを含む。すなわち、ドライブトランジスタＤＬＤＴＲ１１が含む一方のドライブトランジスタは、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇ１１と、ｎ型拡散領域７１によって形成される第１導通電極と、ｎ型拡散領域７２によって形成される第２導通電極とを有する。ゲート電極Ｇ１１は、ｎ型拡散領域７１および７２に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００６７】
また、ドライブトランジスタＤＬＤＴＲ１１が含む他方のドライブトランジスタは、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇ１２と、ｎ型拡散領域７３によって形成される第１導通電極と、ｎ型拡散領域７２によって形成される第２導通電極とを有する。ゲート電極Ｇ１２は、ｎ型拡散領域７２および７３に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００６８】
アクセストランジスタＡＴＲは、半導体基板ＳＵＢと磁気抵抗素子Ｍ０との間に設けられる。ドライブトランジスタＤＬＤＴＲ１１は、半導体基板ＳＵＢと磁気抵抗素子Ｍ１〜Ｍ３との間に設けられる。
【００６９】
また、トランジスタの形成領域の１行目には複数個のアクセストランジスタＡＴＲがメモリセルＭＣごとに配置される。トランジスタの形成領域の２行目には、デジット線ＤＬ＜０＞およびＤＬ＜１＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ１１と、デジット線ＤＬ＜２＞およびＤＬ＜３＞にデータ書き込み電流を流す図示しないドライブトランジスタＤＬＤＴＲ１２とが配置される。
【００７０】
図８に示す変形例によれば、磁気抵抗素子Ｍの配置間隔をＭＲＡＭデバイス１と比べて狭くすることが可能であれば、ＭＲＡＭデバイス１と比べてさらに小型化を図ることができる。
【００７１】
ところで、一般的なＭＲＡＭでは、磁気抵抗素子の下方の基板領域には磁気抵抗素子に対応するアクセストランジスタが配置され、デジット線等にデータ書き込み電流を流すトランジスタはメモリアレイの領域外に配置される。したがって、特許文献１記載の不揮発性記憶装置等、従来の半導体装置では、ビット線またはデジット線に電流を流すためのトランジスタのサイズが非常に大きくなるため、半導体装置のレイアウト面積が大きくなってしまう。
【００７２】
しかしながら、本発明の実施の形態に係る半導体装置では、磁気抵抗素子Ｍにデータを書き込むためのデータ書き込み電流をデジット線ＤＬに流すドライブトランジスタＤＬＤＴＲは、半導体基板ＳＵＢの主表面Ｓ１において形成される第１導通電極および第２導通電極を有し、かつ磁気抵抗素子Ｍの下方に配置される。このような構成により、ドライブトランジスタＤＬＤＴＲをメモリアレイの領域内に配置することができるため、レイアウト面積のさらなる削減を図ることができる。
【００７３】
また、本発明の実施の形態に係る半導体装置のように、複数個の磁気抵抗素子Ｍが１個のアクセストランジスタＡＴＲを共有する構成により、メモリセルの集積度を向上することができる。すなわち、アクセストランジスタのサイズを小さくすることにより集積度の向上を図ることは可能であるが、そのサイズの縮小には限度がある。このため、セルピッチは、磁気抵抗素子のサイズではなく、アクセストランジスタのサイズに起因している場合が多い。したがって、アクセストランジスタのサイズに合わせて、磁気抵抗素子を複数個配置することにより、エリアペナルティの小さい集積度の高い半導体装置を実現することが可能である。
【００７４】
そして、本発明の実施の形態に係る半導体装置では、上記のように複数個の磁気抵抗素子Ｍが１個のアクセストランジスタＡＴＲを共有する構成であるため、複数個の磁気抵抗素子Ｍの下方の基板領域のうち、アクセストランジスタＡＴＲが配置されない空き領域が存在する。したがって、この空き領域にドライブトランジスタＤＬＤＴＲを配置することにより、効率的なレイアウトが行なえるため、本発明は、複数個の磁気抵抗素子Ｍが１個のアクセストランジスタＡＴＲを共有する構成において特にレイアウト面積の削減効果が大きい。
【００７５】
また、本発明は、記憶素子にデータを書き込むための電流等、特に大電流が要求される駆動回路に適用する場合、レイアウト面積の削減効果が大きくなる。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態に係る半導体装置の代表例であるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。
【図３】本発明の実施の形態に係るメモリセルＭＣ０およびＭＣ１の詳細を説明する回路構成図である。
【図４】本発明の実施の形態に係る半導体装置のレイアウトを概略的に示す図である。
【図５】本発明の実施の形態に係る半導体装置の図４におけるＶ−Ｖ断面を示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の図４におけるＶＩ−ＶＩ断面を示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の第１の変形例を示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の第２の変形例を示す断面図である。
【符号の説明】
【００７８】
１ ＭＲＡＭデバイス、５ コントロール回路、１０ メモリアレイ、２０，２１ 行選択回路、２５ 列デコーダ、３０，３５ 読み出し／書き込み制御回路、４５，５０ 行ドライバ、５１〜５６，７１〜７３ ｎ型拡散領域、６１ ｐ型拡散領域、７０ データ書き込み制御回路、ＷＬ，ＷＬ＜０＞，ＷＬ＜１＞ ワード線、ＤＬ，ＤＬ＜０＞〜ＤＬ＜３＞ デジット線、ＢＬ，ＢＬ＜０＞，ＢＬ＜１＞ ビット線、ＳＬ ソース線、ＤＬＤＴＲ，ＤＬＤＴＲ０〜ＤＬＤＴＲ３，ＤＬＤＴＲ１１，ＤＬＤＴＲ１２ ドライブトランジスタ、ＡＴＲ アクセストランジスタ（選択トランジスタ）、ＤＩＯ データ線、ＲＣＳＧ０，ＲＣＳＧ１ 読み出し選択ゲート、ＢＬＤＴＲ，ＢＬＤＴＲ０〜ＢＬＤＴＲ３ ドライブトランジスタ、ＲＤＣ データ読み出し回路、ＭＣ０，ＭＣ１ メモリセル、Ｍ，Ｍ０〜Ｍ３ 磁気抵抗素子、Ｓ１ 主表面、ＳＵＢ 半導体基板、Ｌ１〜Ｌ３ 配線層、Ｇ，Ｇ１１，Ｇ１２ ゲート電極。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、記憶素子にデータを書き込むための電流を書き込み電流線に流す駆動回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetic Random Access Memory）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。また、メモリセルに対するデータ読み出しにおいて巨大磁気抵抗効果（ジャイアント・マグネット−レジスタンス効果：ＧＭＲ（Giant Magneto Resistive）効果）を利用するＧＭＲ素子、および磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ（Tunneling Magneto Resistive）効果）を利用するＭＴＪ（Magnetic Tunneling Junction）素子等がＭＲＡＭに使用されている。
【０００３】
ＭＴＪ素子は、強磁性体層／絶縁層／強磁性体層の３層膜で構成され、絶縁層をトンネル電流が流れる。このトンネル電流に対する抵抗値が、２つの強磁性体層の磁化方向の関係に応じて変化する。
【０００４】
ここで、強磁性体層の磁化方向を反転させる方法として、メモリセルの近傍に電流を流して外部磁場を発生し、強磁性体層の磁化方向を反転させる外部磁化反転法が知られている。しかしながら、外部磁化反転法では、書き込み対象のメモリセルに対応するビット線およびデジット線のいずれか一方の配線上に位置する、書き込み対象でないメモリセル（以下、半選択状態のメモリセルとも称する。）の磁化が外部磁場の影響を受けて誤動作する場合がある。
【０００５】
このような問題点を解決する、メモリセルに対するデータ書き込み方法として、トグル方式が知られている。トグル方式では、磁化の向きが固定される強磁性体層である固定層と、磁化の向きを変化させることが可能な強磁性体層である自由層と、絶縁層とにより、ＭＴＪ素子が構成されている。そして、トグル方式における自由層はＳＡＦ（Synthetic Anti-Ferromagnetic coupling）構造である。すなわち、自由層は、互いに逆方向に磁化される１対の強磁性体層と、１対の強磁性体層の間に形成される非磁性体層とを含む。そして、自由層の磁化の向きを変更するためにビット線およびデジット線に電流を流して２つの磁場を発生する。ビット線およびデジット線に電流を流すタイミングをずらすことで、２つの磁場による合成磁化ベクトルの方向に１対の強磁性体層の磁化を追従させて回転し、磁化反転（トグル）させる。トグル方式では、一方の配線を流れる電流による磁場だけでは原理的に磁化反転（トグル）が起こらないことから、半選択状態のメモリセルの磁化が磁場の影響を受けて誤動作することを防止することができる。
【特許文献１】特開２００６−２９４１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、強磁性体層の磁化の向きを変更するためには強い磁場を発生する必要があり、強い磁場を発生するためには配線に流す電流量を大きくする必要がある。したがって、特許文献１記載の不揮発性記憶装置等、従来の半導体装置では、ビット線またはデジット線に電流を流すためのトランジスタのサイズが非常に大きくなるため、半導体装置のレイアウト面積が大きくなってしまう。
【０００７】
それゆえに、本発明の目的は、レイアウト面積のさらなる削減を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、要約すれば、記憶素子にデータを書き込むためのデータ書き込み電流を書き込み電流線に流すドライブトランジスタは、基板の主表面において形成される導通電極を有し、かつ記憶素子の下方に配置される。
【発明の効果】
【０００９】
本発明によれば、ドライブトランジスタを記憶素子の下方の基板領域に配置することができる。したがって、本発明によれば、レイアウト面積のさらなる削減を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１１】
図１は、本発明の実施の形態に係る半導体装置の代表例であるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【００１２】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体の動作を制御するコントロール回路５と、行列状に集積配置されたＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）を含むメモリアレイ１０と、行選択回路２０，２１と、列デコーダ２５と、読み出し／書き込み制御回路３０，３５と、複数のワード線ＷＬと、複数のデジット線ＤＬと、複数のビット線ＢＬと、複数のソース線ＳＬとを備える。
【００１３】
なお、以下においては信号、信号線およびデータ等の二値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。また、メモリアレイ１０が含む行列状に集積配置された複数のメモリセルＭＣの行および列をそれぞれメモリセル行およびメモリセル列とも称する。
【００１４】
行選択回路２０，２１は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル行の選択動作を実行する。列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいてアクセス対象となるメモリアレイ１０におけるメモリセル列の選択動作を実行する。
【００１５】
読み出し／書き込み制御回路３０，３５は、メモリアレイ１０の両側に設けられ、入力データＤＩＮに基づいてメモリセルＭＣに対するデータ書き込みを行ない、また、メモリセルＭＣからデータを読み出し、読み出しデータＤＯＵＴとして外部に出力する。
【００１６】
ワード線ＷＬおよびデジット線ＤＬは、メモリセル行にそれぞれ対応して設けられる。ビット線ＢＬおよびソース線ＳＬは、メモリセル列にそれぞれ対応して設けられる。図１には代表的に１個のメモリセルＭＣが示され、メモリセルＭＣのメモリセル行に対応してワード線ＷＬおよびデジット線ＤＬがそれぞれ１本ずつ示されている。また、メモリセルＭＣのメモリセル列に対応してビット線ＢＬが代表的に１本示されている。
【００１７】
図２は、本発明の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。図２において紙面縦方向がメモリセル行に対応し、紙面横方向がメモリセル列に対応している。
【００１８】
図２を参照して、メモリアレイ１０は、行列状に集積配置されたメモリセルＭＣと、複数のビット線ＢＬと、複数のワード線ＷＬと、複数のデジット線ＤＬと、複数のソース線ＳＬとを含む。行選択回路２０は、行ドライバ４５，５０を含む。行選択回路２１は、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３を含む。読み出し／書き込み制御回路３０は、データ書き込み制御回路７０と、データ線ＤＩＯと、読み出し選択ゲートＲＣＳＧ０，ＲＣＳＧ１と、データ読み出し回路ＲＤＣと、ドライブトランジスタＢＬＤＴＲ０およびＢＬＤＴＲ２を含む。読み出し／書き込み制御回路３５は、ドライブトランジスタＢＬＤＴＲ１およびＢＬＤＴＲ３を含む。
【００１９】
本例においては、代表的にメモリセル列に対応して設けられたビット線ＢＬ＜０＞，ＢＬ＜１＞と、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ＜０＞，ＷＬ＜１＞と、ソース線ＳＬおよびこれらに対応する回路が示されている。また、本例においては、ビット線ＢＬ＜０＞とワード線ＷＬ＜０＞の交差点に位置するメモリセルＭＣ０、およびビット線ＢＬ＜１＞とワード線ＷＬ＜１＞の交差点に位置するメモリセルＭＣ１について代表的に説明する。
【００２０】
行ドライバ４５，５０は、行選択結果であるデコード信号ＤＷ＜０＞，ＤＷ＜１＞に応じてワード線ＷＬ＜０＞，ＷＬ＜１＞を駆動する。また、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３は、デジット線ＤＬ＜３：０＞をそれぞれ固定電圧Ｖｓｓにプルダウンする。ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３は、行選択結果であるデコード信号ＷＤ＜３：０＞を受ける。たとえば、デコード信号ＷＤ＜３：０＞が「Ｈ」レベルに設定されると、ドライブトランジスタＤＬＤＴＲがオンし、電流経路が形成されることによりデータ書き込み電流がデジット線ＤＬ＜３：０＞に流れる。すなわち、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３は、対応のデジット線へデータ書き込み電流を供給するか否かを切り替える。ここで、＜ｚ：０＞の記号は、＜０＞〜＜ｚ＞を指し示すものとする。デコード信号ＤＷおよびＷＤは、図示しないが行選択回路２０，２１に含まれる行デコーダがロウアドレスＲＡに基づいて行選択結果として出力したデコード信号である。
【００２１】
データ書き込み制御回路７０は、コントロール回路５からの動作指示に応答して動作する。データ書き込み制御回路７０は、入力データＤＩＮおよび列デコーダ２５からの列選択結果に応じてメモリセル列ごとに書き込み制御信号ＷＣＳＬを設定する。本例においては、ビット線ＢＬ＜０＞，ＢＬ＜１＞に対応して書き込み制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞が示されている。
【００２２】
ドライブトランジスタＢＬＤＴＲ０，ＢＬＤＴＲ２は、ビット線ＢＬ＜０＞，ＢＬ＜１＞にそれぞれ対応して、すなわちメモリセル列ごとに設けられ、ビット線ＢＬ＜０＞，ＢＬ＜１＞の一端側をそれぞれ電源電圧Ｖｃｃにプルアップする。ドライブトランジスタＢＬＤＴＲ０，ＢＬＤＴＲ２は、それぞれ書き込み制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞を受ける。
【００２３】
また、ドライブトランジスタＢＬＤＴＲ１，ＢＬＤＴＲ３は、ビット線ＢＬ＜０＞，ＢＬ＜１＞にそれぞれ対応して、すなわちメモリセル列ごとに設けられ、ビット線ＢＬの他端側を固定電圧Ｖｓｓにプルダウンする。ドライブトランジスタＢＬＤＴＲ１，ＢＬＤＴＲ３は、それぞれ書き込み制御信号ＷＣＳＬ＜０＞，ＷＣＳＬ＜１＞を受ける。
【００２４】
たとえば、書き込み制御信号ＷＣＳＬ＜０＞が「Ｈ」レベルに設定されると、ドライブトランジスタＢＬＤＴＲ０，ＢＬＤＴＲ１がオンし、電流経路が形成されることによりデータ書き込み電流がビット線ＢＬ＜０＞に流れる。また、書き込み制御信号ＷＣＳＬ＜１＞が「Ｈ」レベルに設定されると、ドライブトランジスタＢＬＤＴＲ２，ＢＬＤＴＲ３がオンし、電流経路が形成されることによりデータ書き込み電流がビット線ＢＬ＜１＞に流れる。すなわち、ドライブトランジスタＢＬＤＴＲ０〜ＢＬＤＴＲ３は、対応のビット線へデータ書き込み電流を供給するか否かを切り替える。データ線ＤＩＯには、選択メモリセルの電気抵抗に応じた電流が供給される。
【００２５】
読み出し選択ゲートＲＣＳＧ０，ＲＣＳＧ１は、ビット線ＢＬ＜０＞，ＢＬ＜１＞にそれぞれ対応して、すなわちメモリセル列にそれぞれ対応して設けられ、データ線ＤＩＯおよび各ビット線ＢＬの間に設けられる。読み出し選択ゲートＲＣＳＧ０，ＲＣＳＧ１は、それぞれ読み出し選択信号ＲＣＳＬ＜０＞，ＲＣＳＬ＜１＞を受ける。
【００２６】
対応するメモリセル列が選択された場合には、読み出し選択ゲートＲＣＳＧがオンし、ビット線ＢＬとデータ線ＤＩＯとが結合される。同様の構成は各メモリセル列に対応して設けられる。すなわちデータ線ＤＩＯは、各ビット線ＢＬによって共有される。このような構成により、選択メモリセルは、データ読み出し時において選択列のビット線ＢＬおよび対応する読み出し選択ゲートＲＣＳＧを介してデータ線ＤＩＯと結合される。読み出し選択信号ＲＣＳＬは、コラムアドレスＣＡに基づいて列デコーダ２５が列選択結果として出力したデコード信号である。
【００２７】
データ読み出し回路ＲＤＣは、図示しない制御信号を受けて所定のデータ読み出し動作を実行し、読み出しデータＤＯを出力する。
【００２８】
図３は、本発明の実施の形態に係るメモリセルＭＣ０およびＭＣ１の詳細を説明する回路構成図である。
【００２９】
図３を参照して、メモリセルＭＣ０およびＭＣ１は、それぞれ磁気抵抗素子Ｍ０〜Ｍ３と、アクセストランジスタ（選択トランジスタ）ＡＴＲとを含む。以下、磁気抵抗素子Ｍ０〜Ｍ３の一部または全部をまとめて磁気抵抗素子Ｍと称する場合がある。
【００３０】
本発明の実施の形態に係るメモリセルＭＣは、複数の磁気抵抗素子Ｍに対して１個のアクセストランジスタＡＴＲを共有した構成となっている。
【００３１】
磁気抵抗素子Ｍ０〜Ｍ３は、記憶データの論理レベルに対応する磁化方向に応じて電気抵抗値が変化する。
【００３２】
メモリセルＭＣ０において、磁気抵抗素子Ｍ０〜Ｍ３は、ビット線ＢＬ＜０＞とアクセストランジスタＡＴＲとの間にそれぞれ並列に接続されている。アクセストランジスタＡＴＲは、磁気抵抗素子Ｍ０〜Ｍ３を介してソース線ＳＬとビット線ＢＬ＜０＞との間に配置され、そのゲートはワード線ＷＬ＜０＞と結合されている。
【００３３】
また、メモリセルＭＣ１も同様に構成されており、具体的には、磁気抵抗素子Ｍ０〜Ｍ３がアクセストランジスタＡＴＲとビット線ＢＬ＜１＞との間に並列にそれぞれ配置されている。また、アクセストランジスタＡＴＲは、磁気抵抗素子Ｍ０〜Ｍ３を介してビット線ＢＬ＜１＞とソース線ＳＬとの間に配置され、そのゲートはワード線ＷＬ＜１＞と結合されている。
【００３４】
ここで、メモリセルＭＣ０およびＭＣ１はソース線ＳＬを共有している。すなわち、２行のメモリセル行毎に１本のソース線ＳＬが設けられている。このように、メモリセル行に沿った隣接する２個のメモリセルＭＣ０，ＭＣ１でソース線ＳＬを共有する構成により、配線数を抑制することで配線ピッチを十分に確保することが可能となる。
【００３５】
また、メモリセルＭＣ０およびＭＣ１の各々に含まれる磁気抵抗素子Ｍ０は、デジット線ＤＬ＜０＞を共有している。また、磁気抵抗素子Ｍ１〜Ｍ３も同様にデジット線ＤＬ＜０＞〜ＤＬ＜３＞をそれぞれ共有している。
【００３６】
また、デジット線ＤＬ＜０＞〜ＤＬ＜３＞の一端側は、電源電圧Ｖｃｃと結合されており、他端側はドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３の第１導通電極にそれぞれ接続されている。ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３の第２導通電極は、固定電圧Ｖｓｓに結合されている。そして、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３は、制御電極において「Ｈ」レベルの行選択信号ＷＤ＜０＞〜ＷＤ＜３＞を受けてオン状態となり、デジット線ＤＬ＜０＞〜ＤＬ＜３＞にそれぞれデータ書き込み電流を流す。デジット線ＤＬ＜０＞〜ＤＬ＜３＞は、対応の磁気抵抗素子Ｍへデータ書き込み電流による誘起磁界を与える。
【００３７】
すなわち、データ書き込み時、ドライブトランジスタＢＬＤＴＲおよびＤＬＤＴＲを制御することにより、ビット線ＢＬおよびデジット線ＤＬにデータ書き込み電流を流して２つのデータ書き込み磁場を発生する。このとき、ビット線ＢＬおよびデジット線ＤＬにデータ書き込み電流を流すタイミングをずらすことで、磁気抵抗素子Ｍにおいて、２つのデータ書き込み磁場による合成磁化ベクトルの方向に１対の強磁性体層の磁化を追従させて回転し、磁化反転（トグル）させる。
【００３８】
アクセストランジスタＡＴＲは、磁気抵抗素子Ｍ０〜Ｍ３の記憶データを読み出すための電流経路を形成するか否かを共通に切り替える。
【００３９】
より詳細には、データ読み出し時、アクセストランジスタＡＴＲは、ワード線ＷＬが「Ｈ」レベルになるとオンする。これにより、磁気抵抗素子Ｍ０〜Ｍ３を介してビット線ＢＬとソース線ＳＬとが電気的に接続される。また、「Ｈ」レベルの読み出し選択信号ＲＣＳＬによりビット線ＢＬとデータ線ＤＩＯとが電気的に接続される。また、図示しない制御信号がデータ読み出し回路ＲＤＣへ出力されることにより、電源電圧Ｖｃｃがデータ読み出し回路ＲＤＣに供給される。すなわち、磁気抵抗素子Ｍ０〜Ｍ３を介して電源電圧Ｖｃｃと固定電圧Ｖｓｓとの間で電流経路が形成される。したがって、磁気抵抗素子Ｍ０〜Ｍ３の抵抗値に応じたデータ読み出し電流がデータ読み出し回路ＲＤＣおよび磁気抵抗素子Ｍ０〜Ｍ３を通して流れる。そして、データ読み出し回路ＲＤＣは、このデータ読み出し電流に基づいて、磁気抵抗素子Ｍ０〜Ｍ３の記憶データの読み出し結果を示す読み出しデータＤＯを出力する。
【００４０】
図４は、本発明の実施の形態に係る半導体装置のレイアウトを概略的に示す図である。ここでは、デバイス上部方向からデバイスを見た場合のレイアウト構成が示されている。
【００４１】
図４を参照して、ＭＲＡＭデバイス１は、行列状に配置された複数個の磁気抵抗素子Ｍを備える。ここでは、行列状に配置された複数の磁気抵抗素子Ｍの行および列をそれぞれ記憶素子行および記憶素子列とも称する。なお、図４において紙面縦方向が記憶素子行に対応し、紙面横方向が記憶素子列に対応している。
【００４２】
ＭＲＡＭデバイス１は、さらに、記憶素子ごとに配置された複数本のデジット線ＤＬと、デジット線ＤＬごとに配置された複数個のドライブトランジスタＤＬＤＴＲとを備える。
【００４３】
ここでは、主にデジット線ＤＬ＜０＞〜ＤＬ＜３＞と、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３について説明する。以下、デジット線ＤＬ＜０＞〜ＤＬ＜３＞の一部または全部をまとめてデジット線ＤＬと称する場合がある。また、ドライブトランジスタＤＬＤＴＲ０〜ＤＬＤＴＲ３の一部または全部をまとめてドライブトランジスタＤＬＤＴＲと称する場合がある。
【００４４】
メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ０〜Ｍ３は、メモリセル列方向に沿って配置される。メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ０は、デジット線ＤＬ＜０＞に沿ってそれぞれ配置される。メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ１は、デジット線ＤＬ＜１＞に沿ってそれぞれ配置される。メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ２は、デジット線ＤＬ＜２＞に沿ってそれぞれ配置される。メモリセルＭＣの各々に含まれる磁気抵抗素子Ｍ３は、デジット線ＤＬ＜３＞に沿ってそれぞれ配置される。
【００４５】
また、トランジスタの形成領域の１行目には複数個のアクセストランジスタＡＴＲがメモリセルＭＣごとに配置される。すなわち、アクセストランジスタＡＴＲは、磁気抵抗素子Ｍの行方向に並ぶ４個の磁気抵抗素子Ｍごとに設けられる。アクセストランジスタＡＴＲは行列状に配置される。ドライブトランジスタＤＬＤＴＲは、アクセストランジスタＡＴＲの行間に配置される。トランジスタの形成領域の２行目には、デジット線ＤＬ＜０＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ０と、デジット線ＤＬ＜１＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ１とが配置される。トランジスタの形成領域の３行目には、デジット線ＤＬ＜２＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ２と、デジット線ＤＬ＜３＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ３とが配置される。
【００４６】
図５は、本発明の実施の形態に係る半導体装置の図４におけるＶ−Ｖ断面を示す断面図である。
【００４７】
図５を参照して、ＭＲＡＭデバイス１は、主表面Ｓ１を有する半導体基板ＳＵＢと、ストラップＳＴとを備える。半導体基板ＳＵＢは、ｎ型拡散領域５１〜５６と、ｐ型拡散領域６１とを含む。
【００４８】
アクセストランジスタＡＴＲは、半導体基板ＳＵＢと磁気抵抗素子Ｍ０との間に設けられる。ドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２は、半導体基板ＳＵＢと磁気抵抗素子Ｍ１〜Ｍ３との間に設けられる。
【００４９】
アクセストランジスタＡＴＲ、ならびにドライブトランジスタＤＬＤＴＲ０およびＤＴＲ２の第１導通領域および第２導通領域は、半導体基板ＳＵＢの主表面Ｓ１において形成される。また、アクセストランジスタＡＴＲ、ならびにドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２のゲート電極は、半導体基板ＳＵＢの主表面Ｓ１の上方において形成される。
【００５０】
より詳細には、アクセストランジスタＡＴＲは、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇと、ｎ型拡散領域５１によって形成される第１導通電極と、ｎ型拡散領域５２によって形成される第２導通電極とを有する。ゲート電極Ｇは、ｎ型拡散領域５１および５２に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００５１】
ドライブトランジスタＤＬＤＴＲ０は、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇと、ｎ型拡散領域５３によって形成される第１導通電極と、ｎ型拡散領域５４によって形成される第２導通電極とを有する。ゲート電極Ｇは、ｎ型拡散領域５３および５４に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００５２】
ドライブトランジスタＤＬＤＴＲ２は、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇと、ｎ型拡散領域５５によって形成される第１導通電極と、ｎ型拡散領域５５によって形成される第２導通電極とを有する。ゲート電極Ｇは、ｎ型拡散領域５５および５６に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００５３】
すなわち、アクセストランジスタＡＴＲ、ならびにドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２のゲート電極Ｇは半導体基板ＳＵＢにおけるｐ型拡散領域６１の上層に形成される。
【００５４】
ｎ型拡散領域５２は、配線層Ｌ１において形成されるソース線ＳＬと結合される。ｎ型拡散領域５４および５６は、配線層Ｌ１において形成される金属配線を介して固定電圧Ｖｓｓが供給されるノードに結合される。
【００５５】
デジット線ＤＬ＜０＞〜ＤＬ＜３＞は、配線層Ｌ１の上層である配線層Ｌ２のさらに上層である配線層Ｌ３において形成される。
【００５６】
磁気抵抗素子Ｍは、デジット線ＤＬの上層側に配置される。具体的には、デジット線ＤＬ＜０＞〜ＤＬ＜３＞の上層にストラップＳＴを介して磁気抵抗素子Ｍ０〜Ｍ３がそれぞれ設けられる。また、磁気抵抗素子Ｍ０〜Ｍ３はストラップＳＴ、ビアおよびコンタクトホールを介してアクセストランジスタＡＴＲの第１導通電極と結合される。ストラップＳＴは、導電性の物質で形成される。
【００５７】
また、図４に示すレイアウトでは図示していないが、ビット線ＢＬは、磁気抵抗素子Ｍ０〜Ｍ３の上層側に配置される。すなわち、磁気抵抗素子Ｍ０〜Ｍ３は、ビット線ＢＬと、ストラップＳＴとの間に配置されている。
【００５８】
ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるため、ワード線ＷＬを通して大電流を流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を設けて形成することなく、ゲート電極Ｇと同一の配線層にポリシリコン層およびポリサイド層などを用いて形成する。
【００５９】
また、ストラップＳＴの下層においては、デジット線ＤＬ＜０＞〜ＤＬ＜３＞が磁気抵抗素子Ｍ０〜Ｍ３にそれぞれ対応して設けられている。そして、さらに下層においては、ワード線ＷＬおよびゲート電極Ｇが設けられる。
【００６０】
図６は、本発明の実施の形態に係る半導体装置の図４におけるＶＩ−ＶＩ断面を示す断面図である。
【００６１】
図６を参照して、ドライブトランジスタＤＬＤＴＲ０の第１導通電極は、配線層Ｌ１、コンタクトおよびビアを介して配線層Ｌ３に形成されているデジット線ＤＬ＜０＞に結合される。すなわち、ドライブトランジスタＤＬＤＴＲ０は、配線層Ｌ１、コンタクトおよびビアを介してデジット線ＤＬ＜０＞にデータ書き込み電流を供給する。
【００６２】
図７は、本発明の実施の形態に係る半導体装置の第１の変形例を示す断面図である。
図７を参照して、アクセストランジスタＡＴＲは、アクセストランジスタＡＴＲは、ドライブトランジスタＤＬＤＴＲ０とドライブトランジスタＤＬＤＴＲ２との間に配置される。
【００６３】
より詳細には、アクセストランジスタＡＴＲは、半導体基板ＳＵＢと磁気抵抗素子Ｍ１との間に設けられる。ドライブトランジスタＤＬＤＴＲ０は、半導体基板ＳＵＢと磁気抵抗素子Ｍ０との間に設けられる。ドライブトランジスタＤＬＤＴＲ２は、半導体基板ＳＵＢと磁気抵抗素子Ｍ２およびＭ３との間に設けられる。
【００６４】
トランジスタの形成領域の１行目には、デジット線ＤＬ＜０＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ０と、デジット線ＤＬ＜１＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ１とが配置される。トランジスタの形成領域の２行目には、複数個のアクセストランジスタＡＴＲがメモリセルＭＣごとに配置される。トランジスタの形成領域の３行目には、デジット線ＤＬ＜２＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ２と、デジット線ＤＬ＜３＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ３とが配置される。
【００６５】
図８は、本発明の実施の形態に係る半導体装置の第２の変形例を示す断面図である。
図８を参照して、このＭＲＡＭデバイスは、ドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２の代わりにドライブトランジスタＤＬＤＴＲ１１を備える。また、このＭＲＡＭデバイスは、ドライブトランジスタＤＬＤＴＲ１およびＤＬＤＴＲ３の代わりに図示しないドライブトランジスタＤＬＤＴＲ１２を備える。ドライブトランジスタＤＬＤＴＲ１２の構成はドライブトランジスタＤＬＤＴＲ１１と同様であるため、ここでは詳細な説明を繰り返さない。
【００６６】
ドライブトランジスタＤＬＤＴＲ１１は、ドライブトランジスタＤＬＤＴＲ０およびＤＬＤＴＲ２に相当し、かつ第２導通電極を共有する２個のトランジスタを含む。すなわち、ドライブトランジスタＤＬＤＴＲ１１が含む一方のドライブトランジスタは、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇ１１と、ｎ型拡散領域７１によって形成される第１導通電極と、ｎ型拡散領域７２によって形成される第２導通電極とを有する。ゲート電極Ｇ１１は、ｎ型拡散領域７１および７２に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００６７】
また、ドライブトランジスタＤＬＤＴＲ１１が含む他方のドライブトランジスタは、ｐ型拡散領域６１の表面上にゲート絶縁膜を介して形成されるゲート電極Ｇ１２と、ｎ型拡散領域７３によって形成される第１導通電極と、ｎ型拡散領域７２によって形成される第２導通電極とを有する。ゲート電極Ｇ１２は、ｎ型拡散領域７２および７３に挟まれたｐ型拡散領域６１におけるチャネル領域とゲート絶縁膜を介して対向して設けられる。
【００６８】
アクセストランジスタＡＴＲは、半導体基板ＳＵＢと磁気抵抗素子Ｍ０との間に設けられる。ドライブトランジスタＤＬＤＴＲ１１は、半導体基板ＳＵＢと磁気抵抗素子Ｍ１〜Ｍ３との間に設けられる。
【００６９】
また、トランジスタの形成領域の１行目には複数個のアクセストランジスタＡＴＲがメモリセルＭＣごとに配置される。トランジスタの形成領域の２行目には、デジット線ＤＬ＜０＞およびＤＬ＜１＞にデータ書き込み電流を流すドライブトランジスタＤＬＤＴＲ１１と、デジット線ＤＬ＜２＞およびＤＬ＜３＞にデータ書き込み電流を流す図示しないドライブトランジスタＤＬＤＴＲ１２とが配置される。
【００７０】
図８に示す変形例によれば、磁気抵抗素子Ｍの配置間隔をＭＲＡＭデバイス１と比べて狭くすることが可能であれば、ＭＲＡＭデバイス１と比べてさらに小型化を図ることができる。
【００７１】
ところで、一般的なＭＲＡＭでは、磁気抵抗素子の下方の基板領域には磁気抵抗素子に対応するアクセストランジスタが配置され、デジット線等にデータ書き込み電流を流すトランジスタはメモリアレイの領域外に配置される。したがって、特許文献１記載の不揮発性記憶装置等、従来の半導体装置では、ビット線またはデジット線に電流を流すためのトランジスタのサイズが非常に大きくなるため、半導体装置のレイアウト面積が大きくなってしまう。
【００７２】
しかしながら、本発明の実施の形態に係る半導体装置では、磁気抵抗素子Ｍにデータを書き込むためのデータ書き込み電流をデジット線ＤＬに流すドライブトランジスタＤＬＤＴＲは、半導体基板ＳＵＢの主表面Ｓ１において形成される第１導通電極および第２導通電極を有し、かつ磁気抵抗素子Ｍの下方に配置される。このような構成により、ドライブトランジスタＤＬＤＴＲをメモリアレイの領域内に配置することができるため、レイアウト面積のさらなる削減を図ることができる。
【００７３】
また、本発明の実施の形態に係る半導体装置のように、複数個の磁気抵抗素子Ｍが１個のアクセストランジスタＡＴＲを共有する構成により、メモリセルの集積度を向上することができる。すなわち、アクセストランジスタのサイズを小さくすることにより集積度の向上を図ることは可能であるが、そのサイズの縮小には限度がある。このため、セルピッチは、磁気抵抗素子のサイズではなく、アクセストランジスタのサイズに起因している場合が多い。したがって、アクセストランジスタのサイズに合わせて、磁気抵抗素子を複数個配置することにより、エリアペナルティの小さい集積度の高い半導体装置を実現することが可能である。
【００７４】
そして、本発明の実施の形態に係る半導体装置では、上記のように複数個の磁気抵抗素子Ｍが１個のアクセストランジスタＡＴＲを共有する構成であるため、複数個の磁気抵抗素子Ｍの下方の基板領域のうち、アクセストランジスタＡＴＲが配置されない空き領域が存在する。したがって、この空き領域にドライブトランジスタＤＬＤＴＲを配置することにより、効率的なレイアウトが行なえるため、本発明は、複数個の磁気抵抗素子Ｍが１個のアクセストランジスタＡＴＲを共有する構成において特にレイアウト面積の削減効果が大きい。
【００７５】
また、本発明は、記憶素子にデータを書き込むための電流等、特に大電流が要求される駆動回路に適用する場合、レイアウト面積の削減効果が大きくなる。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態に係る半導体装置の代表例であるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態に係るメモリアレイ１０およびその周辺回路の概略構成図である。
【図３】本発明の実施の形態に係るメモリセルＭＣ０およびＭＣ１の詳細を説明する回路構成図である。
【図４】本発明の実施の形態に係る半導体装置のレイアウトを概略的に示す図である。
【図５】本発明の実施の形態に係る半導体装置の図４におけるＶ−Ｖ断面を示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の図４におけるＶＩ−ＶＩ断面を示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の第１の変形例を示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の第２の変形例を示す断面図である。
【符号の説明】
【００７８】
１ ＭＲＡＭデバイス、５ コントロール回路、１０ メモリアレイ、２０，２１ 行選択回路、２５ 列デコーダ、３０，３５ 読み出し／書き込み制御回路、４５，５０ 行ドライバ、５１〜５６，７１〜７３ ｎ型拡散領域、６１ ｐ型拡散領域、７０ データ書き込み制御回路、ＷＬ，ＷＬ＜０＞，ＷＬ＜１＞ ワード線、ＤＬ，ＤＬ＜０＞〜ＤＬ＜３＞ デジット線、ＢＬ，ＢＬ＜０＞，ＢＬ＜１＞ ビット線、ＳＬ ソース線、ＤＬＤＴＲ，ＤＬＤＴＲ０〜ＤＬＤＴＲ３，ＤＬＤＴＲ１１，ＤＬＤＴＲ１２ ドライブトランジスタ、ＡＴＲ アクセストランジスタ（選択トランジスタ）、ＤＩＯ データ線、ＲＣＳＧ０，ＲＣＳＧ１ 読み出し選択ゲート、ＢＬＤＴＲ，ＢＬＤＴＲ０〜ＢＬＤＴＲ３ ドライブトランジスタ、ＲＤＣ データ読み出し回路、ＭＣ０，ＭＣ１ メモリセル、Ｍ，Ｍ０〜Ｍ３ 磁気抵抗素子、Ｓ１ 主表面、ＳＵＢ 半導体基板、Ｌ１〜Ｌ３ 配線層、Ｇ，Ｇ１１，Ｇ１２ ゲート電極。
【特許請求の範囲】
【請求項１】
主表面を有する基板と、
前記基板の主表面から離間して配置され、データを記憶する記憶素子と、
書き込み電流線と、
前記記憶素子にデータを書き込むためのデータ書き込み電流を前記書き込み電流線に流し、前記基板の主表面において形成される導通電極を有し、かつ前記記憶素子の下方に配置されるドライブトランジスタとを備える半導体装置。
【請求項２】
前記記憶素子は、記憶データの論理レベルに対応する磁化方向に応じて電気抵抗値が変化する磁気抵抗素子であり、
前記ドライブトランジスタは、データ書き込み時、前記書き込み電流線に前記データ書き込み電流を流すことにより、前記磁気抵抗素子の磁化に作用するデータ書き込み磁場を発生する請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、
複数個の前記記憶素子と、
前記複数個の記憶素子の記憶データを読み出すための電流経路を形成するか否かを共通に切り替え、前記基板の主表面において形成される導通電極を有する選択トランジスタとを備え、
前記選択トランジスタおよび前記ドライブトランジスタは、前記複数個の記憶素子の下方に配置される請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、
行列状に配置された複数個の前記記憶素子と、
前記記憶素子の行ごとに設けられた複数本の前記書き込み電流線と、
前記記憶素子の列ごとに設けられ、対応の列における複数個の前記記憶素子のデータを読み出すための電流経路を形成するか否かを共通に切り替え、前記基板の主表面において形成される導通電極を有し、かつ前記記憶素子の所定行の下方に配置された複数個の前記選択トランジスタと、
前記書き込み電流線ごとに設けられ、前記記憶素子にデータを書き込むためのデータ書き込み電流を対応の前記書き込み電流線に流し、前記基板の主表面において形成される導通電極を有し、かつ前記所定行以外の前記記憶素子の行の下方に配置された複数個の前記ドライブトランジスタとを備える請求項３記載の半導体装置。
【請求項５】
主表面を有する基板と、
行列状に配置され、各々が、記憶データの論理レベルに対応する磁化方向に応じて電気抵抗値が変化する複数個の磁気抵抗素子と、
各々が、前記複数個の磁気抵抗素子の行に対応して配置され、対応の前記磁気抵抗素子へ電流による誘起磁界を与える複数本の書き込み電流線と
前記複数個の磁気抵抗素子の列方向に並ぶ所定数の前記磁気抵抗素子ごとに設けられ、対応の前記所定数の磁気抵抗素子の前記記憶データを読み出すための電流経路を形成するか否かを切り替える複数個の選択トランジスタと、
前記複数本の書込み電流線の各々に対応して設けられ、対応の前記書込み電流線へ電流を供給するか否かを切り替える複数個のドライブトランジスタとを備え、
前記複数個の選択トランジスタは、前記行列状に配置された前記複数個の磁気抵抗素子の下層に行列状に配置され、前記複数個のドライブトランジスタは、前記行列状に配置された前記複数個の磁気抵抗素子の下層かつ前記選択トランジスタの行間に配置される半導体装置。
【請求項１】
主表面を有する基板と、
前記基板の主表面から離間して配置され、データを記憶する記憶素子と、
書き込み電流線と、
前記記憶素子にデータを書き込むためのデータ書き込み電流を前記書き込み電流線に流し、前記基板の主表面において形成される導通電極を有し、かつ前記記憶素子の下方に配置されるドライブトランジスタとを備える半導体装置。
【請求項２】
前記記憶素子は、記憶データの論理レベルに対応する磁化方向に応じて電気抵抗値が変化する磁気抵抗素子であり、
前記ドライブトランジスタは、データ書き込み時、前記書き込み電流線に前記データ書き込み電流を流すことにより、前記磁気抵抗素子の磁化に作用するデータ書き込み磁場を発生する請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、
複数個の前記記憶素子と、
前記複数個の記憶素子の記憶データを読み出すための電流経路を形成するか否かを共通に切り替え、前記基板の主表面において形成される導通電極を有する選択トランジスタとを備え、
前記選択トランジスタおよび前記ドライブトランジスタは、前記複数個の記憶素子の下方に配置される請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、
行列状に配置された複数個の前記記憶素子と、
前記記憶素子の行ごとに設けられた複数本の前記書き込み電流線と、
前記記憶素子の列ごとに設けられ、対応の列における複数個の前記記憶素子のデータを読み出すための電流経路を形成するか否かを共通に切り替え、前記基板の主表面において形成される導通電極を有し、かつ前記記憶素子の所定行の下方に配置された複数個の前記選択トランジスタと、
前記書き込み電流線ごとに設けられ、前記記憶素子にデータを書き込むためのデータ書き込み電流を対応の前記書き込み電流線に流し、前記基板の主表面において形成される導通電極を有し、かつ前記所定行以外の前記記憶素子の行の下方に配置された複数個の前記ドライブトランジスタとを備える請求項３記載の半導体装置。
【請求項５】
主表面を有する基板と、
行列状に配置され、各々が、記憶データの論理レベルに対応する磁化方向に応じて電気抵抗値が変化する複数個の磁気抵抗素子と、
各々が、前記複数個の磁気抵抗素子の行に対応して配置され、対応の前記磁気抵抗素子へ電流による誘起磁界を与える複数本の書き込み電流線と
前記複数個の磁気抵抗素子の列方向に並ぶ所定数の前記磁気抵抗素子ごとに設けられ、対応の前記所定数の磁気抵抗素子の前記記憶データを読み出すための電流経路を形成するか否かを切り替える複数個の選択トランジスタと、
前記複数本の書込み電流線の各々に対応して設けられ、対応の前記書込み電流線へ電流を供給するか否かを切り替える複数個のドライブトランジスタとを備え、
前記複数個の選択トランジスタは、前記行列状に配置された前記複数個の磁気抵抗素子の下層に行列状に配置され、前記複数個のドライブトランジスタは、前記行列状に配置された前記複数個の磁気抵抗素子の下層かつ前記選択トランジスタの行間に配置される半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−５４７８８（Ｐ２００９−５４７８８Ａ）
【公開日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００７−２１９９４６（Ｐ２００７−２１９９４６）
【出願日】平成１９年８月２７日（２００７．８．２７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成１９年８月２７日（２００７．８．２７）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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