【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】直流電源配線に電流が流れたか否かを検出可能な回路を備えた半導体装置を提供する。
【解決手段】半導体装置において、駆動回路ＢＬＤＵ，ＢＬＤＤ，ＢＬＢＤＵ，ＢＬＢＤＤは、電流磁界またはスピン注入によってトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢを第１の磁化状態に初期設定するために、制御信号線ＢＬ，ＢＬＢに直流電流を流す。電源配線ＤＬは、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに近接して設けられる。ここで、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢは、電源配線ＤＬに直流電流が流れるときに生じる電流磁界によって第２の磁化状態に変化する。センスアンプ１０は、トンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢが第１の磁化状態から第２の磁化状態に変化したか否かを判定するために、制御信号線ＢＬ，ＢＬＢを介してトンネル磁気抵抗素子ＴＭＲ，ＴＭＲＢに流れる電流を検出する。 （もっと読む）

【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。 （もっと読む）

【課題】素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いた半導体装置の製造方法、並びに、このような低温アニールに適した半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、半導体基板の上方に設けられた金属からなる下部電極と、下部電極の上方に設けられた金属からなる上部電極と、下部電極と上部電極との間に設けられた結晶層とを備える。下部電極および上部電極の各膜厚は、結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄い。 （もっと読む）

【課題】４個のトランジスタと２個のＭＴＪ素子からなり、電源を印加しないでも不揮発性メモリとして動作するＳＲＡＭからなる半導体記憶装置を提供する。
【解決手段】第１及び第２のインバータ２，４と第１及び第２の転送用ＭＯＳＦＥＴ３，５とを含むメモリセル１からなるＳＲＡＭにおいて、第１及び第２のインバータ２，４はスピン注入型のＭＴＪ素子６，８と駆動用ＭＯＳＦＥＴ７，９とからなり、これらのインバータ２，４からフリップフロップ回路が構成され、第１及び第２のインバータ２，４の出力端子は、それぞれ第１及び第２の転送用ＭＯＳＦＥＴ３，５を介してビットライン及びビットラインバーに接続され、第１及び第２の転送用ＭＯＳＦＥＴ３，５のゲートは、同一のワードラインに接続される。従来のＳＲＡＭに比較してメモリセルの面積が小さく、高速で低消費電力の不揮発性メモリが得られる。 （もっと読む）

【課題】磁壁移動型ＭＲＡＭのメモリセルの面積を小さくする。
【解決手段】磁気ランダムアクセスメモリが、メモリセルＣ１〜Ｃ３が形成されたメモリセルライン１と、書き込みビット線１２−１〜１２−４とを具備する。メモリセルライン１は、磁気記録層４と、磁化固定層３−１〜３−４と、リファレンス層６−１〜６−３と、スペーサ層５−１〜５−３と、ｎＭＯＳトランジスタ２−１〜２−４とを備えている。スペーサ層５−ｉとリファレンス層６−ｉとは、磁化固定層３−ｉと磁化固定層３−（ｉ＋１）の間に位置している。磁化固定層３−１、３−３と、磁化固定層３−２、３−４は、互いに逆の方向に固定された磁化を有している。リファレンス層６−１〜６−３も、固定された磁化を有している。ｎＭＯＳトランジスタ２−ｉは、書き込みビット線１２−ｉと磁化固定層３−ｉの間に設けられている。 （もっと読む）

【課題】参照セルにおける誤書き込みの発生を抑制し、より高精度にデータを読み出すことが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１００の参照セルは、第３のビット線ＢＬ３に一端が接続され且つ第２のワード線ＲＷＬにゲートが接続された第３の選択トランジスタＴｒ３と、第３の選択トランジスタの他端に一端が接続され且つ第３の電圧端子Ｇ３に他端が接続された第３の抵抗変化素子Ｒ３とを有する第３のメモリセルＭ３と、第４のビット線ＢＬ４に一端が接続された第４の抵抗変化素子Ｒ４と、第４の抵抗変化素子の他端と第４の電圧端子Ｇ４との間に接続され且つ第２のワード線ＲＷＬにゲートが接続された第４の選択トランジスタＴｒ４とを有する第４のメモリセルＭ４から構成される。さらに第３のビット線ＢＬ３と前記第４のビット線ＢＬ４との間に接続され、読み出し動作時に電位とを等価にするための第１の電位制御回路Ｔｉ１を備える。 （もっと読む）

【課題】ＭＴＪ素子にデータを書き込むために充分に大きな電流を駆動することができるセルトランジスタを備え、かつ、容易に製造可能なメモリを提供する。
【解決手段】本実施形態によるメモリはアクティブエリアを備え、セルトランジスタはアクティブエリアに形成されている。ＭＴＪ素子の一端がセルトランジスタのソース／ドレインの一方に電気的に接続されている。第１のビット線は、セルトランジスタのソース／ドレインの他方に電気的に接続されている。第２のビット線は、ＭＴＪ素子の他端に電気的に接続されている。ワード線は、セルトランジスタのゲートに電気的に接続され、あるいは、セルトランジスタのゲートとして機能する。１つの第１のビット線に対して複数の第２のビット線が対応している。ＭＴＪ素子が同一のワード線および同一のアクティブエリアを共有している。アクティブエリアは、第１および第２のビット線の延伸方向に連続して形成されている。 （もっと読む）

【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。 （もっと読む）

【課題】書き込み時に固定層が安定化された、垂直磁化型トンネル磁気抵抗効果素子を用いたスピントルク磁化反転応用の磁気メモリを提供する。
【解決手段】膜面に垂直な方向の磁化を有する自由層６２と、膜面に垂直な一方向に磁化が固定された固定層６４と、固定層と自由層の間に形成された非磁性障壁層６３を有する磁気抵抗効果素子において、互いに隣接したメモリセルの固定層を一列方向に接続する。 （もっと読む）

【課題】基準素子におけるディスターバンスの発生を防止することができる磁気メモリデバイスを提供する。
【解決手段】基準セル２８が、基準素子２０を含む。基準素子は、固定磁化層２１、絶縁層２２、自由磁化層２３を含み、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、メモリセル１８の磁気抵抗素子１０が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する。基準素子に、基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、磁気抵抗素子の抵抗値と、基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う。 （もっと読む）

【課題】抵抗変化を利用したマルチレベルのデータをセンシングする非揮発性メモリ装置において、読出し動作の回数を減らし、読出し動作の制御に係わる回路の面積を縮小する。
【解決手段】非揮発性メモリ装置は、１つ以上の単位セルを含んでデータの読出し又は書込みが行なわれるセルアレイと、単位セルに格納されたデータに対応するセンシング電圧ＳＡＩと基準電圧ＲＥＦを比較及び増幅して出力し、ビットラインがプリチャージされた以後にセンシングイネーブル信号ＳＥＮの活性化区間で、単位セルの抵抗値に応じてセンシング電圧がディスチャージされる時間の差を測定し、データをセンシングするセンシング部１００とを含む。 （もっと読む）

【課題】ビアの形成が容易で抵抗が低い集積回路装置及びその製造方法を提供する。
【解決手段】相互に平行に配列された複数本の配線１４ａ、１４ｂと、各配線に接続されたビア１６とを備える。配線におけるビアが接続された部分には、配列の方向に延出した凸部３１が形成されており、配線における凸部が形成された部分から離隔した部分には、配列の方向に後退した凹部３２が形成されている。隣り合う２本の配線において、一方の配線に形成された凸部と他方の配線に形成された凹部とは相互に対向している。各配線において、凹部が形成された部分はその両側の部分から切込３３で分断されており、凸部が形成された部分からも分断されている。 （もっと読む）

【課題】記憶素子の配置を均等にし、微細化および大容量化を実現可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する２本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。２本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。互いに隣接する複数のメモリセルの複数の前記記憶素子および複数のセルトランジスタは、交互に直列に接続される。 （もっと読む）

【課題】メモリの動作マージンを向上する。
【解決手段】本実施形態の抵抗変化型メモリは、ビット線ＢＬＡ，ＢＬＣ間に接続された第１のセルＳＣＡとビット線ＢＬＢ，ＢＬＣ間に接続された第２のセルＳＣＢとを含むメモリセルＭＣと、第１のセルＳＣＡを形成するメモリ素子８Ａ及び選択トランジスタＴｒＡと、第２のセルＳＣＢを形成するメモリ素子８Ｂ及び選択トランジスタＴｒＢとを具備し、メモリセルに対する書き込み動作時、ワード線が活性化されている期間において、メモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂを第１の抵抗状態に変化させた後、２つのメモリ素子８Ａ，８Ｂのうち一方のメモリ素子を第２の抵抗状態に変化させる。 （もっと読む）

【課題】ＭＲ変化率を高くすることができる磁気抵抗効果素子、磁気ヘッドアセンブリ及び磁気記録装置を提供する。
【解決手段】実施形態に係る磁気抵抗効果素子は、積層体と、前記積層体の積層方向に電流を流すための一対の電極と、を備える。前記積層体は、第１の磁性層と、第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に配置されたスペーサ層と、を有する。そして、前記第１の磁性層、前記第２の磁性層及び前記スペーサ層の少なくとも１つの層が金属酸化物からなる酸化物層を含み、前記金属酸化物の結晶構造は、ＮａＣｌ構造である。 （もっと読む）

【課題】 スピン注入磁化反転を用いた磁性体メモリにおいて、微細な磁気抵抗素子を用いると書き込み電流が低減できるが、読み出し時のデータ破壊を防止するために読み出し電流も小さくする必要があり、読み出し動作の遅延につながる。
【解決手段】 ワード線（ＷＬ）が選択された後に、センスアンプ（ＳＡ）が活性化されて第１ビット線（ＢＬｔ０）が第１電位（ＶＤＤ）に、第２ビット線（ＢＬｂ０）が第２電位（ＶＳＳ）に駆動され、その後、ソース線（ＳＬ０）が第１電位から第２電位に駆動されることにより、時分割で反平行状態と平行状態の再書き込み動作を行う。 （もっと読む）

【課題】一端がビット線に接続された磁気抵抗素子と、一端が磁気抵抗素子の他端に接続され、ゲートが読み出し用ワード線に接続され、他端が接地に接続された選択トランジスタとで構成されたメモリセルよりなるスピン注入方式の磁気ランダムアクセスメモリであって、従来と同等の書き込み電流値を確保し、書き込みマージンと読み出しマージンの両方を確保できる磁気ランダムアクセスメモリを提供する。
【解決手段】磁気抵抗素子は個別の磁気抵抗素子を複数直列に接続されてなり、個別の磁気抵抗素子の両端部に、それぞれＮチャンネルトランジスタおよびＰチャンネルトランジスタがドレインで接続され、Ｎチャンネルトランジスタのゲートに書き込み用ワード線が接続されソースに接地電圧が接続され、Ｐチャンネルトランジスタのゲートに反転書き込み用ワード線が接続されソースに電源電圧が接続された構成であることを特徴とする。 （もっと読む）

【課題】正常な書込動作が実現できるセグメント書込み手法を用いた半導体装置を提供する。
【解決手段】第１および第２ＤＬドライバ１２ａ，１２ｂは、それぞれ選択された１つのブロックのディジット線に磁化電流を流す。ＢＬドライバ６は、データ信号の論理に応じた方向の書込電流を選択されたセグメント内の全ビット線に流して、選択されたブロックのメモリセルにデータ信号を書込む。セグメントデコーダ１４は、外部から１個のセグメントのアドレスが入力されたときに、アドレスに対応する１個のセグメントを選択し、選択したセグメント第１ＤＬドライバ１２ａへ接続し、外部から２個以上のセグメントのアドレスが入力されたときに、アドレスに対応する２個以上のセグメントを選択し、選択した２個のセグメントをそれぞれ第１ＤＬドライバ１２ａと第２ＤＬドライバ１２ｂへ接続する。 （もっと読む）

【課題】書き込みマージン及び読み出しマージンを改善する。
【解決手段】磁気メモリ１０は、磁気抵抗素子２０と、選択トランジスタ２１及び２２とを含む。磁気抵抗素子２０は、参照層３０、非磁性層３１、記録層３２、非磁性層３３、及び参照層３４が順に積層されて構成され、記録層３２は、磁化方向が可変でありかつハイレベル電圧が印加される端子に接続され、参照層３０及び３４は、磁化方向が不変でありかつ互いの磁化方向が反平行である。選択トランジスタ２１は、ビット線ＢＬと参照層３０との間に接続され、Ｎ型ＭＯＳＦＥＴからなる。選択トランジスタ２２は、ビット線ＢＬＢと参照層３４との間に接続され、Ｎ型ＭＯＳＦＥＴからなる。選択トランジスタ２１及び２２のゲートは、共通のワード線ＷＬに接続される。 （もっと読む）