抵抗変化型メモリ
【課題】メモリの動作マージンを向上する。
【解決手段】本実施形態の抵抗変化型メモリは、ビット線ＢＬＡ，ＢＬＣ間に接続された第１のセルＳＣＡとビット線ＢＬＢ，ＢＬＣ間に接続された第２のセルＳＣＢとを含むメモリセルＭＣと、第１のセルＳＣＡを形成するメモリ素子８Ａ及び選択トランジスタＴｒＡと、第２のセルＳＣＢを形成するメモリ素子８Ｂ及び選択トランジスタＴｒＢとを具備し、メモリセルに対する書き込み動作時、ワード線が活性化されている期間において、メモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂを第１の抵抗状態に変化させた後、２つのメモリ素子８Ａ，８Ｂのうち一方のメモリ素子を第２の抵抗状態に変化させる。
【解決手段】本実施形態の抵抗変化型メモリは、ビット線ＢＬＡ，ＢＬＣ間に接続された第１のセルＳＣＡとビット線ＢＬＢ，ＢＬＣ間に接続された第２のセルＳＣＢとを含むメモリセルＭＣと、第１のセルＳＣＡを形成するメモリ素子８Ａ及び選択トランジスタＴｒＡと、第２のセルＳＣＢを形成するメモリ素子８Ｂ及び選択トランジスタＴｒＢとを具備し、メモリセルに対する書き込み動作時、ワード線が活性化されている期間において、メモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂを第１の抵抗状態に変化させた後、２つのメモリ素子８Ａ，８Ｂのうち一方のメモリ素子を第２の抵抗状態に変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリに関する。
【背景技術】
【０００２】
次世代半導体メモリとして、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ(Resistive RAM)、及び、ＰＣＲＡＭ(Phase change RAM)などの抵抗変化型メモリが注目を集めている。抵抗変化型メモリは、素子の微細化が比較的容易であるため、記憶密度の増大や消費電力の低減を実現できる。
【０００３】
しかし、回路の高集積化や電源電圧の低減に伴って、抵抗変化型メモリにおける動作マージンが劣化する可能性がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】“Resistance Ratio Read Architecture for a Burst Operated MRAM Macro”, IEICE Technical Report (Institute of Electronics, Information and communication Engineers), VOL.103; No.510 (ICD2003 191-200); PAGE.45-50 (2003).
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリの動作特性を向上する。
【課題を解決するための手段】
【０００６】
本実施形態の抵抗変化型メモリは、第１方向に延在し、前記第１の方向に交差する第２の方向に配列された第１乃至第３のビット線と、前記第２の方向に延在するワード線と、前記第１及び第３のビット線間に接続された第１のセルと前記第２及び第３のビット線間に接続された第２のセルとを含むメモリセルと、前記第１のセル内に設けられ、第１の制御端子と第１の電流経路とを有し、前記第１の制御端子が前記ワード線に接続される第１の選択トランジスタと、前記第１のセル内に設けられ、第１及び第２の端子を有し、前記第１の端子が前記第１の電流経路の一端に接続され、供給される書き込みパルスに応じて第１の抵抗状態及び前記第１の抵抗状態と異なる第２の抵抗状態に変化する第１のメモリ素子と、前記第２のセル内に設けられ、第２の制御端子と第２の電流経路とを有し、前記第２の制御端子が前記ワード線に接続される第２の選択トランジスタと、前記第２のセル内に設けられ、第３及び第４の端子を有し、前記第３の端子が前記第２の電流経路の一端に接続され、供給される書き込みパルスに応じて前記第１又は第２の抵抗状態に変化する第２のメモリ素子と、を具備し、前記メモリセルに対する書き込み動作時、前記ワード線が活性化されている期間において、前記第１及び第２のメモリ素子を前記第１の抵抗状態に変化させた後、前記第１及び第２のメモリ素子のうち一方を前記第２の抵抗状態に変化させる。
【図面の簡単な説明】
【０００７】
【図１】実施形態の抵抗変化型メモリの全体構成を示す図。
【図２】メモリ素子の構造を説明するための図。
【図３】メモリセルアレイの内部構成を説明するための図。
【図４】メモリセルのデータ保持状態を説明するための図。
【図５】メモリセルと書き込み回路の接続関係を説明するための図。
【図６】メモリセルと読み出し回路の接続関係を説明するための図。
【図７】本実施形態の抵抗変化型メモリの動作を説明するための図。
【図８】本実施形態の抵抗変化型メモリの動作を説明するための図。
【図９】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【図１０】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【図１１】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【図１２】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【図１３】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１） 実施形態
図１乃至図８を参照して、実施形態の抵抗変化型メモリについて説明する。
【００１０】
（ａ） 回路構成
図１乃至図６を用いて、本実施形態の抵抗変化型メモリの回路構成について説明する。
【００１１】
図１は、本実施形態の抵抗変化型メモリの構成例を示すブロック図である。
【００１２】
図１に示されるように、本実施形態の抵抗変化型メモリは、少なくとも１つのメモリセルアレイ１Ａ，１Ｂを含んでいる。図１において、一例として、２つのメモリセルアレイ１Ａ，１Ｂが示されているが、本実施形態の抵抗変化型メモリは、１つのメモリセルアレイ１Ａを有していればよい。但し、本実施形態の抵抗変化型メモリは、３つ以上のメモリセルアレイを有していてもよい。
【００１３】
メモリセルアレイ１Ａ，１Ｂは、複数のメモリ素子８を含む。メモリセルアレイ１Ａ，１Ｂ内には、複数のワード線ＷＬ及び複数のビット線ＢＬが設けられている。ワード線ＷＬのそれぞれは、ロウ方向に延在し、ビット線ＢＬのそれぞれは、カラム方向に延在する。
【００１４】
本実施形態の抵抗変化型メモリは、ロウ制御回路２Ａ，２Ｂ及びカラム制御回路３を含んでいる。
【００１５】
２つのロウ制御回路２Ａ，２Ｂが、２つのメモリセルアレイ１Ａ，１Ｂにそれぞれ対応するように、抵抗変化型メモリ内に設けられている。ロウ制御回路２Ａは、例えば、メモリセルアレイ１Ａのロウ方向の一端に隣接している。ロウ制御回路２Ｂは、メモリセルアレイ１Ｂのロウ方向の一端に隣接している。ロウ制御回路２Ａ，２Ｂは、メモリセルアレイ１Ａ，１Ｂのロウをそれぞれ制御する。ロウ制御回路２Ａ，２Ｂは、メモリセルに接続されたワード線ＷＬを駆動する。ロウ制御回路２Ａ，２Ｂは、例えば、ロウデコーダやワード線ドライバなどを含んでいる。
【００１６】
カラム制御回路３は、２つのメモリセルアレイ１Ａ，１Ｂ間に設けられ、２つのメモリセルアレイ１Ａに共有される。カラム制御回路３は、メモリセルアレイ１Ａ，１Ｂのカラム方向に隣接している。カラム制御回路３は、メモリセルアレイ１Ａ，１Ｂのカラムを制御し、メモリセルＭＣに接続されたビット線ＢＬの電位を制御する。カラム制御回路３は、カラムデコーダ、カラム選択スイッチ（ビット線選択スイッチ）などを含んでいる。
【００１７】
本実施形態の抵抗変化型メモリは、メモリセルに対するデータの書き込みのための書き込み回路及びメモリセルからのデータの読み出しのための読み出し回路を含んでいる。
書き込み及び読み出し回路（以下、書き込み／読み出し回路と表記する）５は、カラム制御回路３を介して、メモリセルアレイ１Ａ，１Ｂに接続されている。書き込み／読み出し回路５は、データの書き込み及びデータの読み出しに用いられる電流（又は電圧）を、カラム制御回路３を介して、ビット線ＢＬに供給する。
【００１８】
書き込み／読み出し回路５は、電流源（又は電圧源）５１を含むドライバ回路及びシンカ回路や、データ読み出し時においてメモリセルのデータを判別するためのセンスアンプ５５を有している。
【００１９】
制御回路７は、外部（ホスト又はメモリコントローラ）からの要求に応じて、メモリ全体の動作を制御する。制御回路７は、ロウ制御回路２Ａ，２Ｂ、カラム制御回路３及び書き込み／読み出し回路５を制御して、選択されたメモリセルに対するデータの書き込み又はデータの読み出しを実行する。
【００２０】
抵抗変化型メモリは、抵抗状態が変化する素子８をメモリ素子８として、用いている。
【００２１】
抵抗変化型メモリに用いられるメモリ素子８において、メモリ素子８の抵抗状態（抵抗値）は、あるしきい値のエネルギー（電流、電圧又は熱）が与えられることによって変化し、その変化した抵抗状態は、所定のエネルギーが与えられるまで実質的に不揮発に維持される。このような素子の特性を利用して、抵抗変化型メモリは、素子の抵抗状態に対応付けられたデータを記憶する。
【００２２】
メモリ素子８は、電流パルス又は電圧パルスの極性（印加方向）、電流パルス又は電圧パルスの大きさ（電流値、電圧値及びパルス幅）、又は、それらのパルスによって生じる熱によって、抵抗状態が変化する。メモリ素子８は、２以上の抵抗値（抵抗状態）を示す。
【００２３】
本実施形態の抵抗変化型メモリは、例えば、ＭＲＡＭ（Magnetoresistive RAM）である。メモリ素子８は、磁気抵抗効果素子であり、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子がメモリ素子８に用いられる。
【００２４】
図２は、ＭＴＪ素子８の構成を示す断面図である。ＭＴＪ素子８は、下部電極８８、参照層（固定層ともよばれる）８１、非磁性層（トンネルバリア層ともよばれる）８２、記録層（記憶層、自由層ともよばれる）８３及び上部電極８９を含む積層構造を有している。尚、各層８１，８２，８３の積層順序は、図２に示される順序と反対でもよい。
【００２５】
参照層８１及び記録層８３は、Ｎｉ、Ｃｒ又はＣｏなどを含む強磁性材料から形成される。参照層８１及び記録層８３は、例えば、膜面に対して垂直な方向において磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。尚、参照層８１及び記録層８３の磁化方向は、膜面に対して平行であってもよい。
【００２６】
参照層８１は、磁化（スピン）の向きが固定されている（不変である）。記録層８３は、磁化（スピン）の向きが反転する（不変である）。
参照層８１は、記録層８３よりも十分大きな垂直磁気異方性エネルギーを有するように形成される。磁性層８１，８３の磁気異方性の設定は、材料構成や膜厚を調整することで可能である。ＭＴＪ素子８において、記録層８３の磁化反転しきい値が小さくされ、参照層８１の磁化反転しきい値が記録層８３の磁化反転しきい値よりも大きくされる。これによって、磁化方向が固定された参照層８１と磁化方向が変化する記録層８３とを有するＭＴＪ素子２１を形成できる。
【００２７】
本実施形態において、ＭＴＪ素子８に書き込み電流（電流パルス）Ｉｗを流し、この書き込み電流ＩｗによってＭＴＪ素子８の磁化状態を制御するスピン注入書き込み方式が、用いられる。書き込み電流Ｉｗの大きさは、記録層８３の磁化反転しきい値以上の電流値を有し、参照層８１の磁化反転しきい値未満の電流値を有するように、設定される。ＭＴＪ素子８は、書き込み電流Ｉｗが流れる向きに応じて、少なくとも２つの抵抗状態を取り得る。
【００２８】
ＭＴＪ素子８は、参照層８１と記録層８３との磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との２つの状態のいずれかをとることができる。
【００２９】
磁化配列が反平行状態のＭＴＪ素子８に対して、記録層８３から参照層８１へ向かう書き込み電流Ｉｗが流れた場合、参照層８１の磁化配列と同じ向きのスピンを有する電子が、非磁性層８２を介して記録層８３に供給される電子として、支配的になる。
【００３０】
非磁性層８２を通過した（トンネリングした）電子のスピントルクによって、記録層８３の磁化の向きが、参照層８３の磁化の向きと同じになるように、変化する（反転する）。これによって、参照層８１と記録層８３との磁化の相対関係が平行になる。
【００３１】
参照層８１及び記録層８３の磁化配列が平行状態である場合、ＭＴＪ素子８の抵抗値は最も低くなる。ＭＴＪ素子８が平行状態の磁化配列を有する場合、ＭＴＪ素子８は低抵抗状態になる。
【００３２】
磁化配列が平行状態のＭＴＪ素子８に対して、参照層８１から記録層８３へ向かう書き込み電流Ｉｗを流すと、参照層８１の磁化配列と同じ向きのスピンを有する電子は、非磁性層８２を介して参照層８１に移動する。その一方で、参照層８１の磁化配列と反対の向きのスピンを有する電子は、非磁性層８２或いは参照層８１によって反射される。反射された電子のスピントルクによって、記憶層８３の磁化の向きが、参照層８１の磁化配列と反対になるように、変化する。これによって、記録層８１と参照層８３との磁化の相対関係が反平行になる。
【００３３】
参照層８１及び記録層８３の磁化配列が平行状態である場合、ＭＴＪ素子８の抵抗値は最も高くなる。ＭＴＪ素子８が反平行状態の磁化配列を有する場合、ＭＴＪ素子８は高抵抗状態になる。
【００３４】
このように、ＭＴＪ素子８を流れる反転しきい値以上の電流パルスの向き（極性）に応じて、ＭＴＪ素子８の抵抗状態は変化する。以下では、ＭＴＪ素子のように、素子に供給されるパルスの向き（極性）に応じて抵抗状態が変化するメモリ素子において、一方の端子を第１極性の端子、他方の端子を第２極性の端子ともよぶ。
【００３５】
ＭＴＪ素子８の抵抗状態を判別するとき、ＭＴＪ素子８に電流（読み出しパルス）を供給する。抵抗状態を判別するための電流は、磁化反転しきい値未満の電流値を有している。
【００３６】
図３は、本実施形態の抵抗変化型メモリのメモリセルアレイ１Ａの内部構成の一例を示す等価回路図である。以下では、メモリ素子として、ＭＴＪ素子を例示する。
【００３７】
図３に示されるように、メモリセルアレイ１Ａ内には、複数のメモリセルＭＣ、複数のワード線ＷＬ及び複数のビット線ＢＬＡ，ＢＬＢ，ＢＬＣが設けられている。
各メモリセルＭＣに対して、１本のワード線ＷＬと３本のビット線ＢＬＡ，ＢＬＢ，ＢＬＣが接続されている。
【００３８】
ロウ方向に配列されている複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。カラム方向に配列されている複数のメモリセルＭＣは、共通のビット線ＢＬＡ，ＢＬＢ，ＢＬＣに接続されている。
【００３９】
本実施形態の抵抗変化型メモリのメモリセルＭＣは、２つの電界効果トランジスタ（Ｔ）ＴｒＡ，ＴｒＢと２つのＭＴＪ素子（Ｒ）８Ａ，８Ｂとから形成されている。メモリセルＭＣは、２Ｔ＋２Ｒ構造を有する。本実施形態において、２Ｔ＋２Ｒ構造のメモリセルＭＣの内部構成、及び、メモリセルＭＣと配線ＷＬ，ＢＬＡ，ＢＬＢ，ＢＬＣとの接続関係は、以下のとおりである。
【００４０】
電界効果トランジスタＴｒＡ，ＴｒＢは、メモリセルＭＣの選択スイッチとして用いられている。メモリセルＭＣの電界効果トランジスタＴｒＡ，ＴｒＢのことを、選択トランジスタＴｒＡ，ＴｒＢとよぶ。
【００４１】
メモリセルＭＣ内の２つの選択トランジスタＴｒＡ，ＴｒＢのゲートは、共通のワード線ＷＬに接続されている。
【００４２】
第１の選択トランジスタＴｒＡの電流経路（第１の電流経路）の一端（ソース／ドレイン）は、第１のビット線ＢＬＡに接続されている。選択トランジスタＴｒＡの電流経路の他端（ソース／ドレイン）は、第１のＭＴＪ素子８Ａの一端（第１の端子）に接続されている。ＭＴＪ素子８Ａの他端（第２の端子）は、第２のＭＴＪ素子８Ｂの一端（第３の端子）に接続されている。ＭＴＪ素子８Ｂの他端（第４の端子）は、第２の選択トランジスタＴｒＢの電流経路（第２の電流経路）の一端（ソース／ドレイン）に接続されている。選択トランジスタＴｒＢの電流経路の他端（ソース／ドレイン）は、第２のビット線ＢＬＢに接続されている。
【００４３】
２つのＭＴＪ素子８Ａ，８Ｂの互いに接続された端子は、接続ノードｎｄを形成している。メモリセルＭＣ内に形成された接続ノードｎｄに、ビット線ＢＬＣが接続されている。以下、説明の明確化のため、接続ノードｎｄに接続されたビット線ＢＬＣのことを、共有ビット線ＢＬＣとよぶ。
【００４４】
各セルＳＣＡ，ＳＣＢ内において、メモリ素子８Ａ，８Ｂと選択トランジスタＴｒＡ，ＴｒＢとは、電流経路が直列に接続されている。
【００４５】
本実施形態において、接続ノードｎｄに、例えば、ＭＴＪ素子８Ａ，８Ｂの参照層が接続されている。但し、接続ノードｎｄには、２つのＭＴＪ素子８Ａ，８Ｂの同じ極性の端子が接続されていればよく、２つのＭＴＪ素子８Ａ，８Ｂの記憶層が、接続ノードｎｄに接続されてもよい。
【００４６】
尚、ビット線ＢＬＡ，ＢＬＢ，ＢＬＣ間におけるＭＴＪ素子と選択トランジスタとの接続関係は、図３に示される例に限定されない。例えば、ビット線ＢＬＡと共有ビット線ＢＬＣとの間において、ＭＴＪ素子８Ａの一端が、ビット線ＢＬＡに接続され、ＭＴＪ素子８Ｂの他端が、選択トランジスタＴｒＡの電流経路の一端に接続され、選択トランジスタＴｒＣの電流経路の他端が、共有ビット線ＢＬＣに接続されてもよい。そして、共有ビット線ＢＬＣとビット線ＢＬＢとの間において、選択トランジスタＴｒＢの電流経路の一端が共有ビット線ＢＬＣに接続され、選択トランジスタＴｒＢの電流経路の他端がＭＴＪ素子８Ｂの一端に接続されＭＴＪ素子８Ｂの他端は、ビット線ＢＬ２に接続される。この場合、２つの選択トランジスタＴｒＡ，ＴｒＢが、共有ビット線ＢＬＣが接続される接続ノードｎｄを形成する。
【００４７】
以下では、１つのメモリセルＭＣ内において、１つのＭＴＪ素子（メモリ素子）と１つの選択トランジスタとからなる回路のことを、セルＳＣＡ，ＳＣＢとよぶ。１つのメモリセルＭＣは、２つのセルＳＣＡ，ＳＣＢによって形成される。
【００４８】
図４を用いて、本実施形態の抵抗変化型メモリのデータ保持状態について説明する。
【００４９】
図４は、本実施形態の抵抗変化型メモリのデータ保持時における、メモリセルＭＣ内のメモリ素子（ＭＴＪ素子）８Ａ，８Ｂの抵抗状態を示している。
【００５０】
例えば、メモリセルＭＣのデータ保持時において、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂは、互いに異なる抵抗状態となっている。
【００５１】
例えば、図４の（ａ）に示されるように、一方のＭＴＪ素子８Ａの抵抗状態が、高抵抗状態（“Ｈ”レベル）である場合、他方のＭＴＪ素子８Ｂの抵抗状態は低抵抗状態（“Ｌ”レベル）となっている。これとは反対に、図４の（ｂ）に示されるように、一方のＭＴＪ素子８Ａの抵抗状態が低抵抗状態である場合、他方のＭＴＪ素子８Ａの抵抗状態は、高抵抗状態となっている。
【００５２】
このように、メモリセルＭＣは、記憶するデータ（書き込まれたデータ）に応じて、図４の（ａ）の状態か図４の（ｂ）の状態かのいずれかの状態を、実質的に不揮発に維持している。
例えば、メモリセルＭＣ内の一方のＭＴＪ素子８Ａが“Ｈ”レベル、他方のＭＴＪ素子８Ｂが“Ｌ”レベルとなっている状態に対して、“１”データ（第１のデータ）が割り付けられる。この一方で、例えば、メモリセルＭＣ内の一方のＭＴＪ素子８Ａが“Ｌ”レベル、他方のＭＴＪ素子８Ｂが“Ｈ”レベルとなっている状態に対して、“０”データ（第２のデータ）が割り付けられる。このように、２つのメモリ素子８Ａ，８Ｂを有するメモリセルＭＣが、１ビットのデータを保持できる。
【００５３】
但し、本実施形態において、後述の書き込み動作中において、メモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂが一度同じ抵抗状態にされてから、片方のメモリ素子の抵抗状態が変化されるので、メモリセルＭＣに対するデータ書き込み時の過渡的な状態において、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂが同じ抵抗状態を示す。
【００５４】
尚、メモリセルＭＣ内の２つのＭＴＪ素子のそれぞれが、１ビットのデータを保持してもよい。この場合、１つのメモリセルＭＣが、２ビットのデータを記憶する構成となる。例えば、ＭＴＪ素子の“Ｈ”レベルに対して、“１”データが割り付けられ、ＭＴＪ素子の“Ｌ”レベルに対して、“０”データが割り付けられる。
【００５５】
図５及び図６は、メモリセルＭＣの動作時における、メモリセルＭＣと書き込み／読み出し回路５との接続関係を示している。尚、図５及び図６において、メモリセルＭＣと書き込み／読み出し回路５との間に接続されているカラム制御回路３の構成は、図示の簡単のため、省略する。また、図５及び図６において、ワード線ＷＬの図示は省略する。
【００５６】
図５は、データ書き込み時におけるメモリセルＭＣと書き込み／読み出し回路５との接続関係例を示す等価回路図である。
【００５７】
データ書き込み時、書き込み／読み出し回路５内の電流生成回路５１Ａ，５１Ｂ，５１Ｃが、メモリセルＭＣに接続される。
【００５８】
電流生成回路５１Ａ，５１Ｂ，５１Ｃは、例えば、書き込み電流ＩｗＡ，ＩｗＢを生成するための電流源又は電圧源を含んでいる。電流生成回路５１Ａ，５１Ｂ，５１Ｃは、書き込み電流ＩｗＡ，ＩｗＢを生成し、データの書き込み対象のメモリセルＭＣに、書き込み電流ＩｗＡ，ＩｗＢを供給する。尚、書き込み電流ＩｗＡ，ＩｗＢは、電圧源によって生成されてもよい。
【００５９】
メモリセルＭＣに対するデータ書き込み時、第１の電流生成回路５１Ａは、ビット線ＢＬＡに接続され、第２の電流生成回路５１Ｂは第２のビット線ＢＬＢに接続され、第３の電流生成回路５１Ｃは共有ビット線ＢＬＣに接続されている。
【００６０】
図２を用いて説明したように、ＭＴＪ素子８Ａ，８Ｂの抵抗状態を変化させるとき、書き込み電流ＩｗＡ，ＩｗＢが、変化させる抵抗状態に応じて、ＭＴＪ素子の一端から他端、又は、ＭＴＪ素子の他端から一端へ、流れる。
【００６１】
書き込み電流ＩｗＡ，ＩｗＢは、ビット線ＢＬＡと共有ビット線ＢＬＣとの間、及び、ビット線ＢＬＢと共有ビット線ＢＬＣとの間を流れる。
【００６２】
ＭＴＪ素子８Ａの抵抗状態を変化させるとき、書き込み電流ＩｗＡが、ビット線ＢＬＡ−共通ビット線ＢＬＣ間に供給される。
書き込み電流ＩｗＡがビット線ＢＬＡから共有ビット線ＢＬＣへ流れる場合、電流生成回路５１Ａが供給側（高電位側、ドライバ側）となり、電流生成回路５１Ｃが吸収側（低電位側、シンク側）となる。これとは反対に、書き込み電流ＩｗＡが共通ビット線ＢＬＣからビット線ＢＬＡへ流れる場合、電流生成回路５１Ｃが供給側となり、電流生成回路５１Ａが吸収側となる。
【００６３】
ＭＴＪ素子８Ｂの抵抗状態を変化させるとき、書き込み電流ＩｗＢが、ビット線ＢＬＢ−共通ビット線ＢＬＣ間に供給される。
書き込み電流ＩｗＢがビット線ＢＬＢから共有ビット線ＢＬＣへ流れる場合、電流生成回路５１Ｂが供給側となり、電流生成回路５１Ｃが吸収側となる。これとは反対に、書き込み電流ＩｗＢが共通ビット線ＢＬＣからビット線ＢＬＢへ流れる場合、電流生成回路５１Ｃが供給側となり、電流生成回路５１Ｂが吸収側となる。
【００６４】
電流生成回路５１Ａ，５１Ｂ，５１Ｃが、高電位側に設定されるか、又は、低電位側に設定されるかは、メモリセルに書き込むデータに応じて、制御回路５が制御する。
【００６５】
ビット線ＢＬＡからビット線ＢＬＢへ電流が流れないように、各ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位が制御される。
【００６６】
例えば、本実施形態のＭＲＡＭの書き込み動作は、書き込み対象のメモリセルＭＣに対する書き込みサイクル（ワード線が活性化されている１期間）内において、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態を同じ抵抗状態に変化させてから、いずれか一方のＭＴＪ素子の抵抗状態を変化させることによって、実行される。データの書き込み後、メモリセル内の２つのＭＴＪ素子８Ａ，８Ｂは、図４に示されるように、互いに異なる抵抗状態を有している。
【００６７】
図６は、データ読み出し時におけるメモリセルＭＣと書き込み／読み出し回路５との接続関係の一例を示す等価回路図である。
【００６８】
図６に示されるように、データ読み出し時、書き込み／読み出し回路５内のセンスアンプ５５が、メモリセルＭＣに接続される。
センスアンプ５５の一方の入力端子は、ビット線ＢＬＡに接続され、センスアンプ５５の他方の入力端子は、ビット線ＢＬＢに接続される。ビット線ＢＬＡ及びビット線ＢＬＢは、例えば、同じ電位レベルに設定される。共有ビット線ＢＬＣは、例えば、電位生成回路５２に接続されている。電位生成回路５２は、固定電位を生成し、生成した電位を、共有ビット線ＢＬＣに印加する。
【００６９】
データ読み出し時、例えば、ビット線ＢＬＡ，ＢＬＢが高電位側に設定され、共有ビット線ＢＬＣは、低電位側に設定される。この場合、共有ビット線ＢＬＣは、グランド電位に接続される（接地される）。但し、共有ビット線ＢＬＣとビット線ＢＬＡ，ＢＬＢとが、互いに異なる電位レベルであれば、共有ビット線ＢＬＣが高電位側に設定され、ビット線ＢＬＡ，ＢＬＢが低電位側に設定されてもよい。
【００７０】
データ読み出し時、ビット線ＢＬＡ，ＢＬＢ，ＢＬＣ間に設定された電位差によって、読み出し電流（読み出しパルス）ＩｒＡ，ＩｒＢが、ＭＴＪ素子８Ａ，８Ｂを流れる。尚、読み出し電流ＩｒＡは、ビット線ＢＬＡに接続された電流源（図示せず）によって、生成され、読み出し電流ＩｒＢは、ビット線ＢＬＢに接続された電流源（図示せず）によって、生成されてもよい。読み出し電流ＩｒＡ，ＩｒＢの電流値は、磁化反転しきい値よりも小さい値に設定されている。
【００７１】
ＭＴＪ素子８Ａの抵抗状態（抵抗値）に応じて、読み出し電流ＩｒＡの電流値（または、ビット線ＢＬＡの電位）は変動する。これと同様に、ＭＴＪ素子８Ｂの抵抗状態（抵抗値）に応じて、読み出し電流ＩｒＢの電流値（または、ビット線ＢＬＢの電位）は変動する。
【００７２】
センスアンプ５５は、その入力端子に接続されたビット線ＢＬＡ，ＢＬＢを流れる電流の電流値（又は電位）を検知及び増幅する。センスアンプ５５は、２本のビット線ＢＬＡ，ＢＬＢにおける電流値（又は電位）の差分値を計算し、その差分値を出力する。その差分値に基づいて、メモリセルＭＣが記憶しているデータが、例えば、制御回路７や外部の装置によって判別される。
【００７３】
例えば、本実施形態のＭＲＡＭの読み出し動作は、読み出し対象のメモリセルＭＣが含んでいる２つのＭＴＪ素子８Ａ，８Ｂを用いた差動読み出しによって、実行される。
【００７４】
本実施形態のＭＲＡＭにおいて、本実施形態のＭＲＡＭにおいて、メモリセルＭＣは、２つのＭＴＪ素子８Ａ，８Ｂと２つの選択トランジスタＴｒＡ，ＴｒＢとから形成されている。メモリセルＭＣ内において、１つのＭＴＪ素子８Ａ，８Ｂと１つの選択トランジスタＴｒＡ，ＴｒＢとが、１つのセルＳＣＡ，ＳＣＢを形成する。１つのビット線ＢＬＣは、２つのセルＳＣＡ，ＳＣＢに共通に接続されている。ＭＴＪ素子８Ａは、選択トランジスタＴｒＡを介して、ビット線ＢＬＡと共有ビット線ＢＬＣとの間に接続されている。ＭＴＪ素子８Ｂは、選択トランジスタＴｒＢを介して、ビット線ＢＬＢと共有ビット線ＢＬＣとの間に接続されている。
【００７５】
本実施形態のＭＲＡＭにおいて、２つのＭＴＪ素子８Ａ，８Ｂ及び２つの選択トランジスタＴｒＡ，ＴｒＢは、同じメモリセルアレイ１Ａ内に設けられている。それゆえ、メモリセルＭＣを形成する２つのＭＴＪ素子８Ａ，８Ｂ及び２つの選択トランジスタＴｒＡ，ＴｒＢが異なるメモリセルアレイ内に設けられている場合に比較して、本実施形態のＭＲＡＭは、メモリセルＭＣを形成するＭＴＪ素子８Ａ，８Ｂの特性ばらつき及びメモリセルＭＣを形成する選択トランジスタＴｒＡ，ＴｒＢの特性ばらつきを小さくできる。その結果として、本実施形態のＭＲＡＭは、メモリセルの書き込み動作及び読み出し動作を安定化でき、メモリの動作の信頼性を向上できる。
【００７６】
本実施形態のＭＲＡＭにおいて、１本のビット線（共有ビット線）ＢＬＣが、２つのＭＴＪ素子８Ａ，８Ｂに共有される。それゆえ、書き込み動作及び読み出し動作時において、２つのメモリ素子８Ａ，８Ｂに対して供給される電流のばらつきを削減できる。これによって、本実施形態のＭＲＡＭは、その動作における書き込みマージン及び読み出しマージンを向上できる。
【００７７】
本実施形態のＭＲＡＭにおいて、メモリセルＭＣのデータ保持状態において互いに異なる抵抗状態の２つのＭＴＪ素子８Ａ，８Ｂを用いることによって、１つメモリセルに対する差動読み出しが可能となる。１つのメモリセルＭＣに対する差動読み出しが実行できることによって、１つのメモリセルからシングルエンド読み出しによってデータを読み出す場合に比較して、メモリの読み出しマージンを大きくできる。また、本実施形態のように、差動読み出しによって駆動されるメモリ素子８Ａ，８Ｂが共通のビット線ＢＬＣに接続されることによって、センスアンプ５５に検知される読み出し電流ＩｒＡ，ＩｒＢのばらつきを抑制できる。
【００７８】
ＭＲＡＭに用いられるＭＴＪ素子のように、抵抗変化型メモリに用いられるメモリ素子は、その抵抗状態を“Ｌ”状態から“Ｈ”状態にするための電流パルス（電圧パルス）の大きさ及び印加期間が、その抵抗状態を“Ｈ”状態から“Ｌ”状態にするための電流パルスの大きさ及び印加期間が異なる場合がある。本実施形態のように、１つの書き込みサイクルにおいて“Ｌ”状態にする動作と“Ｈ”状態にする動作とが実行されるように、メモリセルＭＣが形成されることによって、メモリセルアレイ全体における書き込み時間を短縮できる。
【００７９】
以上のように、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【００８０】
（ｂ） 動作
図７及び図８を用いて、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の動作について、説明する。本実施形態にＭＲＡＭの動作の説明に関して、図１乃至図６も適宜用いる。
【００８１】
図７を用いて、本実施形態のＭＲＡＭの動作の一例について、説明する。図７は、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作の一例のタイミングチャートを示している。
【００８２】
本実施形態のＭＲＡＭは、例えば、１回の書き込みサイクルにおいて、１つのメモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂの抵抗状態を同じ状態にした後、同じ書き込みサイクル中に、２つのメモリ素子８Ａ，８Ｂのうち一方の素子８Ａ，８Ｂの抵抗状態を変化させる。これによって、１つのメモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂが、互いに異なる抵抗状態にされ、メモリセルにデータが書き込まれる。
【００８３】
図７は、書き込みサイクルにおいて、一方及び他方のビット線ＢＬＡ，ＢＬＢから共有ビット線ＢＬＣへ向かう電流を流した後、共有ビット線ＢＬＣから一方のビット線のみに向かう書き込み電流を流す場合の書き込み動作が例示されている。ここでは、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂを“Ｌ”状態にしてから、一方のメモリ素子を“Ｈ”状態にする場合のデータ書き込みを例示する。
【００８４】
書き込み動作時、外部からＭＲＡＭチップ内に、書き込みコマンド、及び、書き込み対象のメモリセルＭＣのアドレスが入力される。
【００８５】
図１に示される制御回路７は、入力されたコマンド及びアドレスに基づいて、ロウ制御回路２Ａ，２Ｂ、カラム制御回路３、及び、書き込み／読み出し回路５の動作を制御する。
【００８６】
ロウ制御回路２Ａ，２Ｂは、制御回路７の制御に基づいて、入力されたアドレスが示すワード線（選択ワード線とよぶ）を選択し、その選択ワード線を活性化する。
カラム制御回路３は、制御回路７の制御に基づいて、入力されたアドレスが示すビット線（選択ビット線とよぶ）を選択し、その選択ビット線を活性化する。
制御回路７の制御によって、図５に示されるように、書き込み／読み出し回路５内の電流生成回路５１Ａ，５１Ｂ，５１Ｃが、カラム制御回路を経由して、選択ビット線に電気的に接続される。
【００８７】
これによって、選択ワード線及び選択ビット線に接続されたメモリセル（選択セルとよぶ）が、活性化される。
【００８８】
一方、非選択ワード線ＷＬ及び非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣは、制御回路７によって、例えば、“Ｌ”レベルに設定される。非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが同じ電位に設定されることで、非選択セルに電流が供給されない。尚、電流が流れないように、非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位が同一のレベルに設定されていれば、非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣに所定の電位（例えば、書き込み電流が生成されない電位）が印加されてもよい。この電位によって、非選択ビット線が充電され、選択ビット線に連続して動作が実行される場合に、メモリの動作の高速化できる。
【００８９】
以上のような制御回路７の制御によって、図７に示されるように、選択ワード線の電位は、“Ｌ”レベルから“Ｈ”レベル（トランジスタのしきい値電圧）に設定され、選択ワード線以外のワード線（非選択ワード線）の電位は、“Ｌ”レベルが維持される。これによって、選択ワード線に接続されたメモリセル内の２つの選択トランジスタは、オン状態になる。
【００９０】
また、選択セルに接続される３本のビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、活性化されることによって、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、電流生成回路５１Ａ，５１Ｂ，５１Ｃに接続される。図７に示される例では、ビット線ＢＬＡ，ＢＬＢに接続された電流生成回路５１Ａ，５１Ｂが、例えば、制御回路７によって電流供給側（高電位側，“Ｈ”レベルともよばれる）に設定され、選択ビット線ＢＬＡ，ＢＬＢの電位は“Ｌ”レベルから“Ｈ”レベル（ＭＴＪ素子の反転しきい値電圧Ｖｗ）に遷移する。共通ビット線ＢＬＣに接続された電流生成回路５１Ｃは、制御回路７によって電流吸収側（低電位側）に設定され、選択ビット線ＢＬＣの電位は“Ｌ”レベルに維持される。ビット線ＢＬＡ，ＢＬＣ，ＢＬＢ間の電位差Ｖｗによって、磁化反転しきい値以上の書き込み電流ＩｗＡ，ＩｗＢが生成される。
【００９１】
選択セルＭＣにおいて、オン状態の選択トランジスタＴｒＡを経由して、書き込み電流ＩｗＡが、メモリ素子としてのＭＴＪ素子８Ａに供給される。書き込み電流ＩｗＡは、“Ｈ”レベルのビット線ＢＬＡから“Ｌ”レベルの共通ビット線ＢＬＣへ向かう方向へ流れる。
また、選択セルＭＣにおいて、オン状態の選択トランジスタＴｒＢを経由して、書き込み電流ＩｗＢが、ＭＴＪ素子８Ｂに供給される。書き込み電流ＩｗＢは、“Ｈ”レベルのビット線ＢＬＢから“Ｌ”レベルの共通ビット線ＢＬＣに向かう方向へ流れる。
【００９２】
上述のように、接続ノードｎｄには、２つのＭＴＪ素子８Ａ，８Ｂの参照層（又は記憶層）が互いに接続されているため、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂに対して同じ向き（同じ極性）の書き込み電流ＩｗＡ，ＩｗＢが、流れる。それゆえ、ＭＴＪ素子８Ａ，８Ｂの抵抗状態は、同じ抵抗状態となる。例えば、接続ノードｎｄに、ＭＴＪ素子８Ａ，８Ｂの参照層が接続されている場合、書き込み電流ＩｗＡ，ＩｗＢは記憶層から参照層へ流れ、スピン偏極した電子が、参照層から記憶層へ供給される。選択セルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、“Ｌ”状態（低抵抗状態、セット状態）となる。尚、接続ノードｎｄに、ＭＴＪ素子８Ａ，８Ｂの記憶層が接続されている場合、２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、“Ｈ”状態（高抵抗状態、リセット状態）となる。
【００９３】
このように、書き込みサイクルＴｗの選択ワード線が“Ｈ”レベルに設定されている期間（選択ワード線活性化期間とよぶ）の前半において、選択セルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂは、同じ抵抗状態にされる。
【００９４】
ビット線ＢＬＡ，ＢＬＢから共通ビット線ＢＬＣに向かう書き込み電流を流す動作に連続して、共有ビット線ＢＬＣからビット線ＢＬＡ，ＢＬＢに向かう書き込み電流を流す動作が、選択ワード線活性化期間の後半に、実行される。但し、この場合において、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂのうち、一方のＭＴＪ素子に対して書き込み電流が供給され、他方のＭＴＪ素子に対して書き込み電流が供給されないように、各ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位が制御される。
【００９５】
例えば、図７に示される例では、ビット線ＢＬＡと共有ビット線ＢＬＣとの間に接続されたＭＴＪ素子８Ａに対して、共有ビット線ＢＬＣ側からの書き込み電流が供給され、ビット線ＢＬＢと共有ビット線ＢＬＣとの間に接続されたＭＴＪ素子８Ｂに対して、共有ビット線ＢＬＣ側からの書き込み電流は供給されない。
【００９６】
より具体的には、図７に示されるように、選択ワード線が“Ｈ”レベルの期間（活性化されている期間）において、選択された共通ビット線ＢＬＣに接続された電流生成回路５１Ｃは、制御回路７によって電流吸収側から電流供給側に変更される。それゆえ、共通ビット線ＢＬＣの電位が“Ｌ”から“Ｈ”レベルに遷移する。
【００９７】
選択された共通ビット線ＢＬＣの電位の制御とほぼ同時に、選択ビット線ＢＬＡに接続された電流生成回路５１Ａは、制御回路７によって電流供給側から電流吸収側に変更され、ビット線ＢＬＡの電位が“Ｈ”から“Ｌ”レベルに遷移する。
一方、選択ビット線ＢＬＢの電位は、“Ｈ”レベルに維持され、共有ビット線ＢＬＣの電位（ここでは“Ｈ”レベル）と同じ電位にされる。
【００９８】
これによって、ビット線ＢＬＡに接続されたＭＴＪ素子８Ａに、共通ビット線ＢＬＣからビット線ＢＬＡに向かう書き込み電流ＩｗＡが、流れる。この書き込み電流ＩｗＡによって、ＭＴＪ素子８Ａの抵抗状態は、変化する。例えば、ＭＴＪ素子８Ａの参照層によって反射された電子（参照層のスピンと反対のスピンを有する電子）がＭＴＪ素子８Ａの記憶層に供給され、ＭＴＪ素子８Ａの抵抗状態は、“Ｌ”状態から“Ｈ”状態に変化する。
【００９９】
一方、ビット線ＢＬＢと共通ビット線ＢＬＣとの間の電位差は、実質的に０Ｖである。それゆえ、ビット線ＢＬＢに接続されたＭＴＪ素子８Ｂに、ＭＴＪ素子８Ｂの抵抗状態を変化させる電流は流れない。それゆえ、ＭＴＪ素子８Ｂの抵抗状態は変化せずに、例えば、“Ｌ”状態が維持される。
【０１００】
尚、書き込みサイクルＴｗ内において選択セル内のＭＴＪ素子が同じ抵抗状態にされた後、メモリセルに書き込むデータに応じて、ビット線ＢＬＡ側のＭＴＪ素子８Ａの抵抗状態を変化させず、ビット線ＢＬＢ側のＭＴＪ素子８Ｂの抵抗状態を変化させるように、ビット線ＢＬＡの電位を共通ビット線ＢＬＣと等電位に設定し、ビット線ＢＬＢと共通ビット線ＢＬＣとの間に書き込み電流が生じる電位差を設定してもよい。
【０１０１】
書き込みサイクル（活性化期間）において、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂが同じ抵抗状態から互いに異なる抵抗状態に変化された後、選択ワード線ＷＬの電位が、制御回路７及びロウ制御回路２Ａ，２Ｂの制御によって、“Ｈ”レベルから“Ｌ”レベルにされ、選択ワード線ＷＬが非活性化される。これによって、選択セル内の選択トランジスタＴｒＡ，ＴｒＢがオフする。
例えば、選択ワード線ＷＬが非活性化された後、制御回路７及びカラム制御回路３の制御によって、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、非活性化される。これによって、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、書き込み／読み出し回路５の電流生成回路５１Ａ，５１Ｂ，５１Ｃから電気的に分離される。選択ビット線が非活性化されてから、選択ワード線が非活性化されてもよい。
【０１０２】
尚、書き込み電流が流れなければ、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが制御回路７によって同じ電位（例えば、“Ｈ”レベル未満の電位）に設定され、非選択ビット線が充電されてもよい。
【０１０３】
以上のように、選択セルに対する書き込み動作が完了する。
【０１０４】
データ書き込み後の状態（データ保持状態）において、メモリセル内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、互いに異なる抵抗状態となる。ここでは、一方のＭＴＪ素子８Ａは、“Ｈ”状態の抵抗状態を有し、他方のＭＴＪ素子８Ｂは、“Ｌ”状態の抵抗状態を有する。尚、メモリセルに書き込まれるデータに応じて、ＭＴＪ素子８Ａが“Ｌ”状態の抵抗状態を有し、ＭＴＪ素子８Ｂが“Ｈ”状態の抵抗状態を有する場合もあるのは、もちろんである。
【０１０５】
このように、本実施形態のＭＲＡＭのメモリセルに対する書き込み動作において、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態が同じ抵抗状態にされてから、書き込まれるデータに応じて、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂのうち一方のＭＴＪ素子の抵抗状態のみが変化される。
【０１０６】
次に、図７を用いて、本実施形態のＭＲＡＭの読み出し動作について説明する。尚、上述の書き込み動作と共通する制御に関する説明は、必要に応じて行う。
【０１０７】
例えば、本実施形態のＭＲＡＭに対して、外部からの要求により読み出し動作が実行される。
ＭＲＡＭの読み出し動作時、外部からＭＲＡＭチップ内に、読み出しコマンド及び読み出し対象のメモリセルのアドレスが入力される。
【０１０８】
制御回路７は、入力されたコマンド及びアドレスに基づいて、ロウ制御回路２Ａ，２Ｂ、カラム制御回路３、及び、書き込み／読み出し回路５の動作を制御する。
【０１０９】
ロウ制御回路２Ａ，２Ｂは、制御回路７の制御に基づいて、選択ワード線を活性化する。カラム制御回路３は、制御回路７の制御に基づいて、選択ビット線を活性化する。
制御回路７の制御によって、図６に示されるように、書き込み／読み出し回路５内のセンスアンプ５５が、カラム制御回路を経由して、選択ビット線に電気的に接続される。
【０１１０】
これによって、選択ワード線及び選択ビット線に接続された選択セルが、活性化される。
【０１１１】
制御回路７による制御によって、メモリセルＭＣ内において、ＭＴＪ素子８Ａが接続されたビット線ＢＬＡは、センスアンプ５５の一方の入力端子に接続され、ＭＴＪ素子８Ｂが接続されたビット線ＢＬＢは、センスアンプ５５の他方の入力端子に接続される。また、共有ビット線ＢＬＣは、電位生成回路５２内の固定電位（グランド又は電源電位）に接続される。
【０１１２】
読み出し動作時、例えば、非選択ワード線ＷＬ及び非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位は、“Ｌ”レベルに設定される。但し、各非選択ビット線の電位が同一であれば、動作の高速化のため、非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣに電位が印加されてもよい。
【０１１３】
ビット線ＢＬＡ，ＢＬＢに、制御回路７の制御によって、電位（又は電流）Ｖｒが印加される。ビット線ＢＬＡ，ＢＬＢと共通ビット線ＢＬＣとの電位差によって、読み出し電流ＩｒＡ，ＩｒＢが、ＭＴＪ素子８Ａ，８Ｂに、それぞれ流れる。
【０１１４】
メモリセルＭＣ内において、メモリ素子８Ａの抵抗状態は、メモリ素子８Ｂの抵抗状態と互いに異なるため、各メモリ素子８Ａ，８Ｂを流れる読み出し電流ＩｒＡ，ＩｒＢの電流値は、それぞれ異なる。センスアンプ５５は、２つの読み出し電流ＩｒＡ，ＩｒＢ又はその電流ＩｒＡ，ＩｒＢに伴うビット線ＢＬＡ，ＢＬＣの電位変動を検知及び増幅し、それらの電流値の差分値を計算する。その差分値が、センスアンプ５５から出力される。
【０１１５】
尚、ビット線ＢＬＡ，ＢＬＢの電位Ｖｒによって生じる電流ＩｒＡ，ＩｒＢによって、メモリ素子８Ａ，８Ｂの抵抗状態が変化しないように、ビット線ＢＬＡ，ＢＬＢの電位Ｖｒは、ビット線ＢＬＡ，ＢＬＢを流れる電流ＩｒＡ，ＩｒＢ又はビット線ＢＬＡ，ＢＬＢの電位変動が検知できる範囲内で、書き込み動作時にビット線ＢＬＡ，ＢＬＢ，ＢＬＣに印加される電位Ｖｗよりも十分小さくされる。
【０１１６】
読み出し電流ＩｒＡ，ＩｒＢが検知された後、選択ワード線ＷＬの電位が、制御回路７及びロウ制御回路２Ａの制御によって、“Ｈ”レベルから“Ｌ”レベルに遷移され、選択ワード線が非活性化される。これによって、選択セル内の選択トランジスタＴｒＡ，ＴｒＢはオフする。
【０１１７】
また、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣは、制御回路７及びカラム制御回路３の制御によって、非活性化され、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣがセンスアンプ５５及び電位生成回路５２から電気的に分離される。
【０１１８】
センスアンプ５５から出力された差分値に基づいて、メモリセルＭＣが記憶しているデータが判別される。例えば、計算された差分値の正負が、データ（例えば、“０”又は“１”）と対応づけられている。つまり、２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態に基づいて計算された差分値が、メモリセルが記憶しているデータとして、出力される。
【０１１９】
このように、本実施形態のＭＲＡＭのメモリセルの読み出し動作において、メモリセル内の２つのＭＴＪ素子を用いた差動読み出しによって、メモリセルＭＣが記憶しているデータが判別される。
【０１２０】
図８を用いて、図７に示される動作と異なる動作について説明する。図８は、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作の一例のタイミングチャートを示している。尚、図７に示される動作と共通の動作及びその制御の説明は、必要に応じて行う。
【０１２１】
図８に示されるように、選択ワード線ＷＬ及び選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが活性化され、選択セルＭＣが活性化される。
【０１２２】
例えば、選択ワード線の活性化期間の前半において、選択ビット線ＢＬＡの電位は“Ｌ”レベル、選択ビット線ＢＬＢの電位は“Ｌ”レベル、共通ビット線ＢＬＣの電位は“Ｈ”レベルに、それぞれ設定される。これによって、共通ビット線ＢＬＣからビット線ＢＬＡに向かって流れる書き込み電流ＩｗＡが、ＭＴＪ素子８Ａに供給され、共通ビット線ＢＬＣからビット線ＢＬＢに向かって流れる書き込み電流ＩｗＢが、ＭＴＪ素子８Ｂに供給される。
【０１２３】
選択ワード線の活性化期間の前半において、共通ビット線ＢＬＣからの書き込み電流ＩｗＡ，ＩｗＢによって、２つのＭＴＪ素子８Ａ，８Ｂは、同じ抵抗状態になる。例えば、接続ノードｎｄに、ＭＴＪ素子８Ａ，８Ｂの参照層がそれぞれ接続されている場合、選択セルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、“Ｈ”状態となる。
【０１２４】
選択ワード線の活性化期間の後半において、共通ビット線ＢＬＣの電位は、“Ｈ”レベルから“Ｌ”レベルにされる。そして、選択ビット線ＢＬＡの電位は“Ｌ”レベルから“Ｈ”レベルに設定され、選択ビット線ＢＬＢの電位は“Ｌ”レベルが維持される。
【０１２５】
このようなビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位の制御によって、ビット線ＢＬＡから共通ビット線ＢＬＣに向かう書き込み電流ＩｗＡが、ＭＴＪ素子８Ａに供給される。ビット線ＢＬＢとビット線ＢＬＣとは同じ電位レベルなので、ＭＴＪ素子８Ｂに書き込み電流はほとんど流れない。また、ビット線ＢＬＡからの書き込み電流ＩｗＡは、ＭＴＪ素子（抵抗素子）が接続されているビット線ＢＬＢよりも、抵抗値の低い共有ビット線ＢＬＣ側へ流れやすい。それゆえ、ビット線ＢＬＢの電位がビット線ＢＬＡの電位より低くても、書き込み電流ＩｗＡの大部分は、共有ビット線ＢＬＣに流れるため、書き込み電流ＩｗＡの迂回電流がＭＴＪ素子８Ｂの抵抗状態を変化させることはない。
【０１２６】
例えば、選択セルＭＣ内において、ＭＴＪ素子８Ａの抵抗状態は、“Ｈ”状態から“Ｌ”状態に変化する。一方、ＭＴＪ素子８Ｂの抵抗状態は、“Ｈ”状態が維持される。
【０１２７】
このように、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂを同じ抵抗状態から互いに異なる抵抗状態に変化させた後、選択ワード線が非活性化され、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが非活性化される。
【０１２８】
これによって、図８に示される選択セルに対する書き込み動作が完了する。
【０１２９】
図８に示される書き込み動作において、メモリセルＭＣの２つのＭＴＪ素子８Ａ，８Ｂにおいて、ビット線ＢＬＡ側のＭＴＪ素子８Ａの抵抗状態は、“Ｌ”状態であり、ビット線ＢＬＢ側のＭＴＪ素子８Ｂの抵抗状態は、“Ｈ”状態である。このように、図８に示される書き込み動作によって、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、図７に示される書き込み動作によるＭＴＪ素８Ａ，８Ｂの抵抗状態と反対になる。つまり、図８に示される書き込み動作によって、図７に示される書き込み動作によるデータ（例えば、“１”）と反転したデータ（例えば、“０”）を、メモリセルＭＣに書き込みことができる。
【０１３０】
図８に示されるＭＲＡＭの読み出し動作は、図７に示される例と同じなので、図８の読み出し動作の説明は省略する。但し、図８において、図７の書き込み動作で書き込まれるデータの反転データが、メモリセルに書き込まれるため、センスアンプ５５によって形成される差分値は、例えば、図７の読み出し動作によって得られる差分値の反転値となる。
【０１３１】
図７及び図８に示されるように、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作が実行される。
【０１３２】
以上のように、本実施形態のＭＲＡＭにおいて、メモリセルＭＣは、２つのＭＴＪ素子８Ａ，８Ｂと２つの選択トランジスタＴｒＡ，ＴｒＢとから形成されている。
【０１３３】
本実施形態のＭＲＡＭにおいて、ＭＴＪ素子８Ａ，８Ｂ及び選択トランジスタＴｒＡ，ＴｒＢは、同じメモリセルアレイ内に設けられている。そのため、本実施形態のＭＲＡＭの動作において、メモリセル内の構成要素の特性ばらつきに起因するメモリの書き込み動作及び読み出し動作の劣化は、抑制される。その結果として、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作は、動作の信頼性が向上し、メモリセルの動作を安定化できる。
【０１３４】
本実施形態のＭＲＡＭにおいて、２つのＭＴＪ素子８Ａ，８Ｂに共有されたビット線（共有ビット線）ＢＬＣによって、メモリセルＭＣの動作が制御される。それゆえ、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作時において、２つのＭＴＪ素子８Ａ，８Ｂに対する印加電位及び供給電流のばらつきを低減できる。これによって、本実施形態のＭＲＡＭの動作は、書き込みマージン及び読み出しマージンを向上できる。
【０１３５】
本実施形態のＭＲＡＭの読み出し動作は、１つメモリセルＭＣに含まれている２つのＭＴＪ素子８Ａ，８Ｂを用いた差動読み出しによって、実行される。このように、１つのメモリセルに対して差動読み出しが実行できることによって、本実施形態のＭＲＡＭの読み出し動作は、１つのメモリセルからシングルエンド読み出しによってデータを読み出す場合に比較して、読み出しマージンを大きくできる。
【０１３６】
ＭＴＪ素子の特性に応じて、ＭＴＪ素子の抵抗状態を“Ｌ”状態から“Ｈ”状態にするための電流パルス（電圧パルス）の大きさ及び印加期間が、ＭＴＪ素子の抵抗状態を“Ｈ”状態から“Ｌ”状態にするための電流パルスの大きさ及び印加期間と異なる場合がある。この場合、動作の安定化のため、高抵抗状態に変化させる動作及び低抵抗状態に変化させる動作とで、動作期間が同じになるように、回路的な制御によって、メモリの動作期間が均一化されている。例えば、抵抗変化に要する期間が短い動作期間が、抵抗変化に要する期間が長い動作期間に一致するように、メモリの回路及び動作が設計される。
本実施形態のＭＲＡＭの書き込み動作は、メモリ素子８Ａ，８Ｂの抵抗状態を“Ｌ”状態にする動作及びメモリ素子８Ａ，８Ｂの抵抗状態を“Ｈ”状態にする動作の両方が、１つの書き込みサイクルにおいて実行されるので、動作の均一化のための回路制御を削減でき、回路の負荷を低減できる。
【０１３７】
以上のように、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【０１３８】
（２） 変形例
図９乃至図１３を参照して、本実施形態の抵抗変化型メモリの変形例について、説明する。以下の変形例において、上述の実施形態と実質的に同じ構成要素については、同じ符号を付し、重複する説明は、必要に応じて行う。
【０１３９】
（ａ） 変形例１
図９及び図１０を参照して、本実施形態の抵抗変化型メモリの変形例１について、説明する。
【０１４０】
図３に示される例では、１つのメモリセルＭＣを形成する２つのＭＴＪ素子８Ａ，８Ｂ及び選択トランジスタＴｒＡ，ＴｒＢが、１つのメモリセルアレイ１Ａ内に設けられている。
但し、図９及び図１０に示される本変形例のように、１つのメモリセルＭＣ’を形成する２つのセルＳＣＡ，ＳＣＢが、互いに異なるメモリセルアレイ１Ａ，１Ｂ内に設けられてもよい。
【０１４１】
図９及び図１０に示されるように、メモリセルアレイ１Ａ及びメモリセルアレイ１Ｂは、カラム制御回路３を介して、カラム方向に隣接している。セルＳＣＡは、メモリセルアレイ１Ａ内に設けられ、セルＳＣＢは、メモリセルアレイ１Ｂ内に設けられている。
【０１４２】
セルＳＣＡは、選択トランジスタＴｒＡとＭＴＪ素子８Ａとを含む。選択トランジスタＴｒＡの電流経路の一端は、ビット線ＢＬＡに接続され、選択トランジスタＴｒＡの電流経路の他端は、ＭＴＪ素子８Ａの一端に接続されている。ＭＴＪ素子８Ａの他端は、ビット線ＢＬＣに接続されている。選択トランジスタＴｒＡのゲートは、ワード線ＷＬに接続されている。
【０１４３】
セルＳＣＢは、選択トランジスタＴｒＢとＭＴＪ素子８Ｂとを含む。選択トランジスタＴｒＢの電流経路の一端は、ビット線ＢＬＢに接続され、選択トランジスタＴｒＢの電流経路の他端は、ＭＴＪ素子８Ｂの一端に接続されている。ＭＴＪ素子８Ａの他端は、ビット線ＢＬＣ’に接続されている。
セルＳＣＢに接続されるビット線ＢＬＢ，ＢＬＣ’は、メモリセルアレイ１Ｂ内に設けられている。例えば、メモリセルアレイ１Ｂ内のビット線ＢＬＣ’は、カラム制御回路３を経由して、メモリセルアレイ１Ａ内のビット線ＢＬＣに接続されてもよいし、各ビット線ＢＬＣ，ＢＬＣ’は、図１の制御回路７によって、共通の電位で制御されていれば、互いに分離されていてもよい。
【０１４４】
選択トランジスタＴｒＢのゲートは、メモリセルアレイ１Ｂ内に設けられたワード線ＷＬ’に接続される。ワード線ＷＬ’は、ロウ制御回路２Ｂによって駆動される。尚、セルＳＣＡ，ＳＣＢのそれぞれのワード線ＷＬ，ＷＬ’は、電気的に接続されてもよいし、共通のロウ制御回路によって駆動されてもよい。
【０１４５】
互いに異なるメモリセルアレイ１Ａ，１Ｂ内のセルＳＣＡ，ＳＣＢは、１つのメモリセルＭＣ’を形成している。
【０１４６】
図９は、本変形例のＭＲＡＭの書き込み動作におけるメモリセルＭＣ’と書き込み／読み出し回路との接続関係を示している。図１０は、本変形例のＭＲＡＭの読み出し動作におけるメモリセルＭＣ’と書き込み／読み出し回路との接続関係を示している。
【０１４７】
ＭＲＡＭの書き込み動作及び読み出し動作時、図１の制御回路７は、例えば、２つのセルＳＣＡ，ＳＣＢが接続されているビット線ＢＬＡ，ＢＬＢ，ＢＬＣ，ＢＬＣ’及びワード線ＷＬ，ＷＬ’のアドレスに基づいて、異なるメモリセルアレイ１Ａ，１Ｂ内の２つセルＳＣＡ，ＳＣＢが１つのメモリセルＭＣ’を形成していると認識する。
【０１４８】
そして、制御回路７は、異なるメモリセルアレイ１Ａ，１Ｂ内にそれぞれ設けられたセルＳＣＡ，ＳＣＢに対して、ビット線ＢＬＡ，ＢＬＢ，ＢＬＣ，ＢＬＣ’と書き込み／読み出し回路５との接続関係及びワード線ＷＬ，ＷＬ’の活性化を制御して、図７及び図８に示される２つのセルＳＣＡ，ＳＣＢを含むメモリセルに対する書き込み動作及び読み出し動作を実行する。
【０１４９】
図９に示されるように、書き込み動作時、メモリセルアレイ１Ａ内のセルＳＣＡにおいて、ビット線ＢＬＡ及びビット線ＢＬＣが、カラム制御回路３を経由して、電流生成回路５１Ａ，５２にそれぞれ接続される。メモリセルアレイ１Ｂ内のセルＳＣＢにおいて、ビット線ＢＬＢがカラム制御回路３を経由して電流生成回路５１Ｂに接続され、ビット線ＢＬＣ’が、例えば、ビット線ＢＬＣと共通の電流生成回路５１Ｃに接続される。尚、ビット線ＢＬＣ，ＢＬＣ’は互いに異なる電流生成回路に接続されてもよい。
【０１５０】
図９に示される接続関係によって、メモリセルＭＣ’を形成するＭＴＪ素子８Ａ，８Ｂに書き込み電流が供給され、図７及び図８に示される書き込み動作が実行される。
【０１５１】
図１０に示されるように、読み出し動作時、メモリセルアレイ１Ａ内のセルＳＣＡにおいて、ビット線ＢＬＡが、カラム制御回路３を経由して、センスアンプ５５の一方の入力端子に接続される。メモリセルアレイ１Ｂ内のセルＳＣＢにおいて、ビット線ＢＬＢが、カラム制御回路３を経由して、センスアンプ５５の他方の入力端子に接続される。ビット線ＢＬＣ及びビット線ＢＬＣ’は、固定電位（例えば、グランド）に接続される。
【０１５２】
図１０に示される接続関係によって、メモリセルＭＣ’を形成するＭＴＪ素子８Ａ，８Ｂに読み出し電流が供給され、差動読み出しが実行される。
【０１５３】
図９及び図１０に示されるように、制御単位としての１つのメモリセルＭＣ’を形成する２つのセルＳＣＡ，ＳＣＢが、異なるメモリセルアレイ１Ａ，１Ｂ内に設けられる場合であっても、制御回路の制御によって、図７及び図８に示される動作が実行できる。
【０１５４】
本変形例において、書き込み動作時、各セルＳＣＡ，ＳＣＢ内のＭＴＪ素子８Ａ，８Ｂを同じ状態にした後、ＭＴＪ素子の抵抗状態を変化させないセルＳＣＡ，ＳＣＢを、電流生成回路５１Ａ，５１Ｂ，５１Ｃから電気的に分離すればよい。それゆえ、書き込み動作時におけるビット線の電位制御が、比較的容易になる。
【０１５５】
尚、図３に示される実施形態のＭＲＡＭは、メモリセルＭＣを形成する２つのセルＳＣＡ，ＳＣＢが同じメモリセルアレイ内に設けられている。そのため、本変形例のように、セルＳＣＡ，ＳＣＢが異なるセルアレイ１Ａ，１Ｂ内に設けられている場合に比較して、メモリセルＭＣを形成する複数のメモリ素子８Ａ，８Ｂ及び複数の選択トランジスタＴｒＡ，ＴｒＢの特性ばらつきを低減できる。
【０１５６】
また、実施形態のＭＲＡＭは、選択トランジスタＴｒＡ，ＴｒＢのオン／オフを１本のワード線で制御できる。そのため、実施形態のＭＲＡＭは、２つのセルＳＣＡ，ＳＣＢに対してそれぞれ異なるワード線ＷＬ，ＷＬ’が接続される場合に比較して、ワード線の制御が容易になる。さらに、ワード線ＷＬ及びビット線の共有化により、ＭＲＡＭの消費電力を低減できる。
【０１５７】
また、実施形態のＭＲＡＭは、２つのセルＳＣＡ，ＳＣＢが１つのビット線ＢＬＣを共有しているため、１つのメモリセルに供給される書き込み電流及び読み出し電流のばらつきを抑制できる。
【０１５８】
（ｂ） 変形例２
図１１を用いて、本実施形態のＭＲＡＭの変形例２について、説明する。
【０１５９】
実施形態のＭＲＡＭは、１つの書き込みサイクル内に、２つのＭＴＪ素子の抵抗状態（抵抗値）を変化させる動作が示されている。
ただし、メモリセルＭＣの２つのＭＴＪ素子８Ａ，８Ｂに対して、それぞれ異なる動作サイクルで、抵抗状態を変化させることができるのは、もちろんである。
【０１６０】
図１１に示されるように、選択ワード線が活性化される。そして、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、それぞれ活性化される。
【０１６１】
本変形例において、１つのメモリセルに対する１回目の書き込みサイクルＴｗＡにおいて、例えば、選択ビット線ＢＬＡの電位が“Ｈ”レベルに設定され、共有ビット線ＢＬＣの電位が“Ｌ”レベルに設定される。ビット線ＢＬＢの電位は、共有ビット線ＢＬＣと同じ電位に設定される。
【０１６２】
この場合、ビット線ＢＬＡから共有ビット線ＢＬＣへ向かう書き込み電流ＩｗＡが、ＭＴＪ素子８Ａに供給される。この一方で、ビット線ＢＬＢ−共有ビット線ＢＬＣ間は等電位であるため、上述のように、ＭＴＪ素子８Ｂに対して、電流はほとんど流れない。
【０１６３】
これによって、ビット線ＢＬＡに接続されたＭＴＪ素子８Ａの抵抗状態が変化され、ビット線ＢＬＢに接続されたＭＴＪ素子８Ｂの抵抗状態は変化しない。
【０１６４】
ビット線ＢＬＡ側のＭＴＪ素子８Ａの抵抗状態を変化させた後、選択ワード線及び選択ビット線が、一度非活性化される。そして、ビット線ＢＬＢ側のＭＴＪ素子８Ｂの抵抗状態を変化させるために、選択ワード線が、再び活性化される。
【０１６５】
ビット線ＢＬＢ側のＭＴＪ素子８Ｂの抵抗状態は、ビット線ＢＬＡ側のＭＴＪ素子の抵抗状態と反対にされる。即ち、ＭＴＪ素子８Ａに流した書き込み電流と反対方向に流れる書き込み電流ＩｗＢが、ＭＴＪ素子８Ｂに供給される。
ここでは、図１１に示されるように、１つのメモリセルに対する２回目の書き込みサイクルＴｗＢにおいて、共有ビット線ＢＬＣの電位は“Ｈ”レベルに設定され、ビット線ＢＬＢが“Ｌ”レベルに設定される。ビット線ＢＬＡは、共有ビット線ＢＬＣの電位と同じ電位に設定される。
ビット線ＢＬＢ側のＭＴＪ素子８Ｂに、共有ビット線ＢＬＣからビット線ＢＬＢへ向かう書き込み電流ＩｗＢが、供給される。ビット線ＢＬＡ−共有ビット線ＢＬＣ間の電位差は、等電位であるため、ビット線ＢＬＡ側のＭＴＪ素子８Ａに、電流はほとんど流れない。
【０１６６】
これによって、ビット線ＢＬＢに接続されたＭＴＪ素子８Ｂの抵抗状態が、ビット線ＢＬＡに接続されたＭＴＪ素子８Ａの抵抗状態と反対の状態に、変化する。また、この時、ＭＴＪ素子８Ａの抵抗状態は変化しない。
【０１６７】
このように、本変形例におけるＭＲＡＭの書き込み動作は、１つのメモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態が、２つの書き込みサイクルＴｗＡ，ＴｗＢで互いに異なる状態にされる。
【０１６８】
換言すると、メモリセルＭＣ内の１つのＭＴＪ素子に対してのみ抵抗状態を変化させることができる。そのため、書き込み動作後に、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂが同じ抵抗状態になる不良が発生した場合、一方のＭＴＪ素子の抵抗状態を選択的に変化させることができる。その結果として、本変形例によれば、ＭＲＡＭの信頼性を向上できる。
【０１６９】
１つのメモリセルに対する書き込み動作において、ワード線ＷＬが２回に分けて活性化される場合、１回目のワード線が活性化される期間と２回目のワード線が活性化される期間との間に、ワード線が非活性化される期間が確保される。これに対して、実施形態のＭＲＡＭは、２回に分けてワード線が活性化される場合に比較して、ワード線が非活性化される期間を削減できる。
【０１７０】
上述のように、ＭＴＪ素子は、高抵抗状態から低抵抗状態へ変化させるための期間と低抵抗状態から高抵抗状態へ変化させるための期間とが異なる場合がある。この場合、メモリ素子に供給される電流／電圧が調整されたり、抵抗状態を変化させるための期間が短い動作のサイクルが、長期化されたりすることによって、動作サイクルの均一化（期間の平均化）がなされている。
【０１７１】
実施形態のＭＲＡＭの動作は、メモリセルに対する１つの動作サイクルが、メモリ素子を高抵抗状態に変化させる動作及び低抵抗状態に変化させる動作の両方を含んでいる。そのため、実施形態のＭＲＡＭは、２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態の変化させる動作を連続させることによってワード線が活性化されている期間を短縮でき、動作の均一化のための複雑な制御も不要である。
【０１７２】
（ｃ） 変形例３
図１２及び図１３を参照して、抵抗変化型メモリの変形例について、説明する。
【０１７３】
上述の実施形態において、ＭＲＡＭが抵抗変化型メモリの一例として示されている。但し、抵抗変化型メモリは、例えば、ＲｅＲＡＭ（Resistive RAM）やＰＣＲＡＭ（Phase Change RAM）のような、ＭＲＡＭ以外の抵抗変化型メモリでもよいのはもちろんである。
【０１７４】
例えば、ＲｅＲＡＭにおいて、メモリ素子に、可変抵抗素子が用いられる。ＲｅＲＡＭに用いられるメモリ素子は、電圧、電流又は熱などのエネルギーによって、素子の抵抗値が可逆的に変化し、抵抗値が変化した状態を不揮発に保持する。
【０１７５】
図１２は、ＲｅＲＡＭに用いられるメモリ素子（可変抵抗素子）８の構造例を示している。
【０１７６】
メモリ素子８としての可変抵抗素子８は、下部電極８８、上部電極８９、及びこれらに挟まれた抵抗変化膜（記録層）８４を有している。
【０１７７】
抵抗変化膜８４は、ペロブスカイト型金属酸化物、或いは、二元系金属酸化物など、金属酸化物から形成される。ペロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが用いられる。
【０１７８】
抵抗変化膜８４は、例えば、その内部における微細な電流経路（フィラメント）の生成又は消失、抵抗変化膜８４の構成元素（又はイオン）の移動（濃度プロファイルの変化）によって、抵抗状態が変化する。
【０１７９】
可変抵抗素子８は、バイポーラ型と呼ばれる動作モードの素子とユニポーラ型と呼ばれる動作モードの素子が存在する。
バイポーラ型の素子８は、それに印加される電圧の極性を変えることで抵抗値が変化する。ユニポーラ型の素子８は、それに印加される電圧の絶対値又は電圧のパルス幅又はそれらの両方を変えることで、抵抗値が変化する。このように、メモリ素子としての可変抵抗素子８は、印加電圧を制御することで低抵抗状態と高抵抗状態とに変化する。尚、可変抵抗素子８がバイポーラ型であるかユニポーラ型であるかは、抵抗変化膜８４の材料や、抵抗変化膜８４と電極８８，８９との材料の組み合わせによって、決定される場合がある。
【０１８０】
メモリ素子８としての可変抵抗素子８に対する書き込み動作、つまり、可変抵抗素子８の抵抗状態を変化させる動作は、リセット動作／セット動作とよばれる。
可変抵抗素子８が高抵抗状態にされる場合、素子８にリセット電圧が印加され、可変抵抗素子８を低抵抗状態にされる場合、素子８にセット電圧が印加される。
【０１８１】
データの読み出しは、セット電圧及びリセット電圧よりも十分小さな読み出し電圧を可変抵抗素子８に印加し、この時に可変抵抗素子８を流れる電流を検出することで、可変抵抗素子８の抵抗状態が判別される。
【０１８２】
ＰＣＲＡＭは、メモリ素子８に相変化素子が用いられる。相変化素子８は、外部から与えられたエネルギーによって、結晶相が結晶状態から非晶質状態へ、または、非晶質状態から結晶状態へ可逆的に変化する。その結晶相の状態変化の結果として、相変化素子の抵抗値（インピーダンス）が変化する。相変化素子の結晶相が変化した状態は、結晶相の変化に必要なエネルギーが与えられるまで、不揮発に保持される。
【０１８３】
図１３は、ＰＣＲＡＭに用いられるメモリ素子（相変化素子）の構造例を示している。
【０１８４】
メモリ素子としての相変化素子８は、下部電極８８、ヒータ層８５、相変化膜（記録層）８６、上部電極８８が積層された構造を有している。
【０１８５】
相変化膜８６は相変化材料から構成され、書き込み時に発生する熱により結晶状態又は非晶質状態に変化される。相変化膜８６の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲナイドが用いられる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０１８６】
ヒータ層８５は、相変化膜８６の底面に接している。ヒータ層８５が相変化膜８６に接する面積は、相変化膜８６の底面の面積より小さいことが望ましい。これは、ヒータ層８５と相変化膜８６との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒータ層８５は、導電性材料からなり、例えば、高融点金属、ＴｉＮ、ＷＮ、ＭｏＮ、アルミニウム合金及び銅合金から選択される１つからなることが望ましい。また、ヒータ層８５は、下部電極８８と同じ材料であってもよい。
【０１８７】
下部電極８８の面積は、ヒータ層８５の面積より大きい。上部電極８９は、例えば、相変化膜８６の平面形状と同じである。下部電極８８及び上部電極８９の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０１８８】
相変化膜８６は、それに印加される電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。
【０１８９】
メモリ素子としての相変化素子８に対する書き込み動作は、相変化膜８６の結晶状態を変化させることによって、実行される。
書き込み動作時、下部電極８８と上部電極８９との間に電圧又は電流が印加され、上部電極８８から相変化膜８６及びヒータ層８５を介して、下部電極８９に電流が流れる。この電流によって、相変化素子内に、熱が生じる。相変化膜８６が融点付近まで加熱されると、相変化膜８６は非晶質相（高抵抗状態）に変化し、電圧又は電流の印加が停止されても非晶質状態を維持する。一方、下部電極８８と上部電極８９との間に電圧又は電流が印加され、相変化膜８６が結晶化に適した温度付近まで加熱されると、相変化膜８６は結晶相（低抵抗状態）に変化する。変化した相変化膜の結晶状態は、電圧又は電流の印加が停止されても結晶状態を維持する。例えば、相変化膜８６を結晶状態に変化させる場合、相変化膜８６を非晶質状態に変化させる場合と比べて、相変化膜８６に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。
【０１９０】
相変化膜８６の抵抗状態、すなわち、相変化膜８６が結晶相であるか非晶質相であるかは、下部電極８８と上部電極８９との間に相変化膜８６が結晶化も非晶質化も生じない程度の低電圧又は低電流が印加され、素子８を流れる電流が読み取られることによって、判別される。
【０１９１】
以上のように、本実施形態の抵抗変化メモリにおいて、磁気抵抗効果素子（ＭＴＪ素子）８の代わりに、可変抵抗素子又は相変化素子が、メモリ素子８として用いられてもよい。これらのメモリ素子８は、素子８に供給される書き込みパルスのパルス形状、例えば、パルスの極性（電流が流れる向き、電圧の正負）、パルスの大きさ（電流値又は電圧値）及びパルスの印加期間（パルス幅）の少なくとも１つに応じて、抵抗状態が変化する。
【０１９２】
磁気抵抗効果素子（ＭＴＪ素子）以外のメモリ素子によって、本実施形態の抵抗変化型メモリのメモリセルが形成される。この場合であっても、実施形態で述べたように、抵抗変化型メモリの動作特性を、向上できる。
【０１９３】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９４】
１Ａ，１Ｂ：メモリセルアレイ、２Ａ，２Ｂ：ロウ制御回路、３：カラム制御回路、５：書き込み／読み出し回路ＭＣ、７：制御回路、メモリセル、ＭＣ：メモリセル、ＴｒＡ，ＴｒＢ：選択トランジスタ、８，８Ａ，８Ｂ：メモリ素子、５１Ａ，５１Ｂ，５１Ｃ：電流生成回路、５２：電位生成回路、５５：センスアンプ。
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリに関する。
【背景技術】
【０００２】
次世代半導体メモリとして、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ(Resistive RAM)、及び、ＰＣＲＡＭ(Phase change RAM)などの抵抗変化型メモリが注目を集めている。抵抗変化型メモリは、素子の微細化が比較的容易であるため、記憶密度の増大や消費電力の低減を実現できる。
【０００３】
しかし、回路の高集積化や電源電圧の低減に伴って、抵抗変化型メモリにおける動作マージンが劣化する可能性がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】“Resistance Ratio Read Architecture for a Burst Operated MRAM Macro”, IEICE Technical Report (Institute of Electronics, Information and communication Engineers), VOL.103; No.510 (ICD2003 191-200); PAGE.45-50 (2003).
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリの動作特性を向上する。
【課題を解決するための手段】
【０００６】
本実施形態の抵抗変化型メモリは、第１方向に延在し、前記第１の方向に交差する第２の方向に配列された第１乃至第３のビット線と、前記第２の方向に延在するワード線と、前記第１及び第３のビット線間に接続された第１のセルと前記第２及び第３のビット線間に接続された第２のセルとを含むメモリセルと、前記第１のセル内に設けられ、第１の制御端子と第１の電流経路とを有し、前記第１の制御端子が前記ワード線に接続される第１の選択トランジスタと、前記第１のセル内に設けられ、第１及び第２の端子を有し、前記第１の端子が前記第１の電流経路の一端に接続され、供給される書き込みパルスに応じて第１の抵抗状態及び前記第１の抵抗状態と異なる第２の抵抗状態に変化する第１のメモリ素子と、前記第２のセル内に設けられ、第２の制御端子と第２の電流経路とを有し、前記第２の制御端子が前記ワード線に接続される第２の選択トランジスタと、前記第２のセル内に設けられ、第３及び第４の端子を有し、前記第３の端子が前記第２の電流経路の一端に接続され、供給される書き込みパルスに応じて前記第１又は第２の抵抗状態に変化する第２のメモリ素子と、を具備し、前記メモリセルに対する書き込み動作時、前記ワード線が活性化されている期間において、前記第１及び第２のメモリ素子を前記第１の抵抗状態に変化させた後、前記第１及び第２のメモリ素子のうち一方を前記第２の抵抗状態に変化させる。
【図面の簡単な説明】
【０００７】
【図１】実施形態の抵抗変化型メモリの全体構成を示す図。
【図２】メモリ素子の構造を説明するための図。
【図３】メモリセルアレイの内部構成を説明するための図。
【図４】メモリセルのデータ保持状態を説明するための図。
【図５】メモリセルと書き込み回路の接続関係を説明するための図。
【図６】メモリセルと読み出し回路の接続関係を説明するための図。
【図７】本実施形態の抵抗変化型メモリの動作を説明するための図。
【図８】本実施形態の抵抗変化型メモリの動作を説明するための図。
【図９】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【図１０】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【図１１】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【図１２】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【図１３】本実施形態の抵抗変化型メモリの変形例を説明するための図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１） 実施形態
図１乃至図８を参照して、実施形態の抵抗変化型メモリについて説明する。
【００１０】
（ａ） 回路構成
図１乃至図６を用いて、本実施形態の抵抗変化型メモリの回路構成について説明する。
【００１１】
図１は、本実施形態の抵抗変化型メモリの構成例を示すブロック図である。
【００１２】
図１に示されるように、本実施形態の抵抗変化型メモリは、少なくとも１つのメモリセルアレイ１Ａ，１Ｂを含んでいる。図１において、一例として、２つのメモリセルアレイ１Ａ，１Ｂが示されているが、本実施形態の抵抗変化型メモリは、１つのメモリセルアレイ１Ａを有していればよい。但し、本実施形態の抵抗変化型メモリは、３つ以上のメモリセルアレイを有していてもよい。
【００１３】
メモリセルアレイ１Ａ，１Ｂは、複数のメモリ素子８を含む。メモリセルアレイ１Ａ，１Ｂ内には、複数のワード線ＷＬ及び複数のビット線ＢＬが設けられている。ワード線ＷＬのそれぞれは、ロウ方向に延在し、ビット線ＢＬのそれぞれは、カラム方向に延在する。
【００１４】
本実施形態の抵抗変化型メモリは、ロウ制御回路２Ａ，２Ｂ及びカラム制御回路３を含んでいる。
【００１５】
２つのロウ制御回路２Ａ，２Ｂが、２つのメモリセルアレイ１Ａ，１Ｂにそれぞれ対応するように、抵抗変化型メモリ内に設けられている。ロウ制御回路２Ａは、例えば、メモリセルアレイ１Ａのロウ方向の一端に隣接している。ロウ制御回路２Ｂは、メモリセルアレイ１Ｂのロウ方向の一端に隣接している。ロウ制御回路２Ａ，２Ｂは、メモリセルアレイ１Ａ，１Ｂのロウをそれぞれ制御する。ロウ制御回路２Ａ，２Ｂは、メモリセルに接続されたワード線ＷＬを駆動する。ロウ制御回路２Ａ，２Ｂは、例えば、ロウデコーダやワード線ドライバなどを含んでいる。
【００１６】
カラム制御回路３は、２つのメモリセルアレイ１Ａ，１Ｂ間に設けられ、２つのメモリセルアレイ１Ａに共有される。カラム制御回路３は、メモリセルアレイ１Ａ，１Ｂのカラム方向に隣接している。カラム制御回路３は、メモリセルアレイ１Ａ，１Ｂのカラムを制御し、メモリセルＭＣに接続されたビット線ＢＬの電位を制御する。カラム制御回路３は、カラムデコーダ、カラム選択スイッチ（ビット線選択スイッチ）などを含んでいる。
【００１７】
本実施形態の抵抗変化型メモリは、メモリセルに対するデータの書き込みのための書き込み回路及びメモリセルからのデータの読み出しのための読み出し回路を含んでいる。
書き込み及び読み出し回路（以下、書き込み／読み出し回路と表記する）５は、カラム制御回路３を介して、メモリセルアレイ１Ａ，１Ｂに接続されている。書き込み／読み出し回路５は、データの書き込み及びデータの読み出しに用いられる電流（又は電圧）を、カラム制御回路３を介して、ビット線ＢＬに供給する。
【００１８】
書き込み／読み出し回路５は、電流源（又は電圧源）５１を含むドライバ回路及びシンカ回路や、データ読み出し時においてメモリセルのデータを判別するためのセンスアンプ５５を有している。
【００１９】
制御回路７は、外部（ホスト又はメモリコントローラ）からの要求に応じて、メモリ全体の動作を制御する。制御回路７は、ロウ制御回路２Ａ，２Ｂ、カラム制御回路３及び書き込み／読み出し回路５を制御して、選択されたメモリセルに対するデータの書き込み又はデータの読み出しを実行する。
【００２０】
抵抗変化型メモリは、抵抗状態が変化する素子８をメモリ素子８として、用いている。
【００２１】
抵抗変化型メモリに用いられるメモリ素子８において、メモリ素子８の抵抗状態（抵抗値）は、あるしきい値のエネルギー（電流、電圧又は熱）が与えられることによって変化し、その変化した抵抗状態は、所定のエネルギーが与えられるまで実質的に不揮発に維持される。このような素子の特性を利用して、抵抗変化型メモリは、素子の抵抗状態に対応付けられたデータを記憶する。
【００２２】
メモリ素子８は、電流パルス又は電圧パルスの極性（印加方向）、電流パルス又は電圧パルスの大きさ（電流値、電圧値及びパルス幅）、又は、それらのパルスによって生じる熱によって、抵抗状態が変化する。メモリ素子８は、２以上の抵抗値（抵抗状態）を示す。
【００２３】
本実施形態の抵抗変化型メモリは、例えば、ＭＲＡＭ（Magnetoresistive RAM）である。メモリ素子８は、磁気抵抗効果素子であり、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子がメモリ素子８に用いられる。
【００２４】
図２は、ＭＴＪ素子８の構成を示す断面図である。ＭＴＪ素子８は、下部電極８８、参照層（固定層ともよばれる）８１、非磁性層（トンネルバリア層ともよばれる）８２、記録層（記憶層、自由層ともよばれる）８３及び上部電極８９を含む積層構造を有している。尚、各層８１，８２，８３の積層順序は、図２に示される順序と反対でもよい。
【００２５】
参照層８１及び記録層８３は、Ｎｉ、Ｃｒ又はＣｏなどを含む強磁性材料から形成される。参照層８１及び記録層８３は、例えば、膜面に対して垂直な方向において磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。尚、参照層８１及び記録層８３の磁化方向は、膜面に対して平行であってもよい。
【００２６】
参照層８１は、磁化（スピン）の向きが固定されている（不変である）。記録層８３は、磁化（スピン）の向きが反転する（不変である）。
参照層８１は、記録層８３よりも十分大きな垂直磁気異方性エネルギーを有するように形成される。磁性層８１，８３の磁気異方性の設定は、材料構成や膜厚を調整することで可能である。ＭＴＪ素子８において、記録層８３の磁化反転しきい値が小さくされ、参照層８１の磁化反転しきい値が記録層８３の磁化反転しきい値よりも大きくされる。これによって、磁化方向が固定された参照層８１と磁化方向が変化する記録層８３とを有するＭＴＪ素子２１を形成できる。
【００２７】
本実施形態において、ＭＴＪ素子８に書き込み電流（電流パルス）Ｉｗを流し、この書き込み電流ＩｗによってＭＴＪ素子８の磁化状態を制御するスピン注入書き込み方式が、用いられる。書き込み電流Ｉｗの大きさは、記録層８３の磁化反転しきい値以上の電流値を有し、参照層８１の磁化反転しきい値未満の電流値を有するように、設定される。ＭＴＪ素子８は、書き込み電流Ｉｗが流れる向きに応じて、少なくとも２つの抵抗状態を取り得る。
【００２８】
ＭＴＪ素子８は、参照層８１と記録層８３との磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との２つの状態のいずれかをとることができる。
【００２９】
磁化配列が反平行状態のＭＴＪ素子８に対して、記録層８３から参照層８１へ向かう書き込み電流Ｉｗが流れた場合、参照層８１の磁化配列と同じ向きのスピンを有する電子が、非磁性層８２を介して記録層８３に供給される電子として、支配的になる。
【００３０】
非磁性層８２を通過した（トンネリングした）電子のスピントルクによって、記録層８３の磁化の向きが、参照層８３の磁化の向きと同じになるように、変化する（反転する）。これによって、参照層８１と記録層８３との磁化の相対関係が平行になる。
【００３１】
参照層８１及び記録層８３の磁化配列が平行状態である場合、ＭＴＪ素子８の抵抗値は最も低くなる。ＭＴＪ素子８が平行状態の磁化配列を有する場合、ＭＴＪ素子８は低抵抗状態になる。
【００３２】
磁化配列が平行状態のＭＴＪ素子８に対して、参照層８１から記録層８３へ向かう書き込み電流Ｉｗを流すと、参照層８１の磁化配列と同じ向きのスピンを有する電子は、非磁性層８２を介して参照層８１に移動する。その一方で、参照層８１の磁化配列と反対の向きのスピンを有する電子は、非磁性層８２或いは参照層８１によって反射される。反射された電子のスピントルクによって、記憶層８３の磁化の向きが、参照層８１の磁化配列と反対になるように、変化する。これによって、記録層８１と参照層８３との磁化の相対関係が反平行になる。
【００３３】
参照層８１及び記録層８３の磁化配列が平行状態である場合、ＭＴＪ素子８の抵抗値は最も高くなる。ＭＴＪ素子８が反平行状態の磁化配列を有する場合、ＭＴＪ素子８は高抵抗状態になる。
【００３４】
このように、ＭＴＪ素子８を流れる反転しきい値以上の電流パルスの向き（極性）に応じて、ＭＴＪ素子８の抵抗状態は変化する。以下では、ＭＴＪ素子のように、素子に供給されるパルスの向き（極性）に応じて抵抗状態が変化するメモリ素子において、一方の端子を第１極性の端子、他方の端子を第２極性の端子ともよぶ。
【００３５】
ＭＴＪ素子８の抵抗状態を判別するとき、ＭＴＪ素子８に電流（読み出しパルス）を供給する。抵抗状態を判別するための電流は、磁化反転しきい値未満の電流値を有している。
【００３６】
図３は、本実施形態の抵抗変化型メモリのメモリセルアレイ１Ａの内部構成の一例を示す等価回路図である。以下では、メモリ素子として、ＭＴＪ素子を例示する。
【００３７】
図３に示されるように、メモリセルアレイ１Ａ内には、複数のメモリセルＭＣ、複数のワード線ＷＬ及び複数のビット線ＢＬＡ，ＢＬＢ，ＢＬＣが設けられている。
各メモリセルＭＣに対して、１本のワード線ＷＬと３本のビット線ＢＬＡ，ＢＬＢ，ＢＬＣが接続されている。
【００３８】
ロウ方向に配列されている複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。カラム方向に配列されている複数のメモリセルＭＣは、共通のビット線ＢＬＡ，ＢＬＢ，ＢＬＣに接続されている。
【００３９】
本実施形態の抵抗変化型メモリのメモリセルＭＣは、２つの電界効果トランジスタ（Ｔ）ＴｒＡ，ＴｒＢと２つのＭＴＪ素子（Ｒ）８Ａ，８Ｂとから形成されている。メモリセルＭＣは、２Ｔ＋２Ｒ構造を有する。本実施形態において、２Ｔ＋２Ｒ構造のメモリセルＭＣの内部構成、及び、メモリセルＭＣと配線ＷＬ，ＢＬＡ，ＢＬＢ，ＢＬＣとの接続関係は、以下のとおりである。
【００４０】
電界効果トランジスタＴｒＡ，ＴｒＢは、メモリセルＭＣの選択スイッチとして用いられている。メモリセルＭＣの電界効果トランジスタＴｒＡ，ＴｒＢのことを、選択トランジスタＴｒＡ，ＴｒＢとよぶ。
【００４１】
メモリセルＭＣ内の２つの選択トランジスタＴｒＡ，ＴｒＢのゲートは、共通のワード線ＷＬに接続されている。
【００４２】
第１の選択トランジスタＴｒＡの電流経路（第１の電流経路）の一端（ソース／ドレイン）は、第１のビット線ＢＬＡに接続されている。選択トランジスタＴｒＡの電流経路の他端（ソース／ドレイン）は、第１のＭＴＪ素子８Ａの一端（第１の端子）に接続されている。ＭＴＪ素子８Ａの他端（第２の端子）は、第２のＭＴＪ素子８Ｂの一端（第３の端子）に接続されている。ＭＴＪ素子８Ｂの他端（第４の端子）は、第２の選択トランジスタＴｒＢの電流経路（第２の電流経路）の一端（ソース／ドレイン）に接続されている。選択トランジスタＴｒＢの電流経路の他端（ソース／ドレイン）は、第２のビット線ＢＬＢに接続されている。
【００４３】
２つのＭＴＪ素子８Ａ，８Ｂの互いに接続された端子は、接続ノードｎｄを形成している。メモリセルＭＣ内に形成された接続ノードｎｄに、ビット線ＢＬＣが接続されている。以下、説明の明確化のため、接続ノードｎｄに接続されたビット線ＢＬＣのことを、共有ビット線ＢＬＣとよぶ。
【００４４】
各セルＳＣＡ，ＳＣＢ内において、メモリ素子８Ａ，８Ｂと選択トランジスタＴｒＡ，ＴｒＢとは、電流経路が直列に接続されている。
【００４５】
本実施形態において、接続ノードｎｄに、例えば、ＭＴＪ素子８Ａ，８Ｂの参照層が接続されている。但し、接続ノードｎｄには、２つのＭＴＪ素子８Ａ，８Ｂの同じ極性の端子が接続されていればよく、２つのＭＴＪ素子８Ａ，８Ｂの記憶層が、接続ノードｎｄに接続されてもよい。
【００４６】
尚、ビット線ＢＬＡ，ＢＬＢ，ＢＬＣ間におけるＭＴＪ素子と選択トランジスタとの接続関係は、図３に示される例に限定されない。例えば、ビット線ＢＬＡと共有ビット線ＢＬＣとの間において、ＭＴＪ素子８Ａの一端が、ビット線ＢＬＡに接続され、ＭＴＪ素子８Ｂの他端が、選択トランジスタＴｒＡの電流経路の一端に接続され、選択トランジスタＴｒＣの電流経路の他端が、共有ビット線ＢＬＣに接続されてもよい。そして、共有ビット線ＢＬＣとビット線ＢＬＢとの間において、選択トランジスタＴｒＢの電流経路の一端が共有ビット線ＢＬＣに接続され、選択トランジスタＴｒＢの電流経路の他端がＭＴＪ素子８Ｂの一端に接続されＭＴＪ素子８Ｂの他端は、ビット線ＢＬ２に接続される。この場合、２つの選択トランジスタＴｒＡ，ＴｒＢが、共有ビット線ＢＬＣが接続される接続ノードｎｄを形成する。
【００４７】
以下では、１つのメモリセルＭＣ内において、１つのＭＴＪ素子（メモリ素子）と１つの選択トランジスタとからなる回路のことを、セルＳＣＡ，ＳＣＢとよぶ。１つのメモリセルＭＣは、２つのセルＳＣＡ，ＳＣＢによって形成される。
【００４８】
図４を用いて、本実施形態の抵抗変化型メモリのデータ保持状態について説明する。
【００４９】
図４は、本実施形態の抵抗変化型メモリのデータ保持時における、メモリセルＭＣ内のメモリ素子（ＭＴＪ素子）８Ａ，８Ｂの抵抗状態を示している。
【００５０】
例えば、メモリセルＭＣのデータ保持時において、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂは、互いに異なる抵抗状態となっている。
【００５１】
例えば、図４の（ａ）に示されるように、一方のＭＴＪ素子８Ａの抵抗状態が、高抵抗状態（“Ｈ”レベル）である場合、他方のＭＴＪ素子８Ｂの抵抗状態は低抵抗状態（“Ｌ”レベル）となっている。これとは反対に、図４の（ｂ）に示されるように、一方のＭＴＪ素子８Ａの抵抗状態が低抵抗状態である場合、他方のＭＴＪ素子８Ａの抵抗状態は、高抵抗状態となっている。
【００５２】
このように、メモリセルＭＣは、記憶するデータ（書き込まれたデータ）に応じて、図４の（ａ）の状態か図４の（ｂ）の状態かのいずれかの状態を、実質的に不揮発に維持している。
例えば、メモリセルＭＣ内の一方のＭＴＪ素子８Ａが“Ｈ”レベル、他方のＭＴＪ素子８Ｂが“Ｌ”レベルとなっている状態に対して、“１”データ（第１のデータ）が割り付けられる。この一方で、例えば、メモリセルＭＣ内の一方のＭＴＪ素子８Ａが“Ｌ”レベル、他方のＭＴＪ素子８Ｂが“Ｈ”レベルとなっている状態に対して、“０”データ（第２のデータ）が割り付けられる。このように、２つのメモリ素子８Ａ，８Ｂを有するメモリセルＭＣが、１ビットのデータを保持できる。
【００５３】
但し、本実施形態において、後述の書き込み動作中において、メモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂが一度同じ抵抗状態にされてから、片方のメモリ素子の抵抗状態が変化されるので、メモリセルＭＣに対するデータ書き込み時の過渡的な状態において、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂが同じ抵抗状態を示す。
【００５４】
尚、メモリセルＭＣ内の２つのＭＴＪ素子のそれぞれが、１ビットのデータを保持してもよい。この場合、１つのメモリセルＭＣが、２ビットのデータを記憶する構成となる。例えば、ＭＴＪ素子の“Ｈ”レベルに対して、“１”データが割り付けられ、ＭＴＪ素子の“Ｌ”レベルに対して、“０”データが割り付けられる。
【００５５】
図５及び図６は、メモリセルＭＣの動作時における、メモリセルＭＣと書き込み／読み出し回路５との接続関係を示している。尚、図５及び図６において、メモリセルＭＣと書き込み／読み出し回路５との間に接続されているカラム制御回路３の構成は、図示の簡単のため、省略する。また、図５及び図６において、ワード線ＷＬの図示は省略する。
【００５６】
図５は、データ書き込み時におけるメモリセルＭＣと書き込み／読み出し回路５との接続関係例を示す等価回路図である。
【００５７】
データ書き込み時、書き込み／読み出し回路５内の電流生成回路５１Ａ，５１Ｂ，５１Ｃが、メモリセルＭＣに接続される。
【００５８】
電流生成回路５１Ａ，５１Ｂ，５１Ｃは、例えば、書き込み電流ＩｗＡ，ＩｗＢを生成するための電流源又は電圧源を含んでいる。電流生成回路５１Ａ，５１Ｂ，５１Ｃは、書き込み電流ＩｗＡ，ＩｗＢを生成し、データの書き込み対象のメモリセルＭＣに、書き込み電流ＩｗＡ，ＩｗＢを供給する。尚、書き込み電流ＩｗＡ，ＩｗＢは、電圧源によって生成されてもよい。
【００５９】
メモリセルＭＣに対するデータ書き込み時、第１の電流生成回路５１Ａは、ビット線ＢＬＡに接続され、第２の電流生成回路５１Ｂは第２のビット線ＢＬＢに接続され、第３の電流生成回路５１Ｃは共有ビット線ＢＬＣに接続されている。
【００６０】
図２を用いて説明したように、ＭＴＪ素子８Ａ，８Ｂの抵抗状態を変化させるとき、書き込み電流ＩｗＡ，ＩｗＢが、変化させる抵抗状態に応じて、ＭＴＪ素子の一端から他端、又は、ＭＴＪ素子の他端から一端へ、流れる。
【００６１】
書き込み電流ＩｗＡ，ＩｗＢは、ビット線ＢＬＡと共有ビット線ＢＬＣとの間、及び、ビット線ＢＬＢと共有ビット線ＢＬＣとの間を流れる。
【００６２】
ＭＴＪ素子８Ａの抵抗状態を変化させるとき、書き込み電流ＩｗＡが、ビット線ＢＬＡ−共通ビット線ＢＬＣ間に供給される。
書き込み電流ＩｗＡがビット線ＢＬＡから共有ビット線ＢＬＣへ流れる場合、電流生成回路５１Ａが供給側（高電位側、ドライバ側）となり、電流生成回路５１Ｃが吸収側（低電位側、シンク側）となる。これとは反対に、書き込み電流ＩｗＡが共通ビット線ＢＬＣからビット線ＢＬＡへ流れる場合、電流生成回路５１Ｃが供給側となり、電流生成回路５１Ａが吸収側となる。
【００６３】
ＭＴＪ素子８Ｂの抵抗状態を変化させるとき、書き込み電流ＩｗＢが、ビット線ＢＬＢ−共通ビット線ＢＬＣ間に供給される。
書き込み電流ＩｗＢがビット線ＢＬＢから共有ビット線ＢＬＣへ流れる場合、電流生成回路５１Ｂが供給側となり、電流生成回路５１Ｃが吸収側となる。これとは反対に、書き込み電流ＩｗＢが共通ビット線ＢＬＣからビット線ＢＬＢへ流れる場合、電流生成回路５１Ｃが供給側となり、電流生成回路５１Ｂが吸収側となる。
【００６４】
電流生成回路５１Ａ，５１Ｂ，５１Ｃが、高電位側に設定されるか、又は、低電位側に設定されるかは、メモリセルに書き込むデータに応じて、制御回路５が制御する。
【００６５】
ビット線ＢＬＡからビット線ＢＬＢへ電流が流れないように、各ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位が制御される。
【００６６】
例えば、本実施形態のＭＲＡＭの書き込み動作は、書き込み対象のメモリセルＭＣに対する書き込みサイクル（ワード線が活性化されている１期間）内において、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態を同じ抵抗状態に変化させてから、いずれか一方のＭＴＪ素子の抵抗状態を変化させることによって、実行される。データの書き込み後、メモリセル内の２つのＭＴＪ素子８Ａ，８Ｂは、図４に示されるように、互いに異なる抵抗状態を有している。
【００６７】
図６は、データ読み出し時におけるメモリセルＭＣと書き込み／読み出し回路５との接続関係の一例を示す等価回路図である。
【００６８】
図６に示されるように、データ読み出し時、書き込み／読み出し回路５内のセンスアンプ５５が、メモリセルＭＣに接続される。
センスアンプ５５の一方の入力端子は、ビット線ＢＬＡに接続され、センスアンプ５５の他方の入力端子は、ビット線ＢＬＢに接続される。ビット線ＢＬＡ及びビット線ＢＬＢは、例えば、同じ電位レベルに設定される。共有ビット線ＢＬＣは、例えば、電位生成回路５２に接続されている。電位生成回路５２は、固定電位を生成し、生成した電位を、共有ビット線ＢＬＣに印加する。
【００６９】
データ読み出し時、例えば、ビット線ＢＬＡ，ＢＬＢが高電位側に設定され、共有ビット線ＢＬＣは、低電位側に設定される。この場合、共有ビット線ＢＬＣは、グランド電位に接続される（接地される）。但し、共有ビット線ＢＬＣとビット線ＢＬＡ，ＢＬＢとが、互いに異なる電位レベルであれば、共有ビット線ＢＬＣが高電位側に設定され、ビット線ＢＬＡ，ＢＬＢが低電位側に設定されてもよい。
【００７０】
データ読み出し時、ビット線ＢＬＡ，ＢＬＢ，ＢＬＣ間に設定された電位差によって、読み出し電流（読み出しパルス）ＩｒＡ，ＩｒＢが、ＭＴＪ素子８Ａ，８Ｂを流れる。尚、読み出し電流ＩｒＡは、ビット線ＢＬＡに接続された電流源（図示せず）によって、生成され、読み出し電流ＩｒＢは、ビット線ＢＬＢに接続された電流源（図示せず）によって、生成されてもよい。読み出し電流ＩｒＡ，ＩｒＢの電流値は、磁化反転しきい値よりも小さい値に設定されている。
【００７１】
ＭＴＪ素子８Ａの抵抗状態（抵抗値）に応じて、読み出し電流ＩｒＡの電流値（または、ビット線ＢＬＡの電位）は変動する。これと同様に、ＭＴＪ素子８Ｂの抵抗状態（抵抗値）に応じて、読み出し電流ＩｒＢの電流値（または、ビット線ＢＬＢの電位）は変動する。
【００７２】
センスアンプ５５は、その入力端子に接続されたビット線ＢＬＡ，ＢＬＢを流れる電流の電流値（又は電位）を検知及び増幅する。センスアンプ５５は、２本のビット線ＢＬＡ，ＢＬＢにおける電流値（又は電位）の差分値を計算し、その差分値を出力する。その差分値に基づいて、メモリセルＭＣが記憶しているデータが、例えば、制御回路７や外部の装置によって判別される。
【００７３】
例えば、本実施形態のＭＲＡＭの読み出し動作は、読み出し対象のメモリセルＭＣが含んでいる２つのＭＴＪ素子８Ａ，８Ｂを用いた差動読み出しによって、実行される。
【００７４】
本実施形態のＭＲＡＭにおいて、本実施形態のＭＲＡＭにおいて、メモリセルＭＣは、２つのＭＴＪ素子８Ａ，８Ｂと２つの選択トランジスタＴｒＡ，ＴｒＢとから形成されている。メモリセルＭＣ内において、１つのＭＴＪ素子８Ａ，８Ｂと１つの選択トランジスタＴｒＡ，ＴｒＢとが、１つのセルＳＣＡ，ＳＣＢを形成する。１つのビット線ＢＬＣは、２つのセルＳＣＡ，ＳＣＢに共通に接続されている。ＭＴＪ素子８Ａは、選択トランジスタＴｒＡを介して、ビット線ＢＬＡと共有ビット線ＢＬＣとの間に接続されている。ＭＴＪ素子８Ｂは、選択トランジスタＴｒＢを介して、ビット線ＢＬＢと共有ビット線ＢＬＣとの間に接続されている。
【００７５】
本実施形態のＭＲＡＭにおいて、２つのＭＴＪ素子８Ａ，８Ｂ及び２つの選択トランジスタＴｒＡ，ＴｒＢは、同じメモリセルアレイ１Ａ内に設けられている。それゆえ、メモリセルＭＣを形成する２つのＭＴＪ素子８Ａ，８Ｂ及び２つの選択トランジスタＴｒＡ，ＴｒＢが異なるメモリセルアレイ内に設けられている場合に比較して、本実施形態のＭＲＡＭは、メモリセルＭＣを形成するＭＴＪ素子８Ａ，８Ｂの特性ばらつき及びメモリセルＭＣを形成する選択トランジスタＴｒＡ，ＴｒＢの特性ばらつきを小さくできる。その結果として、本実施形態のＭＲＡＭは、メモリセルの書き込み動作及び読み出し動作を安定化でき、メモリの動作の信頼性を向上できる。
【００７６】
本実施形態のＭＲＡＭにおいて、１本のビット線（共有ビット線）ＢＬＣが、２つのＭＴＪ素子８Ａ，８Ｂに共有される。それゆえ、書き込み動作及び読み出し動作時において、２つのメモリ素子８Ａ，８Ｂに対して供給される電流のばらつきを削減できる。これによって、本実施形態のＭＲＡＭは、その動作における書き込みマージン及び読み出しマージンを向上できる。
【００７７】
本実施形態のＭＲＡＭにおいて、メモリセルＭＣのデータ保持状態において互いに異なる抵抗状態の２つのＭＴＪ素子８Ａ，８Ｂを用いることによって、１つメモリセルに対する差動読み出しが可能となる。１つのメモリセルＭＣに対する差動読み出しが実行できることによって、１つのメモリセルからシングルエンド読み出しによってデータを読み出す場合に比較して、メモリの読み出しマージンを大きくできる。また、本実施形態のように、差動読み出しによって駆動されるメモリ素子８Ａ，８Ｂが共通のビット線ＢＬＣに接続されることによって、センスアンプ５５に検知される読み出し電流ＩｒＡ，ＩｒＢのばらつきを抑制できる。
【００７８】
ＭＲＡＭに用いられるＭＴＪ素子のように、抵抗変化型メモリに用いられるメモリ素子は、その抵抗状態を“Ｌ”状態から“Ｈ”状態にするための電流パルス（電圧パルス）の大きさ及び印加期間が、その抵抗状態を“Ｈ”状態から“Ｌ”状態にするための電流パルスの大きさ及び印加期間が異なる場合がある。本実施形態のように、１つの書き込みサイクルにおいて“Ｌ”状態にする動作と“Ｈ”状態にする動作とが実行されるように、メモリセルＭＣが形成されることによって、メモリセルアレイ全体における書き込み時間を短縮できる。
【００７９】
以上のように、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【００８０】
（ｂ） 動作
図７及び図８を用いて、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の動作について、説明する。本実施形態にＭＲＡＭの動作の説明に関して、図１乃至図６も適宜用いる。
【００８１】
図７を用いて、本実施形態のＭＲＡＭの動作の一例について、説明する。図７は、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作の一例のタイミングチャートを示している。
【００８２】
本実施形態のＭＲＡＭは、例えば、１回の書き込みサイクルにおいて、１つのメモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂの抵抗状態を同じ状態にした後、同じ書き込みサイクル中に、２つのメモリ素子８Ａ，８Ｂのうち一方の素子８Ａ，８Ｂの抵抗状態を変化させる。これによって、１つのメモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂが、互いに異なる抵抗状態にされ、メモリセルにデータが書き込まれる。
【００８３】
図７は、書き込みサイクルにおいて、一方及び他方のビット線ＢＬＡ，ＢＬＢから共有ビット線ＢＬＣへ向かう電流を流した後、共有ビット線ＢＬＣから一方のビット線のみに向かう書き込み電流を流す場合の書き込み動作が例示されている。ここでは、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂを“Ｌ”状態にしてから、一方のメモリ素子を“Ｈ”状態にする場合のデータ書き込みを例示する。
【００８４】
書き込み動作時、外部からＭＲＡＭチップ内に、書き込みコマンド、及び、書き込み対象のメモリセルＭＣのアドレスが入力される。
【００８５】
図１に示される制御回路７は、入力されたコマンド及びアドレスに基づいて、ロウ制御回路２Ａ，２Ｂ、カラム制御回路３、及び、書き込み／読み出し回路５の動作を制御する。
【００８６】
ロウ制御回路２Ａ，２Ｂは、制御回路７の制御に基づいて、入力されたアドレスが示すワード線（選択ワード線とよぶ）を選択し、その選択ワード線を活性化する。
カラム制御回路３は、制御回路７の制御に基づいて、入力されたアドレスが示すビット線（選択ビット線とよぶ）を選択し、その選択ビット線を活性化する。
制御回路７の制御によって、図５に示されるように、書き込み／読み出し回路５内の電流生成回路５１Ａ，５１Ｂ，５１Ｃが、カラム制御回路を経由して、選択ビット線に電気的に接続される。
【００８７】
これによって、選択ワード線及び選択ビット線に接続されたメモリセル（選択セルとよぶ）が、活性化される。
【００８８】
一方、非選択ワード線ＷＬ及び非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣは、制御回路７によって、例えば、“Ｌ”レベルに設定される。非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが同じ電位に設定されることで、非選択セルに電流が供給されない。尚、電流が流れないように、非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位が同一のレベルに設定されていれば、非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣに所定の電位（例えば、書き込み電流が生成されない電位）が印加されてもよい。この電位によって、非選択ビット線が充電され、選択ビット線に連続して動作が実行される場合に、メモリの動作の高速化できる。
【００８９】
以上のような制御回路７の制御によって、図７に示されるように、選択ワード線の電位は、“Ｌ”レベルから“Ｈ”レベル（トランジスタのしきい値電圧）に設定され、選択ワード線以外のワード線（非選択ワード線）の電位は、“Ｌ”レベルが維持される。これによって、選択ワード線に接続されたメモリセル内の２つの選択トランジスタは、オン状態になる。
【００９０】
また、選択セルに接続される３本のビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、活性化されることによって、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、電流生成回路５１Ａ，５１Ｂ，５１Ｃに接続される。図７に示される例では、ビット線ＢＬＡ，ＢＬＢに接続された電流生成回路５１Ａ，５１Ｂが、例えば、制御回路７によって電流供給側（高電位側，“Ｈ”レベルともよばれる）に設定され、選択ビット線ＢＬＡ，ＢＬＢの電位は“Ｌ”レベルから“Ｈ”レベル（ＭＴＪ素子の反転しきい値電圧Ｖｗ）に遷移する。共通ビット線ＢＬＣに接続された電流生成回路５１Ｃは、制御回路７によって電流吸収側（低電位側）に設定され、選択ビット線ＢＬＣの電位は“Ｌ”レベルに維持される。ビット線ＢＬＡ，ＢＬＣ，ＢＬＢ間の電位差Ｖｗによって、磁化反転しきい値以上の書き込み電流ＩｗＡ，ＩｗＢが生成される。
【００９１】
選択セルＭＣにおいて、オン状態の選択トランジスタＴｒＡを経由して、書き込み電流ＩｗＡが、メモリ素子としてのＭＴＪ素子８Ａに供給される。書き込み電流ＩｗＡは、“Ｈ”レベルのビット線ＢＬＡから“Ｌ”レベルの共通ビット線ＢＬＣへ向かう方向へ流れる。
また、選択セルＭＣにおいて、オン状態の選択トランジスタＴｒＢを経由して、書き込み電流ＩｗＢが、ＭＴＪ素子８Ｂに供給される。書き込み電流ＩｗＢは、“Ｈ”レベルのビット線ＢＬＢから“Ｌ”レベルの共通ビット線ＢＬＣに向かう方向へ流れる。
【００９２】
上述のように、接続ノードｎｄには、２つのＭＴＪ素子８Ａ，８Ｂの参照層（又は記憶層）が互いに接続されているため、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂに対して同じ向き（同じ極性）の書き込み電流ＩｗＡ，ＩｗＢが、流れる。それゆえ、ＭＴＪ素子８Ａ，８Ｂの抵抗状態は、同じ抵抗状態となる。例えば、接続ノードｎｄに、ＭＴＪ素子８Ａ，８Ｂの参照層が接続されている場合、書き込み電流ＩｗＡ，ＩｗＢは記憶層から参照層へ流れ、スピン偏極した電子が、参照層から記憶層へ供給される。選択セルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、“Ｌ”状態（低抵抗状態、セット状態）となる。尚、接続ノードｎｄに、ＭＴＪ素子８Ａ，８Ｂの記憶層が接続されている場合、２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、“Ｈ”状態（高抵抗状態、リセット状態）となる。
【００９３】
このように、書き込みサイクルＴｗの選択ワード線が“Ｈ”レベルに設定されている期間（選択ワード線活性化期間とよぶ）の前半において、選択セルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂは、同じ抵抗状態にされる。
【００９４】
ビット線ＢＬＡ，ＢＬＢから共通ビット線ＢＬＣに向かう書き込み電流を流す動作に連続して、共有ビット線ＢＬＣからビット線ＢＬＡ，ＢＬＢに向かう書き込み電流を流す動作が、選択ワード線活性化期間の後半に、実行される。但し、この場合において、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂのうち、一方のＭＴＪ素子に対して書き込み電流が供給され、他方のＭＴＪ素子に対して書き込み電流が供給されないように、各ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位が制御される。
【００９５】
例えば、図７に示される例では、ビット線ＢＬＡと共有ビット線ＢＬＣとの間に接続されたＭＴＪ素子８Ａに対して、共有ビット線ＢＬＣ側からの書き込み電流が供給され、ビット線ＢＬＢと共有ビット線ＢＬＣとの間に接続されたＭＴＪ素子８Ｂに対して、共有ビット線ＢＬＣ側からの書き込み電流は供給されない。
【００９６】
より具体的には、図７に示されるように、選択ワード線が“Ｈ”レベルの期間（活性化されている期間）において、選択された共通ビット線ＢＬＣに接続された電流生成回路５１Ｃは、制御回路７によって電流吸収側から電流供給側に変更される。それゆえ、共通ビット線ＢＬＣの電位が“Ｌ”から“Ｈ”レベルに遷移する。
【００９７】
選択された共通ビット線ＢＬＣの電位の制御とほぼ同時に、選択ビット線ＢＬＡに接続された電流生成回路５１Ａは、制御回路７によって電流供給側から電流吸収側に変更され、ビット線ＢＬＡの電位が“Ｈ”から“Ｌ”レベルに遷移する。
一方、選択ビット線ＢＬＢの電位は、“Ｈ”レベルに維持され、共有ビット線ＢＬＣの電位（ここでは“Ｈ”レベル）と同じ電位にされる。
【００９８】
これによって、ビット線ＢＬＡに接続されたＭＴＪ素子８Ａに、共通ビット線ＢＬＣからビット線ＢＬＡに向かう書き込み電流ＩｗＡが、流れる。この書き込み電流ＩｗＡによって、ＭＴＪ素子８Ａの抵抗状態は、変化する。例えば、ＭＴＪ素子８Ａの参照層によって反射された電子（参照層のスピンと反対のスピンを有する電子）がＭＴＪ素子８Ａの記憶層に供給され、ＭＴＪ素子８Ａの抵抗状態は、“Ｌ”状態から“Ｈ”状態に変化する。
【００９９】
一方、ビット線ＢＬＢと共通ビット線ＢＬＣとの間の電位差は、実質的に０Ｖである。それゆえ、ビット線ＢＬＢに接続されたＭＴＪ素子８Ｂに、ＭＴＪ素子８Ｂの抵抗状態を変化させる電流は流れない。それゆえ、ＭＴＪ素子８Ｂの抵抗状態は変化せずに、例えば、“Ｌ”状態が維持される。
【０１００】
尚、書き込みサイクルＴｗ内において選択セル内のＭＴＪ素子が同じ抵抗状態にされた後、メモリセルに書き込むデータに応じて、ビット線ＢＬＡ側のＭＴＪ素子８Ａの抵抗状態を変化させず、ビット線ＢＬＢ側のＭＴＪ素子８Ｂの抵抗状態を変化させるように、ビット線ＢＬＡの電位を共通ビット線ＢＬＣと等電位に設定し、ビット線ＢＬＢと共通ビット線ＢＬＣとの間に書き込み電流が生じる電位差を設定してもよい。
【０１０１】
書き込みサイクル（活性化期間）において、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂが同じ抵抗状態から互いに異なる抵抗状態に変化された後、選択ワード線ＷＬの電位が、制御回路７及びロウ制御回路２Ａ，２Ｂの制御によって、“Ｈ”レベルから“Ｌ”レベルにされ、選択ワード線ＷＬが非活性化される。これによって、選択セル内の選択トランジスタＴｒＡ，ＴｒＢがオフする。
例えば、選択ワード線ＷＬが非活性化された後、制御回路７及びカラム制御回路３の制御によって、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、非活性化される。これによって、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、書き込み／読み出し回路５の電流生成回路５１Ａ，５１Ｂ，５１Ｃから電気的に分離される。選択ビット線が非活性化されてから、選択ワード線が非活性化されてもよい。
【０１０２】
尚、書き込み電流が流れなければ、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが制御回路７によって同じ電位（例えば、“Ｈ”レベル未満の電位）に設定され、非選択ビット線が充電されてもよい。
【０１０３】
以上のように、選択セルに対する書き込み動作が完了する。
【０１０４】
データ書き込み後の状態（データ保持状態）において、メモリセル内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、互いに異なる抵抗状態となる。ここでは、一方のＭＴＪ素子８Ａは、“Ｈ”状態の抵抗状態を有し、他方のＭＴＪ素子８Ｂは、“Ｌ”状態の抵抗状態を有する。尚、メモリセルに書き込まれるデータに応じて、ＭＴＪ素子８Ａが“Ｌ”状態の抵抗状態を有し、ＭＴＪ素子８Ｂが“Ｈ”状態の抵抗状態を有する場合もあるのは、もちろんである。
【０１０５】
このように、本実施形態のＭＲＡＭのメモリセルに対する書き込み動作において、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態が同じ抵抗状態にされてから、書き込まれるデータに応じて、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂのうち一方のＭＴＪ素子の抵抗状態のみが変化される。
【０１０６】
次に、図７を用いて、本実施形態のＭＲＡＭの読み出し動作について説明する。尚、上述の書き込み動作と共通する制御に関する説明は、必要に応じて行う。
【０１０７】
例えば、本実施形態のＭＲＡＭに対して、外部からの要求により読み出し動作が実行される。
ＭＲＡＭの読み出し動作時、外部からＭＲＡＭチップ内に、読み出しコマンド及び読み出し対象のメモリセルのアドレスが入力される。
【０１０８】
制御回路７は、入力されたコマンド及びアドレスに基づいて、ロウ制御回路２Ａ，２Ｂ、カラム制御回路３、及び、書き込み／読み出し回路５の動作を制御する。
【０１０９】
ロウ制御回路２Ａ，２Ｂは、制御回路７の制御に基づいて、選択ワード線を活性化する。カラム制御回路３は、制御回路７の制御に基づいて、選択ビット線を活性化する。
制御回路７の制御によって、図６に示されるように、書き込み／読み出し回路５内のセンスアンプ５５が、カラム制御回路を経由して、選択ビット線に電気的に接続される。
【０１１０】
これによって、選択ワード線及び選択ビット線に接続された選択セルが、活性化される。
【０１１１】
制御回路７による制御によって、メモリセルＭＣ内において、ＭＴＪ素子８Ａが接続されたビット線ＢＬＡは、センスアンプ５５の一方の入力端子に接続され、ＭＴＪ素子８Ｂが接続されたビット線ＢＬＢは、センスアンプ５５の他方の入力端子に接続される。また、共有ビット線ＢＬＣは、電位生成回路５２内の固定電位（グランド又は電源電位）に接続される。
【０１１２】
読み出し動作時、例えば、非選択ワード線ＷＬ及び非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位は、“Ｌ”レベルに設定される。但し、各非選択ビット線の電位が同一であれば、動作の高速化のため、非選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣに電位が印加されてもよい。
【０１１３】
ビット線ＢＬＡ，ＢＬＢに、制御回路７の制御によって、電位（又は電流）Ｖｒが印加される。ビット線ＢＬＡ，ＢＬＢと共通ビット線ＢＬＣとの電位差によって、読み出し電流ＩｒＡ，ＩｒＢが、ＭＴＪ素子８Ａ，８Ｂに、それぞれ流れる。
【０１１４】
メモリセルＭＣ内において、メモリ素子８Ａの抵抗状態は、メモリ素子８Ｂの抵抗状態と互いに異なるため、各メモリ素子８Ａ，８Ｂを流れる読み出し電流ＩｒＡ，ＩｒＢの電流値は、それぞれ異なる。センスアンプ５５は、２つの読み出し電流ＩｒＡ，ＩｒＢ又はその電流ＩｒＡ，ＩｒＢに伴うビット線ＢＬＡ，ＢＬＣの電位変動を検知及び増幅し、それらの電流値の差分値を計算する。その差分値が、センスアンプ５５から出力される。
【０１１５】
尚、ビット線ＢＬＡ，ＢＬＢの電位Ｖｒによって生じる電流ＩｒＡ，ＩｒＢによって、メモリ素子８Ａ，８Ｂの抵抗状態が変化しないように、ビット線ＢＬＡ，ＢＬＢの電位Ｖｒは、ビット線ＢＬＡ，ＢＬＢを流れる電流ＩｒＡ，ＩｒＢ又はビット線ＢＬＡ，ＢＬＢの電位変動が検知できる範囲内で、書き込み動作時にビット線ＢＬＡ，ＢＬＢ，ＢＬＣに印加される電位Ｖｗよりも十分小さくされる。
【０１１６】
読み出し電流ＩｒＡ，ＩｒＢが検知された後、選択ワード線ＷＬの電位が、制御回路７及びロウ制御回路２Ａの制御によって、“Ｈ”レベルから“Ｌ”レベルに遷移され、選択ワード線が非活性化される。これによって、選択セル内の選択トランジスタＴｒＡ，ＴｒＢはオフする。
【０１１７】
また、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣは、制御回路７及びカラム制御回路３の制御によって、非活性化され、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣがセンスアンプ５５及び電位生成回路５２から電気的に分離される。
【０１１８】
センスアンプ５５から出力された差分値に基づいて、メモリセルＭＣが記憶しているデータが判別される。例えば、計算された差分値の正負が、データ（例えば、“０”又は“１”）と対応づけられている。つまり、２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態に基づいて計算された差分値が、メモリセルが記憶しているデータとして、出力される。
【０１１９】
このように、本実施形態のＭＲＡＭのメモリセルの読み出し動作において、メモリセル内の２つのＭＴＪ素子を用いた差動読み出しによって、メモリセルＭＣが記憶しているデータが判別される。
【０１２０】
図８を用いて、図７に示される動作と異なる動作について説明する。図８は、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作の一例のタイミングチャートを示している。尚、図７に示される動作と共通の動作及びその制御の説明は、必要に応じて行う。
【０１２１】
図８に示されるように、選択ワード線ＷＬ及び選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが活性化され、選択セルＭＣが活性化される。
【０１２２】
例えば、選択ワード線の活性化期間の前半において、選択ビット線ＢＬＡの電位は“Ｌ”レベル、選択ビット線ＢＬＢの電位は“Ｌ”レベル、共通ビット線ＢＬＣの電位は“Ｈ”レベルに、それぞれ設定される。これによって、共通ビット線ＢＬＣからビット線ＢＬＡに向かって流れる書き込み電流ＩｗＡが、ＭＴＪ素子８Ａに供給され、共通ビット線ＢＬＣからビット線ＢＬＢに向かって流れる書き込み電流ＩｗＢが、ＭＴＪ素子８Ｂに供給される。
【０１２３】
選択ワード線の活性化期間の前半において、共通ビット線ＢＬＣからの書き込み電流ＩｗＡ，ＩｗＢによって、２つのＭＴＪ素子８Ａ，８Ｂは、同じ抵抗状態になる。例えば、接続ノードｎｄに、ＭＴＪ素子８Ａ，８Ｂの参照層がそれぞれ接続されている場合、選択セルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、“Ｈ”状態となる。
【０１２４】
選択ワード線の活性化期間の後半において、共通ビット線ＢＬＣの電位は、“Ｈ”レベルから“Ｌ”レベルにされる。そして、選択ビット線ＢＬＡの電位は“Ｌ”レベルから“Ｈ”レベルに設定され、選択ビット線ＢＬＢの電位は“Ｌ”レベルが維持される。
【０１２５】
このようなビット線ＢＬＡ，ＢＬＢ，ＢＬＣの電位の制御によって、ビット線ＢＬＡから共通ビット線ＢＬＣに向かう書き込み電流ＩｗＡが、ＭＴＪ素子８Ａに供給される。ビット線ＢＬＢとビット線ＢＬＣとは同じ電位レベルなので、ＭＴＪ素子８Ｂに書き込み電流はほとんど流れない。また、ビット線ＢＬＡからの書き込み電流ＩｗＡは、ＭＴＪ素子（抵抗素子）が接続されているビット線ＢＬＢよりも、抵抗値の低い共有ビット線ＢＬＣ側へ流れやすい。それゆえ、ビット線ＢＬＢの電位がビット線ＢＬＡの電位より低くても、書き込み電流ＩｗＡの大部分は、共有ビット線ＢＬＣに流れるため、書き込み電流ＩｗＡの迂回電流がＭＴＪ素子８Ｂの抵抗状態を変化させることはない。
【０１２６】
例えば、選択セルＭＣ内において、ＭＴＪ素子８Ａの抵抗状態は、“Ｈ”状態から“Ｌ”状態に変化する。一方、ＭＴＪ素子８Ｂの抵抗状態は、“Ｈ”状態が維持される。
【０１２７】
このように、選択セル内の２つのＭＴＪ素子８Ａ，８Ｂを同じ抵抗状態から互いに異なる抵抗状態に変化させた後、選択ワード線が非活性化され、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが非活性化される。
【０１２８】
これによって、図８に示される選択セルに対する書き込み動作が完了する。
【０１２９】
図８に示される書き込み動作において、メモリセルＭＣの２つのＭＴＪ素子８Ａ，８Ｂにおいて、ビット線ＢＬＡ側のＭＴＪ素子８Ａの抵抗状態は、“Ｌ”状態であり、ビット線ＢＬＢ側のＭＴＪ素子８Ｂの抵抗状態は、“Ｈ”状態である。このように、図８に示される書き込み動作によって、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態は、図７に示される書き込み動作によるＭＴＪ素８Ａ，８Ｂの抵抗状態と反対になる。つまり、図８に示される書き込み動作によって、図７に示される書き込み動作によるデータ（例えば、“１”）と反転したデータ（例えば、“０”）を、メモリセルＭＣに書き込みことができる。
【０１３０】
図８に示されるＭＲＡＭの読み出し動作は、図７に示される例と同じなので、図８の読み出し動作の説明は省略する。但し、図８において、図７の書き込み動作で書き込まれるデータの反転データが、メモリセルに書き込まれるため、センスアンプ５５によって形成される差分値は、例えば、図７の読み出し動作によって得られる差分値の反転値となる。
【０１３１】
図７及び図８に示されるように、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作が実行される。
【０１３２】
以上のように、本実施形態のＭＲＡＭにおいて、メモリセルＭＣは、２つのＭＴＪ素子８Ａ，８Ｂと２つの選択トランジスタＴｒＡ，ＴｒＢとから形成されている。
【０１３３】
本実施形態のＭＲＡＭにおいて、ＭＴＪ素子８Ａ，８Ｂ及び選択トランジスタＴｒＡ，ＴｒＢは、同じメモリセルアレイ内に設けられている。そのため、本実施形態のＭＲＡＭの動作において、メモリセル内の構成要素の特性ばらつきに起因するメモリの書き込み動作及び読み出し動作の劣化は、抑制される。その結果として、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作は、動作の信頼性が向上し、メモリセルの動作を安定化できる。
【０１３４】
本実施形態のＭＲＡＭにおいて、２つのＭＴＪ素子８Ａ，８Ｂに共有されたビット線（共有ビット線）ＢＬＣによって、メモリセルＭＣの動作が制御される。それゆえ、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作時において、２つのＭＴＪ素子８Ａ，８Ｂに対する印加電位及び供給電流のばらつきを低減できる。これによって、本実施形態のＭＲＡＭの動作は、書き込みマージン及び読み出しマージンを向上できる。
【０１３５】
本実施形態のＭＲＡＭの読み出し動作は、１つメモリセルＭＣに含まれている２つのＭＴＪ素子８Ａ，８Ｂを用いた差動読み出しによって、実行される。このように、１つのメモリセルに対して差動読み出しが実行できることによって、本実施形態のＭＲＡＭの読み出し動作は、１つのメモリセルからシングルエンド読み出しによってデータを読み出す場合に比較して、読み出しマージンを大きくできる。
【０１３６】
ＭＴＪ素子の特性に応じて、ＭＴＪ素子の抵抗状態を“Ｌ”状態から“Ｈ”状態にするための電流パルス（電圧パルス）の大きさ及び印加期間が、ＭＴＪ素子の抵抗状態を“Ｈ”状態から“Ｌ”状態にするための電流パルスの大きさ及び印加期間と異なる場合がある。この場合、動作の安定化のため、高抵抗状態に変化させる動作及び低抵抗状態に変化させる動作とで、動作期間が同じになるように、回路的な制御によって、メモリの動作期間が均一化されている。例えば、抵抗変化に要する期間が短い動作期間が、抵抗変化に要する期間が長い動作期間に一致するように、メモリの回路及び動作が設計される。
本実施形態のＭＲＡＭの書き込み動作は、メモリ素子８Ａ，８Ｂの抵抗状態を“Ｌ”状態にする動作及びメモリ素子８Ａ，８Ｂの抵抗状態を“Ｈ”状態にする動作の両方が、１つの書き込みサイクルにおいて実行されるので、動作の均一化のための回路制御を削減でき、回路の負荷を低減できる。
【０１３７】
以上のように、本実施形態の抵抗変化型メモリによれば、メモリの動作特性を向上できる。
【０１３８】
（２） 変形例
図９乃至図１３を参照して、本実施形態の抵抗変化型メモリの変形例について、説明する。以下の変形例において、上述の実施形態と実質的に同じ構成要素については、同じ符号を付し、重複する説明は、必要に応じて行う。
【０１３９】
（ａ） 変形例１
図９及び図１０を参照して、本実施形態の抵抗変化型メモリの変形例１について、説明する。
【０１４０】
図３に示される例では、１つのメモリセルＭＣを形成する２つのＭＴＪ素子８Ａ，８Ｂ及び選択トランジスタＴｒＡ，ＴｒＢが、１つのメモリセルアレイ１Ａ内に設けられている。
但し、図９及び図１０に示される本変形例のように、１つのメモリセルＭＣ’を形成する２つのセルＳＣＡ，ＳＣＢが、互いに異なるメモリセルアレイ１Ａ，１Ｂ内に設けられてもよい。
【０１４１】
図９及び図１０に示されるように、メモリセルアレイ１Ａ及びメモリセルアレイ１Ｂは、カラム制御回路３を介して、カラム方向に隣接している。セルＳＣＡは、メモリセルアレイ１Ａ内に設けられ、セルＳＣＢは、メモリセルアレイ１Ｂ内に設けられている。
【０１４２】
セルＳＣＡは、選択トランジスタＴｒＡとＭＴＪ素子８Ａとを含む。選択トランジスタＴｒＡの電流経路の一端は、ビット線ＢＬＡに接続され、選択トランジスタＴｒＡの電流経路の他端は、ＭＴＪ素子８Ａの一端に接続されている。ＭＴＪ素子８Ａの他端は、ビット線ＢＬＣに接続されている。選択トランジスタＴｒＡのゲートは、ワード線ＷＬに接続されている。
【０１４３】
セルＳＣＢは、選択トランジスタＴｒＢとＭＴＪ素子８Ｂとを含む。選択トランジスタＴｒＢの電流経路の一端は、ビット線ＢＬＢに接続され、選択トランジスタＴｒＢの電流経路の他端は、ＭＴＪ素子８Ｂの一端に接続されている。ＭＴＪ素子８Ａの他端は、ビット線ＢＬＣ’に接続されている。
セルＳＣＢに接続されるビット線ＢＬＢ，ＢＬＣ’は、メモリセルアレイ１Ｂ内に設けられている。例えば、メモリセルアレイ１Ｂ内のビット線ＢＬＣ’は、カラム制御回路３を経由して、メモリセルアレイ１Ａ内のビット線ＢＬＣに接続されてもよいし、各ビット線ＢＬＣ，ＢＬＣ’は、図１の制御回路７によって、共通の電位で制御されていれば、互いに分離されていてもよい。
【０１４４】
選択トランジスタＴｒＢのゲートは、メモリセルアレイ１Ｂ内に設けられたワード線ＷＬ’に接続される。ワード線ＷＬ’は、ロウ制御回路２Ｂによって駆動される。尚、セルＳＣＡ，ＳＣＢのそれぞれのワード線ＷＬ，ＷＬ’は、電気的に接続されてもよいし、共通のロウ制御回路によって駆動されてもよい。
【０１４５】
互いに異なるメモリセルアレイ１Ａ，１Ｂ内のセルＳＣＡ，ＳＣＢは、１つのメモリセルＭＣ’を形成している。
【０１４６】
図９は、本変形例のＭＲＡＭの書き込み動作におけるメモリセルＭＣ’と書き込み／読み出し回路との接続関係を示している。図１０は、本変形例のＭＲＡＭの読み出し動作におけるメモリセルＭＣ’と書き込み／読み出し回路との接続関係を示している。
【０１４７】
ＭＲＡＭの書き込み動作及び読み出し動作時、図１の制御回路７は、例えば、２つのセルＳＣＡ，ＳＣＢが接続されているビット線ＢＬＡ，ＢＬＢ，ＢＬＣ，ＢＬＣ’及びワード線ＷＬ，ＷＬ’のアドレスに基づいて、異なるメモリセルアレイ１Ａ，１Ｂ内の２つセルＳＣＡ，ＳＣＢが１つのメモリセルＭＣ’を形成していると認識する。
【０１４８】
そして、制御回路７は、異なるメモリセルアレイ１Ａ，１Ｂ内にそれぞれ設けられたセルＳＣＡ，ＳＣＢに対して、ビット線ＢＬＡ，ＢＬＢ，ＢＬＣ，ＢＬＣ’と書き込み／読み出し回路５との接続関係及びワード線ＷＬ，ＷＬ’の活性化を制御して、図７及び図８に示される２つのセルＳＣＡ，ＳＣＢを含むメモリセルに対する書き込み動作及び読み出し動作を実行する。
【０１４９】
図９に示されるように、書き込み動作時、メモリセルアレイ１Ａ内のセルＳＣＡにおいて、ビット線ＢＬＡ及びビット線ＢＬＣが、カラム制御回路３を経由して、電流生成回路５１Ａ，５２にそれぞれ接続される。メモリセルアレイ１Ｂ内のセルＳＣＢにおいて、ビット線ＢＬＢがカラム制御回路３を経由して電流生成回路５１Ｂに接続され、ビット線ＢＬＣ’が、例えば、ビット線ＢＬＣと共通の電流生成回路５１Ｃに接続される。尚、ビット線ＢＬＣ，ＢＬＣ’は互いに異なる電流生成回路に接続されてもよい。
【０１５０】
図９に示される接続関係によって、メモリセルＭＣ’を形成するＭＴＪ素子８Ａ，８Ｂに書き込み電流が供給され、図７及び図８に示される書き込み動作が実行される。
【０１５１】
図１０に示されるように、読み出し動作時、メモリセルアレイ１Ａ内のセルＳＣＡにおいて、ビット線ＢＬＡが、カラム制御回路３を経由して、センスアンプ５５の一方の入力端子に接続される。メモリセルアレイ１Ｂ内のセルＳＣＢにおいて、ビット線ＢＬＢが、カラム制御回路３を経由して、センスアンプ５５の他方の入力端子に接続される。ビット線ＢＬＣ及びビット線ＢＬＣ’は、固定電位（例えば、グランド）に接続される。
【０１５２】
図１０に示される接続関係によって、メモリセルＭＣ’を形成するＭＴＪ素子８Ａ，８Ｂに読み出し電流が供給され、差動読み出しが実行される。
【０１５３】
図９及び図１０に示されるように、制御単位としての１つのメモリセルＭＣ’を形成する２つのセルＳＣＡ，ＳＣＢが、異なるメモリセルアレイ１Ａ，１Ｂ内に設けられる場合であっても、制御回路の制御によって、図７及び図８に示される動作が実行できる。
【０１５４】
本変形例において、書き込み動作時、各セルＳＣＡ，ＳＣＢ内のＭＴＪ素子８Ａ，８Ｂを同じ状態にした後、ＭＴＪ素子の抵抗状態を変化させないセルＳＣＡ，ＳＣＢを、電流生成回路５１Ａ，５１Ｂ，５１Ｃから電気的に分離すればよい。それゆえ、書き込み動作時におけるビット線の電位制御が、比較的容易になる。
【０１５５】
尚、図３に示される実施形態のＭＲＡＭは、メモリセルＭＣを形成する２つのセルＳＣＡ，ＳＣＢが同じメモリセルアレイ内に設けられている。そのため、本変形例のように、セルＳＣＡ，ＳＣＢが異なるセルアレイ１Ａ，１Ｂ内に設けられている場合に比較して、メモリセルＭＣを形成する複数のメモリ素子８Ａ，８Ｂ及び複数の選択トランジスタＴｒＡ，ＴｒＢの特性ばらつきを低減できる。
【０１５６】
また、実施形態のＭＲＡＭは、選択トランジスタＴｒＡ，ＴｒＢのオン／オフを１本のワード線で制御できる。そのため、実施形態のＭＲＡＭは、２つのセルＳＣＡ，ＳＣＢに対してそれぞれ異なるワード線ＷＬ，ＷＬ’が接続される場合に比較して、ワード線の制御が容易になる。さらに、ワード線ＷＬ及びビット線の共有化により、ＭＲＡＭの消費電力を低減できる。
【０１５７】
また、実施形態のＭＲＡＭは、２つのセルＳＣＡ，ＳＣＢが１つのビット線ＢＬＣを共有しているため、１つのメモリセルに供給される書き込み電流及び読み出し電流のばらつきを抑制できる。
【０１５８】
（ｂ） 変形例２
図１１を用いて、本実施形態のＭＲＡＭの変形例２について、説明する。
【０１５９】
実施形態のＭＲＡＭは、１つの書き込みサイクル内に、２つのＭＴＪ素子の抵抗状態（抵抗値）を変化させる動作が示されている。
ただし、メモリセルＭＣの２つのＭＴＪ素子８Ａ，８Ｂに対して、それぞれ異なる動作サイクルで、抵抗状態を変化させることができるのは、もちろんである。
【０１６０】
図１１に示されるように、選択ワード線が活性化される。そして、選択ビット線ＢＬＡ，ＢＬＢ，ＢＬＣが、それぞれ活性化される。
【０１６１】
本変形例において、１つのメモリセルに対する１回目の書き込みサイクルＴｗＡにおいて、例えば、選択ビット線ＢＬＡの電位が“Ｈ”レベルに設定され、共有ビット線ＢＬＣの電位が“Ｌ”レベルに設定される。ビット線ＢＬＢの電位は、共有ビット線ＢＬＣと同じ電位に設定される。
【０１６２】
この場合、ビット線ＢＬＡから共有ビット線ＢＬＣへ向かう書き込み電流ＩｗＡが、ＭＴＪ素子８Ａに供給される。この一方で、ビット線ＢＬＢ−共有ビット線ＢＬＣ間は等電位であるため、上述のように、ＭＴＪ素子８Ｂに対して、電流はほとんど流れない。
【０１６３】
これによって、ビット線ＢＬＡに接続されたＭＴＪ素子８Ａの抵抗状態が変化され、ビット線ＢＬＢに接続されたＭＴＪ素子８Ｂの抵抗状態は変化しない。
【０１６４】
ビット線ＢＬＡ側のＭＴＪ素子８Ａの抵抗状態を変化させた後、選択ワード線及び選択ビット線が、一度非活性化される。そして、ビット線ＢＬＢ側のＭＴＪ素子８Ｂの抵抗状態を変化させるために、選択ワード線が、再び活性化される。
【０１６５】
ビット線ＢＬＢ側のＭＴＪ素子８Ｂの抵抗状態は、ビット線ＢＬＡ側のＭＴＪ素子の抵抗状態と反対にされる。即ち、ＭＴＪ素子８Ａに流した書き込み電流と反対方向に流れる書き込み電流ＩｗＢが、ＭＴＪ素子８Ｂに供給される。
ここでは、図１１に示されるように、１つのメモリセルに対する２回目の書き込みサイクルＴｗＢにおいて、共有ビット線ＢＬＣの電位は“Ｈ”レベルに設定され、ビット線ＢＬＢが“Ｌ”レベルに設定される。ビット線ＢＬＡは、共有ビット線ＢＬＣの電位と同じ電位に設定される。
ビット線ＢＬＢ側のＭＴＪ素子８Ｂに、共有ビット線ＢＬＣからビット線ＢＬＢへ向かう書き込み電流ＩｗＢが、供給される。ビット線ＢＬＡ−共有ビット線ＢＬＣ間の電位差は、等電位であるため、ビット線ＢＬＡ側のＭＴＪ素子８Ａに、電流はほとんど流れない。
【０１６６】
これによって、ビット線ＢＬＢに接続されたＭＴＪ素子８Ｂの抵抗状態が、ビット線ＢＬＡに接続されたＭＴＪ素子８Ａの抵抗状態と反対の状態に、変化する。また、この時、ＭＴＪ素子８Ａの抵抗状態は変化しない。
【０１６７】
このように、本変形例におけるＭＲＡＭの書き込み動作は、１つのメモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態が、２つの書き込みサイクルＴｗＡ，ＴｗＢで互いに異なる状態にされる。
【０１６８】
換言すると、メモリセルＭＣ内の１つのＭＴＪ素子に対してのみ抵抗状態を変化させることができる。そのため、書き込み動作後に、メモリセルＭＣ内の２つのＭＴＪ素子８Ａ，８Ｂが同じ抵抗状態になる不良が発生した場合、一方のＭＴＪ素子の抵抗状態を選択的に変化させることができる。その結果として、本変形例によれば、ＭＲＡＭの信頼性を向上できる。
【０１６９】
１つのメモリセルに対する書き込み動作において、ワード線ＷＬが２回に分けて活性化される場合、１回目のワード線が活性化される期間と２回目のワード線が活性化される期間との間に、ワード線が非活性化される期間が確保される。これに対して、実施形態のＭＲＡＭは、２回に分けてワード線が活性化される場合に比較して、ワード線が非活性化される期間を削減できる。
【０１７０】
上述のように、ＭＴＪ素子は、高抵抗状態から低抵抗状態へ変化させるための期間と低抵抗状態から高抵抗状態へ変化させるための期間とが異なる場合がある。この場合、メモリ素子に供給される電流／電圧が調整されたり、抵抗状態を変化させるための期間が短い動作のサイクルが、長期化されたりすることによって、動作サイクルの均一化（期間の平均化）がなされている。
【０１７１】
実施形態のＭＲＡＭの動作は、メモリセルに対する１つの動作サイクルが、メモリ素子を高抵抗状態に変化させる動作及び低抵抗状態に変化させる動作の両方を含んでいる。そのため、実施形態のＭＲＡＭは、２つのＭＴＪ素子８Ａ，８Ｂの抵抗状態の変化させる動作を連続させることによってワード線が活性化されている期間を短縮でき、動作の均一化のための複雑な制御も不要である。
【０１７２】
（ｃ） 変形例３
図１２及び図１３を参照して、抵抗変化型メモリの変形例について、説明する。
【０１７３】
上述の実施形態において、ＭＲＡＭが抵抗変化型メモリの一例として示されている。但し、抵抗変化型メモリは、例えば、ＲｅＲＡＭ（Resistive RAM）やＰＣＲＡＭ（Phase Change RAM）のような、ＭＲＡＭ以外の抵抗変化型メモリでもよいのはもちろんである。
【０１７４】
例えば、ＲｅＲＡＭにおいて、メモリ素子に、可変抵抗素子が用いられる。ＲｅＲＡＭに用いられるメモリ素子は、電圧、電流又は熱などのエネルギーによって、素子の抵抗値が可逆的に変化し、抵抗値が変化した状態を不揮発に保持する。
【０１７５】
図１２は、ＲｅＲＡＭに用いられるメモリ素子（可変抵抗素子）８の構造例を示している。
【０１７６】
メモリ素子８としての可変抵抗素子８は、下部電極８８、上部電極８９、及びこれらに挟まれた抵抗変化膜（記録層）８４を有している。
【０１７７】
抵抗変化膜８４は、ペロブスカイト型金属酸化物、或いは、二元系金属酸化物など、金属酸化物から形成される。ペロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが用いられる。
【０１７８】
抵抗変化膜８４は、例えば、その内部における微細な電流経路（フィラメント）の生成又は消失、抵抗変化膜８４の構成元素（又はイオン）の移動（濃度プロファイルの変化）によって、抵抗状態が変化する。
【０１７９】
可変抵抗素子８は、バイポーラ型と呼ばれる動作モードの素子とユニポーラ型と呼ばれる動作モードの素子が存在する。
バイポーラ型の素子８は、それに印加される電圧の極性を変えることで抵抗値が変化する。ユニポーラ型の素子８は、それに印加される電圧の絶対値又は電圧のパルス幅又はそれらの両方を変えることで、抵抗値が変化する。このように、メモリ素子としての可変抵抗素子８は、印加電圧を制御することで低抵抗状態と高抵抗状態とに変化する。尚、可変抵抗素子８がバイポーラ型であるかユニポーラ型であるかは、抵抗変化膜８４の材料や、抵抗変化膜８４と電極８８，８９との材料の組み合わせによって、決定される場合がある。
【０１８０】
メモリ素子８としての可変抵抗素子８に対する書き込み動作、つまり、可変抵抗素子８の抵抗状態を変化させる動作は、リセット動作／セット動作とよばれる。
可変抵抗素子８が高抵抗状態にされる場合、素子８にリセット電圧が印加され、可変抵抗素子８を低抵抗状態にされる場合、素子８にセット電圧が印加される。
【０１８１】
データの読み出しは、セット電圧及びリセット電圧よりも十分小さな読み出し電圧を可変抵抗素子８に印加し、この時に可変抵抗素子８を流れる電流を検出することで、可変抵抗素子８の抵抗状態が判別される。
【０１８２】
ＰＣＲＡＭは、メモリ素子８に相変化素子が用いられる。相変化素子８は、外部から与えられたエネルギーによって、結晶相が結晶状態から非晶質状態へ、または、非晶質状態から結晶状態へ可逆的に変化する。その結晶相の状態変化の結果として、相変化素子の抵抗値（インピーダンス）が変化する。相変化素子の結晶相が変化した状態は、結晶相の変化に必要なエネルギーが与えられるまで、不揮発に保持される。
【０１８３】
図１３は、ＰＣＲＡＭに用いられるメモリ素子（相変化素子）の構造例を示している。
【０１８４】
メモリ素子としての相変化素子８は、下部電極８８、ヒータ層８５、相変化膜（記録層）８６、上部電極８８が積層された構造を有している。
【０１８５】
相変化膜８６は相変化材料から構成され、書き込み時に発生する熱により結晶状態又は非晶質状態に変化される。相変化膜８６の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲナイドが用いられる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０１８６】
ヒータ層８５は、相変化膜８６の底面に接している。ヒータ層８５が相変化膜８６に接する面積は、相変化膜８６の底面の面積より小さいことが望ましい。これは、ヒータ層８５と相変化膜８６との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒータ層８５は、導電性材料からなり、例えば、高融点金属、ＴｉＮ、ＷＮ、ＭｏＮ、アルミニウム合金及び銅合金から選択される１つからなることが望ましい。また、ヒータ層８５は、下部電極８８と同じ材料であってもよい。
【０１８７】
下部電極８８の面積は、ヒータ層８５の面積より大きい。上部電極８９は、例えば、相変化膜８６の平面形状と同じである。下部電極８８及び上部電極８９の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０１８８】
相変化膜８６は、それに印加される電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。
【０１８９】
メモリ素子としての相変化素子８に対する書き込み動作は、相変化膜８６の結晶状態を変化させることによって、実行される。
書き込み動作時、下部電極８８と上部電極８９との間に電圧又は電流が印加され、上部電極８８から相変化膜８６及びヒータ層８５を介して、下部電極８９に電流が流れる。この電流によって、相変化素子内に、熱が生じる。相変化膜８６が融点付近まで加熱されると、相変化膜８６は非晶質相（高抵抗状態）に変化し、電圧又は電流の印加が停止されても非晶質状態を維持する。一方、下部電極８８と上部電極８９との間に電圧又は電流が印加され、相変化膜８６が結晶化に適した温度付近まで加熱されると、相変化膜８６は結晶相（低抵抗状態）に変化する。変化した相変化膜の結晶状態は、電圧又は電流の印加が停止されても結晶状態を維持する。例えば、相変化膜８６を結晶状態に変化させる場合、相変化膜８６を非晶質状態に変化させる場合と比べて、相変化膜８６に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。
【０１９０】
相変化膜８６の抵抗状態、すなわち、相変化膜８６が結晶相であるか非晶質相であるかは、下部電極８８と上部電極８９との間に相変化膜８６が結晶化も非晶質化も生じない程度の低電圧又は低電流が印加され、素子８を流れる電流が読み取られることによって、判別される。
【０１９１】
以上のように、本実施形態の抵抗変化メモリにおいて、磁気抵抗効果素子（ＭＴＪ素子）８の代わりに、可変抵抗素子又は相変化素子が、メモリ素子８として用いられてもよい。これらのメモリ素子８は、素子８に供給される書き込みパルスのパルス形状、例えば、パルスの極性（電流が流れる向き、電圧の正負）、パルスの大きさ（電流値又は電圧値）及びパルスの印加期間（パルス幅）の少なくとも１つに応じて、抵抗状態が変化する。
【０１９２】
磁気抵抗効果素子（ＭＴＪ素子）以外のメモリ素子によって、本実施形態の抵抗変化型メモリのメモリセルが形成される。この場合であっても、実施形態で述べたように、抵抗変化型メモリの動作特性を、向上できる。
【０１９３】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９４】
１Ａ，１Ｂ：メモリセルアレイ、２Ａ，２Ｂ：ロウ制御回路、３：カラム制御回路、５：書き込み／読み出し回路ＭＣ、７：制御回路、メモリセル、ＭＣ：メモリセル、ＴｒＡ，ＴｒＢ：選択トランジスタ、８，８Ａ，８Ｂ：メモリ素子、５１Ａ，５１Ｂ，５１Ｃ：電流生成回路、５２：電位生成回路、５５：センスアンプ。
【特許請求の範囲】
【請求項１】
第１方向に延在し、前記第１の方向に交差する第２の方向に配列された第１乃至第３のビット線と、
前記第２の方向に延在するワード線と、
前記第１及び第３のビット線間に接続された第１のセルと前記第２及び第３のビット線間に接続された第２のセルとを含むメモリセルと、
前記第１のセル内に設けられ、第１の制御端子と第１の電流経路とを有し、前記第１の制御端子が前記ワード線に接続される第１の選択トランジスタと、
前記第１のセル内に設けられ、第１及び第２の端子を有し、前記第１の端子が前記第１の電流経路の一端に接続され、供給される書き込みパルスに応じて第１の抵抗状態及び前記第１の抵抗状態と異なる第２の抵抗状態に変化する第１のメモリ素子と、
前記第２のセル内に設けられ、第２の制御端子と第２の電流経路とを有し、前記第２の制御端子が前記ワード線に接続される第２の選択トランジスタと、
前記第２のセル内に設けられ、第３及び第４の端子を有し、前記第３の端子が前記第２の電流経路の一端に接続され、供給される書き込みパルスに応じて前記第１又は第２の抵抗状態に変化する第２のメモリ素子と、
を具備し、
前記メモリセルに対する書き込み動作時、前記ワード線が活性化されている期間において、前記第１及び第２のメモリ素子を前記第１の抵抗状態に変化させた後、前記第１及び第２のメモリ素子のうち一方を前記第２の抵抗状態に変化させる、
ことを特徴とする抵抗変化型メモリ。
【請求項２】
前記第１及び第２のビット線の間に、前記第３のビット線が設けられ、
前記第１のセル及び第２のセルは、前記第３のビット線を共有するように、前記第２方向に互いに隣接している、
ことを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記メモリセルのデータ保持状態において、
前記第１及び第２のメモリ素子は、互いに異なる抵抗状態を有し、
前記第１及び第２のメモリ素子の互いに異なる抵抗状態と、前記メモリセルが記憶するデータとが対応付けられている、
ことを特徴とする請求項１又は２に記載の抵抗変化型メモリ。
【請求項４】
前記メモリセルに対する読み出し動作時、前記第１のビット線に接続される第１の入力端子及び前記第２のビット線に接続される第２の入力端子を有するセンスアンプと、
前記メモリセルに対する読み出し動作時、前記第３のビット線に固定電位を印加する電位生成回路と、
をさらに具備し、
前記センスアンプ及び前記電位生成回路は、前記第１及び第２のメモリ素子のそれぞれに、前記第１及び第２のメモリ素子の抵抗状態を変化させない読み出しパルスを前記第１乃至第３のビット線に供給し、
前記センスアンプは、前記第１及び第２のメモリ素子の抵抗状態に基づく差分値を、前記メモリセルのデータとして判別する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
【請求項５】
前記ワード線が活性化されている期間の前半において、前記第１及び第２のビット線に第１の電位レベルが印加され、前記第３のビット線に、前記第１の電位レベルと異なる第２の電位レベルが印加され
前記ワード線が活性化されている期間の後半において、前記第１及び第２のビット線のうち一方に前記第２の電位レベルが印加され、前記第１及び第２のビット線のうち他方に前記第１の電位レベルが印加され、前記第３のビット線に前記第１の電位レベルが印加される、
ことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化型メモリ。
【請求項１】
第１方向に延在し、前記第１の方向に交差する第２の方向に配列された第１乃至第３のビット線と、
前記第２の方向に延在するワード線と、
前記第１及び第３のビット線間に接続された第１のセルと前記第２及び第３のビット線間に接続された第２のセルとを含むメモリセルと、
前記第１のセル内に設けられ、第１の制御端子と第１の電流経路とを有し、前記第１の制御端子が前記ワード線に接続される第１の選択トランジスタと、
前記第１のセル内に設けられ、第１及び第２の端子を有し、前記第１の端子が前記第１の電流経路の一端に接続され、供給される書き込みパルスに応じて第１の抵抗状態及び前記第１の抵抗状態と異なる第２の抵抗状態に変化する第１のメモリ素子と、
前記第２のセル内に設けられ、第２の制御端子と第２の電流経路とを有し、前記第２の制御端子が前記ワード線に接続される第２の選択トランジスタと、
前記第２のセル内に設けられ、第３及び第４の端子を有し、前記第３の端子が前記第２の電流経路の一端に接続され、供給される書き込みパルスに応じて前記第１又は第２の抵抗状態に変化する第２のメモリ素子と、
を具備し、
前記メモリセルに対する書き込み動作時、前記ワード線が活性化されている期間において、前記第１及び第２のメモリ素子を前記第１の抵抗状態に変化させた後、前記第１及び第２のメモリ素子のうち一方を前記第２の抵抗状態に変化させる、
ことを特徴とする抵抗変化型メモリ。
【請求項２】
前記第１及び第２のビット線の間に、前記第３のビット線が設けられ、
前記第１のセル及び第２のセルは、前記第３のビット線を共有するように、前記第２方向に互いに隣接している、
ことを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記メモリセルのデータ保持状態において、
前記第１及び第２のメモリ素子は、互いに異なる抵抗状態を有し、
前記第１及び第２のメモリ素子の互いに異なる抵抗状態と、前記メモリセルが記憶するデータとが対応付けられている、
ことを特徴とする請求項１又は２に記載の抵抗変化型メモリ。
【請求項４】
前記メモリセルに対する読み出し動作時、前記第１のビット線に接続される第１の入力端子及び前記第２のビット線に接続される第２の入力端子を有するセンスアンプと、
前記メモリセルに対する読み出し動作時、前記第３のビット線に固定電位を印加する電位生成回路と、
をさらに具備し、
前記センスアンプ及び前記電位生成回路は、前記第１及び第２のメモリ素子のそれぞれに、前記第１及び第２のメモリ素子の抵抗状態を変化させない読み出しパルスを前記第１乃至第３のビット線に供給し、
前記センスアンプは、前記第１及び第２のメモリ素子の抵抗状態に基づく差分値を、前記メモリセルのデータとして判別する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化型メモリ。
【請求項５】
前記ワード線が活性化されている期間の前半において、前記第１及び第２のビット線に第１の電位レベルが印加され、前記第３のビット線に、前記第１の電位レベルと異なる第２の電位レベルが印加され
前記ワード線が活性化されている期間の後半において、前記第１及び第２のビット線のうち一方に前記第２の電位レベルが印加され、前記第１及び第２のビット線のうち他方に前記第１の電位レベルが印加され、前記第３のビット線に前記第１の電位レベルが印加される、
ことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化型メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２０３９４４（Ｐ２０１２−２０３９４４Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６６１７９（Ｐ２０１１−６６１７９）
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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