【課題】記憶層に印加される漏れ磁界を低減する。
【解決手段】磁気記憶素子１０は、膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層１１と、記憶層１１上に設けられた非磁性層１２と、非磁性層１２上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層１３と、参照層１３上に設けられた非磁性層１４と、非磁性層１４上に設けられ、かつ参照層１３からの漏れ磁界を低減する調整層１５とを含む。調整層１５は、界面層１６と、膜面に垂直方向の磁気異方性を有する磁性層１７とが積層されて構成され、界面層１６の飽和磁化は、磁性層１７の飽和磁化より大きい。 （もっと読む）

【課題】実施形態による、磁壁制御が容易な磁気メモリ素子を提供する。
【解決手段】磁気メモリ素子１００は、第１方向に延在し、磁壁により隔てられた複数の磁区を有する磁性細線２０と、前記磁性細線２０に対して前記第１の方向又は前記第１の方向と逆方向に通電可能な一対の第１の電極３０と、前記第１の方向に直交する第２の方向において、前記磁性細線２０上に設けられた第１の絶縁層４０と、前記第２の方向であって前記第１の絶縁層４０上に離間して設けられた複数の第２の電極５０と、複数の前記第２の電極５０と電気的に接続された第３の電極６０と、を備える。 （もっと読む）

【課題】磁気抵抗効果素子の特性劣化を抑制する。
【解決手段】本実施形態の磁気抵抗効果素子は、膜面に対して垂直方向に磁気異方性と不変な磁化方向とを有する第１の磁性体３０と、膜面に対して垂直方向に磁気異方性と可変な磁化方向とを有する第２の磁性体１０と、磁性層１０，３０の間の非磁性体２０とを、含む。第１及び第２の磁性体のうち少なくとも一方は、ボロン（Ｂ）及び希土類金属及び遷移金属を含む磁性層３０１を備え、磁性層３０１において、希土類金属の含有量は、２０ａｔ．％以上であり、遷移金属の含有量は、３０ａｔ．％以上であり、ボロンの含有量が、１ａｔ．％以上、５０ａｔ．％以下である。 （もっと読む）

【課題】選択されない磁気抵抗素子の磁化状態が誤って書き換えられる現象の発生が確実に抑制される半導体装置の制御方法を提供する。
【解決手段】当該制御方法は、半導体基板と、半導体基板の主表面上に位置する、固定層ＭＰＬと、トンネル絶縁層と、磁化容易軸を有する自由層ＭＦＬとを含む磁気抵抗素子と、磁気抵抗素子に隣接する第１の配線とを備える半導体装置における磁化状態を書き換える制御方法である。上記制御方法は以下の工程を備えている。まず上記自由層ＭＦＬの磁化状態を変更する前の初期磁化状態が判定される。上記判定する工程において、自由層ＭＦＬの磁化状態を変更する必要があると判定された場合に、第１の配線にパルス電流が流される。上記パルス電流により、自由層ＭＦＬの磁化容易軸と交差する方向に発生するパルス磁場を磁気抵抗素子に印加することにより自由層ＭＦＬの磁化状態が変更される。 （もっと読む）

【課題】低電流で記憶層の磁化を反転させることができるスピン注入書き込み方式の磁気抵抗素子を提供する。
【解決手段】膜面に垂直方向の磁化容易軸を有し、磁化方向が可変の記憶層３と、膜面に垂直方向の磁化容易軸を有し、磁化方向が不変の固定層２と、記憶層３と固定層２との間に設けられた非磁性層４と、記憶層３の、非磁性層４が配置された面と反対の面側に配置された配線層１０を有する。記憶層３は、磁性材料３１、３３と非磁性材料３２、３４とが交互に積層された構造を有する。非磁性材料３２、３４がＴａ、Ｗ、Ｎｂ、Ｍｏ、Ｚｒ、Ｈｆの少なくとも１つの元素を含む。磁性材料３１、３３はＣｏとＦｅを含む。磁性材料のうちの１つは非磁性層４と接し、非磁性材料のうちの１つは配線層と接している。 （もっと読む）

【課題】熱的に安定であると共に、磁気抵抗比の低下が抑制できるスピン注入書き込み方式の磁気抵抗素子を提供する。
【解決手段】固定層２は、非磁性層４に接するように設けられた第１磁性材料膜２ａと、第１磁性材料膜２ａに接するように設けられた非磁性材料膜２ｂと、非磁性材料膜２ｂに接するように設けられた第２磁性材料膜２ｃと、第２磁性材料膜２ｃに接するように設けられた第３磁性材料膜２ｄとが積層された構造を備える。第２磁性材料膜２ｃは第１磁性材料膜２ａよりも高いＣｏ濃度を有する。固定層２と記憶層３との間に非磁性層４を介して電流を流すことにより、記憶層３の磁化の向きを可変する。 （もっと読む）

【課題】微細化に伴って増大する固定層からの漏れ磁場を低減でき、記憶層における磁化の平行と反平行の２つの状態を安定に存在できるようにした磁気抵抗素子を提供する。
【解決手段】磁気抵抗素子１は、固定層２、記憶層３、及び非磁性層４を備える。固定層２は、非磁性層４に接する第１強磁性材料３１、第２強磁性材料３２、第１強磁性材料３１と第２強磁性材料３２との間に設けられた第１非磁性材料３３を有する。第１強磁性材料３１は、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗのうちの少なくとも１つの元素と、Ｃｏとを含む。 （もっと読む）

【課題】高速読み出しが可能なＭＲＡＭを得る。
【解決手段】行列に並べられたメモリセルを備えるメモリセルアレイと、センスアンプ回路２６とを具備し、メモリセルのそれぞれは、データを記憶する少なくとも一の磁気抵抗素子を備え、メモリセルアレイには、ｎ個（ｎ≧２）のメモリセル毎に設けられ、磁気抵抗素子に電流が流されることによって生成される電位を増幅する複数の増幅回路３０が配置され、複数の増幅回路のうち、入力されるアドレスに対応して選択されるメモリセルと接続される増幅回路が選択され、センスアンプ回路は、選択された増幅回路の出力に応答して、磁気抵抗素子に記憶された前記データを識別する。 （もっと読む）

【課題】スピン注入方式の書き込みを実行するとき磁化方向に依らず書き込み特性が同様となる磁気ランダムアクセスメモリ及びその動作方法を提供する。
【解決手段】スピン注入方式の磁気ランダムアクセスメモリは、複数の磁気メモリセル１０と電流供給部４３＋４７＋４９と制御部４１＋７０＋８０とを具備する。電流供給部は、磁気メモリセル又はその近傍へ書き込み電流を供給する。磁気メモリセルは、磁化状態によりデータを記憶する磁性体記憶層と、書き込み電流に基づいて書き込むデータに依らず同一の制御原理で磁性体記憶層にスピン電子を供給するスピン制御層とを備える。制御部は、書き込むデータに基づいて、スピン制御層の磁化方向を時間的に連続的に回転させながら、電流供給部の書き込み電流の供給を制御する。 （もっと読む）

【課題】メモリの動作マージンを向上する。
【解決手段】本実施形態の抵抗変化型メモリは、ビット線ＢＬＡ，ＢＬＣ間に接続された第１のセルＳＣＡとビット線ＢＬＢ，ＢＬＣ間に接続された第２のセルＳＣＢとを含むメモリセルＭＣと、第１のセルＳＣＡを形成するメモリ素子８Ａ及び選択トランジスタＴｒＡと、第２のセルＳＣＢを形成するメモリ素子８Ｂ及び選択トランジスタＴｒＢとを具備し、メモリセルに対する書き込み動作時、ワード線が活性化されている期間において、メモリセルＭＣ内の２つのメモリ素子８Ａ，８Ｂを第１の抵抗状態に変化させた後、２つのメモリ素子８Ａ，８Ｂのうち一方のメモリ素子を第２の抵抗状態に変化させる。 （もっと読む）

【課題】ＳＴ−ＭＲＡＭにおいて記憶素子の破壊を防ぎつつ記憶素子に情報を記憶させ、併せて書込速度の向上を図る。
【解決手段】メモリブロック１−１、１−２に対する書込制御部５１−１、５１−２とを複数対設け、各書込制御部５１−１、５１−２が、対を為すメモリブロック１−１または１−２の各記憶素子に書き込まれるべき情報をシフトレジスタ５２に格納し、当該シフトレジスタ５２から１つの情報をメモリブロック１−１、１−２に出力し、当該出力した情報の書込成否を判定し、書込失敗と判定した場合はメモリブロック１−１、１−２に対して再度同一情報を出力し、書込成功と判定した場合はメモリブロック１−１、１−２において書込可能状態とする前記記憶素子を選択するためのアドレス値を増加させかつ、シフトレジスタ５２から次の情報をメモリブロック１−１、１−２に出力する、という書込制御を個々に独立して行う。 （もっと読む）

【課題】マルチビット磁気ランダムアクセスメモリセルの不揮発性メモリセルのための装置およびプログラム方法を提供する。
【解決手段】第１の磁気トンネル接合（ＭＴＪ）１９２は、磁気フィルタ２０８を有する第２のＭＴＪ１９２に隣接する。第２のＭＴＪ１９２がプログラムされることを防ぐために第１の磁束２１２を磁気フィルタ２０８が吸収しつつ、第１の磁束２１２を用いて第１のＭＴＪ１９２が第１の論理状態にプログラムされる。 （もっと読む）

【課題】読み出しディスターブを低減する磁気抵抗効果メモリを提供する。
【解決手段】本発明の例に関わる磁気抵抗効果メモリは、磁化方向が不変な第１の磁性層と、磁化方向が可変な第２の磁性層と、第１の磁性層と第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子１と、磁気抵抗効果素子１にパルス形状の読み出し電流を流して、前記磁気抵抗効果素子に記憶されたデータを判別する読み出し回路２と、を具備し、読み出し電流のパルス幅は、第２の磁性層内に含まれる磁化が、初期状態から共動してコヒーレントに歳差運動するまでの期間より短い。 （もっと読む）

【課題】高集積化に適したメモリセル配置、特に折り返し型ビット線構成に適したメモリセル配置を有する薄膜磁性体記憶装置を提供する。
【解決手段】メモリアレイにおいて、１個のメモリセルＭＣと対応する繰り返し単位１４０ａが連続的に配置されて、メモリセルＭＣが行列状に配置される。隣接するメモリセル列間で、繰り返し単位１４０ａは、１／２ピッチ（ハーフピッチ）分だけずらして配置される。ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。選択されたリードワード線ＲＷＬに対応して、１本おきのビット線にメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。 （もっと読む）

【課題】製造時ばらつきに対応して、データ読出時における高い信号マージンを確保可能な薄膜磁性体記憶装置を提供する。
【解決手段】ダミーメモリセルＤＣＰは、２個のセルユニットＣＵ０およびＣＵ１を含む。各セルユニットＣＵ０，ＣＵ１は、メモリセルと同様の構成を有し、ビット線ＢＬと接地電圧Ｖｓｓとの間に直列に結合された、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。セルユニットＣＵ０，ＣＵ１に対しては、異なる記憶データ“０”および“１”がそれぞれ書込まれる。データ読出時において、２個のセルユニットＣＵ０，ＣＵ１が、読出参照電圧Ｖｒｅｆを伝達するためのビット線ＢＬと接地電圧Ｖｓｓとの間に並列に接続される。さらに、ダミーメモリセルＤＣＰに対して、電流供給回路５２からメモリセルに供給されるセンス電流Ｉｓの２倍、すなわち２・Ｉｓの一定電流が供給される。 （もっと読む）

【課題】 メモリの動作特性の向上を図る。
【解決手段】本実施形態の半導体集積回路は、第１の端子ａが第１の電源スイッチを介して第１の電源に接続され、第２の端子ｂがノードＮ１に接続される第１の抵抗変化型メモリ素子Ｒ１と、第３の端子ａがノードＮ１に接続され、第４の端子ｂが第２の電源スイッチを介して第２の電源に接続される第２の抵抗変化型メモリ素子Ｒ２と、電流経路の一端が第１のプログラム電源ＰＶ１に接続され、電流経路の他端がノードＮ１に接続される第１のスイッチＭ２と、電流経路の一端がノードＮ１に接続され、電流経路の他端が第１のプログラム電源ＰＶ１と異なる電圧値を出力する第２のプログラム電源ＰＶ２に接続される第２のスイッチＭ３と、を含んでいる。 （もっと読む）

【課題】電源電圧の変動に起因した書込電流の変動を抑制する。
【解決手段】ドライブ回路２５において、第１のＭＯＳトランジスタＰＭは、第１および第２の電源ノード２８，２９間にデータ書込線ＤＬと直列に設けられる。第２のＭＯＳトランジスタＰＳは、第１のＭＯＳトランジスタＰＭと並列に設けられる。第３および第４のＭＯＳトランジスタＰａ，Ｐｂは、互いに同じ電流電圧特性を有する。第１の素子Ｅａは、第１および第２の電源ノード２８，２９間に第３のＭＯＳトランジスタＰａと直列に接続される。第２の素子Ｅｂは、第１および第２の電源ノード２８，２９間に第４のＭＯＳトランジスタＰｂと直列に接続され、第１の素子Ｅａの電流電圧特性曲線と交差する電流電圧特性を有する。比較器３０は、第１の素子Ｅａにかかる電圧と第２の素子Ｅｂにかかる電圧とを比較し、比較結果に応じて第２のＭＯＳトランジスタＰＳをオンまたはオフにする。 （もっと読む）

【課題】磁気メモリの信頼性及び動作特性の向上を図る。
【解決手段】磁気メモリは、第１及び第２の磁性層の間に設けられた中間層とを有する磁気抵抗効果素子と、磁気抵抗効果素子に書き込まれた第１のデータが第１のデータが誤りを含むか否かを検出し、第１のデータが誤りを含む場合にその誤りが訂正された第２のデータを出力する誤り検出訂正回路と、第１のパルス幅Ｔ_ｗｐ１を有する第１の書き込み電流Ｉ_ｗ１及び第１のパルス幅Ｔ_ｗｐ１より長い第２のパルス幅Ｔ_ｗｐ２を有する第２の書き込み電流Ｉ_ｗ２のいずれか一方を生成し、磁気抵抗効果素子に流す書き込み回路と、第２のデータを磁気抵抗効果素子に書き込む場合、第２の書き込み電流Ｉ_ｗ２を磁気抵抗効果素子に流すように書き込み回路を制御する制御回路と、を備える。 （もっと読む）

【課題】メモリセルのトランジスタの配置効率が高い不揮発性半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、各メモリセルＭＣのアクセストランジスタを２つのトランジスタＱＡ，ＱＢに分割し、トランジスタＱＡ，ＱＢのゲートをそれぞれワード線ＷＬＡ，ＷＬＢに接続し、奇数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＡに接続し、偶数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＢに接続する。したがって、メモリセルＭＣのトランジスタの配置効率を高めることができる。 （もっと読む）

【課題】セル面積の縮小及び動作特性の向上に優れたレイアウトを提案する。
【解決手段】実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備える。第1乃至第4メモリセルの各々は、第1ソース/ドレインが第1方向に延びる第1ビット線BLA1に接続され、ゲートが第2方向に延びるワード線WL1, WL2, WL3, WL4に接続されるセルトランジスタT11, T12, T13, T14と、一端がセルトランジスタT11, T12, T13, T14の第2ソース/ドレインに接続され、他端が第2方向に延びる第2ビット線BLB1, BLB2, BLB3, BLB4に接続される抵抗性記憶素子M11, M12, M13, M14とを有する。第1及び第2メモリセル内の第1ソース/ドレインは、共有化され、第3及び第4メモリセル内の第1ソース/ドレインは、共有化される。 （もっと読む）