磁気記憶素子
【課題】記憶層に印加される漏れ磁界を低減する。
【解決手段】磁気記憶素子１０は、膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層１１と、記憶層１１上に設けられた非磁性層１２と、非磁性層１２上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層１３と、参照層１３上に設けられた非磁性層１４と、非磁性層１４上に設けられ、かつ参照層１３からの漏れ磁界を低減する調整層１５とを含む。調整層１５は、界面層１６と、膜面に垂直方向の磁気異方性を有する磁性層１７とが積層されて構成され、界面層１６の飽和磁化は、磁性層１７の飽和磁化より大きい。
【解決手段】磁気記憶素子１０は、膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層１１と、記憶層１１上に設けられた非磁性層１２と、非磁性層１２上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層１３と、参照層１３上に設けられた非磁性層１４と、非磁性層１４上に設けられ、かつ参照層１３からの漏れ磁界を低減する調整層１５とを含む。調整層１５は、界面層１６と、膜面に垂直方向の磁気異方性を有する磁性層１７とが積層されて構成され、界面層１６の飽和磁化は、磁性層１７の飽和磁化より大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶素子に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁化の方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。ＭＴＪ素子は、参照層と、記憶層と、参照層及び記憶層に挟まれ、トンネル障壁を作る絶縁層との３層構造を持つ。参照層の磁化は一方向に固着されており、書き込み動作を行っても反転しない。一方、記憶層の磁化は書き込み動作によって外部から与えられるトルクによって磁化が反転する。
【０００３】
ＭＴＪ素子に直接に電流を流して書き込みを行うスピン注入書き込み方式を用いたＭＲＡＭが知られている。ＭＴＪ素子に書き込み電流を流した場合、ＭＴＪ素子の抵抗値は２つの磁性層の相対的な方向に依存して変化する。つまり、ＭＴＪ素子の抵抗値は、記憶層と参照層との磁化の方向が平行の場合に低抵抗になり、反平行の場合に高抵抗になる。ＭＴＪ素子の低抵抗状態と高抵抗状態とを２値データに対応付けることで、ＭＴＪ素子を記憶素子として用いることができる。
【０００４】
一般的に、参照層には、記憶層よりも磁気異方性エネルギーが大きい磁性層が用いられるので、参照層は漏れ磁界が大きい。このため、参照層の漏れ磁界が記憶層に作用し、記憶層の保磁力がシフトしてしまう。これにより、記憶層の磁化を反転させる電流が増加したり、ＭＴＪ素子の熱安定性が低下してしまう。また、ＭＴＪ素子の微細化に伴って、参照層の漏れ磁界も大きくなるため、記憶層の保磁力が大きくシフトしてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−８０７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、記憶層に印加される漏れ磁界を低減することが可能な磁気記憶素子を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気記憶素子は、膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層と、前記記憶層上に設けられた第１の非磁性層と、前記第１の非磁性層上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層と、前記参照層上に設けられた第２の非磁性層と、前記第２の非磁性層上に設けられ、かつ前記参照層からの漏れ磁界を低減する第１の調整層とを具備し、前記第１の調整層は、前記第２の非磁性層側に配置された第１の界面層と、膜面に垂直方向の磁気異方性を有する第１の磁性層とが積層されて構成され、前記第１の界面層の飽和磁化は、前記第１の磁性層の飽和磁化より大きい。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＭＴＪ素子の構成を示す断面図。
【図２】ＭＴＪ素子の漏れ磁界を説明する概略図。
【図３】調整層の膜厚低減効果を説明する図。
【図４】第２の実施形態に係るＭＴＪ素子の構成を示す断面図。
【図５】第３の実施形態に係るＭＲＡＭの構成を示す回路図。
【図６】ＭＲＡＭの構成を示す断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
図１は、第１の実施形態に係る磁気記憶素子であるＭＴＪ素子１０の構成を示す断面図である。ＭＴＪ素子１０は、下から順に、記憶層１１、非磁性層（トンネルバリア層）１２、参照層１３、非磁性層（スペーサ層）１４、調整層１５が積層されて構成されている。なお、図１の積層順序は、逆転していても構わない。図中の矢印は、磁化の様子を表している。
【００１１】
記憶層１１及び参照層１３はそれぞれ、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子１０は、記憶層１１及び参照層１３の磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化型ＭＴＪ素子である。
【００１２】
記憶層１１は、磁化方向が可変である（反転する）。参照層１３は、磁化方向が不変である（固着している）。参照層１３は、記憶層１１よりも十分大きな垂直磁気異方性エネルギーを持つように設定される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層１１の磁化反転電流を小さくし、参照層１３の磁化反転電流を記憶層１１のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層１１と磁化方向が不変の参照層１３とを備えたＭＴＪ素子１０を実現できる。
【００１３】
非磁性層１２は、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層１２として絶縁体を用いた場合はトンネルバリア層と呼ばれる。トンネルバリア層１２としては、酸化マグネシウム（ＭｇＯ）などが用いられる。
【００１４】
本実施形態では、ＭＴＪ素子１０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子１０の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子１０は、記憶層１１と参照層１３との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００１５】
ＭＴＪ素子１０に対して、記憶層１１から参照層１３へ向かう書き込み電流を流すと、記憶層１１と参照層１３との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子１０の抵抗値は最も低くなり、ＭＴＪ素子１０は低抵抗状態に設定される。ＭＴＪ素子１０の低抵抗状態を、例えばデータ“０”と規定する。
【００１６】
一方、ＭＴＪ素子１０に対して、参照層１３から記憶層１１へ向かう書き込み電流を流すと、記憶層１１と参照層１３との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子１０の抵抗値は最も高くなり、ＭＴＪ素子１０は高抵抗状態に設定される。ＭＴＪ素子１０の高抵抗状態を、例えばデータ“１”と規定する。
【００１７】
これにより、ＭＴＪ素子１０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子１０の抵抗状態とデータとの割り当ては任意に設定可能である。
【００１８】
ＭＴＪ素子１０からデータを読み出す場合は、ＭＴＪ素子１０に読み出し電圧を印加し、この時にＭＴＪ素子１０に流れる読み出し電流に基づいてＭＴＪ素子１０の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００１９】
図２は、ＭＴＪ素子１０の漏れ磁界を説明する概略図である。ＭＴＪ素子１０を構成する記憶層１１及び参照層１３は磁性材料から構成されているため、外部に対して磁界を発生している。一般に、垂直磁化型ＭＴＪ素子では、参照層１３から発生する漏れ磁界が面内磁化型のそれに比べて大きい。また、参照層１３に比べて保磁力の小さい記憶層１１は、参照層１３からの漏れ磁界の影響を強く受ける。具体的には、参照層１３からの漏れ磁界の影響により、記憶層１１の保磁力（或いは磁化曲線）がシフトし、磁化反転電流の増加や、熱安定性の低下を引き起こす。本実施形態の調整層１５は、記憶層１１に印加される、参照層１３の漏れ磁界を低減するために設けられている。
【００２０】
調整層１５は、非磁性層１４側に設けられた界面層１６と、磁性層１７とが積層された積層構造を有している。磁性層１７は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。磁性層１７は、参照層１３と同様に、磁化方向が不変である。磁性層１７は、参照層１３と反強磁性結合しており、磁性層１７と参照層１３との磁化方向は反平行に設定される。界面層１６は、強磁性材料からなる。界面層１６の飽和磁化は、磁性層１７の飽和磁化より大きく設定される。界面層１６はそれ自体で膜面に対して垂直方向の磁気異方性を持つ必要はなく、磁性層１７と交換結合することにより界面層１６の磁化が膜面に対して垂直方向を向いていればよい。結果として調整層１５の磁化が全体として膜面に垂直方向の磁化を有していればよい。
【００２１】
スペーサ層１４は、調整層１５と参照層１３が強磁性的に結合しないために設けられている。スペーサ層１４は、調整層１５と参照層１３とが熱工程によって混ざらないための耐熱性を有し、かつ調整層１５を形成する際の結晶配向を制御する機能も有している。スペーサ層１４としては、ルテニウム（Ｒｕ）、白金（Ｐｔ）、銀（Ａｇ）、或いは銅（Ｃｕ）などの非磁性金属を用いることができる。
【００２２】
以下に、界面層１６及び磁性層１７の飽和磁化の条件を満たす磁性材料について説明する。
界面層１６は、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）の群から選択される１つの元素、又はコバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）の群から選択される少なくとも１つの元素を含む合金から構成される。このような材料から構成される界面層１６は、外部磁界が印加されていない状態では面内方向の磁気異方性を有しており、その容易磁化方向は面内方向である。
【００２３】
磁性層１７は、コバルト（Ｃｏ）、鉄（Ｆｅ）の群から選択される少なくとも１つの元素と、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）の群から選択される少なくとも１つの元素とを含む合金から構成される。また、磁性層１７は、コバルト（Ｃｏ）、鉄（Ｆｅ）の群から選択される少なくとも１つの元素を含む合金と、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）の群から選択される少なくとも１つの元素を含む合金とが交互に積層されて構成される。
【００２４】
一般的に、ＭＴＪ素子１０を微細化すると、参照層１３の漏れ磁界が大きくなる。ここでまず、調整層１５が単一の磁性層から構成される場合を考えた場合、微細化するに伴い記憶層に印加されている漏れ磁界を低減するためには、調整層１５の膜厚を大きくするか、調整層１５の飽和磁化を大きくする必要がある。しかしながら、単純に調整層１５の膜厚を大きくするとＭＴＪ素子の面直方向高さが高くなるために、微細加工が困難になる。また、調整層１５の飽和磁化を大きくすると一般に磁気異方性が小さくなり、調整層が磁気的に不安定になり好ましくない。
【００２５】
一方で本実施形態のように、調整層１５を界面層１６と磁性層１７との積層構造で構成すると、記憶層に近い位置に飽和磁化が大きい界面層１６を配置することで記憶層に印加される漏れ磁界を効率的に低減することができる。また、磁性層１７は飽和磁化を無理に上昇させる必要がないために、磁気異方性が最大となる材料を用いることができる。つまり、漏れ磁界の低減に大きく寄与する、調整層１５の飽和磁化を、記憶層に近い界面層１６で調整して効率的に記憶層に作用する漏れ磁界を低減し、調整層１５の磁気安定性を磁性層１７で調整するように機能を分離することで、ＭＴＪ素子１０が微細化された場合でも調整層１５全体の膜厚を低減しつつ、記憶層に印加される漏れ磁界を低減することが可能になることが本実施形態の特徴である。
【００２６】
（実施例）
図３は、調整層１５の膜厚低減効果を説明する図である。図３の縦軸は、界面層１６を含んだ調整層１５全体の合計膜厚である。
【００２７】
実施例１のＭＴＪ素子１０において、調整層１５の界面層１６としては、膜厚が１ｎｍ程度、飽和磁化が１４００ｅｍｕ／ｃｃ程度のコバルト（Ｃｏ）を用いており、調整層１５の磁性層１７としては、飽和磁化が９００ｅｍｕ／ｃｃ程度の垂直磁化膜を用いている。
【００２８】
実施例２のＭＴＪ素子１０において、調整層１５の界面層１６としては、膜厚が２ｎｍ程度、飽和磁化が１４００ｅｍｕ／ｃｃ程度のコバルト（Ｃｏ）を用いており、調整層１５の磁性層１７としては、飽和磁化が９００ｅｍｕ／ｃｃ程度の垂直磁化膜を用いている。
【００２９】
また、図３には、調整層１５を磁性層１７と同じ材料からなる単層で構成した場合の比較例についても図示している。記憶層１１及び参照層１３の構成は、実施例１、実施例２、及び比較例で共通である。記憶層１１としては、例えば、膜厚が２ｎｍ程度、飽和磁化が８００ｅｍｕ／ｃｃ程度の垂直磁化膜を用いている。参照層１３としては、例えば、膜厚が８．５ｎｍ程度、飽和磁化が６９１ｅｍｕ／ｃｃ程度の垂直磁化膜を用いている。ＭＴＪ素子１０の直径は、４１ｎｍ程度である。
【００３０】
図３から理解できるように、実施例１及び実施例２の調整層１５の膜厚は、調整層１５を垂直磁性膜の単層で構成した比較例に比べて低減されている。また、実施例１に比べて界面層１６の膜厚を大きくした実施例２では、調整層１５の膜厚がより低減できており、実施例２の調整層１５の膜厚は、比較例のそれに比べて、４．６ｎｍ程度低減されている。
【００３１】
（効果）
以上詳述したように第１の実施形態では、ＭＴＪ素子１０は、膜面に垂直方向の磁気異方性を有する記憶層１１及び参照層１３に加え、参照層１３の漏れ磁界を低減する役割を担う調整層１５を備えている。調整層１５は、参照層１３上にスペーサ層１４を介して積層され、調整層１５の磁化方向は、参照層１３の磁化方向と反平行に設定される。さらに、調整層１５は、スペーサ層１４側に配置された界面層１６と、膜面に垂直方向の磁気異方性を有する磁性層１７とが積層されて構成され、界面層１６の飽和磁化を、磁性層１７の飽和磁化よりも大きく設定するようにしている。
【００３２】
従って第１の実施形態によれば、参照層１３の漏れ磁界が記憶層１１に作用して記憶層１１の保磁力がシフトするのを抑制することができる。これにより、磁化反転電流を低減することができ、また、ＭＴＪ素子１０の熱安定性を向上させることができる。
【００３３】
また、ＭＴＪ素子１０が微細化された場合でも、調整層１５の膜厚が増大するのを防ぐことができる。すなわち、飽和磁化が大きい界面層１６を参照層１３に近い位置に配置しているので、参照層１３の漏れ磁界を効率よく低減できる。これにより、調整層１５の膜厚を低減しつつ、記憶層１１の保磁力がシフトするのを抑制することができる。
【００３４】
また、ＭＴＪ素子１０全体の膜厚が低減できるため、ＭＴＪ素子１０の加工が容易となり、ＭＴＪ素子１０を微細化した場合でも、ＭＴＪ素子１０をピラー状に加工することが容易となる。
【００３５】
［第２の実施形態］
第２の実施形態は、参照層の漏れ磁界を低減するために２つの調整層を用意し、２つの調整層で参照層及び記憶層を挟むようにしてＭＴＪ素子１０を構成するようにしている。図４は、第２の実施形態に係るＭＴＪ素子１０の構成を示す断面図である。
【００３６】
記憶層１１の下には、非磁性層（スペーサ層）１８が設けられている。スペーサ層１８の材料は、第１の実施形態で説明したスペーサ層１４の材料と同じである。
【００３７】
スペーサ層１８の下には、参照層１３の漏れ磁界を低減する調整層１９が設けられている。調整層１９は、スペーサ層１８側に設けられた界面層２０と、磁性層２１とが積層された積層構造を有している。磁性層２１は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。磁性層２１は、参照層１３と同様に、磁化方向が不変である。磁性層２１の磁化方向は、参照層１３の磁化方向と反平行に設定される。界面層２０は、強磁性材料からなり、界面層２０の飽和磁化は、磁性層２１の飽和磁化より大きく設定される。磁性層２１の磁化によって、調整層１５は、全体として膜面に垂直方向の磁化を有している。界面層２０及び磁性層２１の材料はそれぞれ、第１の実施形態で説明した界面層１６及び磁性層１７の材料と同じである。
【００３８】
このように構成されたＭＴＪ素子１０は、参照層１３の漏れ磁界が記憶層１１に作用するのをより低減することができる。これにより、記憶層１１の保磁力がシフトするのを抑制することができる。また、ＭＴＪ素子１０が微細化された場合でも、調整層１５及び１９の膜厚が増大するのを防ぐことができる。
【００３９】
［第３の実施形態］
第３の実施形態は、前述したＭＴＪ素子１０を用いてＭＲＡＭ（磁気メモリ）を構成した場合の構成例である。ＭＴＪ素子１０としては、第１及び第２の実施形態で説明したいずれかのＭＴＪ素子を用いることができる。
【００４０】
図５は、第３の実施形態に係るＭＲＡＭ３０の構成を示す回路図である。ＭＲＡＭ３０は、マトリクス状に配列された複数のメモリセルＭＣを有するメモリセルアレイ３２を備えている。なお、図５には、（２×２）個のメモリセルＭＣを一例として示している。メモリセルアレイ３２には、それぞれが列（カラム）方向に延在するように、複数のビット線対ＢＬ，／ＢＬが配設されている。また、メモリセルアレイ３２には、それぞれが行（ロウ）方向に延在するように、複数のワード線ＷＬが配設されている。
【００４１】
ビット線とワード線との交差領域には、メモリセルＭＣが配置されている。各メモリセルＭＣは、ＭＴＪ素子１０、及び選択トランジスタ３１を備えている。選択トランジスタ３１としては、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。ＭＴＪ素子１０の一端は、ビット線ＢＬに接続されている。ＭＴＪ素子１０の他端は、選択トランジスタ３１のドレインに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ３１のソースは、ビット線／ＢＬに接続されている。
【００４２】
ワード線ＷＬには、ロウデコーダ３３が接続されている。ロウデコーダ３３は、ロウアドレスに基づいて、複数のワード線ＷＬのいずれか１本を選択する。
【００４３】
ビット線対ＢＬ，／ＢＬには、カラム選択回路３５を介して、書き込み回路３６及び読み出し回路３７が接続されている。カラム選択回路３５は、例えば、全ビット線に対応する数のＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えており、カラムデコーダ３４の指示に応じて、動作に必要なビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ３４は、カラムアドレスをデコードし、このデコード信号をカラム選択回路３５に送る。
【００４４】
書き込み回路３６は、外部から書き込みデータを受ける。書き込み回路３６は、書き込み対象である選択メモリセルに接続されたビット線対ＢＬ，／ＢＬに書き込み電圧を印加する。そして、選択メモリセルに書き込み電流を流すことで、選択メモリセルにデータを書き込む。
【００４５】
読み出し回路３７は、読み出し対象である選択メモリセルに読み出し電圧を印加する。そして、選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。読み出し回路３７によって読み出されたデータは、外部に出力される。
【００４６】
メモリセルＭＣへのデータの書き込みは、以下のように行われる。まず、データ書き込みを行うメモリセルＭＣを選択するために、この選択メモリセルＭＣに接続されたワード線ＷＬがロウデコーダ３３によって活性化される。これにより、選択トランジスタ３１がオンする。さらに、選択メモリセルＭＣに接続されたビット線対ＢＬ，／ＢＬがカラムデコーダ３４によって選択される。
【００４７】
ここで、ＭＴＪ素子１０には、書き込みデータに応じて、双方向の書き込み電流のうち一方が供給される。具体的には、ＭＴＪ素子１０に図面の左から右へ書き込み電流を供給する場合、書き込み回路３６は、ビット線ＢＬに正の電圧を印加し、ビット線／ＢＬに接地電圧を印加する。また、ＭＴＪ素子１０に図面の右から左へ書き込み電流を供給する場合、書き込み回路３６は、ビット線／ＢＬに正の電圧を印加し、ビット線ＢＬに接地電圧を印加する。このようにして、メモリセルＭＣにデータ“０”、或いはデータ“１”を書き込むことができる。
【００４８】
次に、メモリセルＭＣからのデータ読み出しは、以下のように行われる。まず、書き込みの場合と同様に、選択メモリセルＭＣの選択トランジスタ３１がオンする。読み出し回路３７は、ＭＴＪ素子１０に、例えば図面の右から左へ流れる読み出し電流を供給する。この読み出し電流は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。そして、読み出し回路３７は、読み出し電流に基づいて、ＭＴＪ素子１０の抵抗値を検出する。このようにして、ＭＴＪ素子１０に記憶されたデータを読み出すことができる。
【００４９】
次に、ＭＲＡＭ３０の構造例について説明する。図６は、ＭＲＡＭ３０の構成を示す断面図である。Ｐ型半導体基板４１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層４２が設けられている。素子分離絶縁層４２に囲まれた素子領域（活性領域）には、選択トランジスタ３１としてのＮチャネルＭＯＳＦＥＴが設けられている。選択トランジスタ３１は、素子領域内に離間して形成されたソース領域４３及びドレイン領域４４と、ソース領域４３及びドレイン領域４４間のチャネル領域上に設けられたゲート絶縁膜４５と、ゲート絶縁膜４５上に設けられたゲート電極４６とを備えている。ゲート電極４６は、図５のワード線ＷＬに相当する。ソース領域４３及びドレイン領域４４はそれぞれ、Ｎ型拡散領域から構成される。
【００５０】
ソース領域４３上には、コンタクトプラグ４７が設けられている。コンタクトプラグ４７上には、ビット線／ＢＬが設けられている。ドレイン領域４４上には、コンタクトプラグ４８が設けられている。コンタクトプラグ４８上には、引き出し電極４９が設けられている。引き出し電極４９上には、ＭＴＪ素子１０が設けられている。ＭＴＪ素子１０上には、ビット線ＢＬが設けられている。半導体基板４１とビット線ＢＬとの間は、層間絶縁層５０で満たされている。
【００５１】
以上詳述したように第３の実施形態によれば、第１及び第２の実施形態で説明したいずれかのＭＴＪ素子１０を用いてＭＲＡＭ３０を構成することができる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１０…ＭＴＪ素子、１１…記憶層、１２…非磁性層、１３…参照層、１４…非磁性層、１５…調整層、１６…界面層、１７…磁性層、１８…非磁性層、１９…調整層、２０…界面層、２１…磁性層、３０…ＭＲＡＭ、３１…選択トランジスタ、３２…メモリセルアレイ、３３…ロウデコーダ、３４…カラムデコーダ、３５…カラム選択回路、３６…書き込み回路、３７…読み出し回路、４１…半導体基板、４２…素子分離絶縁層、４３…ソース領域、４４…ドレイン領域、４５…ゲート絶縁膜、４６…ゲート電極、４７，４８…コンタクトプラグ、４９…引き出し電極、５０…層間絶縁層。
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶素子に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁化の方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。ＭＴＪ素子は、参照層と、記憶層と、参照層及び記憶層に挟まれ、トンネル障壁を作る絶縁層との３層構造を持つ。参照層の磁化は一方向に固着されており、書き込み動作を行っても反転しない。一方、記憶層の磁化は書き込み動作によって外部から与えられるトルクによって磁化が反転する。
【０００３】
ＭＴＪ素子に直接に電流を流して書き込みを行うスピン注入書き込み方式を用いたＭＲＡＭが知られている。ＭＴＪ素子に書き込み電流を流した場合、ＭＴＪ素子の抵抗値は２つの磁性層の相対的な方向に依存して変化する。つまり、ＭＴＪ素子の抵抗値は、記憶層と参照層との磁化の方向が平行の場合に低抵抗になり、反平行の場合に高抵抗になる。ＭＴＪ素子の低抵抗状態と高抵抗状態とを２値データに対応付けることで、ＭＴＪ素子を記憶素子として用いることができる。
【０００４】
一般的に、参照層には、記憶層よりも磁気異方性エネルギーが大きい磁性層が用いられるので、参照層は漏れ磁界が大きい。このため、参照層の漏れ磁界が記憶層に作用し、記憶層の保磁力がシフトしてしまう。これにより、記憶層の磁化を反転させる電流が増加したり、ＭＴＪ素子の熱安定性が低下してしまう。また、ＭＴＪ素子の微細化に伴って、参照層の漏れ磁界も大きくなるため、記憶層の保磁力が大きくシフトしてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−８０７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、記憶層に印加される漏れ磁界を低減することが可能な磁気記憶素子を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気記憶素子は、膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層と、前記記憶層上に設けられた第１の非磁性層と、前記第１の非磁性層上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層と、前記参照層上に設けられた第２の非磁性層と、前記第２の非磁性層上に設けられ、かつ前記参照層からの漏れ磁界を低減する第１の調整層とを具備し、前記第１の調整層は、前記第２の非磁性層側に配置された第１の界面層と、膜面に垂直方向の磁気異方性を有する第１の磁性層とが積層されて構成され、前記第１の界面層の飽和磁化は、前記第１の磁性層の飽和磁化より大きい。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＭＴＪ素子の構成を示す断面図。
【図２】ＭＴＪ素子の漏れ磁界を説明する概略図。
【図３】調整層の膜厚低減効果を説明する図。
【図４】第２の実施形態に係るＭＴＪ素子の構成を示す断面図。
【図５】第３の実施形態に係るＭＲＡＭの構成を示す回路図。
【図６】ＭＲＡＭの構成を示す断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
図１は、第１の実施形態に係る磁気記憶素子であるＭＴＪ素子１０の構成を示す断面図である。ＭＴＪ素子１０は、下から順に、記憶層１１、非磁性層（トンネルバリア層）１２、参照層１３、非磁性層（スペーサ層）１４、調整層１５が積層されて構成されている。なお、図１の積層順序は、逆転していても構わない。図中の矢印は、磁化の様子を表している。
【００１１】
記憶層１１及び参照層１３はそれぞれ、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子１０は、記憶層１１及び参照層１３の磁化方向がそれぞれ膜面に対して垂直方向を向く、いわゆる垂直磁化型ＭＴＪ素子である。
【００１２】
記憶層１１は、磁化方向が可変である（反転する）。参照層１３は、磁化方向が不変である（固着している）。参照層１３は、記憶層１１よりも十分大きな垂直磁気異方性エネルギーを持つように設定される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層１１の磁化反転電流を小さくし、参照層１３の磁化反転電流を記憶層１１のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層１１と磁化方向が不変の参照層１３とを備えたＭＴＪ素子１０を実現できる。
【００１３】
非磁性層１２は、非磁性金属、非磁性半導体、絶縁体などを用いることができる。非磁性層１２として絶縁体を用いた場合はトンネルバリア層と呼ばれる。トンネルバリア層１２としては、酸化マグネシウム（ＭｇＯ）などが用いられる。
【００１４】
本実施形態では、ＭＴＪ素子１０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子１０の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子１０は、記憶層１１と参照層１３との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００１５】
ＭＴＪ素子１０に対して、記憶層１１から参照層１３へ向かう書き込み電流を流すと、記憶層１１と参照層１３との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子１０の抵抗値は最も低くなり、ＭＴＪ素子１０は低抵抗状態に設定される。ＭＴＪ素子１０の低抵抗状態を、例えばデータ“０”と規定する。
【００１６】
一方、ＭＴＪ素子１０に対して、参照層１３から記憶層１１へ向かう書き込み電流を流すと、記憶層１１と参照層１３との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子１０の抵抗値は最も高くなり、ＭＴＪ素子１０は高抵抗状態に設定される。ＭＴＪ素子１０の高抵抗状態を、例えばデータ“１”と規定する。
【００１７】
これにより、ＭＴＪ素子１０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子１０の抵抗状態とデータとの割り当ては任意に設定可能である。
【００１８】
ＭＴＪ素子１０からデータを読み出す場合は、ＭＴＪ素子１０に読み出し電圧を印加し、この時にＭＴＪ素子１０に流れる読み出し電流に基づいてＭＴＪ素子１０の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００１９】
図２は、ＭＴＪ素子１０の漏れ磁界を説明する概略図である。ＭＴＪ素子１０を構成する記憶層１１及び参照層１３は磁性材料から構成されているため、外部に対して磁界を発生している。一般に、垂直磁化型ＭＴＪ素子では、参照層１３から発生する漏れ磁界が面内磁化型のそれに比べて大きい。また、参照層１３に比べて保磁力の小さい記憶層１１は、参照層１３からの漏れ磁界の影響を強く受ける。具体的には、参照層１３からの漏れ磁界の影響により、記憶層１１の保磁力（或いは磁化曲線）がシフトし、磁化反転電流の増加や、熱安定性の低下を引き起こす。本実施形態の調整層１５は、記憶層１１に印加される、参照層１３の漏れ磁界を低減するために設けられている。
【００２０】
調整層１５は、非磁性層１４側に設けられた界面層１６と、磁性層１７とが積層された積層構造を有している。磁性層１７は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。磁性層１７は、参照層１３と同様に、磁化方向が不変である。磁性層１７は、参照層１３と反強磁性結合しており、磁性層１７と参照層１３との磁化方向は反平行に設定される。界面層１６は、強磁性材料からなる。界面層１６の飽和磁化は、磁性層１７の飽和磁化より大きく設定される。界面層１６はそれ自体で膜面に対して垂直方向の磁気異方性を持つ必要はなく、磁性層１７と交換結合することにより界面層１６の磁化が膜面に対して垂直方向を向いていればよい。結果として調整層１５の磁化が全体として膜面に垂直方向の磁化を有していればよい。
【００２１】
スペーサ層１４は、調整層１５と参照層１３が強磁性的に結合しないために設けられている。スペーサ層１４は、調整層１５と参照層１３とが熱工程によって混ざらないための耐熱性を有し、かつ調整層１５を形成する際の結晶配向を制御する機能も有している。スペーサ層１４としては、ルテニウム（Ｒｕ）、白金（Ｐｔ）、銀（Ａｇ）、或いは銅（Ｃｕ）などの非磁性金属を用いることができる。
【００２２】
以下に、界面層１６及び磁性層１７の飽和磁化の条件を満たす磁性材料について説明する。
界面層１６は、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）の群から選択される１つの元素、又はコバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）の群から選択される少なくとも１つの元素を含む合金から構成される。このような材料から構成される界面層１６は、外部磁界が印加されていない状態では面内方向の磁気異方性を有しており、その容易磁化方向は面内方向である。
【００２３】
磁性層１７は、コバルト（Ｃｏ）、鉄（Ｆｅ）の群から選択される少なくとも１つの元素と、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）の群から選択される少なくとも１つの元素とを含む合金から構成される。また、磁性層１７は、コバルト（Ｃｏ）、鉄（Ｆｅ）の群から選択される少なくとも１つの元素を含む合金と、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）の群から選択される少なくとも１つの元素を含む合金とが交互に積層されて構成される。
【００２４】
一般的に、ＭＴＪ素子１０を微細化すると、参照層１３の漏れ磁界が大きくなる。ここでまず、調整層１５が単一の磁性層から構成される場合を考えた場合、微細化するに伴い記憶層に印加されている漏れ磁界を低減するためには、調整層１５の膜厚を大きくするか、調整層１５の飽和磁化を大きくする必要がある。しかしながら、単純に調整層１５の膜厚を大きくするとＭＴＪ素子の面直方向高さが高くなるために、微細加工が困難になる。また、調整層１５の飽和磁化を大きくすると一般に磁気異方性が小さくなり、調整層が磁気的に不安定になり好ましくない。
【００２５】
一方で本実施形態のように、調整層１５を界面層１６と磁性層１７との積層構造で構成すると、記憶層に近い位置に飽和磁化が大きい界面層１６を配置することで記憶層に印加される漏れ磁界を効率的に低減することができる。また、磁性層１７は飽和磁化を無理に上昇させる必要がないために、磁気異方性が最大となる材料を用いることができる。つまり、漏れ磁界の低減に大きく寄与する、調整層１５の飽和磁化を、記憶層に近い界面層１６で調整して効率的に記憶層に作用する漏れ磁界を低減し、調整層１５の磁気安定性を磁性層１７で調整するように機能を分離することで、ＭＴＪ素子１０が微細化された場合でも調整層１５全体の膜厚を低減しつつ、記憶層に印加される漏れ磁界を低減することが可能になることが本実施形態の特徴である。
【００２６】
（実施例）
図３は、調整層１５の膜厚低減効果を説明する図である。図３の縦軸は、界面層１６を含んだ調整層１５全体の合計膜厚である。
【００２７】
実施例１のＭＴＪ素子１０において、調整層１５の界面層１６としては、膜厚が１ｎｍ程度、飽和磁化が１４００ｅｍｕ／ｃｃ程度のコバルト（Ｃｏ）を用いており、調整層１５の磁性層１７としては、飽和磁化が９００ｅｍｕ／ｃｃ程度の垂直磁化膜を用いている。
【００２８】
実施例２のＭＴＪ素子１０において、調整層１５の界面層１６としては、膜厚が２ｎｍ程度、飽和磁化が１４００ｅｍｕ／ｃｃ程度のコバルト（Ｃｏ）を用いており、調整層１５の磁性層１７としては、飽和磁化が９００ｅｍｕ／ｃｃ程度の垂直磁化膜を用いている。
【００２９】
また、図３には、調整層１５を磁性層１７と同じ材料からなる単層で構成した場合の比較例についても図示している。記憶層１１及び参照層１３の構成は、実施例１、実施例２、及び比較例で共通である。記憶層１１としては、例えば、膜厚が２ｎｍ程度、飽和磁化が８００ｅｍｕ／ｃｃ程度の垂直磁化膜を用いている。参照層１３としては、例えば、膜厚が８．５ｎｍ程度、飽和磁化が６９１ｅｍｕ／ｃｃ程度の垂直磁化膜を用いている。ＭＴＪ素子１０の直径は、４１ｎｍ程度である。
【００３０】
図３から理解できるように、実施例１及び実施例２の調整層１５の膜厚は、調整層１５を垂直磁性膜の単層で構成した比較例に比べて低減されている。また、実施例１に比べて界面層１６の膜厚を大きくした実施例２では、調整層１５の膜厚がより低減できており、実施例２の調整層１５の膜厚は、比較例のそれに比べて、４．６ｎｍ程度低減されている。
【００３１】
（効果）
以上詳述したように第１の実施形態では、ＭＴＪ素子１０は、膜面に垂直方向の磁気異方性を有する記憶層１１及び参照層１３に加え、参照層１３の漏れ磁界を低減する役割を担う調整層１５を備えている。調整層１５は、参照層１３上にスペーサ層１４を介して積層され、調整層１５の磁化方向は、参照層１３の磁化方向と反平行に設定される。さらに、調整層１５は、スペーサ層１４側に配置された界面層１６と、膜面に垂直方向の磁気異方性を有する磁性層１７とが積層されて構成され、界面層１６の飽和磁化を、磁性層１７の飽和磁化よりも大きく設定するようにしている。
【００３２】
従って第１の実施形態によれば、参照層１３の漏れ磁界が記憶層１１に作用して記憶層１１の保磁力がシフトするのを抑制することができる。これにより、磁化反転電流を低減することができ、また、ＭＴＪ素子１０の熱安定性を向上させることができる。
【００３３】
また、ＭＴＪ素子１０が微細化された場合でも、調整層１５の膜厚が増大するのを防ぐことができる。すなわち、飽和磁化が大きい界面層１６を参照層１３に近い位置に配置しているので、参照層１３の漏れ磁界を効率よく低減できる。これにより、調整層１５の膜厚を低減しつつ、記憶層１１の保磁力がシフトするのを抑制することができる。
【００３４】
また、ＭＴＪ素子１０全体の膜厚が低減できるため、ＭＴＪ素子１０の加工が容易となり、ＭＴＪ素子１０を微細化した場合でも、ＭＴＪ素子１０をピラー状に加工することが容易となる。
【００３５】
［第２の実施形態］
第２の実施形態は、参照層の漏れ磁界を低減するために２つの調整層を用意し、２つの調整層で参照層及び記憶層を挟むようにしてＭＴＪ素子１０を構成するようにしている。図４は、第２の実施形態に係るＭＴＪ素子１０の構成を示す断面図である。
【００３６】
記憶層１１の下には、非磁性層（スペーサ層）１８が設けられている。スペーサ層１８の材料は、第１の実施形態で説明したスペーサ層１４の材料と同じである。
【００３７】
スペーサ層１８の下には、参照層１３の漏れ磁界を低減する調整層１９が設けられている。調整層１９は、スペーサ層１８側に設けられた界面層２０と、磁性層２１とが積層された積層構造を有している。磁性層２１は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。磁性層２１は、参照層１３と同様に、磁化方向が不変である。磁性層２１の磁化方向は、参照層１３の磁化方向と反平行に設定される。界面層２０は、強磁性材料からなり、界面層２０の飽和磁化は、磁性層２１の飽和磁化より大きく設定される。磁性層２１の磁化によって、調整層１５は、全体として膜面に垂直方向の磁化を有している。界面層２０及び磁性層２１の材料はそれぞれ、第１の実施形態で説明した界面層１６及び磁性層１７の材料と同じである。
【００３８】
このように構成されたＭＴＪ素子１０は、参照層１３の漏れ磁界が記憶層１１に作用するのをより低減することができる。これにより、記憶層１１の保磁力がシフトするのを抑制することができる。また、ＭＴＪ素子１０が微細化された場合でも、調整層１５及び１９の膜厚が増大するのを防ぐことができる。
【００３９】
［第３の実施形態］
第３の実施形態は、前述したＭＴＪ素子１０を用いてＭＲＡＭ（磁気メモリ）を構成した場合の構成例である。ＭＴＪ素子１０としては、第１及び第２の実施形態で説明したいずれかのＭＴＪ素子を用いることができる。
【００４０】
図５は、第３の実施形態に係るＭＲＡＭ３０の構成を示す回路図である。ＭＲＡＭ３０は、マトリクス状に配列された複数のメモリセルＭＣを有するメモリセルアレイ３２を備えている。なお、図５には、（２×２）個のメモリセルＭＣを一例として示している。メモリセルアレイ３２には、それぞれが列（カラム）方向に延在するように、複数のビット線対ＢＬ，／ＢＬが配設されている。また、メモリセルアレイ３２には、それぞれが行（ロウ）方向に延在するように、複数のワード線ＷＬが配設されている。
【００４１】
ビット線とワード線との交差領域には、メモリセルＭＣが配置されている。各メモリセルＭＣは、ＭＴＪ素子１０、及び選択トランジスタ３１を備えている。選択トランジスタ３１としては、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。ＭＴＪ素子１０の一端は、ビット線ＢＬに接続されている。ＭＴＪ素子１０の他端は、選択トランジスタ３１のドレインに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ３１のソースは、ビット線／ＢＬに接続されている。
【００４２】
ワード線ＷＬには、ロウデコーダ３３が接続されている。ロウデコーダ３３は、ロウアドレスに基づいて、複数のワード線ＷＬのいずれか１本を選択する。
【００４３】
ビット線対ＢＬ，／ＢＬには、カラム選択回路３５を介して、書き込み回路３６及び読み出し回路３７が接続されている。カラム選択回路３５は、例えば、全ビット線に対応する数のＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えており、カラムデコーダ３４の指示に応じて、動作に必要なビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ３４は、カラムアドレスをデコードし、このデコード信号をカラム選択回路３５に送る。
【００４４】
書き込み回路３６は、外部から書き込みデータを受ける。書き込み回路３６は、書き込み対象である選択メモリセルに接続されたビット線対ＢＬ，／ＢＬに書き込み電圧を印加する。そして、選択メモリセルに書き込み電流を流すことで、選択メモリセルにデータを書き込む。
【００４５】
読み出し回路３７は、読み出し対象である選択メモリセルに読み出し電圧を印加する。そして、選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。読み出し回路３７によって読み出されたデータは、外部に出力される。
【００４６】
メモリセルＭＣへのデータの書き込みは、以下のように行われる。まず、データ書き込みを行うメモリセルＭＣを選択するために、この選択メモリセルＭＣに接続されたワード線ＷＬがロウデコーダ３３によって活性化される。これにより、選択トランジスタ３１がオンする。さらに、選択メモリセルＭＣに接続されたビット線対ＢＬ，／ＢＬがカラムデコーダ３４によって選択される。
【００４７】
ここで、ＭＴＪ素子１０には、書き込みデータに応じて、双方向の書き込み電流のうち一方が供給される。具体的には、ＭＴＪ素子１０に図面の左から右へ書き込み電流を供給する場合、書き込み回路３６は、ビット線ＢＬに正の電圧を印加し、ビット線／ＢＬに接地電圧を印加する。また、ＭＴＪ素子１０に図面の右から左へ書き込み電流を供給する場合、書き込み回路３６は、ビット線／ＢＬに正の電圧を印加し、ビット線ＢＬに接地電圧を印加する。このようにして、メモリセルＭＣにデータ“０”、或いはデータ“１”を書き込むことができる。
【００４８】
次に、メモリセルＭＣからのデータ読み出しは、以下のように行われる。まず、書き込みの場合と同様に、選択メモリセルＭＣの選択トランジスタ３１がオンする。読み出し回路３７は、ＭＴＪ素子１０に、例えば図面の右から左へ流れる読み出し電流を供給する。この読み出し電流は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。そして、読み出し回路３７は、読み出し電流に基づいて、ＭＴＪ素子１０の抵抗値を検出する。このようにして、ＭＴＪ素子１０に記憶されたデータを読み出すことができる。
【００４９】
次に、ＭＲＡＭ３０の構造例について説明する。図６は、ＭＲＡＭ３０の構成を示す断面図である。Ｐ型半導体基板４１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層４２が設けられている。素子分離絶縁層４２に囲まれた素子領域（活性領域）には、選択トランジスタ３１としてのＮチャネルＭＯＳＦＥＴが設けられている。選択トランジスタ３１は、素子領域内に離間して形成されたソース領域４３及びドレイン領域４４と、ソース領域４３及びドレイン領域４４間のチャネル領域上に設けられたゲート絶縁膜４５と、ゲート絶縁膜４５上に設けられたゲート電極４６とを備えている。ゲート電極４６は、図５のワード線ＷＬに相当する。ソース領域４３及びドレイン領域４４はそれぞれ、Ｎ型拡散領域から構成される。
【００５０】
ソース領域４３上には、コンタクトプラグ４７が設けられている。コンタクトプラグ４７上には、ビット線／ＢＬが設けられている。ドレイン領域４４上には、コンタクトプラグ４８が設けられている。コンタクトプラグ４８上には、引き出し電極４９が設けられている。引き出し電極４９上には、ＭＴＪ素子１０が設けられている。ＭＴＪ素子１０上には、ビット線ＢＬが設けられている。半導体基板４１とビット線ＢＬとの間は、層間絶縁層５０で満たされている。
【００５１】
以上詳述したように第３の実施形態によれば、第１及び第２の実施形態で説明したいずれかのＭＴＪ素子１０を用いてＭＲＡＭ３０を構成することができる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１０…ＭＴＪ素子、１１…記憶層、１２…非磁性層、１３…参照層、１４…非磁性層、１５…調整層、１６…界面層、１７…磁性層、１８…非磁性層、１９…調整層、２０…界面層、２１…磁性層、３０…ＭＲＡＭ、３１…選択トランジスタ、３２…メモリセルアレイ、３３…ロウデコーダ、３４…カラムデコーダ、３５…カラム選択回路、３６…書き込み回路、３７…読み出し回路、４１…半導体基板、４２…素子分離絶縁層、４３…ソース領域、４４…ドレイン領域、４５…ゲート絶縁膜、４６…ゲート電極、４７，４８…コンタクトプラグ、４９…引き出し電極、５０…層間絶縁層。
【特許請求の範囲】
【請求項１】
膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層と、
前記記憶層上に設けられた第１の非磁性層と、
前記第１の非磁性層上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層と、
前記参照層上に設けられた第２の非磁性層と、
前記第２の非磁性層上に設けられ、かつ前記参照層からの漏れ磁界を低減する第１の調整層と、
を具備し、
前記第１の調整層は、前記第２の非磁性層側に配置された第１の界面層と、膜面に垂直方向の磁気異方性を有する第１の磁性層とが積層されて構成され、
前記第１の界面層の飽和磁化は、前記第１の磁性層の飽和磁化より大きいことを特徴とする磁気記憶素子。
【請求項２】
前記第１の界面層の磁化方向は、面内方向であることを特徴とする請求項１に記載の磁気記憶素子。
【請求項３】
前記第１の界面層は、Ｃｏ、Ｆｅ、Ｎｉの群から選択される１つの元素、又はＣｏ、Ｆｅ、Ｎｉの群から選択される少なくとも１つの元素を含む合金から構成されることを特徴とする請求項１又は２に記載の磁気記憶素子。
【請求項４】
前記第１の磁性層は、Ｃｏ、Ｆｅの群から選択される少なくとも１つの元素と、Ｐｔ、Ｐｄ、Ｃｒの群から選択される少なくとも１つの元素とを含む合金から構成されることを特徴とする請求項１乃至３のいずれかに記載の磁気記憶素子。
【請求項５】
前記第１の磁性層は、Ｃｏ、Ｆｅの群から選択される少なくとも１つの元素を含む合金と、Ｐｔ、Ｐｄ、Ｃｒの群から選択される少なくとも１つの元素を含む合金とが交互に積層されて構成されることを特徴とする請求項１乃至３のいずれかに記載の磁気記憶素子。
【請求項６】
前記記憶層の下に設けられた第３の非磁性層と、
前記第の非磁性層の下に設けられ、かつ前記参照層からの漏れ磁界を低減する第２の調整層と、
をさらに具備し、
前記第２の調整層は、前記第３の非磁性層側に配置された第２の界面層と、膜面に垂直方向の磁気異方性を有する第２の磁性層とが積層されて構成され、
前記第２の界面層の飽和磁化は、前記第２の磁性層の飽和磁化より大きいことを特徴とする請求項１乃至５のいずれかに記載の磁気記憶素子。
【請求項７】
前記第２の界面層の磁化方向は、面内方向であることを特徴とする請求項６に記載の磁気記憶素子。
【請求項８】
前記第２の界面層は、Ｃｏ、Ｆｅ、Ｎｉの群から選択される１つの元素、又はＣｏ、Ｆｅ、Ｎｉの群から選択される少なくとも１つの元素を含む合金から構成されることを特徴とする請求項６又は７に記載の磁気記憶素子。
【請求項１】
膜面に垂直方向の磁気異方性を有し、かつ磁化方向が可変である記憶層と、
前記記憶層上に設けられた第１の非磁性層と、
前記第１の非磁性層上に設けられ、かつ膜面に垂直方向の磁気異方性を有し、かつ磁化方向が不変である参照層と、
前記参照層上に設けられた第２の非磁性層と、
前記第２の非磁性層上に設けられ、かつ前記参照層からの漏れ磁界を低減する第１の調整層と、
を具備し、
前記第１の調整層は、前記第２の非磁性層側に配置された第１の界面層と、膜面に垂直方向の磁気異方性を有する第１の磁性層とが積層されて構成され、
前記第１の界面層の飽和磁化は、前記第１の磁性層の飽和磁化より大きいことを特徴とする磁気記憶素子。
【請求項２】
前記第１の界面層の磁化方向は、面内方向であることを特徴とする請求項１に記載の磁気記憶素子。
【請求項３】
前記第１の界面層は、Ｃｏ、Ｆｅ、Ｎｉの群から選択される１つの元素、又はＣｏ、Ｆｅ、Ｎｉの群から選択される少なくとも１つの元素を含む合金から構成されることを特徴とする請求項１又は２に記載の磁気記憶素子。
【請求項４】
前記第１の磁性層は、Ｃｏ、Ｆｅの群から選択される少なくとも１つの元素と、Ｐｔ、Ｐｄ、Ｃｒの群から選択される少なくとも１つの元素とを含む合金から構成されることを特徴とする請求項１乃至３のいずれかに記載の磁気記憶素子。
【請求項５】
前記第１の磁性層は、Ｃｏ、Ｆｅの群から選択される少なくとも１つの元素を含む合金と、Ｐｔ、Ｐｄ、Ｃｒの群から選択される少なくとも１つの元素を含む合金とが交互に積層されて構成されることを特徴とする請求項１乃至３のいずれかに記載の磁気記憶素子。
【請求項６】
前記記憶層の下に設けられた第３の非磁性層と、
前記第の非磁性層の下に設けられ、かつ前記参照層からの漏れ磁界を低減する第２の調整層と、
をさらに具備し、
前記第２の調整層は、前記第３の非磁性層側に配置された第２の界面層と、膜面に垂直方向の磁気異方性を有する第２の磁性層とが積層されて構成され、
前記第２の界面層の飽和磁化は、前記第２の磁性層の飽和磁化より大きいことを特徴とする請求項１乃至５のいずれかに記載の磁気記憶素子。
【請求項７】
前記第２の界面層の磁化方向は、面内方向であることを特徴とする請求項６に記載の磁気記憶素子。
【請求項８】
前記第２の界面層は、Ｃｏ、Ｆｅ、Ｎｉの群から選択される１つの元素、又はＣｏ、Ｆｅ、Ｎｉの群から選択される少なくとも１つの元素を含む合金から構成されることを特徴とする請求項６又は７に記載の磁気記憶素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−８９８９０（Ｐ２０１３−８９８９０Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３１３６３（Ｐ２０１１−２３１３６３）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度独立行政法人新エネルギー・産業技術総合開発機構「スピントロニクス不揮発性機能技術プロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度独立行政法人新エネルギー・産業技術総合開発機構「スピントロニクス不揮発性機能技術プロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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