半導体記憶装置
【課題】 スピン注入磁化反転を用いた磁性体メモリにおいて、微細な磁気抵抗素子を用いると書き込み電流が低減できるが、読み出し時のデータ破壊を防止するために読み出し電流も小さくする必要があり、読み出し動作の遅延につながる。
【解決手段】 ワード線（ＷＬ）が選択された後に、センスアンプ（ＳＡ）が活性化されて第１ビット線（ＢＬｔ０）が第１電位（ＶＤＤ）に、第２ビット線（ＢＬｂ０）が第２電位（ＶＳＳ）に駆動され、その後、ソース線（ＳＬ０）が第１電位から第２電位に駆動されることにより、時分割で反平行状態と平行状態の再書き込み動作を行う。
【解決手段】 ワード線（ＷＬ）が選択された後に、センスアンプ（ＳＡ）が活性化されて第１ビット線（ＢＬｔ０）が第１電位（ＶＤＤ）に、第２ビット線（ＢＬｂ０）が第２電位（ＶＳＳ）に駆動され、その後、ソース線（ＳＬ０）が第１電位から第２電位に駆動されることにより、時分割で反平行状態と平行状態の再書き込み動作を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、磁気抵抗変化を利用したメモリセルの書き込み制御方法、特に、電流方向によって情報を書き換える磁気抵抗変化型メモリに関するものである。
【背景技術】
【０００２】
不揮発性メモリのなかで、磁気抵抗変化を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、高速動作が可能なＲＡＭとしての可能性がある。従来のＭＲＡＭのセル構成は、1つのトンネル磁気抵抗素子ＴＭＲと読み出し用の選択トランジスタＭＣＴ、書き込みワード線ＷＷＬとビット線ＢＬ、ソース線ＳＬからなる。図27に示すように、トンネル磁気抵抗素子ＴＭＲには、少なくとも2つの磁性層があり、1つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、平行状態、反平行状態の2状態をとる自由層ＦＬからなる。固定層と自由層の間には、トンネル障壁ＴＢがあり、自由層と固定層の磁化を分離している。トンネル障壁ＴＢの材料としては、酸化マグネシウム（ＭｇＯ）や酸化アルミニウム（Ａｌ2Ｏ3）が用いられる。情報の記憶は、自由層のスピンの向きで記憶し、トンネル磁気抵抗素子の電気抵抗が反平行状態で高抵抗状態となり平行状態で低抵抗状態となる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取る。一方、書き換え動作には2つの方法がある。1つは、非特許文献1にあるような書き込みワード線ＷＷＬとビット線ＢＬに電流を流して、その際にトンネル磁気抵抗素子ＴＭＲにおいて励起する合成磁場により、自由層のスピンの向きを制御する方式である。しかし、この書き換え方式では、トンネル磁気抵抗素子ＴＭＲが微細化すると共に、書き換えに必要な磁場の大きさが大きくなるため、書き込みワード線とビット線に流す電流も大きくなる問題がある。それに対し、非特許文献2で紹介されているトンネル磁気抵抗素子ＴＭＲに垂直に電流を流すことで自由層のスピンの向きを変えるスピン注入磁化反転技術を利用した磁性体メモリ（SPRAM）が報告されている。この書き換え方式は、図28に示すように、固定層、トンネル膜、自由層に垂直方向の電流によって、自由層のスピンの向きを制御できる。電流抵抗特性を図29に示す。状態の書き換えに必要な電流IT(P→AP)、IT（AP→P）はトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。動作上は、SPRAMでは、読み出し動作と書き込み動作のいずれの動作においても、メモリ素子であるトンネル磁気抵抗素子自体に電流が流れる。読み出し動作と書き換え動作の違いは、電流の大きさであり、書き換え動作では、自由層の磁化が反転する電流（閾値電流）より大きな電流を流す。そのため、読み出し動作において閾値電流に近い電流が流れると、トンネル磁気抵抗素子の抵抗状態が変化する恐れがある。これを回避するためには、壊れない程度の電流で読み出すことが必要となる。一方、書き込み動作では、図30に示すように、平行化書き込みパルスWWPに対して、磁気抵抗素子が状態を変えるまでには、確率過程で決まる時間が必要であることがわかっており、大きな電流を印加しても、パルス初期の一定の間、元の状態を維持している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2005−116923号公報
【非特許文献】
【０００４】
【非特許文献１】：2001 International Solid-State Circuits Conference Technical Digest Papers pp.122-123「A256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM」
【非特許文献２】2005 International Electron Device Meeting Technical Digest Papers pp. 473-476
【発明の概要】
【発明が解決しようとする課題】
【０００５】
読み出し電流を低減していくと、センスアンプへの読み出し信号の発生に時間がかかる。その結果、メモリへのアクセス時間が遅くなる。それに対して、読み出し電流を大きくすることができる破壊読出し、再書き込み動作が提案されているが、この動作を行う場合には、メモリセルに記憶されていたデータに従って、メモリセルごとに書き込み電流の向きを制御することが必要となる。その結果、書き込みデータに従ってすべてのビット線を駆動するための回路が必要となり、チップ面積が増加してしまう問題がある。
【０００６】
本願発明の目的は、磁気抵抗素子を用いたスピン注入磁化反転を用いた磁性体メモリにおいて、小面積で安定動作の可能な再書き込みのためのメモリアレイ及び周辺回路構成を提供する。
【課題を解決するための手段】
【０００７】
本願発明に係る課題を解決する手段のうち、代表的なものを例示すると、半導体記憶装置であって、複数の第１のワード線と、複数の第１ワード線に直交する第１ビット線と、第１ワード線と第１ビット線の所望の交点に配置される第１メモリセルと、第１メモリセルに接続される第１ソース線と、複数の第２のワード線と、複数の第２ワード線に直交する第２ビット線と、第２ワード線と第２ビット線の所望の交点に配置される第２メモリセルと、第２メモリセルに接続される第２ソース線と、第１ビット線と第２ビット線を対として接続され、活性化されると第１または第２ビット線のいずれかを第１電位に、他方を第２電位に駆動するセンスアンプとを有し、複数の第１ワード線のうち１本の第１ワード線が選択されてから第１期間が経過した後にセンスアンプが活性化され、センスアンプが活性化してから第２期間が経過した後に第１ソース線が第１電位から第２電位に駆動されることを特徴とする。
【発明の効果】
【０００８】
スピン注入磁化反転を利用したSPRAMにおいて、センスアンプによるビット線増幅動作により、読み出しデータのうち平行状態あるいは、反平行状態をメモリセルに再書き込みすることが可能となり、読み出し時のディスターブによるメモリセルのデータ信頼性低下を防止し、高信頼なメモリシステムが実現可能となる。また、簡単な構成により再書き込み動作を実現することにより、チップ面積を縮小することが可能となり、大容量化を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施例１の構成における読み出し動作波形の例を示した図である。
【図２】実施例１のメモリアレイの構成例を示した図である。
【図３】実施例１の構成における書き込み動作波形の例を示した図である。
【図４】本発明を適用する磁性体メモリのメモリセルのレイアウト例である。
【図５】本発明を適用する磁性体メモリのメモリセルと周辺回路の断面図の例である。
【図６】本発明を適用する磁性体メモリのメモリセルの断面図の例である。
【図７】本発明を適用する磁性体メモリのメモリセルの断面図の例である。
【図８】図２のメモリアレイの変形例を示した図である。
【図９】図８のメモリアレイの読み出し動作波形の例を示した図である。
【図１０】図８のメモリアレイの書き込み動作波形の例を示した図である。
【図１１】本発明を適用する磁性体メモリのチップ構成例を示した図である。
【図１２】図１１の磁性体メモリのメモリ部分の一部を示した図である。
【図１３】図１２のメモリ部分の一部の詳細図である。
【図１４】図１２のセンスアンプ回路の構成例を示した図である。
【図１５】図１２のサブワードドライバの構成例を示した図である。
【図１６】図１２のソース線ドライバの構成例を示した図である。
【図１７】図１２のクロスエリアの回路構成例を示した図である。
【図１８】図１２のデコーダ回路の構成例を示した図である。
【図１９】図１２のアレイ制御回路の構成例を示した図である。
【図２０】図１２のメインワードドライバの回路構成例を示した図である。
【図２１】図１２のサブワード線選択信号の回路構成例を示した図である。
【図２２】図１２のソース線選択信号の回路構成例を示した図である。
【図２３】図１２のタイミング制御回路の一部の構成例と動作波形例を示した図である。
【図２４】図２３を用いたチップの動作を説明する図である。
【図２５】図１２のタイミング制御回路の別の構成例と動作波形例を示した図である。
【図２６】図２５を用いたチップの動作を説明する図である。
【図２７】磁性体メモリの記憶素子であるトンネル磁気抵抗素子の構成例を示した図である。
【図２８】トンネル磁気抵抗素子におけるスピン注入磁化反転を説明する図である。
【図２９】トンネル磁気抵抗素子の電流抵抗特性例を示した図である。
【図３０】書き込みパルスを印加したときのトンネル磁気抵抗素子の抵抗の変化を示した図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにする。但し、本願発明は金属ゲートと半導体層の間に設けられた酸化膜絶縁膜を含む電界効果トランジスタだけに限定される訳ではなくＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)等の一般的なＦＥＴを用いた回路に適用される。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲でアレイば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを'0'，ハイレベルを'1'とする。また、トンネル磁気抵抗素子が平行状態を”０”とし、反平行状態を”１”と仮定する。ただし、これは、一例に過ぎず、物理状態と論理状態は、この限りではない。
【実施例１】
【００１１】
本発明の第1の実施例について説明する。図1は、本発明を適用した書き込み方式としてスピン注入磁化反転を用いた磁性体メモリの読み出し動作の波形図の例である。この読み出し動作の特長は、読み出し動作に続いて、反平行化書き込み動作（AP Write）を行い、その後、ソース線SL0を駆動して平行化書き込み動作(P write)を反平行動作とは時分割で行うところにある。本動作の詳細を説明する前に、本発明を適用する半導体装置について図2を用いて説明する。
【００１２】
図2は、本発明を適用するに最適なメモリアレイ及びセンスアンプ回路構成例である。メモリアレイARYは、複数のビット線BLt0、BLt1、・・・と複数のワード線WL0,WL1,・・・とその交点に配置される複数のメモリセルMC及び、読み出し時の参照電位を発生するためのリファレンスワード線RWLとリファレンスメモリセルRMCが配置される。リファレンスメモリセルRMCはビット線BLt0、BLt1・・・にそれぞれ1つ以上配置される。各メモリセルMC及びリファレンスメモリセルRMCはトンネル抵抗素子TMRとメモリセルトランジスタからなる。本実施例でトンネル抵抗素子TMRはビット線側に自由層FL、トランジスタ側に固定層PLが配置される。メモリセルトランジスタMTのソースはワード線WL0、WL1・・・と平行して配置されるソース線SL0,SL1,・・・に接続される。同様にリファレンスメモリセル内のトランジスタのソースもリファレンスワード線RWLと平行して配置されるソース線RSLに接続される。ビット線はメモリアレイARYに隣接するセンスアンプブロックSABに接続される。センスアンプブロックSABには、両側のメモリアレイARYから引き出されたビット線同士を対して接続されるセンスアンプ回路が複数配置される。センスアンプ回路は、一般的にDRAM（Dynamic Random Access Memory）に適用されるものと同様の構成となっており、クロスカップル型の増幅回路CC、読み出し時、待機時にビット線を所定の電圧レベル、例えばプリチャージ電位VBLRに設定するプリチャージ回路PRE、センスアンプのデータをデータ入出力線I/O0,I/O1に出力するIOゲートIOGがビット線に接続されている。クロスカップル型増幅回路CCはPMOSコモンソース線CSP、NMOSコモンソース線CSNにより駆動される。コモンソース線CSP,CSNは、別途配置されるコモンソースドライバにより、それぞれ電源電圧VDD及びグランドVSSに駆動される。次に図1の読み出し動作について説明する。
【００１３】
メモリアレイに対して読み出し動作では、はじめに、ビット線対BLt0,BLb0のイコライズを終了させるために、イコライズ信号EQが活性化レベルVDDから非活性化レベルVSSに設定される。それにより、ビット線対BLt0,BLb0は、プリチャージレベルVBLRに設定される。それに続いて、メモリセルの状態を読み出すために、ワード線WL0が選択状態になる。ここで、メモリアレイARY内のビット線BL0tには、平行状態Pのトンネル磁気抵抗素子TMRが接続され、ビット線BLt1には、反平行状態APのトンネル磁気抵抗素子TMRが接続されているとする。このとき、ビット線BLt0,1は、メモリセルMC内のトンネル抵抗素子TMRを介してソース線に接続される。一方、ビット線BLb0,1では、ビット線BLt0,1に対してリファレンスレベルとなるようにリファレンスワード線RWLが活性化されることで、リファレンスメモリセルRMC内のリファレンス抵抗RREFを介してリファレンスソース線RSLに接続される。このとき、リファレンス抵抗は、読み出すトンネル磁気抵抗素子TMRの平行状態抵抗値RPと反平行状態抵抗値RAPの間の値となるように設計されている。これの結果、ビット線BLt0,1及び、ビット線BLb0,1はプリチャージレベルVBLRからソース線電位VDLに向かって上昇し、この上昇する速度は、読み出してトンネル抵抗素子TMRとリファレンス抵抗値RREFにより決まり、平行状態を読み出したビット線が最も速く、反平行状態を読み出したビット線が遅くなり、リファレンスビット線は、その間になる。メモリセル内の磁気抵抗素子TMRに流れる電流は、記憶データが壊れる可能性がある大きな電流で読み出す。しかしながら、磁気抵抗素子がスイッチングするには時間がかかるため、書き込みデータが壊れる前に読み出すことが可能である。これにより、ビット線対BLt0,BLb0及び、ビット線対BLt1,BLb1の間には、抵抗値の差に起因する微小な電圧差が高速に生じる。この電圧差を元に、センスアンプ活性化信号SAEを活性化することで、ビット線対の電圧差はクロスカップル型センスアンプCCが活性化し、ビット線対間の電圧は、電源電圧VDL付近まで増幅される。このとき、同時に、プリチャージ信号PCが非活性化される。増幅後、カラム選択信号YSにより、センスアンプのデータがIOゲートIOGを介して、メモリアレイ外部に出力される。このとき、メモリアレイでは、ワード線WL0は選択状態のままであるため、反平行状態APを読み出したビット線BLt1に接続されるメモリセルMCのトンネル磁気抵抗素子TMRには、ソース線SL0からビット線BLt1に電流が流れる。この電流によって、トンネル磁気抵抗素子TMRは、反平行状態APに設定される。一方、平行状態Pを読み出したビット線BLt0では、ビット線BLt0とソース線SL0が等電位であるため、電流は流れない。次に、反平行状態に設定するのに十分な時間が経った後、ソース線SL0を電源電圧VDDレベルからグランドレベルVSSに駆動する。これにより、平行状態を読み出したビット線BLt0に接続されるトンネル磁気抵抗素子TMRには、ビット線BLt0からソース線SL0に電流が流れる。この電流によって、このトンネル磁気抵抗素子は、平行状態Pに設定される。一方、反平行状態APを読み出したビット線BLt1では、ビット線とソース線が等電位となるため、電流が流れない。平行状態を書き込むのに十分な時間がたった後、ワード線WL0が選択状態から非選択状態に設定される。その後、イコライズEQ及び、プリチャージ信号PCが活性化状態となり、ビット線を所定の電位に設定する。
【００１４】
次に、書き込み動作について図3を用いて説明する。ここでは、ビット線対BLt0,BLb0は平行状態Pが読み出されて反平行状態APが書き込まれ、ビット線対BLt1,BLb1は反平行状態APが読み出されて平行状態Pが書き込まれる場合を示す。イコライズ信号EQが非活性化されてから、クロスカップル型センスアンプCCによりビット線信号を増幅するところまでは読み出し動作と同様である。ここで、書き込み選択ビット線対に対応したカラム選択線YSが活性化され、選択アドレスのビット線にメモリアレイ外部よりI/O線、IOゲートIOGを介して書き込みデータがビット線対に書き込まれる。ビット線BLt0は、高電位状態から低電位状態に遷移する。これにより、ビット線BLt0に接続された読み出しメモリセルMCのトンネル磁気抵抗素子TMRでは、ソース線SL0からビット線BLt0に向かって電流が流れる。この電流により、トンネル磁気抵抗素子TMRは反平行状態APに設定される。同時に、非書き込みセルで反平行状態を読み出した同一ワード線WL0上のトンネル磁気抵抗素子も同様の電流が流れることにより、反平行状態APに設定される。一方、ビット線BLt1は、書き込みデータによって、グランドレベルVSSから高電位に駆動される。これにより、ビット線BLt1とソース線が等電位になるため、書き込み前に流れていたソース線SL0からビット線BLt1方向に流れていた電流が流れなくなる。同様に非書き込みセルで平行状態Pを読み出した同一ワード線WL0上のトンネル磁気抵抗素子TMRには電流が流れない。反平行状態APに設定するのに十分な時間が経った後、ソース線が電源電圧レベルVDDからグランドレベルVSSに駆動される。これにより、これにより、反平行状態を書き込まれたビット線BLt0に接続されるトンネル磁気抵抗素子TMRでは、ビット線BLt0とソース線SL0が等電位なるため、電流が流れない。一方、反平行状態APを読み出したビット線BLt1には、ビット線BLt1からソース線SL0に電流が流れる。この電流によって、このトンネル磁気抵抗素子は、平行状態Pに設定される。同時に、非書き込みセルで平行状態Pを読み出した同一ワード線WL0上のトンネル磁気抵抗素子TMRには、平行状態を書き込む方向に電流が流れる。平行状態Pを書き込むのに十分な時間がたった後、ワード線WL0が選択状態から非選択状態に設定される。その後、イコライズEQ及び、プリチャージ信号PCが活性化状態となり、ビット線を所定の電位に設定する。
【００１５】
本構成、動作の利点について述べる。高速読み出しのために読み出し時の読み出し電流を大きく設定した際に、トンネル磁気抵抗の読み出し動作後に書き換わってしまっても、センスアンプにデータを読み出しさえすれば、センスアンプに読み出したデータに従って、トンネル磁気抵抗素子の状態を再設定することにより、データ信頼性を確保することができる。
【００１６】
また、DRAMと同様のセンスアンプ回路により、読み出し動作後に、センスアンプ活性化するだけで書き込み動作が可能となるため、簡素な回路構成による小チップ面積化が可能になる利点がある。
【００１７】
図4は、本発明の実施例1を示したメモリセルアレイのレイアウト図である。メモリセルの面積は、ワード線あるいはビット線の配線ピッチを2Fとした場合8F2である。また、図5は図1のA-A’間の断面図と周辺回路の断面図を示している。図6はB-B’間の断面図、図7はC-C’間の断面図を示している。メモリセルMCは、1つのNMOSトランジスタとトンネル磁気抵抗TMRからなる。ワード線WLはトランジスタのゲートGに接続される。ゲート材料は、N型ポリシリコンやN型ポリシリコンの上部にシリサイドあるいは、タングステン（W）が積層され、低抵抗化されている。メモリセルトランジスタは、N型の半導体領域DWEL中に形成されるP型半導体領域は、隣接するセンスアンプブロック内のNMOSと共通に構成することで、P型半導体領域PWELの分離領域をもける必要がなくなるため、面積を低減できる。N型半導体領域DWELは、基板P-Sub上に形成される。NMOSトランジスタの拡散層Lの一方には、ソース線コンタクトSLCが配置される。ソース線コンタクトは、隣接するメモリセルMCと共有化して小面積化している。ソース線コンタクト上には、ワード線と直交する方向にソース線が配線される。ソースコンタクトが配置されない拡散層Lには、トンネル磁気抵抗TMRに接続される下部電極コンタクトBECが配置される。下部電極コンタクトBECはトンネル磁気抵抗が配置される下部電極BEに接続される。下部電極BE上には、複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗TMRが配置される。トンネル磁気抵抗TMRには、少なくとも1層のトンネル膜TBとその両側に配置される固定層PLと自由層FLが含まれる。磁性体の固定層PLでは、内部の電子のスピンの向きが一定方向に固定されている。一方、磁性体の自由層FLでは、内部の電子のスピンの向きが固定層に対して平行・反平行状態の2状態のいずれかの状態にある。本構成では、トンネル膜TBと下部電極の間に固定層PLが配置され、トンネル磁気抵抗TMRの上層に配線されるビット線BLとトンネル膜TBの間に自由層FLが配置される。ビット線は、ワード線と直交し、ソース線と平行に配線される。トンネル磁気抵抗TMRはビット線配線方向がワード線配線方向に比べて長い長方形あるいは、楕円形状になっている。これにより、平面方向の磁化の場合には、自由層FLのスピン方向の保持特性がよくなる利点がある。また、基盤に対して垂直方向の磁化で記憶する場合には、トンネル磁気抵抗素子の形状は円形あるいは、正方形に近い形とすることで、セル面積縮小効果がある。
【００１８】
（実施例1の変形例）
第1の実施例の変形例について、回路構成について、図8を用いて説明する。図8は、図2におけるメモリセル中のトンネル磁気抵抗素子のフリー層FLと固定層PLの順番が逆になっている構成である。それ以外の構成は、図2と同様である。次に図9を用いて本構成における読み出し動作について説明する。
【００１９】
本実施例では、実施例1と異なり、読み出し動作におけるソース線SL0電位が高電位VDLではなく低電位VSSに設定されている点が異なる。さらに、書き込み動作において、ソース線SL0が低電位から高電位に駆動される点も異なる。そのほかの動作は、前述の実施例1と同様である。次に詳細に動作の説明を行う。メモリアレイに対して読み出し動作では、はじめに、ビット線対BLt0,BLb0のイコライズを終了させるために、イコライズ信号EQが活性化レベルVDDから非活性化レベルVSSに設定される。それにより、ビット線対BLt0,BLb0は、プリチャージレベルVBLRに設定される。それに続いて、メモリセルの状態を読み出すために、ワード線WL0が選択状態になる。ここで、メモリアレイARY内のビット線BL0tには、平行状態Pのトンネル磁気抵抗素子TMRが接続され、ビット線BLt1には、反平行状態APのトンネル磁気抵抗素子TMRが接続されているとする。このとき、ビット線BLt0,1は、メモリセルMC内のトンネル抵抗素子TMRを介してソース線に接続される。一方、ビット線BLb0,1では、ビット線BLt0,1に対してリファレンスレベルとなるようにリファレンスワード線RWLが活性化されることで、リファレンスメモリセルRMC内のリファレンス抵抗RREFを介してリファレンスソース線RSLに接続される。このとき、リファレンス抵抗は、読み出すトンネル磁気抵抗素子TMRの平行状態抵抗値RPと反平行状態抵抗値RAPの間の値となるように設計されている。これの結果、ビット線BLt0,1及び、ビット線BLb0,1はプリチャージレベルVBLRからソース線電位VSSに向かって低下する。この低下する速度は、読み出してトンネル抵抗素子TMRとリファレンス抵抗値RREFにより決まり、平行状態を読み出したビット線が最も速く、反平行状態を読み出したビット線が遅くなり、リファレンスビット線は、その間になる。メモリセル内の磁気抵抗素子TMRに流れる電流は、記憶データが壊れる可能性がある大きな電流で読み出す。しかしながら、磁気抵抗素子がスイッチングするには時間がかかるため、書き込みデータが壊れる前に読み出すことが可能である。これにより、ビット線対BLt0,BLb0及び、ビット線対BLt1,BLb1の間には、抵抗値の差に起因する微小な電圧差が高速に生じる。この電圧差を元に、センスアンプ活性化信号SAEを活性化することで、ビット線対の電圧差はクロスカップル型センスアンプCCが活性化し、ビット線対間の電圧は、電源電圧VDL付近まで増幅される。このとき、同時に、プリチャージ信号PCが非活性化される。増幅後、カラム選択信号YSにより、センスアンプのデータがIOゲートIOGを介して、メモリアレイ外部に出力される。このとき、メモリアレイでは、ワード線WL0は選択状態のままであるため、反平行状態APを読み出したビット線BLt1に接続されるメモリセルMCのトンネル磁気抵抗素子TMRには、ソース線SL0からビット線BLt1に電流が流れる。この電流によって、トンネル磁気抵抗素子TMRは、反平行状態APに設定される。一方、平行状態Pを読み出したビット線BLt0では、ビット線BLt0とソース線SL0が等電位であるため、電流は流れない。次に、反平行状態に設定するのに十分な時間が経った後、ソース線SL0を電源電圧VDDレベルからグランドレベルVSSに駆動する。これにより、平行状態を読み出したビット線BLt1に接続されるトンネル磁気抵抗素子TMRには、ソース線SL0からビット線BLt1に電流が流れる。この電流によって、このトンネル磁気抵抗素子は、平行状態Pに設定される。一方、反平行状態APを読み出したビット線BLt1では、ビット線とソース線が等電位となるため、電流が流れない。平行状態を書き込むのに十分な時間がたった後、ワード線WL0が選択状態から非選択状態に設定される。その後、イコライズEQ及び、プリチャージ信号PCが活性化状態となり、ビット線を所定の電位に設定する。
【００２０】
次に、書き込み動作について図10を用いて説明する。本構成での書き込み動作は、前述の実施例1の書き込み動作の動作波形図である図3と抵抗状態とビット線電位の関係が反転しているところが異なる。それ以外は、同様である。ここでは、ビット線対BLt0,BLb0は平行状態Pが読み出されて反平行状態APが書き込まれ、ビット線対BLt1,BLb1は反平行状態APが読み出されて平行状態Pが書き込まれる場合を示す。イコライズ信号EQが非活性化されてから、クロスカップル型センスアンプCCによりビット線信号を増幅するところまでは読み出し動作と同様である。ここで、書き込み選択ビット線対に対応したカラム選択線YSが活性化され、選択アドレスのビット線にメモリアレイ外部よりI/O線、IOゲートIOGを介して書き込みデータがビット線対に書き込まれる。ビット線BLt0は、低電位状態から高電位状態に遷移する。これにより、ビット線BLt0に接続された読み出しメモリセルMCのトンネル磁気抵抗素子TMRでは、ビット線BLt0からソース線SL0に向かって電流が流れる。この電流により、トンネル磁気抵抗素子TMRは反平行状態APに設定される。同時に、非書き込みセルで反平行状態を読み出した同一ワード線WL0上のトンネル磁気抵抗素子も同様の電流が流れることにより、反平行状態APに設定される。一方、ビット線BLt1は、書き込みデータによって、高電位状態から低電位状態に駆動される。これにより、ビット線BLt1とソース線が等電位になるため、書き込み前に流れていたソース線SL0からビット線BLt1方向に流れていた電流が流れなくなる。同様に非書き込みセルで平行状態Pを読み出した同一ワード線WL0上のトンネル磁気抵抗素子TMRには電流が流れない。反平行状態APに設定するのに十分な時間が経った後、ソース線がグランドレベルVSSから電源電圧レベルVDLに駆動される。これにより、これにより、反平行状態を書き込まれたビット線BLt0に接続されるトンネル磁気抵抗素子TMRでは、ビット線BLt0とソース線SL0が等電位なるため、電流が流れない。一方、反平行状態APを読み出したビット線BLt1には、ビット線BLt1からソース線SL0に電流が流れる。この電流によって、このトンネル磁気抵抗素子は、平行状態Pに設定される。同時に、非書き込みセルで平行状態Pを読み出した同一ワード線WL0上のトンネル磁気抵抗素子TMRには、平行状態を書き込む方向に電流が流れる。平行状態Pを書き込むのに十分な時間がたった後、ワード線WL0が選択状態から非選択状態に設定される。その後、イコライズEQ及び、プリチャージ信号PCが活性化状態となり、ビット線を所定の電位に設定する。
【００２１】
本構成、動作の利点について述べる。前述の実施例1と同様に、高速読み出しのために読み出し時の読み出し電流を大きく設定した際に、トンネル磁気抵抗の読み出し動作後に書き換わってしまっても、センスアンプにデータを読み出しさえすれば、センスアンプに読み出したデータに従って、トンネル磁気抵抗素子の状態を再設定することにより、データ信頼性を確保することができる。
【００２２】
また、DRAMと同様のセンスアンプ回路により、読み出し動作後に、センスアンプ活性化するだけで書き込み動作が可能となるため、簡素な回路構成による小チップ面積化が可能になる利点がある。
【実施例２】
【００２３】
次に、本願構成をDRAMと同様のインタフェースを持つSPRAMに適用した場合の実施例について説明する。図11は本発明が適用されるDRAMコンパチブルインタフェースを備えたSPRAMのチップブロック図である。本構成では、タイミング生成回路TCG内に、プリチャージコマンドが入力された際に、センスアンプに保持されているデータにしたがって、メモリセルに所望の書き込み電流が流れるように、ソース線を駆動するタイミング信号を発生する機能があることが特徴である。
【００２４】
チップChip上には、ロウアドレスバッファXAB、カラムアドレスバッファYAB、タイミング生成回路TCG、ロウプリデコーダPXDEC、カラムプリデコーダPYDEC、ロウデコーダXDEC、カラムデコーダYDEC、モードレジスタMR、内部電源発生回路VG、入出力バッファI/O B、メインアンプMAB、I/Oコントロール回路 I/O CTL、メモリアレイブロックBANKが配置される。本図では、簡単化のため、1つのバンクブロックについてのみ記載し、さらに、欠陥救済回路、内部カラムアドレスカウンタなどは省略している。
【００２５】
ロウアドレスバッファXAB、カラムアドレスバッファYABは、外部より入力されたアドレスを一時的に保持する。タイミング生成回路TCGは、外部よりコマンドピンや一部のアドレスピンに入力されたコマンドに従って、チップ全体に制御信号を送る。モードレジスタMRは、カラムアクセスでリード・ライト・バースト動作を制御する。ロウプリデコーダPXDEC、ロウデコーダXDECは、入力されたＸアドレスにしたがって、サブアレイ、ならびにワード線を選択するための選択信号を生成し、ワード線を選択、駆動し、さらに、選択信号に従ってセンスアンプなどの回路ブロックを制御する。カラムプリデコーダPYDEC、カラムデコーダYDEC11は、入力されたＹアドレスにしたがって入出力するデータを選択するための信号や書き込みを制御するための信号を出力する。Ｉ／ＯコントロールI/O CTLは、メモリセルアレイから出力されたデータをチップ外部へ出力する順番や、チップ外部から入力されたデータをメモリセルアレイへ書きこむ動作を制御する。入出力バッファI/O Bは、Ｉ／Ｏコントロールから送られてきたデータのチップ外部への出力と、外部から入力されたデータを一時的に保持し、タイミング生成回路3によって制御されてメモリアレイブロックBANKに書き込むＩ／Ｏコントロールに送る。メモリアレイブロックBANKは、情報を記憶するメモリセルＭＣがアレイ状に配置されている。
【００２６】
次に、メモリアレイブロックBANKの構成について図12を用いて説明する。図12は、メモリアレイブロックBANKの代表的な構成を示した例である。メモリアレイブロックBANKには、複数のメモリセルアレイMCAとそれに隣接して配置されるセンスアンプブロックSAB、サブワードドライバブロックSWDB、ソース線駆動回路SLDB、及びセンスアンプブロックSABとサブワードドライバブロックSWDB、ソース線駆動回路ブロックの交差点に配置されるクロスエリア回路ブロックXAS,XAWが配置される。
【００２７】
図13にメモリセルアレイMCAの構成例を示す。メモリセルアレイでは、複数のビット線BLT0,BLt1、・・・BLtnと複数のワード線SWL0,SWL1,・・・、SWL4n+1と複数のリファレンスワード線RSWL0,RSWL1が直交して配置される。その所望の交点には、メモリセルMCが配置される。メモリセルMCは、トランジスタMTとトンネル磁気抵抗素子TMRが直列接続され、トランジスタのソースは、ワード線方向のセルで共通にソース線SL0,SL1,・・・に接続される。さらにメモリセル面積を縮小するために、ビット線方向に隣接するセルでソース線SL0、SL1,・・・を共有している。トンネル磁気抵抗素子TMRのトランジスタと反対側の端子にはビット線が接続される。メモリセルレイアウト例は、図4、断面構造は、図5，6，7に示したものと同様である。
【００２８】
図14は、センスアンプブロックSABの構成例を示している。センスアンプSAは左右のメモリセルアレイMCAから引き出されたビット線BLt0とBLb0を対として、クロスカップル型アンプCCとプリチャージイコライズ回路PCEQ、センスアンプのデータをIO線I/O0,I/O1に出力するためのIOゲートIOGが配置される。クロスカップル型アンプは、コモンソース線CSP、CSNによって、微小なビット線間の信号を所望の電圧レベル、例えば、アレイ電圧VDL振幅に増幅する。
【００２９】
図15には、サブワードドライバブロックの構成例を示す。メインワード線MWLB0,MWLB1、・・・とワード線プリデコード信号FXT0、FXT1、FXT2、FXT3、FXB0、FXB1、FXB2、FXB3により、サブワード線SWL0,SWL1,・・・から1本のワード線を選択し活性化する。それぞれのサブワード線SWL0,SWL1,・・・は、サブワードドライバブロックSWDBの両側に隣接するメモリセルアレイMCAに接続されている。1つのワードドライバで両方のメモリセルアレイMCAのワード線を駆動することにより、サブワードドライバブロックの面積を削減できる。
【００３０】
図16は、ソース線駆動回路ブロックSLDBの構成例を示している。本ブロックには、複数のソース線ドライバSLDが配置される。おのおののソース線ドライバSLDは前述のサブワードドライバSWDと同様の回路構成で実現できる。複数のソース線SL0,SL1,SL2、・・・のうち、メインワード線MWLB0、MWLB1,・・・とソース線プリデコード信号PSLT0,PSLT1,PSLB0,PSLB1により、1本が選択される。図13にあるように、メモリセルアレイMCAでは、ビット線延伸方向に隣接する2つのセルでソース線SL0を共有しているため、サブワード線SWL0とSWL1の2本に対して1本のソース線SL0が配置され、サブワード線SWL2とSWL3の2本に対して1本のソース線SL1が配置される、というように、ドライバが構成されている。サブワードドライバブロックSWDBとソース線駆動回路SLDBでメインワード線を共有化することにより、配線本数が低減でき、レイアウト面積が削減、もしくは、配線幅を太くでき、低抵抗かできるため、高速動作を実現できる利点がある。
【００３１】
図17には、クロスエリアXAW、XASの回路構成例を示す。クロスエリアXAWでは、サブワードドライバブロックで利用されるワード線プリデコード信号FXT0,FXT1,FXT2,FXT3がワード線プリデコード信号FXB0,FXB1,FXB2,FXB3から生成される。FXT0の高電位はワード線用電圧VWLである。ワード線用電圧VWLは、メモリセルの書込み動作と読み出し動作で、その電圧値を変更してもよい。また、センスアンプブロックから引き出されたコモンソース線CSN,CSPのイコライズ回路とコモンソース駆動回路が配置される。イコライズ回路は、待機時期間中にコモンソース線CSN、CSPをビット線のプリチャージレベルVBLRにプリチャージする。コモンソース駆動回路は、センスアンプ活性化信号SAP,SANにより、コモンソースCSPを高電圧VDLに駆動し、コモンソースCSNをグランドレベルVSSに駆動する。同様に、クロスエリアXASでは、ソース線駆動回路SLDBで利用されるソース線プリデコード信号PSLT0,PSLT1がソース線プリデコード信号PSLB0,PSLB1から生成される。クロスエリアXAWと同様に、コモンソース線CSP,CSNのイコライズ回路とコモンソース線駆動回路が配置される。センスアンプブロックの両側に配置されるクロスエリアXAW,XASの両方からコモンソース線CSN、CSPを駆動することで、高速なセンス動作と、大電流を供給する必要がある再書き込み動作時の電流供給能力を高くすることができる利点がある。
【００３２】
図18には、ロウプリデコーダ回路の一部の構成例を示している。プリデコーダPDEC2は、入力されたアドレスA<1>、A<0>から4本のプリデコード信号PX0<0>〜PX0<3>を生成する回路である。プリデコーダPDEC3は、入力された3つのアドレス、例えば、A<2>,A<3>、A<4>から8本のプリデコード信号PX2<0>〜PX2<7>を生成する回路である。
【００３３】
図19は、アレイコントロール回路ACの回路構成例である。本回路ブロックでは、入力アドレスから生成されるマットセレクト信号MSBとタイミング生成回路から出力される、タイミング信号WLEN,SLEN,SAENを用いて、各回路ブロックへの活性化タイミング信号、例えば、ワード線活性化信号MSWT,プリデコード信号活性化信号MSFT、ソース線活性化信号MSST,センスアンプ活性化信号SAN,SAPを生成する。
【００３４】
図20は、メインワードドライバブロックの構成例である。本回路ブロックでは、ワード線活性化信号MSWTとロウプリデコード信号PX2<0>・・・、PX5M<0>・・・PX5<3>を用いて、32本のメインワード線MWLB0〜MWLB31から1本のメインワード線を選択する。メインワード線の電圧振幅は、他の制御信号、例えば、ワード線活性化信号MSWTが電源電圧VDDなのに対して、レベル変換回路を用いて内部昇圧電源電圧VPPとしている。高電圧を用いることで、サブワード線の電源振幅も高電圧化することが容易に可能となる。サブワード線SWL0,・・・の振幅を高振幅化できると、メモリセルトランジスタに小さいトランジスタを用いても電流駆動力を高めることができるためチップの小面積化を実現できる利点がある。
【００３５】
図21は、ワード線プリデコード信号FXB0、FXB1、FXB2、FXB3の生成回路例である。本回路ブロックFXBDBでは、プリデコード信号PX0<0>〜PX0<3>とプリデコード信号活性化タイミング信号MSFTを用いてワード線プリデコード信号FXB0,FXB1,FXB2,FXB3を生成する。また、メインワード線と同様に、ワード線プリデコード信号の電圧振幅は、他の制御信号、例えば、ワード線プリデコード信号活性化信号MSFTが電源電圧VDDなのに対して、レベル変換回路を用いて内部昇圧電源電圧VPPを用いている。それにより、サブワード線の電源振幅も高電圧化することが容易に可能となる。
【００３６】
図22は、ソース線プリデコード信号PSLB0、PSLB1生成回路ブロックSLBDBの構成例である。本回路ブロックには、ソース線プリデコード信号ドライバが2つ配置される。ソース線活性化タイミング信号MSSTとプリデコード信号PX0<0>とPX0<1>からソース線プリデコード信号PSLB0が出力され、プリデコード信号PX0<2>とPX0<3>を用いてソース線プリデコード信号PSLB1が出力される。図13にあるように、サブワード線SWL 2本に対してソース線SLが1本対応することから、ワード線プリデコード信号FXB0,FXB1,FXB2,FXB3に対して、ワード線プリデコード信号FXB0、FXB1のいずれかが活性化されるとき、ソース線プリデコード信号PSLB0が選択され、ワード線プリデコード信号FXB2とFXB3のいずれかが活性化されるときソース線プリデコード信号PSLB1が選択される。
【００３７】
図23(a)は、タイミング生成回路TCGの一部分を示している。本ブロックでは、外部から入力された活性化信号ACTに対応して活性化する内部活性化信号RACTを用いて、内部タイミング信号、例えば、ワード線活性化タイミング信号WLEN、センスアンプ活性化タイミング信号SAEN,ソース線活性化タイミング信号SLENが所望の遅延時間D1、D2,D3を持つ遅延回路を用いて生成される。本回路の動作について、図23（ｂ）で説明する。本回路ブロックは、外部より活性化信号ACTが入力されたとき、ワード線活性化タイミング信号は、遅延時間D1の期間活性化された後、非活性化される。ワード線活性化タイミング信号が非活性化されると同時に、センスアンプ活性化タイミング信号が活性化される。その後、プリチャージコマンドPREが入力されると、内部活性化信号RACTが非活性化されるのを受けて、ワード線活性化タイミング信号再度D2の期間だけ活性化される。このとき同時に、ワード線用電圧VWLの電圧レベルも読み出し用のVWRから書き込み用高電圧VWWに昇圧される。ワード線活性化タイミング信号が活性化された後D3の期間経過後、ソース線活性化タイミング信号が活性かされる。ワード線活性化タイミング信号が非活性化されるとほぼ同時に、センスアンプ活性化タイミング信号とソース線活性化タイミング信号も非活性化される。その後、ワード線用電圧VWLの電圧レベルも書き込み用高電圧VWWから読み出し用高電圧VWRに低下する。
【００３８】
図11のチップの動作について、図24を用いて説明する。本実施例では、メモリセルの構成として、図8のように、磁気抵抗素子TMRの固定層PLがビット線に接続される構成を前提としている。本回路動作の特徴は、図23の内部タイミング生成回路を用いることにより、読み出し動作終了後ワード線が非活性化され、通常のDRAMの動作にあるカラムアクセス動作をセンスアンプのデータに対し行う。プリチャージコマンドが入力されたときに、ワード線が再度活性化され、センスアンプのデータにしたがって、メモリセルの磁気抵抗素子に電流が挿印され、反平行化書き込みが行われる。それに引き続き、ソース線が駆動されることにより、平行化書き込みが行われる。次に具体的な動作について説明する。
【００３９】
待機時状態において、外部より活性化コマンドACTが入力されると、イコライズ信号EQが非活性化される。それに引き続き、ワード線WLが読み出しワード線用電位VWRに駆動される。このとき、読み出しビット線は読み出しデータが平行状態に対応する場合には、図23のようにリファレンスビット線に相当するBLbよりも低電位側になる。逆に、反平行状態の場合には、リファレンスビット線よりも高電位側になる。このとき、読み出し電流は、メモリセルに印加される電圧を高くすることにより、高速に信号を発生するのに十分な電流を確保できる。一定時間経過後、ワード線が非選択状態となるのと前後して、センスアンプ活性化信号により、センスアンプが活性化され、ビット線対は、所定の電圧振幅VDLに増幅される。この後、通常のDRAMのカラム動作と同様の動作を行う。その際、外部からの書き込みデータはセンスアンプに書き込まれる。また、外部への出力は、センスアンプに保持されたデータを出力する。最後に、プリチャージコマンドPREが入力されると、再度ワード線が活性化され、書き込み用ワード線高電位VWWに駆動される。ワード線が活性化されると、反平行状態に対応するデータをセンスアンプに保持している場合、選択されるメモリセルの磁気抵抗素子には、ビット線からソース線に電流が流れ、書き込み動作の前の状態にかかわらず、反平行状態に設定される。一定時間経過後、ソース線が低電位から高電位に駆動される。これにより、センスアンプに平行状態に対応するデータが保持されている場合、選択されるメモリセルの磁気抵抗素子には、ソース線からビット線方向に電流が流れ、書き込み動作の前の磁気抵抗素子の状態にかかわらず、平行状態に設定される。このとき反平行状態に書き込まれたセルには電流が流れないため、状態の変化は起こらない。その後、平行状態を書き込むのに十分な時間が経過した後、ワード線が非活性化される。それに引き続き、センスアンプ、ビット線がプリチャージ状態に設定される。同様にソース線も高電位状態から、低電位状態に駆動され、待機状態になる。
【００４０】
本動作の利点についてのべる。読み出し動作において、データ読み出し電流を大きく取ることにより、センスアンプへの信号発生時間を短くすることができ、高速な読み出し動作が可能となる。さらに、カラム動作において、センスアンプのデータに対して、読み出し、書き込みを行うことにより、高速なカラムサイクル動作を実現できる。また、カラムサイクル中は、ワード線を非活性化状態にしているため、メモリセル内の磁気抵抗素子に電流が流れないため、消費電力を低減することができる。さらに、プリチャージ後にセンスアンプのデータをメモリセルに書き戻すことにより、読み出し時にデータ破壊を起こしたセルのデータを正しいデータに戻すことが可能となり、データ信頼性を向上することができる。また、書込み時よ読み出し時のワード線活性化レベルを変えることで、読み出し動作に最適なワード線レベルと、書き込み時に最適なワード線レベルを任意に設定できるため、動作マージンの向上が可能となる利点がある。
【００４１】
次に、図25を用いて、前述の図23のタイミング生成回路の変形例及び、チップ動作の変形例を説明する。本構成では、前述の図24動作と比較して、読み出し動作後にワード線が非活性化されず、カラムサイクル毎に、平行化書き込み動作を行う点が異なる。
【００４２】
図25(a)はタイミング生成回路TCGの一部を示している。ソース線活性化タイミング信号SLENがカラムライト活性化信号CACTWによって駆動されることが特徴である。本回路の動作について図25(b)を用いて説明する。外部より活性化コマンドACTが入力されると、内部ロウ活性化信号RACTが選択される。これにしたがって、ワード線活性化タイミング信号WLENが活性化される。所定の遅延時間D0が経過するとセンスアンプ活性化タイミング信号が活性化される。その後、カラム動作に移り、カラム動作において、ライトコマンドWRITが入力されると、カラムライト活性化信号CACTWが選択状態となる。カラムライト活性化信号CACTWが活性化状態になってから、遅延時間D4後にソース線活性化タイミング信号SLENが活性化される。ソース線活性化タイミング信号SLENは、カラムライト活性化信号CACTWが非選択状態となると非活性化される。ソース線活性化タイミング信号SLENが活性化される期間は、平行状態を書き込むために必要な時間だけ活性化される。プリチャージコマンドPREが入力されると、ロウ活性化信号RACTが非活性化される。非活性化後、遅延時間D2経過後、ソース線活性化タイミング信号SLENが活性化される。ソース線線活性化タイミング信号SLENは、さらに遅延時間D3経過後、非活性化される。時間D3-D2の時間は、トンネル磁気抵抗素子に平行状態を書き込むために必要な時間に設定される。ロウ活性化信号RACTが非活性化されてから遅延時間D1経過後、ワード線活性化タイミング信号が非活性化される。遅延時間D1は遅延時間D3よりも同程度に設定される。
【００４３】
次に、図26を用いて、図25のタイミング生成回路を適用したチップChipの動作について説明する。前述の図24と同様に、本実施例では、メモリセルの構成として、図8のように、磁気抵抗素子TMRの固定層PLがビット線に接続される構成を前提としている。待機時状態において、外部より活性化コマンドACTが入力されると、イコライズ信号EQが非活性化される。それに引き続き、ワード線WLが活性化される。このとき、読み出しビット線は読み出しデータが平行状態に対応する場合には、図25のようにリファレンスビット線に相当するBLbよりも読み出しビット線BLtは低電位側になる。逆に、反平行状態の場合には、リファレンスビット線BLbよりも高電位側になる。このとき、読み出し電流は、10年間のリード動作を保障できない電圧を印加することにより、高速に信号を発生するのに十分な電流を確保できる。一定時間経過後、センスアンプ活性化信号により、センスアンプが活性化され、ビット線対は、所定の電圧振幅VDLに増幅される。このとき、反平行状態を読み出したメモリセルには、ビット線からソース線に電流が流れ続ける。この結果、メモリセルのトンネル磁気抵抗素子は、反平行状態が書き込まれる。次に、カラム動作について説明する。外部から読み出しコマンドREADが入力されると、センスアンプのデータが出力される。一方、外部からライトコマンドWRITが入力されると、同時あるいは、数クロック後に外部より入力されたデータがセンスアンプに書き込まれる。センスアンプのデータが書き換わり、反平行状態に対応するデータが書き込まれると、ビット線BLtが高電位に遷移する。それにより、メモリセルのトンネル磁気抵抗素子には、反平行状態を書き込む電流が流れる。最後に、プリチャージコマンドPREが入力されると、選択されるメモリセルの磁気抵抗素子には、ビット線からソース線に電流が流れ、書き込み動作の前の状態にかかわらず、反平行状態に設定される。一定時間経過後、ソース線が低電位から高電位に駆動される。これにより、センスアンプに平行状態に対応するデータが保持されている場合、選択されるメモリセルの磁気抵抗素子には、ソース線からビット線方向に電流が流れ、書き込み動作の前の磁気抵抗素子の状態にかかわらず、平行状態に設定される。このとき反平行状態に書き込まれたセルには電流が流れないため、状態の変化は起こらない。その後、平行状態を書き込むのに十分な時間が経過した後、ワード線が非活性化される。それに引き続き、センスアンプ、ビット線がプリチャージ状態に設定される。同様にソース線も高電位状態から、低電位状態に駆動され、待機状態になる。
【００４４】
本動作の利点についてのべる。読み出し動作において、データ読み出し電流を大きく取ることにより、センスアンプへの信号発生時間を短くすることができ、高速な読み出し動作が可能となる。さらに、カラム動作において、センスアンプのデータに対して、読み出し、書き込みを行うことにより、高速なカラムサイクル動作を実現できる。また、カラムサイクル中は、ワード線を非活性化状態にしているため、メモリセル内の磁気抵抗素子に電流が流れないため、消費電力を低減することができる。さらに、プリチャージ後にセンスアンプのデータをメモリセルに書き戻すことにより、読み出し時にデータ破壊を起こしたセルのデータを正しいデータに戻すことが可能となり、データ信頼性を向上することができる。
【００４５】
本発明を適用するプロセスノードは、トンネル磁気抵抗素子TMRの素子サイズを50nmx100nm以下にすることが望ましいことから、最小加工寸法（ワード線あるいは、ビット線の配線ピッチのうち狭いほうの半分）が50nm以降のプロセスに適用するのが望ましい。
【００４６】
回路構成、及び、メモリセル断面構成は、ここに挙げたものに限られるわけではなく、同一の機能あるいは、同一の構成を実現するものでアレイば、異なる構成でもかまわない。
【符号の説明】
【００４７】
EQ：イコライズ信号、PC：プリチャージ信号、WL,WL0,WL1,・・・：ワード線、SAE:センスアンプ活性化信号、SL,SL0,SL1,・・・：ソース線、YS：カラム選択信号、BLt/b0、BLt/b1：ビット線、I/O0,I/O1：入出力線、SN：メモリ内部端子、ARY:メモリアレイ、CC：クロスカップル型センスアンプ、SAB：センスアンプブロック、VBLR:ビット線プリチャージレベル、PRE:ビット線プリチャージ回路、VDL:ビット線高電位、VSS:グランドレベル、IOG:入出力ゲート回路、MC:メモリセル、RTMR:磁気抵抗素子、SLC：ソース線コンタクト、BEC:磁気抵抗素子下部電極コンタクト、BE：磁気抵抗素子下部電極、G:ゲート、L:拡散層、FL：トンネル磁気抵抗素子自由層、TB:トンネル磁気抵抗素子トンネル層、PL：トンネル磁気抵抗素子固定層、GN:NMOS用ゲート配線、GP:PMOS用ゲート配線、PWEL:P型半導体領域、NWEL:N型半導体領域、DWEL：N型半導体領域、LP:P型拡散層、LN：N型拡散層、p-sub：P型シリコン基板、MCA:メモリセルアレイ、STI：素子分離領域、NMOS:N型MOSトランジスタ、PMOS:P型MOSトランジスタ、RSL：リファンレスセルソース線、RWL:リファンレスセルワード線、ACT:活性化コマンド、READ:リードコマンド、PRE:プリチャージコマンド、Write:ライトコマンド、BANK：メモリバンク、MIO:メイン入出力線、MAB：メインアンプブロック、I/OB：入出力バッファ、DQ0,DQ1,・・・：入出力ピン、VPP:ワード線昇圧レベル、VSL:ソース線レベル、VDD:外部電源電圧レベル、VBB:基板電位、YAB：カラムアドレスバッファ、XAB：ロウアドレスバッファ、PXDEC:ロウプリデコード回路、XDEC:ロウデコーダ回路、PYDEC:カラムプリデコード回路、YDEC：カラムデコード回路、MR:モードレジスタ、TCG:タイミング制御回路、CLK,/CLK:外部クロック、CKE:クロックイネーブル、/CS：チップセレクト、/RAS：ロウストローブ信号、/CAS：カラムストローブ信号、WE:ライトイネーブル、DM:データマスク、DQS,/DQS:データストローブ信号、VG：内部電源生成回路、I/O CTL:入出力制御回路、A0,A1,・・・：アドレスピン、Chip:チップ、SWDB：サブワードドライバブロック、XAW:ワードドライバ用クロスエリア、SLDB:ソース線ドライバブロック、XAS:ソース線ドライバ用クロスエリア、MT：メモリセルトランジスタ、SWD：サブワードドライバ、FXT0,FXT1,・・、FXB0,FXB1,・・：ワード線プリデコード信号、MWLB,MWLB0,MWLB1、・・・：メインワード線、SWL,SWL0,SWL1、・・・：サブワード線、PSLT0,PSLT1,PSLB0,PSLB1：ソース線用プリデコード信号、SAP、SAN：センスアンプ活性化信号、CSP,CSN：コモンソース線、PX0<0>、・・・PX2<0>、・・・：プリデコード信号、PDEC2,PDEC3:プリデコーダ、AC：アレイ制御回路、MSWT、MSFT、MSST:タイミング信号、MSB:マット選択信号、WLEN、SLEN,SAEN：タイミング信号、MWD8,MWD：メインワードドライバ、FXBD：ワード線用プリデコード信号ドライバ、FXBDB:ワード線用プリデコード信号ドライバブロック、SLBD：ソース線用プリデコード信号ドライバ、SLBDB:ソース線用プリデコード信号ドライバブロック、RACT：内部ロウ活性化信号、CMD:コマンド、CACTW：カラムライト活性化信号。
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、磁気抵抗変化を利用したメモリセルの書き込み制御方法、特に、電流方向によって情報を書き換える磁気抵抗変化型メモリに関するものである。
【背景技術】
【０００２】
不揮発性メモリのなかで、磁気抵抗変化を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、高速動作が可能なＲＡＭとしての可能性がある。従来のＭＲＡＭのセル構成は、1つのトンネル磁気抵抗素子ＴＭＲと読み出し用の選択トランジスタＭＣＴ、書き込みワード線ＷＷＬとビット線ＢＬ、ソース線ＳＬからなる。図27に示すように、トンネル磁気抵抗素子ＴＭＲには、少なくとも2つの磁性層があり、1つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、平行状態、反平行状態の2状態をとる自由層ＦＬからなる。固定層と自由層の間には、トンネル障壁ＴＢがあり、自由層と固定層の磁化を分離している。トンネル障壁ＴＢの材料としては、酸化マグネシウム（ＭｇＯ）や酸化アルミニウム（Ａｌ2Ｏ3）が用いられる。情報の記憶は、自由層のスピンの向きで記憶し、トンネル磁気抵抗素子の電気抵抗が反平行状態で高抵抗状態となり平行状態で低抵抗状態となる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取る。一方、書き換え動作には2つの方法がある。1つは、非特許文献1にあるような書き込みワード線ＷＷＬとビット線ＢＬに電流を流して、その際にトンネル磁気抵抗素子ＴＭＲにおいて励起する合成磁場により、自由層のスピンの向きを制御する方式である。しかし、この書き換え方式では、トンネル磁気抵抗素子ＴＭＲが微細化すると共に、書き換えに必要な磁場の大きさが大きくなるため、書き込みワード線とビット線に流す電流も大きくなる問題がある。それに対し、非特許文献2で紹介されているトンネル磁気抵抗素子ＴＭＲに垂直に電流を流すことで自由層のスピンの向きを変えるスピン注入磁化反転技術を利用した磁性体メモリ（SPRAM）が報告されている。この書き換え方式は、図28に示すように、固定層、トンネル膜、自由層に垂直方向の電流によって、自由層のスピンの向きを制御できる。電流抵抗特性を図29に示す。状態の書き換えに必要な電流IT(P→AP)、IT（AP→P）はトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。動作上は、SPRAMでは、読み出し動作と書き込み動作のいずれの動作においても、メモリ素子であるトンネル磁気抵抗素子自体に電流が流れる。読み出し動作と書き換え動作の違いは、電流の大きさであり、書き換え動作では、自由層の磁化が反転する電流（閾値電流）より大きな電流を流す。そのため、読み出し動作において閾値電流に近い電流が流れると、トンネル磁気抵抗素子の抵抗状態が変化する恐れがある。これを回避するためには、壊れない程度の電流で読み出すことが必要となる。一方、書き込み動作では、図30に示すように、平行化書き込みパルスWWPに対して、磁気抵抗素子が状態を変えるまでには、確率過程で決まる時間が必要であることがわかっており、大きな電流を印加しても、パルス初期の一定の間、元の状態を維持している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2005−116923号公報
【非特許文献】
【０００４】
【非特許文献１】：2001 International Solid-State Circuits Conference Technical Digest Papers pp.122-123「A256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM」
【非特許文献２】2005 International Electron Device Meeting Technical Digest Papers pp. 473-476
【発明の概要】
【発明が解決しようとする課題】
【０００５】
読み出し電流を低減していくと、センスアンプへの読み出し信号の発生に時間がかかる。その結果、メモリへのアクセス時間が遅くなる。それに対して、読み出し電流を大きくすることができる破壊読出し、再書き込み動作が提案されているが、この動作を行う場合には、メモリセルに記憶されていたデータに従って、メモリセルごとに書き込み電流の向きを制御することが必要となる。その結果、書き込みデータに従ってすべてのビット線を駆動するための回路が必要となり、チップ面積が増加してしまう問題がある。
【０００６】
本願発明の目的は、磁気抵抗素子を用いたスピン注入磁化反転を用いた磁性体メモリにおいて、小面積で安定動作の可能な再書き込みのためのメモリアレイ及び周辺回路構成を提供する。
【課題を解決するための手段】
【０００７】
本願発明に係る課題を解決する手段のうち、代表的なものを例示すると、半導体記憶装置であって、複数の第１のワード線と、複数の第１ワード線に直交する第１ビット線と、第１ワード線と第１ビット線の所望の交点に配置される第１メモリセルと、第１メモリセルに接続される第１ソース線と、複数の第２のワード線と、複数の第２ワード線に直交する第２ビット線と、第２ワード線と第２ビット線の所望の交点に配置される第２メモリセルと、第２メモリセルに接続される第２ソース線と、第１ビット線と第２ビット線を対として接続され、活性化されると第１または第２ビット線のいずれかを第１電位に、他方を第２電位に駆動するセンスアンプとを有し、複数の第１ワード線のうち１本の第１ワード線が選択されてから第１期間が経過した後にセンスアンプが活性化され、センスアンプが活性化してから第２期間が経過した後に第１ソース線が第１電位から第２電位に駆動されることを特徴とする。
【発明の効果】
【０００８】
スピン注入磁化反転を利用したSPRAMにおいて、センスアンプによるビット線増幅動作により、読み出しデータのうち平行状態あるいは、反平行状態をメモリセルに再書き込みすることが可能となり、読み出し時のディスターブによるメモリセルのデータ信頼性低下を防止し、高信頼なメモリシステムが実現可能となる。また、簡単な構成により再書き込み動作を実現することにより、チップ面積を縮小することが可能となり、大容量化を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施例１の構成における読み出し動作波形の例を示した図である。
【図２】実施例１のメモリアレイの構成例を示した図である。
【図３】実施例１の構成における書き込み動作波形の例を示した図である。
【図４】本発明を適用する磁性体メモリのメモリセルのレイアウト例である。
【図５】本発明を適用する磁性体メモリのメモリセルと周辺回路の断面図の例である。
【図６】本発明を適用する磁性体メモリのメモリセルの断面図の例である。
【図７】本発明を適用する磁性体メモリのメモリセルの断面図の例である。
【図８】図２のメモリアレイの変形例を示した図である。
【図９】図８のメモリアレイの読み出し動作波形の例を示した図である。
【図１０】図８のメモリアレイの書き込み動作波形の例を示した図である。
【図１１】本発明を適用する磁性体メモリのチップ構成例を示した図である。
【図１２】図１１の磁性体メモリのメモリ部分の一部を示した図である。
【図１３】図１２のメモリ部分の一部の詳細図である。
【図１４】図１２のセンスアンプ回路の構成例を示した図である。
【図１５】図１２のサブワードドライバの構成例を示した図である。
【図１６】図１２のソース線ドライバの構成例を示した図である。
【図１７】図１２のクロスエリアの回路構成例を示した図である。
【図１８】図１２のデコーダ回路の構成例を示した図である。
【図１９】図１２のアレイ制御回路の構成例を示した図である。
【図２０】図１２のメインワードドライバの回路構成例を示した図である。
【図２１】図１２のサブワード線選択信号の回路構成例を示した図である。
【図２２】図１２のソース線選択信号の回路構成例を示した図である。
【図２３】図１２のタイミング制御回路の一部の構成例と動作波形例を示した図である。
【図２４】図２３を用いたチップの動作を説明する図である。
【図２５】図１２のタイミング制御回路の別の構成例と動作波形例を示した図である。
【図２６】図２５を用いたチップの動作を説明する図である。
【図２７】磁性体メモリの記憶素子であるトンネル磁気抵抗素子の構成例を示した図である。
【図２８】トンネル磁気抵抗素子におけるスピン注入磁化反転を説明する図である。
【図２９】トンネル磁気抵抗素子の電流抵抗特性例を示した図である。
【図３０】書き込みパルスを印加したときのトンネル磁気抵抗素子の抵抗の変化を示した図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにする。但し、本願発明は金属ゲートと半導体層の間に設けられた酸化膜絶縁膜を含む電界効果トランジスタだけに限定される訳ではなくＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)等の一般的なＦＥＴを用いた回路に適用される。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲でアレイば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを'0'，ハイレベルを'1'とする。また、トンネル磁気抵抗素子が平行状態を”０”とし、反平行状態を”１”と仮定する。ただし、これは、一例に過ぎず、物理状態と論理状態は、この限りではない。
【実施例１】
【００１１】
本発明の第1の実施例について説明する。図1は、本発明を適用した書き込み方式としてスピン注入磁化反転を用いた磁性体メモリの読み出し動作の波形図の例である。この読み出し動作の特長は、読み出し動作に続いて、反平行化書き込み動作（AP Write）を行い、その後、ソース線SL0を駆動して平行化書き込み動作(P write)を反平行動作とは時分割で行うところにある。本動作の詳細を説明する前に、本発明を適用する半導体装置について図2を用いて説明する。
【００１２】
図2は、本発明を適用するに最適なメモリアレイ及びセンスアンプ回路構成例である。メモリアレイARYは、複数のビット線BLt0、BLt1、・・・と複数のワード線WL0,WL1,・・・とその交点に配置される複数のメモリセルMC及び、読み出し時の参照電位を発生するためのリファレンスワード線RWLとリファレンスメモリセルRMCが配置される。リファレンスメモリセルRMCはビット線BLt0、BLt1・・・にそれぞれ1つ以上配置される。各メモリセルMC及びリファレンスメモリセルRMCはトンネル抵抗素子TMRとメモリセルトランジスタからなる。本実施例でトンネル抵抗素子TMRはビット線側に自由層FL、トランジスタ側に固定層PLが配置される。メモリセルトランジスタMTのソースはワード線WL0、WL1・・・と平行して配置されるソース線SL0,SL1,・・・に接続される。同様にリファレンスメモリセル内のトランジスタのソースもリファレンスワード線RWLと平行して配置されるソース線RSLに接続される。ビット線はメモリアレイARYに隣接するセンスアンプブロックSABに接続される。センスアンプブロックSABには、両側のメモリアレイARYから引き出されたビット線同士を対して接続されるセンスアンプ回路が複数配置される。センスアンプ回路は、一般的にDRAM（Dynamic Random Access Memory）に適用されるものと同様の構成となっており、クロスカップル型の増幅回路CC、読み出し時、待機時にビット線を所定の電圧レベル、例えばプリチャージ電位VBLRに設定するプリチャージ回路PRE、センスアンプのデータをデータ入出力線I/O0,I/O1に出力するIOゲートIOGがビット線に接続されている。クロスカップル型増幅回路CCはPMOSコモンソース線CSP、NMOSコモンソース線CSNにより駆動される。コモンソース線CSP,CSNは、別途配置されるコモンソースドライバにより、それぞれ電源電圧VDD及びグランドVSSに駆動される。次に図1の読み出し動作について説明する。
【００１３】
メモリアレイに対して読み出し動作では、はじめに、ビット線対BLt0,BLb0のイコライズを終了させるために、イコライズ信号EQが活性化レベルVDDから非活性化レベルVSSに設定される。それにより、ビット線対BLt0,BLb0は、プリチャージレベルVBLRに設定される。それに続いて、メモリセルの状態を読み出すために、ワード線WL0が選択状態になる。ここで、メモリアレイARY内のビット線BL0tには、平行状態Pのトンネル磁気抵抗素子TMRが接続され、ビット線BLt1には、反平行状態APのトンネル磁気抵抗素子TMRが接続されているとする。このとき、ビット線BLt0,1は、メモリセルMC内のトンネル抵抗素子TMRを介してソース線に接続される。一方、ビット線BLb0,1では、ビット線BLt0,1に対してリファレンスレベルとなるようにリファレンスワード線RWLが活性化されることで、リファレンスメモリセルRMC内のリファレンス抵抗RREFを介してリファレンスソース線RSLに接続される。このとき、リファレンス抵抗は、読み出すトンネル磁気抵抗素子TMRの平行状態抵抗値RPと反平行状態抵抗値RAPの間の値となるように設計されている。これの結果、ビット線BLt0,1及び、ビット線BLb0,1はプリチャージレベルVBLRからソース線電位VDLに向かって上昇し、この上昇する速度は、読み出してトンネル抵抗素子TMRとリファレンス抵抗値RREFにより決まり、平行状態を読み出したビット線が最も速く、反平行状態を読み出したビット線が遅くなり、リファレンスビット線は、その間になる。メモリセル内の磁気抵抗素子TMRに流れる電流は、記憶データが壊れる可能性がある大きな電流で読み出す。しかしながら、磁気抵抗素子がスイッチングするには時間がかかるため、書き込みデータが壊れる前に読み出すことが可能である。これにより、ビット線対BLt0,BLb0及び、ビット線対BLt1,BLb1の間には、抵抗値の差に起因する微小な電圧差が高速に生じる。この電圧差を元に、センスアンプ活性化信号SAEを活性化することで、ビット線対の電圧差はクロスカップル型センスアンプCCが活性化し、ビット線対間の電圧は、電源電圧VDL付近まで増幅される。このとき、同時に、プリチャージ信号PCが非活性化される。増幅後、カラム選択信号YSにより、センスアンプのデータがIOゲートIOGを介して、メモリアレイ外部に出力される。このとき、メモリアレイでは、ワード線WL0は選択状態のままであるため、反平行状態APを読み出したビット線BLt1に接続されるメモリセルMCのトンネル磁気抵抗素子TMRには、ソース線SL0からビット線BLt1に電流が流れる。この電流によって、トンネル磁気抵抗素子TMRは、反平行状態APに設定される。一方、平行状態Pを読み出したビット線BLt0では、ビット線BLt0とソース線SL0が等電位であるため、電流は流れない。次に、反平行状態に設定するのに十分な時間が経った後、ソース線SL0を電源電圧VDDレベルからグランドレベルVSSに駆動する。これにより、平行状態を読み出したビット線BLt0に接続されるトンネル磁気抵抗素子TMRには、ビット線BLt0からソース線SL0に電流が流れる。この電流によって、このトンネル磁気抵抗素子は、平行状態Pに設定される。一方、反平行状態APを読み出したビット線BLt1では、ビット線とソース線が等電位となるため、電流が流れない。平行状態を書き込むのに十分な時間がたった後、ワード線WL0が選択状態から非選択状態に設定される。その後、イコライズEQ及び、プリチャージ信号PCが活性化状態となり、ビット線を所定の電位に設定する。
【００１４】
次に、書き込み動作について図3を用いて説明する。ここでは、ビット線対BLt0,BLb0は平行状態Pが読み出されて反平行状態APが書き込まれ、ビット線対BLt1,BLb1は反平行状態APが読み出されて平行状態Pが書き込まれる場合を示す。イコライズ信号EQが非活性化されてから、クロスカップル型センスアンプCCによりビット線信号を増幅するところまでは読み出し動作と同様である。ここで、書き込み選択ビット線対に対応したカラム選択線YSが活性化され、選択アドレスのビット線にメモリアレイ外部よりI/O線、IOゲートIOGを介して書き込みデータがビット線対に書き込まれる。ビット線BLt0は、高電位状態から低電位状態に遷移する。これにより、ビット線BLt0に接続された読み出しメモリセルMCのトンネル磁気抵抗素子TMRでは、ソース線SL0からビット線BLt0に向かって電流が流れる。この電流により、トンネル磁気抵抗素子TMRは反平行状態APに設定される。同時に、非書き込みセルで反平行状態を読み出した同一ワード線WL0上のトンネル磁気抵抗素子も同様の電流が流れることにより、反平行状態APに設定される。一方、ビット線BLt1は、書き込みデータによって、グランドレベルVSSから高電位に駆動される。これにより、ビット線BLt1とソース線が等電位になるため、書き込み前に流れていたソース線SL0からビット線BLt1方向に流れていた電流が流れなくなる。同様に非書き込みセルで平行状態Pを読み出した同一ワード線WL0上のトンネル磁気抵抗素子TMRには電流が流れない。反平行状態APに設定するのに十分な時間が経った後、ソース線が電源電圧レベルVDDからグランドレベルVSSに駆動される。これにより、これにより、反平行状態を書き込まれたビット線BLt0に接続されるトンネル磁気抵抗素子TMRでは、ビット線BLt0とソース線SL0が等電位なるため、電流が流れない。一方、反平行状態APを読み出したビット線BLt1には、ビット線BLt1からソース線SL0に電流が流れる。この電流によって、このトンネル磁気抵抗素子は、平行状態Pに設定される。同時に、非書き込みセルで平行状態Pを読み出した同一ワード線WL0上のトンネル磁気抵抗素子TMRには、平行状態を書き込む方向に電流が流れる。平行状態Pを書き込むのに十分な時間がたった後、ワード線WL0が選択状態から非選択状態に設定される。その後、イコライズEQ及び、プリチャージ信号PCが活性化状態となり、ビット線を所定の電位に設定する。
【００１５】
本構成、動作の利点について述べる。高速読み出しのために読み出し時の読み出し電流を大きく設定した際に、トンネル磁気抵抗の読み出し動作後に書き換わってしまっても、センスアンプにデータを読み出しさえすれば、センスアンプに読み出したデータに従って、トンネル磁気抵抗素子の状態を再設定することにより、データ信頼性を確保することができる。
【００１６】
また、DRAMと同様のセンスアンプ回路により、読み出し動作後に、センスアンプ活性化するだけで書き込み動作が可能となるため、簡素な回路構成による小チップ面積化が可能になる利点がある。
【００１７】
図4は、本発明の実施例1を示したメモリセルアレイのレイアウト図である。メモリセルの面積は、ワード線あるいはビット線の配線ピッチを2Fとした場合8F2である。また、図5は図1のA-A’間の断面図と周辺回路の断面図を示している。図6はB-B’間の断面図、図7はC-C’間の断面図を示している。メモリセルMCは、1つのNMOSトランジスタとトンネル磁気抵抗TMRからなる。ワード線WLはトランジスタのゲートGに接続される。ゲート材料は、N型ポリシリコンやN型ポリシリコンの上部にシリサイドあるいは、タングステン（W）が積層され、低抵抗化されている。メモリセルトランジスタは、N型の半導体領域DWEL中に形成されるP型半導体領域は、隣接するセンスアンプブロック内のNMOSと共通に構成することで、P型半導体領域PWELの分離領域をもける必要がなくなるため、面積を低減できる。N型半導体領域DWELは、基板P-Sub上に形成される。NMOSトランジスタの拡散層Lの一方には、ソース線コンタクトSLCが配置される。ソース線コンタクトは、隣接するメモリセルMCと共有化して小面積化している。ソース線コンタクト上には、ワード線と直交する方向にソース線が配線される。ソースコンタクトが配置されない拡散層Lには、トンネル磁気抵抗TMRに接続される下部電極コンタクトBECが配置される。下部電極コンタクトBECはトンネル磁気抵抗が配置される下部電極BEに接続される。下部電極BE上には、複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗TMRが配置される。トンネル磁気抵抗TMRには、少なくとも1層のトンネル膜TBとその両側に配置される固定層PLと自由層FLが含まれる。磁性体の固定層PLでは、内部の電子のスピンの向きが一定方向に固定されている。一方、磁性体の自由層FLでは、内部の電子のスピンの向きが固定層に対して平行・反平行状態の2状態のいずれかの状態にある。本構成では、トンネル膜TBと下部電極の間に固定層PLが配置され、トンネル磁気抵抗TMRの上層に配線されるビット線BLとトンネル膜TBの間に自由層FLが配置される。ビット線は、ワード線と直交し、ソース線と平行に配線される。トンネル磁気抵抗TMRはビット線配線方向がワード線配線方向に比べて長い長方形あるいは、楕円形状になっている。これにより、平面方向の磁化の場合には、自由層FLのスピン方向の保持特性がよくなる利点がある。また、基盤に対して垂直方向の磁化で記憶する場合には、トンネル磁気抵抗素子の形状は円形あるいは、正方形に近い形とすることで、セル面積縮小効果がある。
【００１８】
（実施例1の変形例）
第1の実施例の変形例について、回路構成について、図8を用いて説明する。図8は、図2におけるメモリセル中のトンネル磁気抵抗素子のフリー層FLと固定層PLの順番が逆になっている構成である。それ以外の構成は、図2と同様である。次に図9を用いて本構成における読み出し動作について説明する。
【００１９】
本実施例では、実施例1と異なり、読み出し動作におけるソース線SL0電位が高電位VDLではなく低電位VSSに設定されている点が異なる。さらに、書き込み動作において、ソース線SL0が低電位から高電位に駆動される点も異なる。そのほかの動作は、前述の実施例1と同様である。次に詳細に動作の説明を行う。メモリアレイに対して読み出し動作では、はじめに、ビット線対BLt0,BLb0のイコライズを終了させるために、イコライズ信号EQが活性化レベルVDDから非活性化レベルVSSに設定される。それにより、ビット線対BLt0,BLb0は、プリチャージレベルVBLRに設定される。それに続いて、メモリセルの状態を読み出すために、ワード線WL0が選択状態になる。ここで、メモリアレイARY内のビット線BL0tには、平行状態Pのトンネル磁気抵抗素子TMRが接続され、ビット線BLt1には、反平行状態APのトンネル磁気抵抗素子TMRが接続されているとする。このとき、ビット線BLt0,1は、メモリセルMC内のトンネル抵抗素子TMRを介してソース線に接続される。一方、ビット線BLb0,1では、ビット線BLt0,1に対してリファレンスレベルとなるようにリファレンスワード線RWLが活性化されることで、リファレンスメモリセルRMC内のリファレンス抵抗RREFを介してリファレンスソース線RSLに接続される。このとき、リファレンス抵抗は、読み出すトンネル磁気抵抗素子TMRの平行状態抵抗値RPと反平行状態抵抗値RAPの間の値となるように設計されている。これの結果、ビット線BLt0,1及び、ビット線BLb0,1はプリチャージレベルVBLRからソース線電位VSSに向かって低下する。この低下する速度は、読み出してトンネル抵抗素子TMRとリファレンス抵抗値RREFにより決まり、平行状態を読み出したビット線が最も速く、反平行状態を読み出したビット線が遅くなり、リファレンスビット線は、その間になる。メモリセル内の磁気抵抗素子TMRに流れる電流は、記憶データが壊れる可能性がある大きな電流で読み出す。しかしながら、磁気抵抗素子がスイッチングするには時間がかかるため、書き込みデータが壊れる前に読み出すことが可能である。これにより、ビット線対BLt0,BLb0及び、ビット線対BLt1,BLb1の間には、抵抗値の差に起因する微小な電圧差が高速に生じる。この電圧差を元に、センスアンプ活性化信号SAEを活性化することで、ビット線対の電圧差はクロスカップル型センスアンプCCが活性化し、ビット線対間の電圧は、電源電圧VDL付近まで増幅される。このとき、同時に、プリチャージ信号PCが非活性化される。増幅後、カラム選択信号YSにより、センスアンプのデータがIOゲートIOGを介して、メモリアレイ外部に出力される。このとき、メモリアレイでは、ワード線WL0は選択状態のままであるため、反平行状態APを読み出したビット線BLt1に接続されるメモリセルMCのトンネル磁気抵抗素子TMRには、ソース線SL0からビット線BLt1に電流が流れる。この電流によって、トンネル磁気抵抗素子TMRは、反平行状態APに設定される。一方、平行状態Pを読み出したビット線BLt0では、ビット線BLt0とソース線SL0が等電位であるため、電流は流れない。次に、反平行状態に設定するのに十分な時間が経った後、ソース線SL0を電源電圧VDDレベルからグランドレベルVSSに駆動する。これにより、平行状態を読み出したビット線BLt1に接続されるトンネル磁気抵抗素子TMRには、ソース線SL0からビット線BLt1に電流が流れる。この電流によって、このトンネル磁気抵抗素子は、平行状態Pに設定される。一方、反平行状態APを読み出したビット線BLt1では、ビット線とソース線が等電位となるため、電流が流れない。平行状態を書き込むのに十分な時間がたった後、ワード線WL0が選択状態から非選択状態に設定される。その後、イコライズEQ及び、プリチャージ信号PCが活性化状態となり、ビット線を所定の電位に設定する。
【００２０】
次に、書き込み動作について図10を用いて説明する。本構成での書き込み動作は、前述の実施例1の書き込み動作の動作波形図である図3と抵抗状態とビット線電位の関係が反転しているところが異なる。それ以外は、同様である。ここでは、ビット線対BLt0,BLb0は平行状態Pが読み出されて反平行状態APが書き込まれ、ビット線対BLt1,BLb1は反平行状態APが読み出されて平行状態Pが書き込まれる場合を示す。イコライズ信号EQが非活性化されてから、クロスカップル型センスアンプCCによりビット線信号を増幅するところまでは読み出し動作と同様である。ここで、書き込み選択ビット線対に対応したカラム選択線YSが活性化され、選択アドレスのビット線にメモリアレイ外部よりI/O線、IOゲートIOGを介して書き込みデータがビット線対に書き込まれる。ビット線BLt0は、低電位状態から高電位状態に遷移する。これにより、ビット線BLt0に接続された読み出しメモリセルMCのトンネル磁気抵抗素子TMRでは、ビット線BLt0からソース線SL0に向かって電流が流れる。この電流により、トンネル磁気抵抗素子TMRは反平行状態APに設定される。同時に、非書き込みセルで反平行状態を読み出した同一ワード線WL0上のトンネル磁気抵抗素子も同様の電流が流れることにより、反平行状態APに設定される。一方、ビット線BLt1は、書き込みデータによって、高電位状態から低電位状態に駆動される。これにより、ビット線BLt1とソース線が等電位になるため、書き込み前に流れていたソース線SL0からビット線BLt1方向に流れていた電流が流れなくなる。同様に非書き込みセルで平行状態Pを読み出した同一ワード線WL0上のトンネル磁気抵抗素子TMRには電流が流れない。反平行状態APに設定するのに十分な時間が経った後、ソース線がグランドレベルVSSから電源電圧レベルVDLに駆動される。これにより、これにより、反平行状態を書き込まれたビット線BLt0に接続されるトンネル磁気抵抗素子TMRでは、ビット線BLt0とソース線SL0が等電位なるため、電流が流れない。一方、反平行状態APを読み出したビット線BLt1には、ビット線BLt1からソース線SL0に電流が流れる。この電流によって、このトンネル磁気抵抗素子は、平行状態Pに設定される。同時に、非書き込みセルで平行状態Pを読み出した同一ワード線WL0上のトンネル磁気抵抗素子TMRには、平行状態を書き込む方向に電流が流れる。平行状態Pを書き込むのに十分な時間がたった後、ワード線WL0が選択状態から非選択状態に設定される。その後、イコライズEQ及び、プリチャージ信号PCが活性化状態となり、ビット線を所定の電位に設定する。
【００２１】
本構成、動作の利点について述べる。前述の実施例1と同様に、高速読み出しのために読み出し時の読み出し電流を大きく設定した際に、トンネル磁気抵抗の読み出し動作後に書き換わってしまっても、センスアンプにデータを読み出しさえすれば、センスアンプに読み出したデータに従って、トンネル磁気抵抗素子の状態を再設定することにより、データ信頼性を確保することができる。
【００２２】
また、DRAMと同様のセンスアンプ回路により、読み出し動作後に、センスアンプ活性化するだけで書き込み動作が可能となるため、簡素な回路構成による小チップ面積化が可能になる利点がある。
【実施例２】
【００２３】
次に、本願構成をDRAMと同様のインタフェースを持つSPRAMに適用した場合の実施例について説明する。図11は本発明が適用されるDRAMコンパチブルインタフェースを備えたSPRAMのチップブロック図である。本構成では、タイミング生成回路TCG内に、プリチャージコマンドが入力された際に、センスアンプに保持されているデータにしたがって、メモリセルに所望の書き込み電流が流れるように、ソース線を駆動するタイミング信号を発生する機能があることが特徴である。
【００２４】
チップChip上には、ロウアドレスバッファXAB、カラムアドレスバッファYAB、タイミング生成回路TCG、ロウプリデコーダPXDEC、カラムプリデコーダPYDEC、ロウデコーダXDEC、カラムデコーダYDEC、モードレジスタMR、内部電源発生回路VG、入出力バッファI/O B、メインアンプMAB、I/Oコントロール回路 I/O CTL、メモリアレイブロックBANKが配置される。本図では、簡単化のため、1つのバンクブロックについてのみ記載し、さらに、欠陥救済回路、内部カラムアドレスカウンタなどは省略している。
【００２５】
ロウアドレスバッファXAB、カラムアドレスバッファYABは、外部より入力されたアドレスを一時的に保持する。タイミング生成回路TCGは、外部よりコマンドピンや一部のアドレスピンに入力されたコマンドに従って、チップ全体に制御信号を送る。モードレジスタMRは、カラムアクセスでリード・ライト・バースト動作を制御する。ロウプリデコーダPXDEC、ロウデコーダXDECは、入力されたＸアドレスにしたがって、サブアレイ、ならびにワード線を選択するための選択信号を生成し、ワード線を選択、駆動し、さらに、選択信号に従ってセンスアンプなどの回路ブロックを制御する。カラムプリデコーダPYDEC、カラムデコーダYDEC11は、入力されたＹアドレスにしたがって入出力するデータを選択するための信号や書き込みを制御するための信号を出力する。Ｉ／ＯコントロールI/O CTLは、メモリセルアレイから出力されたデータをチップ外部へ出力する順番や、チップ外部から入力されたデータをメモリセルアレイへ書きこむ動作を制御する。入出力バッファI/O Bは、Ｉ／Ｏコントロールから送られてきたデータのチップ外部への出力と、外部から入力されたデータを一時的に保持し、タイミング生成回路3によって制御されてメモリアレイブロックBANKに書き込むＩ／Ｏコントロールに送る。メモリアレイブロックBANKは、情報を記憶するメモリセルＭＣがアレイ状に配置されている。
【００２６】
次に、メモリアレイブロックBANKの構成について図12を用いて説明する。図12は、メモリアレイブロックBANKの代表的な構成を示した例である。メモリアレイブロックBANKには、複数のメモリセルアレイMCAとそれに隣接して配置されるセンスアンプブロックSAB、サブワードドライバブロックSWDB、ソース線駆動回路SLDB、及びセンスアンプブロックSABとサブワードドライバブロックSWDB、ソース線駆動回路ブロックの交差点に配置されるクロスエリア回路ブロックXAS,XAWが配置される。
【００２７】
図13にメモリセルアレイMCAの構成例を示す。メモリセルアレイでは、複数のビット線BLT0,BLt1、・・・BLtnと複数のワード線SWL0,SWL1,・・・、SWL4n+1と複数のリファレンスワード線RSWL0,RSWL1が直交して配置される。その所望の交点には、メモリセルMCが配置される。メモリセルMCは、トランジスタMTとトンネル磁気抵抗素子TMRが直列接続され、トランジスタのソースは、ワード線方向のセルで共通にソース線SL0,SL1,・・・に接続される。さらにメモリセル面積を縮小するために、ビット線方向に隣接するセルでソース線SL0、SL1,・・・を共有している。トンネル磁気抵抗素子TMRのトランジスタと反対側の端子にはビット線が接続される。メモリセルレイアウト例は、図4、断面構造は、図5，6，7に示したものと同様である。
【００２８】
図14は、センスアンプブロックSABの構成例を示している。センスアンプSAは左右のメモリセルアレイMCAから引き出されたビット線BLt0とBLb0を対として、クロスカップル型アンプCCとプリチャージイコライズ回路PCEQ、センスアンプのデータをIO線I/O0,I/O1に出力するためのIOゲートIOGが配置される。クロスカップル型アンプは、コモンソース線CSP、CSNによって、微小なビット線間の信号を所望の電圧レベル、例えば、アレイ電圧VDL振幅に増幅する。
【００２９】
図15には、サブワードドライバブロックの構成例を示す。メインワード線MWLB0,MWLB1、・・・とワード線プリデコード信号FXT0、FXT1、FXT2、FXT3、FXB0、FXB1、FXB2、FXB3により、サブワード線SWL0,SWL1,・・・から1本のワード線を選択し活性化する。それぞれのサブワード線SWL0,SWL1,・・・は、サブワードドライバブロックSWDBの両側に隣接するメモリセルアレイMCAに接続されている。1つのワードドライバで両方のメモリセルアレイMCAのワード線を駆動することにより、サブワードドライバブロックの面積を削減できる。
【００３０】
図16は、ソース線駆動回路ブロックSLDBの構成例を示している。本ブロックには、複数のソース線ドライバSLDが配置される。おのおののソース線ドライバSLDは前述のサブワードドライバSWDと同様の回路構成で実現できる。複数のソース線SL0,SL1,SL2、・・・のうち、メインワード線MWLB0、MWLB1,・・・とソース線プリデコード信号PSLT0,PSLT1,PSLB0,PSLB1により、1本が選択される。図13にあるように、メモリセルアレイMCAでは、ビット線延伸方向に隣接する2つのセルでソース線SL0を共有しているため、サブワード線SWL0とSWL1の2本に対して1本のソース線SL0が配置され、サブワード線SWL2とSWL3の2本に対して1本のソース線SL1が配置される、というように、ドライバが構成されている。サブワードドライバブロックSWDBとソース線駆動回路SLDBでメインワード線を共有化することにより、配線本数が低減でき、レイアウト面積が削減、もしくは、配線幅を太くでき、低抵抗かできるため、高速動作を実現できる利点がある。
【００３１】
図17には、クロスエリアXAW、XASの回路構成例を示す。クロスエリアXAWでは、サブワードドライバブロックで利用されるワード線プリデコード信号FXT0,FXT1,FXT2,FXT3がワード線プリデコード信号FXB0,FXB1,FXB2,FXB3から生成される。FXT0の高電位はワード線用電圧VWLである。ワード線用電圧VWLは、メモリセルの書込み動作と読み出し動作で、その電圧値を変更してもよい。また、センスアンプブロックから引き出されたコモンソース線CSN,CSPのイコライズ回路とコモンソース駆動回路が配置される。イコライズ回路は、待機時期間中にコモンソース線CSN、CSPをビット線のプリチャージレベルVBLRにプリチャージする。コモンソース駆動回路は、センスアンプ活性化信号SAP,SANにより、コモンソースCSPを高電圧VDLに駆動し、コモンソースCSNをグランドレベルVSSに駆動する。同様に、クロスエリアXASでは、ソース線駆動回路SLDBで利用されるソース線プリデコード信号PSLT0,PSLT1がソース線プリデコード信号PSLB0,PSLB1から生成される。クロスエリアXAWと同様に、コモンソース線CSP,CSNのイコライズ回路とコモンソース線駆動回路が配置される。センスアンプブロックの両側に配置されるクロスエリアXAW,XASの両方からコモンソース線CSN、CSPを駆動することで、高速なセンス動作と、大電流を供給する必要がある再書き込み動作時の電流供給能力を高くすることができる利点がある。
【００３２】
図18には、ロウプリデコーダ回路の一部の構成例を示している。プリデコーダPDEC2は、入力されたアドレスA<1>、A<0>から4本のプリデコード信号PX0<0>〜PX0<3>を生成する回路である。プリデコーダPDEC3は、入力された3つのアドレス、例えば、A<2>,A<3>、A<4>から8本のプリデコード信号PX2<0>〜PX2<7>を生成する回路である。
【００３３】
図19は、アレイコントロール回路ACの回路構成例である。本回路ブロックでは、入力アドレスから生成されるマットセレクト信号MSBとタイミング生成回路から出力される、タイミング信号WLEN,SLEN,SAENを用いて、各回路ブロックへの活性化タイミング信号、例えば、ワード線活性化信号MSWT,プリデコード信号活性化信号MSFT、ソース線活性化信号MSST,センスアンプ活性化信号SAN,SAPを生成する。
【００３４】
図20は、メインワードドライバブロックの構成例である。本回路ブロックでは、ワード線活性化信号MSWTとロウプリデコード信号PX2<0>・・・、PX5M<0>・・・PX5<3>を用いて、32本のメインワード線MWLB0〜MWLB31から1本のメインワード線を選択する。メインワード線の電圧振幅は、他の制御信号、例えば、ワード線活性化信号MSWTが電源電圧VDDなのに対して、レベル変換回路を用いて内部昇圧電源電圧VPPとしている。高電圧を用いることで、サブワード線の電源振幅も高電圧化することが容易に可能となる。サブワード線SWL0,・・・の振幅を高振幅化できると、メモリセルトランジスタに小さいトランジスタを用いても電流駆動力を高めることができるためチップの小面積化を実現できる利点がある。
【００３５】
図21は、ワード線プリデコード信号FXB0、FXB1、FXB2、FXB3の生成回路例である。本回路ブロックFXBDBでは、プリデコード信号PX0<0>〜PX0<3>とプリデコード信号活性化タイミング信号MSFTを用いてワード線プリデコード信号FXB0,FXB1,FXB2,FXB3を生成する。また、メインワード線と同様に、ワード線プリデコード信号の電圧振幅は、他の制御信号、例えば、ワード線プリデコード信号活性化信号MSFTが電源電圧VDDなのに対して、レベル変換回路を用いて内部昇圧電源電圧VPPを用いている。それにより、サブワード線の電源振幅も高電圧化することが容易に可能となる。
【００３６】
図22は、ソース線プリデコード信号PSLB0、PSLB1生成回路ブロックSLBDBの構成例である。本回路ブロックには、ソース線プリデコード信号ドライバが2つ配置される。ソース線活性化タイミング信号MSSTとプリデコード信号PX0<0>とPX0<1>からソース線プリデコード信号PSLB0が出力され、プリデコード信号PX0<2>とPX0<3>を用いてソース線プリデコード信号PSLB1が出力される。図13にあるように、サブワード線SWL 2本に対してソース線SLが1本対応することから、ワード線プリデコード信号FXB0,FXB1,FXB2,FXB3に対して、ワード線プリデコード信号FXB0、FXB1のいずれかが活性化されるとき、ソース線プリデコード信号PSLB0が選択され、ワード線プリデコード信号FXB2とFXB3のいずれかが活性化されるときソース線プリデコード信号PSLB1が選択される。
【００３７】
図23(a)は、タイミング生成回路TCGの一部分を示している。本ブロックでは、外部から入力された活性化信号ACTに対応して活性化する内部活性化信号RACTを用いて、内部タイミング信号、例えば、ワード線活性化タイミング信号WLEN、センスアンプ活性化タイミング信号SAEN,ソース線活性化タイミング信号SLENが所望の遅延時間D1、D2,D3を持つ遅延回路を用いて生成される。本回路の動作について、図23（ｂ）で説明する。本回路ブロックは、外部より活性化信号ACTが入力されたとき、ワード線活性化タイミング信号は、遅延時間D1の期間活性化された後、非活性化される。ワード線活性化タイミング信号が非活性化されると同時に、センスアンプ活性化タイミング信号が活性化される。その後、プリチャージコマンドPREが入力されると、内部活性化信号RACTが非活性化されるのを受けて、ワード線活性化タイミング信号再度D2の期間だけ活性化される。このとき同時に、ワード線用電圧VWLの電圧レベルも読み出し用のVWRから書き込み用高電圧VWWに昇圧される。ワード線活性化タイミング信号が活性化された後D3の期間経過後、ソース線活性化タイミング信号が活性かされる。ワード線活性化タイミング信号が非活性化されるとほぼ同時に、センスアンプ活性化タイミング信号とソース線活性化タイミング信号も非活性化される。その後、ワード線用電圧VWLの電圧レベルも書き込み用高電圧VWWから読み出し用高電圧VWRに低下する。
【００３８】
図11のチップの動作について、図24を用いて説明する。本実施例では、メモリセルの構成として、図8のように、磁気抵抗素子TMRの固定層PLがビット線に接続される構成を前提としている。本回路動作の特徴は、図23の内部タイミング生成回路を用いることにより、読み出し動作終了後ワード線が非活性化され、通常のDRAMの動作にあるカラムアクセス動作をセンスアンプのデータに対し行う。プリチャージコマンドが入力されたときに、ワード線が再度活性化され、センスアンプのデータにしたがって、メモリセルの磁気抵抗素子に電流が挿印され、反平行化書き込みが行われる。それに引き続き、ソース線が駆動されることにより、平行化書き込みが行われる。次に具体的な動作について説明する。
【００３９】
待機時状態において、外部より活性化コマンドACTが入力されると、イコライズ信号EQが非活性化される。それに引き続き、ワード線WLが読み出しワード線用電位VWRに駆動される。このとき、読み出しビット線は読み出しデータが平行状態に対応する場合には、図23のようにリファレンスビット線に相当するBLbよりも低電位側になる。逆に、反平行状態の場合には、リファレンスビット線よりも高電位側になる。このとき、読み出し電流は、メモリセルに印加される電圧を高くすることにより、高速に信号を発生するのに十分な電流を確保できる。一定時間経過後、ワード線が非選択状態となるのと前後して、センスアンプ活性化信号により、センスアンプが活性化され、ビット線対は、所定の電圧振幅VDLに増幅される。この後、通常のDRAMのカラム動作と同様の動作を行う。その際、外部からの書き込みデータはセンスアンプに書き込まれる。また、外部への出力は、センスアンプに保持されたデータを出力する。最後に、プリチャージコマンドPREが入力されると、再度ワード線が活性化され、書き込み用ワード線高電位VWWに駆動される。ワード線が活性化されると、反平行状態に対応するデータをセンスアンプに保持している場合、選択されるメモリセルの磁気抵抗素子には、ビット線からソース線に電流が流れ、書き込み動作の前の状態にかかわらず、反平行状態に設定される。一定時間経過後、ソース線が低電位から高電位に駆動される。これにより、センスアンプに平行状態に対応するデータが保持されている場合、選択されるメモリセルの磁気抵抗素子には、ソース線からビット線方向に電流が流れ、書き込み動作の前の磁気抵抗素子の状態にかかわらず、平行状態に設定される。このとき反平行状態に書き込まれたセルには電流が流れないため、状態の変化は起こらない。その後、平行状態を書き込むのに十分な時間が経過した後、ワード線が非活性化される。それに引き続き、センスアンプ、ビット線がプリチャージ状態に設定される。同様にソース線も高電位状態から、低電位状態に駆動され、待機状態になる。
【００４０】
本動作の利点についてのべる。読み出し動作において、データ読み出し電流を大きく取ることにより、センスアンプへの信号発生時間を短くすることができ、高速な読み出し動作が可能となる。さらに、カラム動作において、センスアンプのデータに対して、読み出し、書き込みを行うことにより、高速なカラムサイクル動作を実現できる。また、カラムサイクル中は、ワード線を非活性化状態にしているため、メモリセル内の磁気抵抗素子に電流が流れないため、消費電力を低減することができる。さらに、プリチャージ後にセンスアンプのデータをメモリセルに書き戻すことにより、読み出し時にデータ破壊を起こしたセルのデータを正しいデータに戻すことが可能となり、データ信頼性を向上することができる。また、書込み時よ読み出し時のワード線活性化レベルを変えることで、読み出し動作に最適なワード線レベルと、書き込み時に最適なワード線レベルを任意に設定できるため、動作マージンの向上が可能となる利点がある。
【００４１】
次に、図25を用いて、前述の図23のタイミング生成回路の変形例及び、チップ動作の変形例を説明する。本構成では、前述の図24動作と比較して、読み出し動作後にワード線が非活性化されず、カラムサイクル毎に、平行化書き込み動作を行う点が異なる。
【００４２】
図25(a)はタイミング生成回路TCGの一部を示している。ソース線活性化タイミング信号SLENがカラムライト活性化信号CACTWによって駆動されることが特徴である。本回路の動作について図25(b)を用いて説明する。外部より活性化コマンドACTが入力されると、内部ロウ活性化信号RACTが選択される。これにしたがって、ワード線活性化タイミング信号WLENが活性化される。所定の遅延時間D0が経過するとセンスアンプ活性化タイミング信号が活性化される。その後、カラム動作に移り、カラム動作において、ライトコマンドWRITが入力されると、カラムライト活性化信号CACTWが選択状態となる。カラムライト活性化信号CACTWが活性化状態になってから、遅延時間D4後にソース線活性化タイミング信号SLENが活性化される。ソース線活性化タイミング信号SLENは、カラムライト活性化信号CACTWが非選択状態となると非活性化される。ソース線活性化タイミング信号SLENが活性化される期間は、平行状態を書き込むために必要な時間だけ活性化される。プリチャージコマンドPREが入力されると、ロウ活性化信号RACTが非活性化される。非活性化後、遅延時間D2経過後、ソース線活性化タイミング信号SLENが活性化される。ソース線線活性化タイミング信号SLENは、さらに遅延時間D3経過後、非活性化される。時間D3-D2の時間は、トンネル磁気抵抗素子に平行状態を書き込むために必要な時間に設定される。ロウ活性化信号RACTが非活性化されてから遅延時間D1経過後、ワード線活性化タイミング信号が非活性化される。遅延時間D1は遅延時間D3よりも同程度に設定される。
【００４３】
次に、図26を用いて、図25のタイミング生成回路を適用したチップChipの動作について説明する。前述の図24と同様に、本実施例では、メモリセルの構成として、図8のように、磁気抵抗素子TMRの固定層PLがビット線に接続される構成を前提としている。待機時状態において、外部より活性化コマンドACTが入力されると、イコライズ信号EQが非活性化される。それに引き続き、ワード線WLが活性化される。このとき、読み出しビット線は読み出しデータが平行状態に対応する場合には、図25のようにリファレンスビット線に相当するBLbよりも読み出しビット線BLtは低電位側になる。逆に、反平行状態の場合には、リファレンスビット線BLbよりも高電位側になる。このとき、読み出し電流は、10年間のリード動作を保障できない電圧を印加することにより、高速に信号を発生するのに十分な電流を確保できる。一定時間経過後、センスアンプ活性化信号により、センスアンプが活性化され、ビット線対は、所定の電圧振幅VDLに増幅される。このとき、反平行状態を読み出したメモリセルには、ビット線からソース線に電流が流れ続ける。この結果、メモリセルのトンネル磁気抵抗素子は、反平行状態が書き込まれる。次に、カラム動作について説明する。外部から読み出しコマンドREADが入力されると、センスアンプのデータが出力される。一方、外部からライトコマンドWRITが入力されると、同時あるいは、数クロック後に外部より入力されたデータがセンスアンプに書き込まれる。センスアンプのデータが書き換わり、反平行状態に対応するデータが書き込まれると、ビット線BLtが高電位に遷移する。それにより、メモリセルのトンネル磁気抵抗素子には、反平行状態を書き込む電流が流れる。最後に、プリチャージコマンドPREが入力されると、選択されるメモリセルの磁気抵抗素子には、ビット線からソース線に電流が流れ、書き込み動作の前の状態にかかわらず、反平行状態に設定される。一定時間経過後、ソース線が低電位から高電位に駆動される。これにより、センスアンプに平行状態に対応するデータが保持されている場合、選択されるメモリセルの磁気抵抗素子には、ソース線からビット線方向に電流が流れ、書き込み動作の前の磁気抵抗素子の状態にかかわらず、平行状態に設定される。このとき反平行状態に書き込まれたセルには電流が流れないため、状態の変化は起こらない。その後、平行状態を書き込むのに十分な時間が経過した後、ワード線が非活性化される。それに引き続き、センスアンプ、ビット線がプリチャージ状態に設定される。同様にソース線も高電位状態から、低電位状態に駆動され、待機状態になる。
【００４４】
本動作の利点についてのべる。読み出し動作において、データ読み出し電流を大きく取ることにより、センスアンプへの信号発生時間を短くすることができ、高速な読み出し動作が可能となる。さらに、カラム動作において、センスアンプのデータに対して、読み出し、書き込みを行うことにより、高速なカラムサイクル動作を実現できる。また、カラムサイクル中は、ワード線を非活性化状態にしているため、メモリセル内の磁気抵抗素子に電流が流れないため、消費電力を低減することができる。さらに、プリチャージ後にセンスアンプのデータをメモリセルに書き戻すことにより、読み出し時にデータ破壊を起こしたセルのデータを正しいデータに戻すことが可能となり、データ信頼性を向上することができる。
【００４５】
本発明を適用するプロセスノードは、トンネル磁気抵抗素子TMRの素子サイズを50nmx100nm以下にすることが望ましいことから、最小加工寸法（ワード線あるいは、ビット線の配線ピッチのうち狭いほうの半分）が50nm以降のプロセスに適用するのが望ましい。
【００４６】
回路構成、及び、メモリセル断面構成は、ここに挙げたものに限られるわけではなく、同一の機能あるいは、同一の構成を実現するものでアレイば、異なる構成でもかまわない。
【符号の説明】
【００４７】
EQ：イコライズ信号、PC：プリチャージ信号、WL,WL0,WL1,・・・：ワード線、SAE:センスアンプ活性化信号、SL,SL0,SL1,・・・：ソース線、YS：カラム選択信号、BLt/b0、BLt/b1：ビット線、I/O0,I/O1：入出力線、SN：メモリ内部端子、ARY:メモリアレイ、CC：クロスカップル型センスアンプ、SAB：センスアンプブロック、VBLR:ビット線プリチャージレベル、PRE:ビット線プリチャージ回路、VDL:ビット線高電位、VSS:グランドレベル、IOG:入出力ゲート回路、MC:メモリセル、RTMR:磁気抵抗素子、SLC：ソース線コンタクト、BEC:磁気抵抗素子下部電極コンタクト、BE：磁気抵抗素子下部電極、G:ゲート、L:拡散層、FL：トンネル磁気抵抗素子自由層、TB:トンネル磁気抵抗素子トンネル層、PL：トンネル磁気抵抗素子固定層、GN:NMOS用ゲート配線、GP:PMOS用ゲート配線、PWEL:P型半導体領域、NWEL:N型半導体領域、DWEL：N型半導体領域、LP:P型拡散層、LN：N型拡散層、p-sub：P型シリコン基板、MCA:メモリセルアレイ、STI：素子分離領域、NMOS:N型MOSトランジスタ、PMOS:P型MOSトランジスタ、RSL：リファンレスセルソース線、RWL:リファンレスセルワード線、ACT:活性化コマンド、READ:リードコマンド、PRE:プリチャージコマンド、Write:ライトコマンド、BANK：メモリバンク、MIO:メイン入出力線、MAB：メインアンプブロック、I/OB：入出力バッファ、DQ0,DQ1,・・・：入出力ピン、VPP:ワード線昇圧レベル、VSL:ソース線レベル、VDD:外部電源電圧レベル、VBB:基板電位、YAB：カラムアドレスバッファ、XAB：ロウアドレスバッファ、PXDEC:ロウプリデコード回路、XDEC:ロウデコーダ回路、PYDEC:カラムプリデコード回路、YDEC：カラムデコード回路、MR:モードレジスタ、TCG:タイミング制御回路、CLK,/CLK:外部クロック、CKE:クロックイネーブル、/CS：チップセレクト、/RAS：ロウストローブ信号、/CAS：カラムストローブ信号、WE:ライトイネーブル、DM:データマスク、DQS,/DQS:データストローブ信号、VG：内部電源生成回路、I/O CTL:入出力制御回路、A0,A1,・・・：アドレスピン、Chip:チップ、SWDB：サブワードドライバブロック、XAW:ワードドライバ用クロスエリア、SLDB:ソース線ドライバブロック、XAS:ソース線ドライバ用クロスエリア、MT：メモリセルトランジスタ、SWD：サブワードドライバ、FXT0,FXT1,・・、FXB0,FXB1,・・：ワード線プリデコード信号、MWLB,MWLB0,MWLB1、・・・：メインワード線、SWL,SWL0,SWL1、・・・：サブワード線、PSLT0,PSLT1,PSLB0,PSLB1：ソース線用プリデコード信号、SAP、SAN：センスアンプ活性化信号、CSP,CSN：コモンソース線、PX0<0>、・・・PX2<0>、・・・：プリデコード信号、PDEC2,PDEC3:プリデコーダ、AC：アレイ制御回路、MSWT、MSFT、MSST:タイミング信号、MSB:マット選択信号、WLEN、SLEN,SAEN：タイミング信号、MWD8,MWD：メインワードドライバ、FXBD：ワード線用プリデコード信号ドライバ、FXBDB:ワード線用プリデコード信号ドライバブロック、SLBD：ソース線用プリデコード信号ドライバ、SLBDB:ソース線用プリデコード信号ドライバブロック、RACT：内部ロウ活性化信号、CMD:コマンド、CACTW：カラムライト活性化信号。
【特許請求の範囲】
【請求項１】
複数の第１のワード線と、
前記複数の第１ワード線に直交する第１ビット線と、
前記第１ワード線と前記第１ビット線の所望の交点に配置される第１メモリセルと、
前記第１メモリセルに接続される第１ソース線と、
複数の第２のワード線と、
前記複数の第２ワード線に直交する第２ビット線と、
前記第２ワード線と前記第２ビット線の所望の交点に配置される第２メモリセルと、
前記第２メモリセルに接続される第２ソース線と、
前記第１ビット線と前記第２ビット線を対として接続され、活性化されると前記第１または前記第２ビット線のいずれかを第１電位に、他方を第２電位に駆動するセンスアンプとを有し、
前記複数の第１ワード線のうち１本が選択された後に、前記センスアンプが活性化され、
前記センスアンプが活性化された後に、前記第１ソース線が前記第１電位から前記第２電位に駆動されることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記第１および前記第２メモリセルのそれぞれは、トランジスタと抵抗変化素子が直列に接続されたものからなることを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記第１ソース線は、前記第１ワード線と平行に配線され、
前記第２ソース線は、前記第２ワード線と平行に配線されることを特徴とする半導体記憶装置。
【請求項４】
請求項２の半導体記憶装置において、
前記抵抗変化素子は、トンネル膜と固定層と自由層を有するトンネル磁気抵抗素子からなり、
前記固定層は、前記トンネル膜に隣接して配置され、電子スピンの向きが所定の方向に固定され、
前記自由層は、前記トンネル膜の前記固定層に隣接する面に対向する面で前記トンネル膜に隣接して配置され、電子スピンの向きが前記固定層に対して平行または反平行のいずれかをとることを特徴とする半導体記憶装置。
【請求項５】
請求項４の半導体記憶装置において、
前記第1メモリセルの前記抵抗変化素子は、前記自由層の前記トンネル膜に隣接する面に対向する面が前記第１ビット線に接続され、前記固定層の前記トンネル膜に隣接する面に対向する面が前記第１メモリセルの前記トランジスタのソースまたはドレインのうち一方に接続され、
前記第１メモリセルの前記トランジスタのソースまたはドレインのうち他方は、前記第1ソース線に接続され、
前記第２電位は、前記第１電位より高いことを特徴とする半導体記憶装置。
【請求項６】
請求項４の半導体記憶装置において、
前記第1メモリセルの前記抵抗変化素子は、前記固定層の前記トンネル膜に隣接する面に対向する面が前記第１ビット線に接続され、前記自由層の前記トンネル膜に隣接する面に対向する面が前記第１メモリセルの前記トランジスタのソースまたはドレインのうち一方に接続され、
前記第１メモリセルの前記トランジスタのソースまたはドレインのうち他方は、前記第１ソース線に接続され、
前記第１電位は、前記第２電位より高いことを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置において、
前記複数の第１ワード線のそれぞれは、選択状態で第３電位に駆動され、
前記第１、及び、前記第２電位よりも前記第３電位が高いことを特徴とする半導体記憶装置。
【請求項８】
請求項１の半導体記憶装置において、
前記センスアンプは、前記複数の第１ワード線のうち１本の第１ワード線が選択されてから第１期間が経過した後に活性化され、
前記第１ソース線は、前記センスアンプが活性化されてから第２期間が経過した後に、前記第１電位から前記第２電位に駆動され、
前記複数の第１ワード線のうち前記選択された第１ワード線は第３期間の間だけ活性化され、
前記第３期間は、前記第１期間よりも長く、前記第２期間よりも短いことを特徴とする半導体記憶装置。
【請求項９】
請求項８の半導体記憶装置において、
前記第1ワード線は、前記第１ソース線が前記第２電位に駆動されるよりも前に第４電位に駆動される事を特徴とする半導体記憶装置。
【請求項１０】
請求項９の半導体記憶装置において、
前記第４電位は、前記第３電位よりも高いことを特徴とする半導体記憶装置。
【請求項１】
複数の第１のワード線と、
前記複数の第１ワード線に直交する第１ビット線と、
前記第１ワード線と前記第１ビット線の所望の交点に配置される第１メモリセルと、
前記第１メモリセルに接続される第１ソース線と、
複数の第２のワード線と、
前記複数の第２ワード線に直交する第２ビット線と、
前記第２ワード線と前記第２ビット線の所望の交点に配置される第２メモリセルと、
前記第２メモリセルに接続される第２ソース線と、
前記第１ビット線と前記第２ビット線を対として接続され、活性化されると前記第１または前記第２ビット線のいずれかを第１電位に、他方を第２電位に駆動するセンスアンプとを有し、
前記複数の第１ワード線のうち１本が選択された後に、前記センスアンプが活性化され、
前記センスアンプが活性化された後に、前記第１ソース線が前記第１電位から前記第２電位に駆動されることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記第１および前記第２メモリセルのそれぞれは、トランジスタと抵抗変化素子が直列に接続されたものからなることを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記第１ソース線は、前記第１ワード線と平行に配線され、
前記第２ソース線は、前記第２ワード線と平行に配線されることを特徴とする半導体記憶装置。
【請求項４】
請求項２の半導体記憶装置において、
前記抵抗変化素子は、トンネル膜と固定層と自由層を有するトンネル磁気抵抗素子からなり、
前記固定層は、前記トンネル膜に隣接して配置され、電子スピンの向きが所定の方向に固定され、
前記自由層は、前記トンネル膜の前記固定層に隣接する面に対向する面で前記トンネル膜に隣接して配置され、電子スピンの向きが前記固定層に対して平行または反平行のいずれかをとることを特徴とする半導体記憶装置。
【請求項５】
請求項４の半導体記憶装置において、
前記第1メモリセルの前記抵抗変化素子は、前記自由層の前記トンネル膜に隣接する面に対向する面が前記第１ビット線に接続され、前記固定層の前記トンネル膜に隣接する面に対向する面が前記第１メモリセルの前記トランジスタのソースまたはドレインのうち一方に接続され、
前記第１メモリセルの前記トランジスタのソースまたはドレインのうち他方は、前記第1ソース線に接続され、
前記第２電位は、前記第１電位より高いことを特徴とする半導体記憶装置。
【請求項６】
請求項４の半導体記憶装置において、
前記第1メモリセルの前記抵抗変化素子は、前記固定層の前記トンネル膜に隣接する面に対向する面が前記第１ビット線に接続され、前記自由層の前記トンネル膜に隣接する面に対向する面が前記第１メモリセルの前記トランジスタのソースまたはドレインのうち一方に接続され、
前記第１メモリセルの前記トランジスタのソースまたはドレインのうち他方は、前記第１ソース線に接続され、
前記第１電位は、前記第２電位より高いことを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置において、
前記複数の第１ワード線のそれぞれは、選択状態で第３電位に駆動され、
前記第１、及び、前記第２電位よりも前記第３電位が高いことを特徴とする半導体記憶装置。
【請求項８】
請求項１の半導体記憶装置において、
前記センスアンプは、前記複数の第１ワード線のうち１本の第１ワード線が選択されてから第１期間が経過した後に活性化され、
前記第１ソース線は、前記センスアンプが活性化されてから第２期間が経過した後に、前記第１電位から前記第２電位に駆動され、
前記複数の第１ワード線のうち前記選択された第１ワード線は第３期間の間だけ活性化され、
前記第３期間は、前記第１期間よりも長く、前記第２期間よりも短いことを特徴とする半導体記憶装置。
【請求項９】
請求項８の半導体記憶装置において、
前記第1ワード線は、前記第１ソース線が前記第２電位に駆動されるよりも前に第４電位に駆動される事を特徴とする半導体記憶装置。
【請求項１０】
請求項９の半導体記憶装置において、
前記第４電位は、前記第３電位よりも高いことを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図４】
【図５】
【図６】
【図７】
【図３０】
【図２】
【図３】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図４】
【図５】
【図６】
【図７】
【図３０】
【公開番号】特開２０１２−１２３８７５（Ｐ２０１２−１２３８７５Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１０−２７４１９０（Ｐ２０１０−２７４１９０）
【出願日】平成２２年１２月９日（２０１０．１２．９）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２２年１２月９日（２０１０．１２．９）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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