半導体装置およびその製造方法
【課題】素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いた半導体装置の製造方法、並びに、このような低温アニールに適した半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、半導体基板の上方に設けられた金属からなる下部電極と、下部電極の上方に設けられた金属からなる上部電極と、下部電極と上部電極との間に設けられた結晶層とを備える。下部電極および上部電極の各膜厚は、結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄い。
【解決手段】本実施形態による半導体装置は、半導体基板の上方に設けられた金属からなる下部電極と、下部電極の上方に設けられた金属からなる上部電極と、下部電極と上部電極との間に設けられた結晶層とを備える。下部電極および上部電極の各膜厚は、結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリとして、例えば、ＲｅＲＡＭ(Resistance Change Random Access Memory)が開発されている。ＲｅＲＡＭは、クロスポイント型セルアレイを容易に構成することができ、かつ、セルアレイの三次元的な積層化も容易である。このため、ＲｅＲＡＭは微細化に向いている。
【０００３】
このようなＲｅＲＡＭは、各可変抵抗素子に電流を流すために、選択素子（ダイオードセレクタ)を備えている。選択素子は、整流特性を得るために、ＰＩＮ（Ｐ−ｔｙｐｅ／Ｉ−ｔｙｐｅ／Ｎ−ｔｙｐｅ）型やＮＩＰ（Ｎ−ｔｙｐｅ／Ｉ−ｔｙｐｅ／Ｐ−ｔｙｐｅ）型等の構成を有する。
【０００４】
このような選択素子を形成するために、下部電極上に、不純物を含むアモルファスシリコン、真性状態のアモルファスシリコンおよび不純物を含むアモルファスシリコンを順に堆積する。さらにその上に上部電極を形成する。その後、ＲＴＡ(Rapid Thermal Annealing)を用いて、アモルファスシリコンをアニールする。この場合、ＲＴＡによってアモルファスシリコンは電極のメタルをシードとしてポリシリコンまたは単結晶シリコンへ結晶化され、同時に、シリコン内の不純物は活性化される。
【０００５】
しかし、ＲＴＡのような高温アニールを行うと、不純物が広く拡散し過ぎ、真性領域が無くなってしまい、それにより所望のＰＩＮ構成またはＮＩＰ構成を得ることができなくなるという問題があった。即ち、高温アニールでは、所望の素子特性を得ることが困難であるという問題があった。
【０００６】
また、抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭのメモリセルは、ＭＴＪ(Magnetic Tunnel Junction)素子を有する。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性体層とこれらに挟まれた非磁性層（トンネルバリア膜）とからなる積層構造を有する。
【０００７】
ＭＴＪ素子は金属から成る下部電極と上部電極との間に挟まれており、かつ、ＭＴＪ素子自体の耐熱性も低い。従って、トンネルバリア層を結晶化するために高温アニールを用いると、ＭＴＪ素子の特性が劣化するおそれがあった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３３２８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いた半導体装置の製造方法、並びに、このような低温アニールに適した半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による半導体装置は、半導体基板の上方に設けられた金属からなる下部電極と、下部電極の上方に設けられた金属からなる上部電極と、下部電極と上部電極との間に設けられた結晶層とを備える。下部電極および上部電極の各膜厚は、結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄い。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＲｅＲＡＭの構成を示すブロック図。
【図２】セルアレイの平面図。
【図３】セルアレイの斜視図。
【図４】メモリセル１３の構成を示す断面図。
【図５】選択素子ＳＤの構成を示す断面図。
【図６】第１の実施形態によるＲｅＲＡＭの選択素子ＳＤの製造方法を示す断面図。
【図７】第２の実施形態に従ったＭＲＡＭの構成を示すブロック。
【図８】メモリセルＭＣの書込み動作を示す説明図。
【図９】ＭＴＪ素子の構成を示す断面図。
【図１０】第２の実施形態によるＭＲＡＭのＭＴＪ素子の製造方法を示す断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
（第１の実施形態：ＲｅＲＡＭ）
図１は、第１の実施形態によるＲｅＲＡＭの構成を示すブロック図である。メモリセルアレイ１は、図２の平面図および図３の斜視図に示すようなクロスポイント型セルアレイである。メモリセル１３は、互いに交差するワード線（ＷＬ）１１とビット線（ＢＬ）１２との交差部に配置されている。セルアレイ１は、図３では、４層のメモリセル１３が積層された３次元セルアレイとして構成されている。
【００１４】
カラム制御回路２およびロウ制御回路３は、メモリセルアレイ１のデータ消去、データ書込みおよびデータ読出しのために、ビット線１２およびワード線１１を選択し、制御する。
【００１５】
データ入出力バッファ４は、書込みデータの受け取り、消去命令の受け取り、読出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。メモリセルアレイ１は、データ入出力バッファ４およびＩ／Ｏ線を介して、外部のホスト８との間でデータをやり取りする。受け取った書込みデータは、カラム制御回路２にロードされて、メモリセルアレイ１の書込み制御に用いられる。メモリセルアレイ１から読み出したデータは、カラム制御回路２にラッチされ、データ入出バッファ４を介して出力される。
【００１６】
メモリセルの選択をするためのアドレスデータは、データ入出力バッファ４からステートマシン６を介してカラム制御回路２およびロウ制御回路３に送られる。また、ホスト８からのコマンドデータは、データ入出力バッファ４からコマンド・インターフェイス５に送られる。
【００１７】
コマンド・インターフェイス５は、ホスト８からの制御信号を受け、データ入出力バッファ４に入力されたデータが書込みデータかコマンドデータかアドレスデータかを判断する。データ入出力バッファ４に入力されたデータがコマンドデータであれば、これをデコードしてコマンド信号としてステートマシン６に転送する。
【００１８】
ステートマシン６は、ＲｅＲＡＭメモリ全体の管理を行う。即ち、ホスト８からのコマンドを受け、コマンドに従って読出し、書込み、消去、データの入出力管理等を行う。
【００１９】
パルス発生器７は、ステートマシン６により制御されて、任意の電圧、任意のタイミングの制御パルスを発生する。制御パルスは、ロウ制御回路３で選択されたワード線に、書込みパルスあるいは読出しパルス等として転送される。
【００２０】
メモリセルアレイ１の周辺回路素子（２〜８）は、メモリセルアレイ１の直下に形成され得る。これにより、ＲｅＲＡＭのチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることができる。
【００２１】
図４は、メモリセル１３の構成を示す断面図である。メモリセル１３は、可変抵抗素子ＶＲと、選択素子ＳＤとを含む。可変抵抗素子ＶＲは、その抵抗値が電圧、電流、熱あるいは化学エネルギーにより可変に設定される。選択素子ＳＤは、選択されたメモリセル１３の可変抵抗素子ＶＲに電流を流すために用いられる。可変抵抗素子ＶＲおよび選択素子ＳＤは、電極１４ｂを介して積層されている。
【００２２】
可変抵抗素子ＶＲとビット線１２との間、選択素子ＳＤとワード線１１の間には、電極１４ａ、１４ｃがそれぞれ設けられている。電極１４ａ、１４ｂおよび１４ｃは、接着層およびバリアメタルの機能を有する。そのため、電極１４ａ、１４ｂおよび１４ｃは、例えば、Ｗ、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕｏ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ，ＰｔＲｈＯｘ，Ｒｈ，ＴａＡｌＮ等の金属材料を用いて形成される。
【００２３】
また、ワード線１１およびビット線１２は、例えば、タングステン（Ｗ），タングステンシリサイド（ＷＳｉ），ニッケルシリサイド（ＮｉＳｉ），コバルトシリサイド（ＣｏＳｉ）等の低抵抗の金属配線が用いられる。
【００２４】
図５は、選択素子ＳＤの構成を示す断面図である。選択素子ＳＤは、結晶層として、Ｎ型シリコン結晶層３１、真性シリコン結晶層３２およびＰ型シリコン結晶層３３を含み、例えば、ＰＩＮ型ダイオードまたはＮＩＰ型ダイオードを構成する。シリコン層３１〜３３は、ポリシリコンまたは単結晶シリコンからなる。
【００２５】
選択素子ＳＤは、下部電極としての電極１４ｂ（以下、下部電極１４ｂともいう）上に設けられている。本実施形態では、下部電極１４ｂはＴｉＮを用いて形成されている。選択素子ＳＤの上には、上部電極としての電極１４ｃ（以下、上部電極１４ｃともいう）が設けられている。本実施形態では、上部電極１４ｃは、ＴｉおよびＴｉＮを用いて形成されている。上部電極１４ｃ上には、図４を参照して説明したように、金属配線（ワード線ＷＬ）１１が設けられている。選択素子ＳＤは、可変抵抗素子ＶＲとともにシリコン基板１０の上方に設けられている。
【００２６】
下部電極１４ｂおよび上部電極１４ｃの各膜厚δは、後述するマイクロ波アニール工程で用いられるマイクロ波の周波数に対応する表皮効果における表皮層の厚さδＳよりも薄い（δ≦δＳ）。これは、マイクロ波が下部電極１４ｂおよび上部電極１４ｃを通過して、それらの間にある選択素子ＳＤに達するための条件である。
【００２７】
より詳細には、表皮層の厚さδＳは、式１で決定される。
δＳ＝ｓｑｒｔ（２／ωμσ) （式１）
ここで、マイクロ波の角振動数をω（＝２πｆ）とし、下部電極１４ｂおよび上部電極１４ｃを構成する金属の透磁率をμとし、下部電極１４ｂおよび上部電極１４ｃを構成する金属の伝導度をσとする。“ｓｑｒｔ”は、平方根を示す。
【００２８】
上部電極１４ｃのように複数の金属材料（Ｔｉ、ＴｉＮ）で構成されている場合、上部電極１４ｃを構成する複数の金属材料の各膜厚は、それぞれ各金属材料（Ｔｉ、ＴｉＮ）の表皮層の厚さよりも薄く形成される。これを一般化すると、選択素子ＳＤの上または下にある電極を構成する複数の金属材料Ｍ１〜Ｍｎ（ｎは整数）の膜厚δ１〜δｎは、式２を満たす必要がある。
ｓｑｒｔ(ωμ１σ１／２)×δ１＋ｓｑｒｔ（ωμ２σ２／２)×δ２＋ ・・・ ｓｑｒｔ（ωμｎσｎ／２)×δｎ≦１ （式２）
ここで、金属材料Ｍ１〜Ｍｎの透磁率をμ１〜μｎとし、金属材料Ｍ１〜Ｍｎの伝導度をσ１〜σｎとする。
【００２９】
式２を満たす下部電極１４ｂおよび上部電極１４ｃを用いることによって、マイクロ波が選択素子ＳＤ内のシリコン（後にシリコン結晶層３１〜３３となる）に達することができる。そして、マイクロ波は、選択素子ＳＤ内のシリコンを結晶化し、かつ、このシリコンに含まれている不純物を活性化させることができる。
【００３０】
従来から半導体装置の製造プロセスにおけるアニール工程は、半導体装置の結晶の性質改善およびドーパントの活性化等の目的のために不可欠なものであり、半導体産業において重要な役割を果たしてきた。
【００３１】
しかし、長時間に亘ってアニールを行うと、不純物の濃度プロファイルが劣化し、並びに、様々な界面特性が設計値からずれてしまう。そこで近年、非常に高い温度で短時間に行うアニール方法としてＲＴＡ法等が用いられている。このような高温度で短時間に行うアニール方法は、長時間のアニールに伴う不具合を抑制しつつ、結晶性の改善およびドーパントの活性化を達成することができる。
【００３２】
しかし、このような高温アニールは、不純物を大きく拡散させてしまうため、局所的に不純物を導入し、所望の濃度プロファイルを形成することが困難であった。例えば、金属からなる電極１４ｂ、１４ｃをシードとして、選択素子ＳＤのアモルファスシリコンをシリコン結晶層３１〜３３へ結晶化する場合、ＲＴＡのような高温アニールを用いると、不純物が真性状態のシリコン層へ拡散してしまう。このため、ＲＴＡのような高温アニールでは、ＰＩＮ型ダイオードやＮＩＰ型ダイオードを形成することが困難であった。
【００３３】
そこで、本実施形態では、所望の濃度プロファイルを有するＰＩＮ型ダイオードやＮＩＰ型ダイオードを選択素子ＳＤとして形成するために、マイクロ波アニールを用いる。マイクロ波アニールは、低温（２００度〜５５０度）のもとであっても、結晶特性を充分に改善しかつ不純物を活性化させることができる。
【００３４】
マイクロ波は、その特性上、アモルファス化された材料に効率良く吸収され、単結晶材料にはあまり吸収されない。このため、シリコン結晶層３１〜３３を形成する際には、最初にアモルファスシリコンを堆積し、その後、このアモルファスシリコンにマイクロ波を照射することによってポリシリコンまたは単結晶シリコンへ結晶化させる。
【００３５】
アモルファスシリコンをポリシリコンまたは単結晶シリコンへ結晶化させるために、金属からなる電極１４ｂ、１４ｃがシードとして必要になる。アモルファスシリコンは、電極１４ｂ、１４ｃをシードとしてポリシリコンまたは単結晶シリコンに結晶化される。
【００３６】
一方、電極１４ｂ、１４ｃが金属からなるので電極１４ｂ、１４ｃの膜厚が厚すぎると、マイクロ波が電極１４ｂ、１４ｃによって遮蔽されてしまう。これでは、マイクロ波は、電極１４ｂと１４ｃとの間にあるアモルファスシリコンへ到達することができない。そこで、電極１４ｂ、１４ｃの膜厚は、それぞれ式２を満たすように設定される。これにより、マイクロ波は、電極１４ｂと１４ｃとの間にあるアモルファスシリコンへ照射され、アモルファスシリコンを低温でポリシリコンまたは単結晶シリコンへ結晶化させることでき、かつ、アモルファスシリコン内の不純物を活性化させることができる。
【００３７】
次に、本実施形態によるＲｅＲＡＭの製造方法について説明する。
【００３８】
図６（Ａ）〜図６（Ｃ）は、第１の実施形態によるＲｅＲＡＭの選択素子ＳＤの製造方法を示す断面図である。尚、周辺回路および可変抵抗素子ＶＲの製造方法は、公知の製造方法を用いて形成すればよい。従って、ここでは、選択素子ＳＤの製造方法を示す。
【００３９】
まず、シリコン基板上に周辺回路および可変抵抗素子ＶＲを形成した後、シリコン基板の上方に下部電極１４ｂを形成する。下部電極１４ｂは、例えば、タングステンとチタンとの積層膜である。タングステンおよびチタンの各膜厚は、上記式２を満たす。
【００４０】
即ち、次の式３を満たす。
ｓｑｒｔ(ωμＷσＷ ／２ )×δＷ＋ｓｑｒｔ(ωμＴｉ，１σＴｉ，１ ／２ )×δＴｉ、１ ≦ １ 式３
ここで、μＷはタングステンの透磁率、σＷはタングステンの伝導度、δＷはタングステンの膜厚であり、μＴｉ，１はチタンの透磁率、σＴｉ，１はチタンの伝導度、δＴｉ，１はチタンの膜厚である。
【００４１】
次に、Ｎ型不純物を含有する第１のアモルファス半導体層としてのアモルファスシリコン層３１、第２のアモルファス半導体層としての真性状態のアモルファスシリコン層３２および第３のアモルファス半導体層としてのＰ型不純物を含有するアモルファスシリコン層３３を下部電極１４ｂ上に連続して堆積する。より詳細には、例えば、ＰＨ３／Ｓｉ２Ｈ６／Ｈｅ混合ガスまたはＰＨ３／ＳｉＨ４／Ｈｅ混合ガスを用いて、約５００℃の基板温度のもとで、Ｎ型不純物を含有するアモルファスシリコン層３１を約２５ｎｍ成膜する。続いて、ＳｉＨ４ガスまたはＳｉ２Ｈ６ガスを用いて、約５００℃の基板温度のもとで、ノンドープアモルファスシリコン層３２を約５０ｎｍ成膜する。さらに、続いて、ＳｉＨ４／Ｈ２／ＢＣｌ３混合ガスまたはＳｉ２Ｈ６／Ｈ２／ＢＣｌ３混合ガスを用いて、約５００℃の基板温度のもとで、Ｐ型不純物を含有するアモルファスシリコン層３３を約２５ｎｍ成膜する。尚、ＢＣｌ３に代えてＢ２Ｈ６を用いてもよい。これにより、図６（Ａ）に示すようにＰＩＮ型のアモルファスシリコン層３１〜３３の積層膜が形成される。
【００４２】
次に、図６（Ｂ）に示すように、アモルファスシリコン層３３上に上部電極１４ｃを形成する。上部電極１４ｃは、例えば、チタンと窒化チタンとの積層膜である。チタンおよび窒化チタンの各膜厚は、上記式２を満たす。
【００４３】
即ち、次の式４を満たす。
ｓｑｒｔ(ωμＴｉ、２σＴｉ、２ ／２ )×δＴｉ、２＋ｓｑｒｔ(ωμＴｉＮσＴｉＮ ／２ )×δＴｉＮ ≦ １ 式４
ここで、μＴｉ、２はチタンの透磁率、σＴｉ、２はチタンの伝導度、δＴｉ、２はチタンの膜厚であり、μＴｉＮは窒化チタンの透磁率、σＴｉＮは窒化チタンの伝導度、δＴｉＮは窒化チタンの膜厚である。
【００４４】
次に、図６（Ｂ）に示すように、マイクロ波アニールを行う。より詳細には、周波数ｆ（ｆは２．４５ＧＨｚ〜３００ＧＨｚ）の電磁波（マイクロ波ＭＷ）を照射する。このとき、下部電極１４ｂおよび上部電極１４ｃは、上記式２（式３および式４）を満たしているので、マイクロ波は、下部電極１４ｂおよび上部電極１４ｃを透過して、アモルファスシリコン層３１〜３３に達する。
【００４５】
これにより、図６（Ｃ）に示すように、アモルファスシリコン層３１〜３３は、それぞれＮ型不純物を含有するシリコン結晶層３１、真性状態のノンドープシリコン結晶層３２およびＰ型不純物を含有するシリコン結晶層３２へと結晶化される。このとき、マイクロ波アニールは、低温（２００度〜５００度）で、アモルファスシリコンを結晶化し、かつ、不純物を活性化させる。従って、アモルファスシリコン層３１および３３内の不純物は、ノンドープアモルファスシリコン層３２へさほど拡散しない。その結果、マイクロ波照射後のシリコン結晶層３１〜３３は、所望のＰＩＮ型構造あるいはＮＩＰ型構造に形成され得る。即ち、本実施形態によれば、所望の構成を有する選択素子ＳＤが得られる。
【００４６】
その後、さらに、配線（ワード線ＷＬ）等を形成することによって、本実施形態によるＲｅＲＡＭが完成する。
【００４７】
尚、シリコン結晶層３１と３３との位置は入れ替えても差し支えない。この場合、ＮＩＰ型構造の選択素子ＳＤを得ることができる。また、本実施形態では、選択素子ＳＤはシリコンを用いて形成されている。しかし、選択素子ＳＤはシリコンと同じ第１４属元素であるＧｅ、あるいは、ＳｉとＧｅとの合金(Ｓｉ１−ｘＧｅｘ（Ｘ＝０〜１) ）を用いて形成されてもよい。
【００４８】
さらに、マイクロ波の周波数が可変である場合、マイクロ波アニールにおいて用いられるマイクロ波の周波数のうち最大周波数ｆ０に基づいて角振動数ω０＝２πｆ０を決定すればよい。角振動数ω０を用いて式２によって、下部電極１４ｂおよび上部電極１４ｂの膜厚を決定することができる。
【００４９】
本実施形態によれば、マイクロ波アニール工程において、選択素子ＳＤを挟む下部電極１４ｂおよび上部電極１４ｃがそれぞれ式２を満たす。これにより、マイクロ波が選択素子ＳＤに到達し、選択素子ＳＤを結晶化させることができる。さらに、アモルファスシリコン層３１、３３内の不純物が拡散することを抑制しつつ、該不純物を活性化させることができる。
【００５０】
本実施形態によれば、選択素子ＳＤにおいて、真性シリコン結晶層３２の膜厚を厚く維持することができる。これにより、選択素子ＳＤは、オフ電流を抑制することができる。
【００５１】
（第２の実施形態）
図７は、第２の実施形態に従ったＭＲＡＭの構成を示すブロックである。メモリセルアレイ１１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
【００５２】
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
【００５３】
メモリセルアレイ１１１のビット線方向の両側には、センスアンプ１１２およびライトドライバ１２２が配置されている。センスアンプ１１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ１２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
【００５４】
メモリセルアレイ１１１のワード線方向の両側には、ロウデコーダ１１３およびワード線ドライバ１２１がそれぞれ配置されている。ワード線ドライバ１２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
【００５５】
センスアンプ１１２またはライトドライバ１２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１１４及びＩ／Ｏバッファ１１５を介して行われる。
【００５６】
コントローラ１１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１１６は、アドレスＡｄｄを、アドレスレジスタ１１７を介してロウデコーダ１１３及びカラムデコーダ１１８に転送する。また、コントローラ１１６は、コマンドＣｏｍをデコードする。センスアンプ１１２は、カラムデコーダ１１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ１２１は、ロウデコーダ１１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
【００５７】
コントローラ１１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１１９も、コントローラ１１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００５８】
図８は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ効果を利用したＭＴＪ素子は、２枚の強磁性体層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性体層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００５９】
例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネルバリア層Ｂ、記録層（Ｆｒｅｅ層）Ｆを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００６０】
書込み時に矢印Ａ１の向きに電界を印加すると、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電界を印加すると、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電界の印加方向によって異なるデータを書き込むことができる。
【００６１】
図９は、ＭＴＪ素子の構成を示す断面図である。ＭＴＪ素子は、結晶層としてトンネル絶縁膜Ｂを含む。本実施形態では、トンネル絶縁膜Ｂは、多結晶状態のＭｇＯを用いて形成されている。Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性体材料を用いて形成されている。
【００６２】
ＭＴＪ素子は、下部電極１５１上に形成されている。下部電極１５１は、コンタクト（図示せず）を介して図８に示すセルトランジスタＣＴの拡散層に電気的に接続されている。下部電極１５１は、例えば、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ 及びそれらの窒化物、あるいは、これらの材料の複合膜を用いて形成されている。
【００６３】
ＭＴＪ素子上には、上部電極１５２が設けられている。上部電極１５２は、ビット線ＢＬ１またはＢＬ２に電気的に接続されている。上部電極１５２は、例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮ、あるいは、これらの材料の複合膜を用いて形成されている。
【００６４】
下部電極１５１および上部電極１５２の各膜厚δは、マイクロ波アニール工程で用いるマイクロ波の周波数に対応する表皮効果における表皮層δＳよりも薄い（δ≦δＳ）。これは、マイクロ波が下部電極１５１および上部電極１５２を通過して、それらの間にあるＭＴＪ素子に達するための条件である。マイクロ波がＭＴＪ素子に達するために、 下部電極１５１の膜厚は上記式２を満たす膜厚を有し、上部電極１５２の膜厚も上記式２を満たす必要がある。
【００６５】
さらに、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの材料がマイクロ波を遮蔽する場合、下部電極１５１およびＰｉｎ層Ｐの膜厚が式２を満たす必要があり、かつ、上部電極１５２およびＦｒｅｅ層Ｆの膜厚が式２を満たす必要がある。この場合、下部電極１５１または上部電極１５２が複数の金属材料で形成されている場合と同様に式２を適用すればよい。尚、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐは、強磁性体材料からなる。このように、強磁性体材料からなる場合、式２に用いられる強磁性体材料の透磁率μは、マイクロ波の磁化応答から求められる最大値である。
【００６６】
第２の実施形態では、ＭＴＪ素子のトンネル絶縁膜Ｂを結晶化させるために、マイクロ波アニールを用いる。マイクロ波アニールは、低温で、結晶特性を充分に改善させることができる。従って、下部電極１５１、上部電極１５２、Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆが熱に弱い材料で形成されている場合であっても、それらの特性を劣化させることなく、トンネル絶縁膜Ｂを結晶化させることができる。
【００６７】
マイクロ波は、上述のとおり、アモルファス化された材料に効率良く吸収される。このため、トンネル絶縁膜Ｂを形成する際には、最初に非晶質状態の絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）を堆積し、その後、この絶縁膜にマイクロ波を照射することによって多結晶状態の絶縁膜へ結晶化させる。
【００６８】
非晶質状態の絶縁膜を多結晶状態の絶縁膜へ結晶化させるために、Ｐｉｎ層ＰまたはＦｒｅｅ層Ｆがシードとして必要になる。
【００６９】
下部電極１５１およびＰｉｎ層Ｐの膜厚、並びに、上部電極１５２およびＦｒｅｅ層Ｆの膜厚は、それぞれ式２を満たすように設定される。これにより、マイクロ波は、Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆを劣化させることなく、非晶質状態のトンネル絶縁膜Ｂへ照射され、非晶質状態のトンネル絶縁膜Ｂを低温で多結晶状態のトンネル絶縁膜Ｂへ結晶化させることできる。
【００７０】
次に、本実施形態によるＭＲＡＭの製造方法について説明する。
【００７１】
図１０（Ａ）〜図１０（Ｃ）は、第２の実施形態によるＭＲＡＭのＭＴＪ素子の製造方法を示す断面図である。尚、周辺回路およびセルトランジスタＣＴの製造方法は、公知の製造方法を用いて形成すればよい。従って、ここでは、ＭＴＪ素子の製造方法を示す。
【００７２】
まず、シリコン基板上にセルトランジスタＣＴを形成し、セルトランジスタＣＴを被覆するように層間絶縁膜（図示せず）を形成する。次に、層間絶縁膜上に下部電極１５１を形成する。下部電極１５１は、例えば、窒化チタンである。窒化チタンの膜厚は、上記式２を満たす。勿論、下部電極１５１は、複数の材料で形成されてもよい。
【００７３】
次に、下部電極１５１上に、ＭＴＪ素子を形成する。例えば、下部電極１５１上に、第１の強磁性体層としてのＰｉｎ層Ｐ、非晶質状態のトンネル絶縁膜Ｂおよび第２の強磁性体層としてのＦｒｅｅ層Ｆの材料を順番に堆積する。Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの材料は、上述した強磁性体材料である。トンネル絶縁膜Ｂの材料は、例えば、酸化マグネシウムである。Ｆｒｅｅ層Ｆ、トンネル絶縁膜ＢおよびＰｉｎ層Ｐの材料を加工することによって、図１０（Ａ）に示すように、ＭＴＪ素子が下部電極１５１上に形成される。
【００７４】
次に、図１０（Ｂ）に示すように、ＭＴＪ素子上に上部電極１５２を形成する。上部電極１５２は、例えば、窒化チタンである。窒化チタンの膜厚は、上記式２を満たす。
【００７５】
尚、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの材料がマイクロ波を遮蔽する場合、下部電極１５１およびＰｉｎ層Ｐの膜厚が式２を満たす必要があり、かつ、上部電極１５２およびＦｒｅｅ層Ｆの膜厚が式２を満たす必要がある。この場合、下部電極１５１または上部電極１５２が複数の金属材料で形成されている場合と同様に式２を適用すればよい。
【００７６】
次に、図１０（Ｂ）に示すように、マイクロ波アニールを行う。より詳細には、周波数ｆ（ｆは２．４５ＧＨｚ〜３００ＧＨｚ）の電磁波（マイクロ波ＭＷ）を照射する。このとき、下部電極１５１および上部電極１５２（並びに、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐ）は、上記式２を満たしているので、マイクロ波は、下部電極１５１および上部電極１５２を透過して、ＭＴＪ素子のトンネル絶縁膜Ｂに達する。
【００７７】
これにより、図１０（Ｃ）に示すように、非晶質状態のトンネル絶縁膜Ｂは、多晶質状態のトンネル絶縁膜Ｂへと結晶化される。このとき、マイクロ波アニールは、低温（２００度〜５００度）で行われるので、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの劣化は抑制される。
【００７８】
その後、さらに、配線（ビット線ＢＬ）等を形成することによって、本実施形態によるＭＲＡＭが完成する。尚、Ｆｒｅｅ層ＦとＰｉｎ層Ｐとの位置は入れ替えても差し支えない。
【００７９】
第２の実施形態によれば、マイクロ波アニール工程において、トンネル絶縁膜Ｂを挟む下部電極１５１（およびＰｉｎ層Ｐ）が式２を満たし、並びに、上部電極１５１（およびＦｒｅｅ層Ｆ）が式２を満たす。これにより、マイクロ波がトンネル絶縁膜Ｂに到達し、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐを劣化させることなく、トンネル絶縁膜Ｂを結晶化させることができる。
【００８０】
本実施形態によれば、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐを劣化させることなく、トンネル絶縁膜Ｂを結晶化させることができるので、ＭＲＡＭの高性能化を図ることができる。
【００８１】
以上から第１および第２の実施形態による製造方法は、素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いて半導体装置を製造することができる。また、第１および第２の実施形態による半導体装置は、このような低温アニールに適している。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８３】
ＳＤ…選択素子、１４ｂ、１５１…下部電極、１４ｃ、１５２…上部電極、３１〜３３…シリコン結晶層（アモルファスシリコン層）、１１…ワード線 １３…ビット線、ＭＷ…マイクロ波、ＭＴＪ…ＭＴＪ素子、Ｆ…Ｆｒｅｅ層、Ｐ…Ｐｉｎ層、Ｂ…トンネル絶縁膜
【技術分野】
【０００１】
本発明による実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリとして、例えば、ＲｅＲＡＭ(Resistance Change Random Access Memory)が開発されている。ＲｅＲＡＭは、クロスポイント型セルアレイを容易に構成することができ、かつ、セルアレイの三次元的な積層化も容易である。このため、ＲｅＲＡＭは微細化に向いている。
【０００３】
このようなＲｅＲＡＭは、各可変抵抗素子に電流を流すために、選択素子（ダイオードセレクタ)を備えている。選択素子は、整流特性を得るために、ＰＩＮ（Ｐ−ｔｙｐｅ／Ｉ−ｔｙｐｅ／Ｎ−ｔｙｐｅ）型やＮＩＰ（Ｎ−ｔｙｐｅ／Ｉ−ｔｙｐｅ／Ｐ−ｔｙｐｅ）型等の構成を有する。
【０００４】
このような選択素子を形成するために、下部電極上に、不純物を含むアモルファスシリコン、真性状態のアモルファスシリコンおよび不純物を含むアモルファスシリコンを順に堆積する。さらにその上に上部電極を形成する。その後、ＲＴＡ(Rapid Thermal Annealing)を用いて、アモルファスシリコンをアニールする。この場合、ＲＴＡによってアモルファスシリコンは電極のメタルをシードとしてポリシリコンまたは単結晶シリコンへ結晶化され、同時に、シリコン内の不純物は活性化される。
【０００５】
しかし、ＲＴＡのような高温アニールを行うと、不純物が広く拡散し過ぎ、真性領域が無くなってしまい、それにより所望のＰＩＮ構成またはＮＩＰ構成を得ることができなくなるという問題があった。即ち、高温アニールでは、所望の素子特性を得ることが困難であるという問題があった。
【０００６】
また、抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭのメモリセルは、ＭＴＪ(Magnetic Tunnel Junction)素子を有する。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性体層とこれらに挟まれた非磁性層（トンネルバリア膜）とからなる積層構造を有する。
【０００７】
ＭＴＪ素子は金属から成る下部電極と上部電極との間に挟まれており、かつ、ＭＴＪ素子自体の耐熱性も低い。従って、トンネルバリア層を結晶化するために高温アニールを用いると、ＭＴＪ素子の特性が劣化するおそれがあった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３３２８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いた半導体装置の製造方法、並びに、このような低温アニールに適した半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による半導体装置は、半導体基板の上方に設けられた金属からなる下部電極と、下部電極の上方に設けられた金属からなる上部電極と、下部電極と上部電極との間に設けられた結晶層とを備える。下部電極および上部電極の各膜厚は、結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄い。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＲｅＲＡＭの構成を示すブロック図。
【図２】セルアレイの平面図。
【図３】セルアレイの斜視図。
【図４】メモリセル１３の構成を示す断面図。
【図５】選択素子ＳＤの構成を示す断面図。
【図６】第１の実施形態によるＲｅＲＡＭの選択素子ＳＤの製造方法を示す断面図。
【図７】第２の実施形態に従ったＭＲＡＭの構成を示すブロック。
【図８】メモリセルＭＣの書込み動作を示す説明図。
【図９】ＭＴＪ素子の構成を示す断面図。
【図１０】第２の実施形態によるＭＲＡＭのＭＴＪ素子の製造方法を示す断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
（第１の実施形態：ＲｅＲＡＭ）
図１は、第１の実施形態によるＲｅＲＡＭの構成を示すブロック図である。メモリセルアレイ１は、図２の平面図および図３の斜視図に示すようなクロスポイント型セルアレイである。メモリセル１３は、互いに交差するワード線（ＷＬ）１１とビット線（ＢＬ）１２との交差部に配置されている。セルアレイ１は、図３では、４層のメモリセル１３が積層された３次元セルアレイとして構成されている。
【００１４】
カラム制御回路２およびロウ制御回路３は、メモリセルアレイ１のデータ消去、データ書込みおよびデータ読出しのために、ビット線１２およびワード線１１を選択し、制御する。
【００１５】
データ入出力バッファ４は、書込みデータの受け取り、消去命令の受け取り、読出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。メモリセルアレイ１は、データ入出力バッファ４およびＩ／Ｏ線を介して、外部のホスト８との間でデータをやり取りする。受け取った書込みデータは、カラム制御回路２にロードされて、メモリセルアレイ１の書込み制御に用いられる。メモリセルアレイ１から読み出したデータは、カラム制御回路２にラッチされ、データ入出バッファ４を介して出力される。
【００１６】
メモリセルの選択をするためのアドレスデータは、データ入出力バッファ４からステートマシン６を介してカラム制御回路２およびロウ制御回路３に送られる。また、ホスト８からのコマンドデータは、データ入出力バッファ４からコマンド・インターフェイス５に送られる。
【００１７】
コマンド・インターフェイス５は、ホスト８からの制御信号を受け、データ入出力バッファ４に入力されたデータが書込みデータかコマンドデータかアドレスデータかを判断する。データ入出力バッファ４に入力されたデータがコマンドデータであれば、これをデコードしてコマンド信号としてステートマシン６に転送する。
【００１８】
ステートマシン６は、ＲｅＲＡＭメモリ全体の管理を行う。即ち、ホスト８からのコマンドを受け、コマンドに従って読出し、書込み、消去、データの入出力管理等を行う。
【００１９】
パルス発生器７は、ステートマシン６により制御されて、任意の電圧、任意のタイミングの制御パルスを発生する。制御パルスは、ロウ制御回路３で選択されたワード線に、書込みパルスあるいは読出しパルス等として転送される。
【００２０】
メモリセルアレイ１の周辺回路素子（２〜８）は、メモリセルアレイ１の直下に形成され得る。これにより、ＲｅＲＡＭのチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることができる。
【００２１】
図４は、メモリセル１３の構成を示す断面図である。メモリセル１３は、可変抵抗素子ＶＲと、選択素子ＳＤとを含む。可変抵抗素子ＶＲは、その抵抗値が電圧、電流、熱あるいは化学エネルギーにより可変に設定される。選択素子ＳＤは、選択されたメモリセル１３の可変抵抗素子ＶＲに電流を流すために用いられる。可変抵抗素子ＶＲおよび選択素子ＳＤは、電極１４ｂを介して積層されている。
【００２２】
可変抵抗素子ＶＲとビット線１２との間、選択素子ＳＤとワード線１１の間には、電極１４ａ、１４ｃがそれぞれ設けられている。電極１４ａ、１４ｂおよび１４ｃは、接着層およびバリアメタルの機能を有する。そのため、電極１４ａ、１４ｂおよび１４ｃは、例えば、Ｗ、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕｏ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ，ＰｔＲｈＯｘ，Ｒｈ，ＴａＡｌＮ等の金属材料を用いて形成される。
【００２３】
また、ワード線１１およびビット線１２は、例えば、タングステン（Ｗ），タングステンシリサイド（ＷＳｉ），ニッケルシリサイド（ＮｉＳｉ），コバルトシリサイド（ＣｏＳｉ）等の低抵抗の金属配線が用いられる。
【００２４】
図５は、選択素子ＳＤの構成を示す断面図である。選択素子ＳＤは、結晶層として、Ｎ型シリコン結晶層３１、真性シリコン結晶層３２およびＰ型シリコン結晶層３３を含み、例えば、ＰＩＮ型ダイオードまたはＮＩＰ型ダイオードを構成する。シリコン層３１〜３３は、ポリシリコンまたは単結晶シリコンからなる。
【００２５】
選択素子ＳＤは、下部電極としての電極１４ｂ（以下、下部電極１４ｂともいう）上に設けられている。本実施形態では、下部電極１４ｂはＴｉＮを用いて形成されている。選択素子ＳＤの上には、上部電極としての電極１４ｃ（以下、上部電極１４ｃともいう）が設けられている。本実施形態では、上部電極１４ｃは、ＴｉおよびＴｉＮを用いて形成されている。上部電極１４ｃ上には、図４を参照して説明したように、金属配線（ワード線ＷＬ）１１が設けられている。選択素子ＳＤは、可変抵抗素子ＶＲとともにシリコン基板１０の上方に設けられている。
【００２６】
下部電極１４ｂおよび上部電極１４ｃの各膜厚δは、後述するマイクロ波アニール工程で用いられるマイクロ波の周波数に対応する表皮効果における表皮層の厚さδＳよりも薄い（δ≦δＳ）。これは、マイクロ波が下部電極１４ｂおよび上部電極１４ｃを通過して、それらの間にある選択素子ＳＤに達するための条件である。
【００２７】
より詳細には、表皮層の厚さδＳは、式１で決定される。
δＳ＝ｓｑｒｔ（２／ωμσ) （式１）
ここで、マイクロ波の角振動数をω（＝２πｆ）とし、下部電極１４ｂおよび上部電極１４ｃを構成する金属の透磁率をμとし、下部電極１４ｂおよび上部電極１４ｃを構成する金属の伝導度をσとする。“ｓｑｒｔ”は、平方根を示す。
【００２８】
上部電極１４ｃのように複数の金属材料（Ｔｉ、ＴｉＮ）で構成されている場合、上部電極１４ｃを構成する複数の金属材料の各膜厚は、それぞれ各金属材料（Ｔｉ、ＴｉＮ）の表皮層の厚さよりも薄く形成される。これを一般化すると、選択素子ＳＤの上または下にある電極を構成する複数の金属材料Ｍ１〜Ｍｎ（ｎは整数）の膜厚δ１〜δｎは、式２を満たす必要がある。
ｓｑｒｔ(ωμ１σ１／２)×δ１＋ｓｑｒｔ（ωμ２σ２／２)×δ２＋ ・・・ ｓｑｒｔ（ωμｎσｎ／２)×δｎ≦１ （式２）
ここで、金属材料Ｍ１〜Ｍｎの透磁率をμ１〜μｎとし、金属材料Ｍ１〜Ｍｎの伝導度をσ１〜σｎとする。
【００２９】
式２を満たす下部電極１４ｂおよび上部電極１４ｃを用いることによって、マイクロ波が選択素子ＳＤ内のシリコン（後にシリコン結晶層３１〜３３となる）に達することができる。そして、マイクロ波は、選択素子ＳＤ内のシリコンを結晶化し、かつ、このシリコンに含まれている不純物を活性化させることができる。
【００３０】
従来から半導体装置の製造プロセスにおけるアニール工程は、半導体装置の結晶の性質改善およびドーパントの活性化等の目的のために不可欠なものであり、半導体産業において重要な役割を果たしてきた。
【００３１】
しかし、長時間に亘ってアニールを行うと、不純物の濃度プロファイルが劣化し、並びに、様々な界面特性が設計値からずれてしまう。そこで近年、非常に高い温度で短時間に行うアニール方法としてＲＴＡ法等が用いられている。このような高温度で短時間に行うアニール方法は、長時間のアニールに伴う不具合を抑制しつつ、結晶性の改善およびドーパントの活性化を達成することができる。
【００３２】
しかし、このような高温アニールは、不純物を大きく拡散させてしまうため、局所的に不純物を導入し、所望の濃度プロファイルを形成することが困難であった。例えば、金属からなる電極１４ｂ、１４ｃをシードとして、選択素子ＳＤのアモルファスシリコンをシリコン結晶層３１〜３３へ結晶化する場合、ＲＴＡのような高温アニールを用いると、不純物が真性状態のシリコン層へ拡散してしまう。このため、ＲＴＡのような高温アニールでは、ＰＩＮ型ダイオードやＮＩＰ型ダイオードを形成することが困難であった。
【００３３】
そこで、本実施形態では、所望の濃度プロファイルを有するＰＩＮ型ダイオードやＮＩＰ型ダイオードを選択素子ＳＤとして形成するために、マイクロ波アニールを用いる。マイクロ波アニールは、低温（２００度〜５５０度）のもとであっても、結晶特性を充分に改善しかつ不純物を活性化させることができる。
【００３４】
マイクロ波は、その特性上、アモルファス化された材料に効率良く吸収され、単結晶材料にはあまり吸収されない。このため、シリコン結晶層３１〜３３を形成する際には、最初にアモルファスシリコンを堆積し、その後、このアモルファスシリコンにマイクロ波を照射することによってポリシリコンまたは単結晶シリコンへ結晶化させる。
【００３５】
アモルファスシリコンをポリシリコンまたは単結晶シリコンへ結晶化させるために、金属からなる電極１４ｂ、１４ｃがシードとして必要になる。アモルファスシリコンは、電極１４ｂ、１４ｃをシードとしてポリシリコンまたは単結晶シリコンに結晶化される。
【００３６】
一方、電極１４ｂ、１４ｃが金属からなるので電極１４ｂ、１４ｃの膜厚が厚すぎると、マイクロ波が電極１４ｂ、１４ｃによって遮蔽されてしまう。これでは、マイクロ波は、電極１４ｂと１４ｃとの間にあるアモルファスシリコンへ到達することができない。そこで、電極１４ｂ、１４ｃの膜厚は、それぞれ式２を満たすように設定される。これにより、マイクロ波は、電極１４ｂと１４ｃとの間にあるアモルファスシリコンへ照射され、アモルファスシリコンを低温でポリシリコンまたは単結晶シリコンへ結晶化させることでき、かつ、アモルファスシリコン内の不純物を活性化させることができる。
【００３７】
次に、本実施形態によるＲｅＲＡＭの製造方法について説明する。
【００３８】
図６（Ａ）〜図６（Ｃ）は、第１の実施形態によるＲｅＲＡＭの選択素子ＳＤの製造方法を示す断面図である。尚、周辺回路および可変抵抗素子ＶＲの製造方法は、公知の製造方法を用いて形成すればよい。従って、ここでは、選択素子ＳＤの製造方法を示す。
【００３９】
まず、シリコン基板上に周辺回路および可変抵抗素子ＶＲを形成した後、シリコン基板の上方に下部電極１４ｂを形成する。下部電極１４ｂは、例えば、タングステンとチタンとの積層膜である。タングステンおよびチタンの各膜厚は、上記式２を満たす。
【００４０】
即ち、次の式３を満たす。
ｓｑｒｔ(ωμＷσＷ ／２ )×δＷ＋ｓｑｒｔ(ωμＴｉ，１σＴｉ，１ ／２ )×δＴｉ、１ ≦ １ 式３
ここで、μＷはタングステンの透磁率、σＷはタングステンの伝導度、δＷはタングステンの膜厚であり、μＴｉ，１はチタンの透磁率、σＴｉ，１はチタンの伝導度、δＴｉ，１はチタンの膜厚である。
【００４１】
次に、Ｎ型不純物を含有する第１のアモルファス半導体層としてのアモルファスシリコン層３１、第２のアモルファス半導体層としての真性状態のアモルファスシリコン層３２および第３のアモルファス半導体層としてのＰ型不純物を含有するアモルファスシリコン層３３を下部電極１４ｂ上に連続して堆積する。より詳細には、例えば、ＰＨ３／Ｓｉ２Ｈ６／Ｈｅ混合ガスまたはＰＨ３／ＳｉＨ４／Ｈｅ混合ガスを用いて、約５００℃の基板温度のもとで、Ｎ型不純物を含有するアモルファスシリコン層３１を約２５ｎｍ成膜する。続いて、ＳｉＨ４ガスまたはＳｉ２Ｈ６ガスを用いて、約５００℃の基板温度のもとで、ノンドープアモルファスシリコン層３２を約５０ｎｍ成膜する。さらに、続いて、ＳｉＨ４／Ｈ２／ＢＣｌ３混合ガスまたはＳｉ２Ｈ６／Ｈ２／ＢＣｌ３混合ガスを用いて、約５００℃の基板温度のもとで、Ｐ型不純物を含有するアモルファスシリコン層３３を約２５ｎｍ成膜する。尚、ＢＣｌ３に代えてＢ２Ｈ６を用いてもよい。これにより、図６（Ａ）に示すようにＰＩＮ型のアモルファスシリコン層３１〜３３の積層膜が形成される。
【００４２】
次に、図６（Ｂ）に示すように、アモルファスシリコン層３３上に上部電極１４ｃを形成する。上部電極１４ｃは、例えば、チタンと窒化チタンとの積層膜である。チタンおよび窒化チタンの各膜厚は、上記式２を満たす。
【００４３】
即ち、次の式４を満たす。
ｓｑｒｔ(ωμＴｉ、２σＴｉ、２ ／２ )×δＴｉ、２＋ｓｑｒｔ(ωμＴｉＮσＴｉＮ ／２ )×δＴｉＮ ≦ １ 式４
ここで、μＴｉ、２はチタンの透磁率、σＴｉ、２はチタンの伝導度、δＴｉ、２はチタンの膜厚であり、μＴｉＮは窒化チタンの透磁率、σＴｉＮは窒化チタンの伝導度、δＴｉＮは窒化チタンの膜厚である。
【００４４】
次に、図６（Ｂ）に示すように、マイクロ波アニールを行う。より詳細には、周波数ｆ（ｆは２．４５ＧＨｚ〜３００ＧＨｚ）の電磁波（マイクロ波ＭＷ）を照射する。このとき、下部電極１４ｂおよび上部電極１４ｃは、上記式２（式３および式４）を満たしているので、マイクロ波は、下部電極１４ｂおよび上部電極１４ｃを透過して、アモルファスシリコン層３１〜３３に達する。
【００４５】
これにより、図６（Ｃ）に示すように、アモルファスシリコン層３１〜３３は、それぞれＮ型不純物を含有するシリコン結晶層３１、真性状態のノンドープシリコン結晶層３２およびＰ型不純物を含有するシリコン結晶層３２へと結晶化される。このとき、マイクロ波アニールは、低温（２００度〜５００度）で、アモルファスシリコンを結晶化し、かつ、不純物を活性化させる。従って、アモルファスシリコン層３１および３３内の不純物は、ノンドープアモルファスシリコン層３２へさほど拡散しない。その結果、マイクロ波照射後のシリコン結晶層３１〜３３は、所望のＰＩＮ型構造あるいはＮＩＰ型構造に形成され得る。即ち、本実施形態によれば、所望の構成を有する選択素子ＳＤが得られる。
【００４６】
その後、さらに、配線（ワード線ＷＬ）等を形成することによって、本実施形態によるＲｅＲＡＭが完成する。
【００４７】
尚、シリコン結晶層３１と３３との位置は入れ替えても差し支えない。この場合、ＮＩＰ型構造の選択素子ＳＤを得ることができる。また、本実施形態では、選択素子ＳＤはシリコンを用いて形成されている。しかし、選択素子ＳＤはシリコンと同じ第１４属元素であるＧｅ、あるいは、ＳｉとＧｅとの合金(Ｓｉ１−ｘＧｅｘ（Ｘ＝０〜１) ）を用いて形成されてもよい。
【００４８】
さらに、マイクロ波の周波数が可変である場合、マイクロ波アニールにおいて用いられるマイクロ波の周波数のうち最大周波数ｆ０に基づいて角振動数ω０＝２πｆ０を決定すればよい。角振動数ω０を用いて式２によって、下部電極１４ｂおよび上部電極１４ｂの膜厚を決定することができる。
【００４９】
本実施形態によれば、マイクロ波アニール工程において、選択素子ＳＤを挟む下部電極１４ｂおよび上部電極１４ｃがそれぞれ式２を満たす。これにより、マイクロ波が選択素子ＳＤに到達し、選択素子ＳＤを結晶化させることができる。さらに、アモルファスシリコン層３１、３３内の不純物が拡散することを抑制しつつ、該不純物を活性化させることができる。
【００５０】
本実施形態によれば、選択素子ＳＤにおいて、真性シリコン結晶層３２の膜厚を厚く維持することができる。これにより、選択素子ＳＤは、オフ電流を抑制することができる。
【００５１】
（第２の実施形態）
図７は、第２の実施形態に従ったＭＲＡＭの構成を示すブロックである。メモリセルアレイ１１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
【００５２】
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
【００５３】
メモリセルアレイ１１１のビット線方向の両側には、センスアンプ１１２およびライトドライバ１２２が配置されている。センスアンプ１１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ１２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
【００５４】
メモリセルアレイ１１１のワード線方向の両側には、ロウデコーダ１１３およびワード線ドライバ１２１がそれぞれ配置されている。ワード線ドライバ１２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
【００５５】
センスアンプ１１２またはライトドライバ１２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１１４及びＩ／Ｏバッファ１１５を介して行われる。
【００５６】
コントローラ１１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１１６は、アドレスＡｄｄを、アドレスレジスタ１１７を介してロウデコーダ１１３及びカラムデコーダ１１８に転送する。また、コントローラ１１６は、コマンドＣｏｍをデコードする。センスアンプ１１２は、カラムデコーダ１１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ１２１は、ロウデコーダ１１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
【００５７】
コントローラ１１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１１９も、コントローラ１１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００５８】
図８は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ効果を利用したＭＴＪ素子は、２枚の強磁性体層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性体層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００５９】
例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネルバリア層Ｂ、記録層（Ｆｒｅｅ層）Ｆを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００６０】
書込み時に矢印Ａ１の向きに電界を印加すると、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電界を印加すると、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電界の印加方向によって異なるデータを書き込むことができる。
【００６１】
図９は、ＭＴＪ素子の構成を示す断面図である。ＭＴＪ素子は、結晶層としてトンネル絶縁膜Ｂを含む。本実施形態では、トンネル絶縁膜Ｂは、多結晶状態のＭｇＯを用いて形成されている。Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性体材料を用いて形成されている。
【００６２】
ＭＴＪ素子は、下部電極１５１上に形成されている。下部電極１５１は、コンタクト（図示せず）を介して図８に示すセルトランジスタＣＴの拡散層に電気的に接続されている。下部電極１５１は、例えば、Ｔａ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ｗ、Ｔｉ、Ａｌ 及びそれらの窒化物、あるいは、これらの材料の複合膜を用いて形成されている。
【００６３】
ＭＴＪ素子上には、上部電極１５２が設けられている。上部電極１５２は、ビット線ＢＬ１またはＢＬ２に電気的に接続されている。上部電極１５２は、例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮ、あるいは、これらの材料の複合膜を用いて形成されている。
【００６４】
下部電極１５１および上部電極１５２の各膜厚δは、マイクロ波アニール工程で用いるマイクロ波の周波数に対応する表皮効果における表皮層δＳよりも薄い（δ≦δＳ）。これは、マイクロ波が下部電極１５１および上部電極１５２を通過して、それらの間にあるＭＴＪ素子に達するための条件である。マイクロ波がＭＴＪ素子に達するために、 下部電極１５１の膜厚は上記式２を満たす膜厚を有し、上部電極１５２の膜厚も上記式２を満たす必要がある。
【００６５】
さらに、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの材料がマイクロ波を遮蔽する場合、下部電極１５１およびＰｉｎ層Ｐの膜厚が式２を満たす必要があり、かつ、上部電極１５２およびＦｒｅｅ層Ｆの膜厚が式２を満たす必要がある。この場合、下部電極１５１または上部電極１５２が複数の金属材料で形成されている場合と同様に式２を適用すればよい。尚、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐは、強磁性体材料からなる。このように、強磁性体材料からなる場合、式２に用いられる強磁性体材料の透磁率μは、マイクロ波の磁化応答から求められる最大値である。
【００６６】
第２の実施形態では、ＭＴＪ素子のトンネル絶縁膜Ｂを結晶化させるために、マイクロ波アニールを用いる。マイクロ波アニールは、低温で、結晶特性を充分に改善させることができる。従って、下部電極１５１、上部電極１５２、Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆが熱に弱い材料で形成されている場合であっても、それらの特性を劣化させることなく、トンネル絶縁膜Ｂを結晶化させることができる。
【００６７】
マイクロ波は、上述のとおり、アモルファス化された材料に効率良く吸収される。このため、トンネル絶縁膜Ｂを形成する際には、最初に非晶質状態の絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）を堆積し、その後、この絶縁膜にマイクロ波を照射することによって多結晶状態の絶縁膜へ結晶化させる。
【００６８】
非晶質状態の絶縁膜を多結晶状態の絶縁膜へ結晶化させるために、Ｐｉｎ層ＰまたはＦｒｅｅ層Ｆがシードとして必要になる。
【００６９】
下部電極１５１およびＰｉｎ層Ｐの膜厚、並びに、上部電極１５２およびＦｒｅｅ層Ｆの膜厚は、それぞれ式２を満たすように設定される。これにより、マイクロ波は、Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆを劣化させることなく、非晶質状態のトンネル絶縁膜Ｂへ照射され、非晶質状態のトンネル絶縁膜Ｂを低温で多結晶状態のトンネル絶縁膜Ｂへ結晶化させることできる。
【００７０】
次に、本実施形態によるＭＲＡＭの製造方法について説明する。
【００７１】
図１０（Ａ）〜図１０（Ｃ）は、第２の実施形態によるＭＲＡＭのＭＴＪ素子の製造方法を示す断面図である。尚、周辺回路およびセルトランジスタＣＴの製造方法は、公知の製造方法を用いて形成すればよい。従って、ここでは、ＭＴＪ素子の製造方法を示す。
【００７２】
まず、シリコン基板上にセルトランジスタＣＴを形成し、セルトランジスタＣＴを被覆するように層間絶縁膜（図示せず）を形成する。次に、層間絶縁膜上に下部電極１５１を形成する。下部電極１５１は、例えば、窒化チタンである。窒化チタンの膜厚は、上記式２を満たす。勿論、下部電極１５１は、複数の材料で形成されてもよい。
【００７３】
次に、下部電極１５１上に、ＭＴＪ素子を形成する。例えば、下部電極１５１上に、第１の強磁性体層としてのＰｉｎ層Ｐ、非晶質状態のトンネル絶縁膜Ｂおよび第２の強磁性体層としてのＦｒｅｅ層Ｆの材料を順番に堆積する。Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの材料は、上述した強磁性体材料である。トンネル絶縁膜Ｂの材料は、例えば、酸化マグネシウムである。Ｆｒｅｅ層Ｆ、トンネル絶縁膜ＢおよびＰｉｎ層Ｐの材料を加工することによって、図１０（Ａ）に示すように、ＭＴＪ素子が下部電極１５１上に形成される。
【００７４】
次に、図１０（Ｂ）に示すように、ＭＴＪ素子上に上部電極１５２を形成する。上部電極１５２は、例えば、窒化チタンである。窒化チタンの膜厚は、上記式２を満たす。
【００７５】
尚、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの材料がマイクロ波を遮蔽する場合、下部電極１５１およびＰｉｎ層Ｐの膜厚が式２を満たす必要があり、かつ、上部電極１５２およびＦｒｅｅ層Ｆの膜厚が式２を満たす必要がある。この場合、下部電極１５１または上部電極１５２が複数の金属材料で形成されている場合と同様に式２を適用すればよい。
【００７６】
次に、図１０（Ｂ）に示すように、マイクロ波アニールを行う。より詳細には、周波数ｆ（ｆは２．４５ＧＨｚ〜３００ＧＨｚ）の電磁波（マイクロ波ＭＷ）を照射する。このとき、下部電極１５１および上部電極１５２（並びに、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐ）は、上記式２を満たしているので、マイクロ波は、下部電極１５１および上部電極１５２を透過して、ＭＴＪ素子のトンネル絶縁膜Ｂに達する。
【００７７】
これにより、図１０（Ｃ）に示すように、非晶質状態のトンネル絶縁膜Ｂは、多晶質状態のトンネル絶縁膜Ｂへと結晶化される。このとき、マイクロ波アニールは、低温（２００度〜５００度）で行われるので、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐの劣化は抑制される。
【００７８】
その後、さらに、配線（ビット線ＢＬ）等を形成することによって、本実施形態によるＭＲＡＭが完成する。尚、Ｆｒｅｅ層ＦとＰｉｎ層Ｐとの位置は入れ替えても差し支えない。
【００７９】
第２の実施形態によれば、マイクロ波アニール工程において、トンネル絶縁膜Ｂを挟む下部電極１５１（およびＰｉｎ層Ｐ）が式２を満たし、並びに、上部電極１５１（およびＦｒｅｅ層Ｆ）が式２を満たす。これにより、マイクロ波がトンネル絶縁膜Ｂに到達し、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐを劣化させることなく、トンネル絶縁膜Ｂを結晶化させることができる。
【００８０】
本実施形態によれば、Ｆｒｅｅ層ＦおよびＰｉｎ層Ｐを劣化させることなく、トンネル絶縁膜Ｂを結晶化させることができるので、ＭＲＡＭの高性能化を図ることができる。
【００８１】
以上から第１および第２の実施形態による製造方法は、素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いて半導体装置を製造することができる。また、第１および第２の実施形態による半導体装置は、このような低温アニールに適している。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８３】
ＳＤ…選択素子、１４ｂ、１５１…下部電極、１４ｃ、１５２…上部電極、３１〜３３…シリコン結晶層（アモルファスシリコン層）、１１…ワード線 １３…ビット線、ＭＷ…マイクロ波、ＭＴＪ…ＭＴＪ素子、Ｆ…Ｆｒｅｅ層、Ｐ…Ｐｉｎ層、Ｂ…トンネル絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板の上方に設けられた金属からなる下部電極と、
前記下部電極の上方に設けられた金属からなる上部電極と、
前記下部電極と前記上部電極との間に設けられた結晶層とを備え、
前記下部電極および前記上部電極の各膜厚は、前記結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄く、
前記表皮層の厚さδＳは、
δＳ＝ｓｑｒｔ（２／ωμσ) 式１
（ここで、前記マイクロ波の角振動数をω（＝２πｆ）とし、前記下部電極および前記上部電極を構成する金属の透磁率をμとし、前記下部電極および前記上部電極を構成する金属の伝導度をσとする）
式１で決定され、
前記下部電極および前記上部電極が金属材料Ｍ１〜Ｍｎ（ｎは整数）から構成されている場合、Ｍ１〜Ｍｎの膜厚δ１〜δｎは、
ｓｑｒｔ(ωμ１σ１／２)×δ１＋ｓｑｒｔ（ωμ２σ２／２)×δ２＋ ・・・ ｓｑｒｔ（ωμｎσｎ／２)×δｎ≦１ 式２
（ここで、前記金属材料Ｍ１〜Ｍｎの透磁率をμ１〜μｎとし、前記金属材料Ｍ１〜Ｍｎの伝導度をσ１〜σｎとする）
式２を満たすことを特徴とする半導体装置。
【請求項２】
半導体基板の上方に設けられた金属からなる下部電極と、
前記下部電極の上方に設けられた金属からなる上部電極と、
前記下部電極と前記上部電極との間に設けられた結晶層とを備え、
前記下部電極および前記上部電極の各膜厚は、前記結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄いことを特徴とする半導体装置。
【請求項３】
前記表皮層の厚さδＳは、
δＳ＝ｓｑｒｔ（２／ωμσ) 式１
（ここで、前記マイクロ波の角振動数をω（＝２πｆ）とし、前記下部電極および前記上部電極を構成する金属の透磁率をμとし、前記下部電極および前記上部電極を構成する金属の伝導度をσとする）
式１で決定されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記下部電極および前記上部電極が金属材料Ｍ１〜Ｍｎ（ｎは整数）から構成されている場合、Ｍ１〜Ｍｎの膜厚δ１〜δｎは、
ｓｑｒｔ(ωμ１σ１／２)×δ１＋ｓｑｒｔ（ωμ２σ２／２)×δ２＋ ・・・ ｓｑｒｔ（ωμｎσｎ／２)×δｎ≦１ 式２
（ここで、前記金属材料Ｍ１〜Ｍｎの透磁率をμ１〜μｎとし、前記金属材料Ｍ１〜Ｍｎの伝導度をσ１〜σｎとする）
式２を満たすことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記金属材料Ｍ１〜Ｍｎは、強磁性体を含み、
該強磁性体の透磁率は、前記マイクロ波の磁化応答から求められる最大値であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、データを記憶する複数のメモリセルを含む抵抗変化型メモリであり、
前記結晶層は、前記メモリセルを選択する選択素子として設けられたＰＩＮ型ダイオードまたはＮＩＰ型ダイオードであることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記半導体装置は、データを記憶する複数のメモリセルを含む抵抗変化型メモリであり、
各前記メモリセルは、２つの強磁性体層と、該２つの強磁性体層間に設けられたトンネル絶縁膜とを有する磁気トンネル接合素子を含み、
前記結晶層は、前記トンネル絶縁膜であることを特徴とする請求項２に記載の半導体装置。
【請求項８】
半導体基板の上方に下部電極を形成し、
前記下部電極上に非晶質層を形成し、
前記非晶質層上に上部電極を形成し、
前記非晶質層にマイクロ波を照射することによって前記非晶質層を結晶化することを具備し、
前記下部電極および前記上部電極の各膜厚は、前記結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄いことを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体装置は、データを記憶する複数のメモリセルを含む抵抗変化型メモリであり、
前記非晶質層として第１導電型の不純物を含む第１のアモルファス半導体層、真性状態の第２のアモルファス半導体層および第２導電型の不純物を含む第３のアモルファス半導体層を前記下部電極上に順番に形成し、
前記第３のアモルファス半導体層上に前記上部電極を形成し、
前記第１から前記第３のアモルファス半導体層にマイクロ波を照射することによって、該第１から第３のアモルファス半導体層を第１から第３の半導体結晶層へ結晶化させ、
前記第１から第３の半導体結晶層が、前記メモリセルを選択する選択素子として設けられたＰＩＮ型ダイオードまたはＮＩＰ型ダイオードを構成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置は、データを記憶する複数のメモリセルを含む抵抗変化型メモリであり、
前記下部電極の形成後、前記下部電極上に第１の強磁性体層を形成し、
前記第１の強磁性体層上に前記非晶質層として非晶質状態のトンネル絶縁膜を形成し、
前記トンネル絶縁膜上に第２の強磁性体層を形成し、
前記第２の強磁性体層上に前記上部電極を形成し、
前記非晶質状態のトンネル絶縁膜にマイクロ波を照射することによって、該非晶質状態のトンネル絶縁膜を多結晶状態のトンネル絶縁膜へ結晶化させ、
前記第１および第２の強磁性体層および多結晶状態のトンネル絶縁膜が、前記メモリセルに含まれる磁気トンネル接合素子を構成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上方に設けられた金属からなる下部電極と、
前記下部電極の上方に設けられた金属からなる上部電極と、
前記下部電極と前記上部電極との間に設けられた結晶層とを備え、
前記下部電極および前記上部電極の各膜厚は、前記結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄く、
前記表皮層の厚さδＳは、
δＳ＝ｓｑｒｔ（２／ωμσ) 式１
（ここで、前記マイクロ波の角振動数をω（＝２πｆ）とし、前記下部電極および前記上部電極を構成する金属の透磁率をμとし、前記下部電極および前記上部電極を構成する金属の伝導度をσとする）
式１で決定され、
前記下部電極および前記上部電極が金属材料Ｍ１〜Ｍｎ（ｎは整数）から構成されている場合、Ｍ１〜Ｍｎの膜厚δ１〜δｎは、
ｓｑｒｔ(ωμ１σ１／２)×δ１＋ｓｑｒｔ（ωμ２σ２／２)×δ２＋ ・・・ ｓｑｒｔ（ωμｎσｎ／２)×δｎ≦１ 式２
（ここで、前記金属材料Ｍ１〜Ｍｎの透磁率をμ１〜μｎとし、前記金属材料Ｍ１〜Ｍｎの伝導度をσ１〜σｎとする）
式２を満たすことを特徴とする半導体装置。
【請求項２】
半導体基板の上方に設けられた金属からなる下部電極と、
前記下部電極の上方に設けられた金属からなる上部電極と、
前記下部電極と前記上部電極との間に設けられた結晶層とを備え、
前記下部電極および前記上部電極の各膜厚は、前記結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄いことを特徴とする半導体装置。
【請求項３】
前記表皮層の厚さδＳは、
δＳ＝ｓｑｒｔ（２／ωμσ) 式１
（ここで、前記マイクロ波の角振動数をω（＝２πｆ）とし、前記下部電極および前記上部電極を構成する金属の透磁率をμとし、前記下部電極および前記上部電極を構成する金属の伝導度をσとする）
式１で決定されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記下部電極および前記上部電極が金属材料Ｍ１〜Ｍｎ（ｎは整数）から構成されている場合、Ｍ１〜Ｍｎの膜厚δ１〜δｎは、
ｓｑｒｔ(ωμ１σ１／２)×δ１＋ｓｑｒｔ（ωμ２σ２／２)×δ２＋ ・・・ ｓｑｒｔ（ωμｎσｎ／２)×δｎ≦１ 式２
（ここで、前記金属材料Ｍ１〜Ｍｎの透磁率をμ１〜μｎとし、前記金属材料Ｍ１〜Ｍｎの伝導度をσ１〜σｎとする）
式２を満たすことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記金属材料Ｍ１〜Ｍｎは、強磁性体を含み、
該強磁性体の透磁率は、前記マイクロ波の磁化応答から求められる最大値であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、データを記憶する複数のメモリセルを含む抵抗変化型メモリであり、
前記結晶層は、前記メモリセルを選択する選択素子として設けられたＰＩＮ型ダイオードまたはＮＩＰ型ダイオードであることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記半導体装置は、データを記憶する複数のメモリセルを含む抵抗変化型メモリであり、
各前記メモリセルは、２つの強磁性体層と、該２つの強磁性体層間に設けられたトンネル絶縁膜とを有する磁気トンネル接合素子を含み、
前記結晶層は、前記トンネル絶縁膜であることを特徴とする請求項２に記載の半導体装置。
【請求項８】
半導体基板の上方に下部電極を形成し、
前記下部電極上に非晶質層を形成し、
前記非晶質層上に上部電極を形成し、
前記非晶質層にマイクロ波を照射することによって前記非晶質層を結晶化することを具備し、
前記下部電極および前記上部電極の各膜厚は、前記結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄いことを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体装置は、データを記憶する複数のメモリセルを含む抵抗変化型メモリであり、
前記非晶質層として第１導電型の不純物を含む第１のアモルファス半導体層、真性状態の第２のアモルファス半導体層および第２導電型の不純物を含む第３のアモルファス半導体層を前記下部電極上に順番に形成し、
前記第３のアモルファス半導体層上に前記上部電極を形成し、
前記第１から前記第３のアモルファス半導体層にマイクロ波を照射することによって、該第１から第３のアモルファス半導体層を第１から第３の半導体結晶層へ結晶化させ、
前記第１から第３の半導体結晶層が、前記メモリセルを選択する選択素子として設けられたＰＩＮ型ダイオードまたはＮＩＰ型ダイオードを構成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置は、データを記憶する複数のメモリセルを含む抵抗変化型メモリであり、
前記下部電極の形成後、前記下部電極上に第１の強磁性体層を形成し、
前記第１の強磁性体層上に前記非晶質層として非晶質状態のトンネル絶縁膜を形成し、
前記トンネル絶縁膜上に第２の強磁性体層を形成し、
前記第２の強磁性体層上に前記上部電極を形成し、
前記非晶質状態のトンネル絶縁膜にマイクロ波を照射することによって、該非晶質状態のトンネル絶縁膜を多結晶状態のトンネル絶縁膜へ結晶化させ、
前記第１および第２の強磁性体層および多結晶状態のトンネル絶縁膜が、前記メモリセルに含まれる磁気トンネル接合素子を構成することを特徴とする請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−７０００８（Ｐ２０１３−７０００８Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０９３７３（Ｐ２０１１−２０９３７３）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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